drivers/net/dsa/mt7530.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Mediatek MT7530 DSA Switch driver
   4  * Copyright (C) 2017 Sean Wang <sean.wang@mediatek.com>
   5  */
   6 #include <linux/etherdevice.h>
   7 #include <linux/if_bridge.h>
   8 #include <linux/iopoll.h>
   9 #include <linux/mdio.h>
  10 #include <linux/mfd/syscon.h>
  11 #include <linux/module.h>
  12 #include <linux/netdevice.h>
  13 #include <linux/of_irq.h>
  14 #include <linux/of_mdio.h>
  15 #include <linux/of_net.h>
  16 #include <linux/of_platform.h>
  17 #include <linux/phylink.h>
  18 #include <linux/regmap.h>
  19 #include <linux/regulator/consumer.h>
  20 #include <linux/reset.h>
  21 #include <linux/gpio/consumer.h>
  22 #include <linux/gpio/driver.h>
  23 #include <net/dsa.h>
  24
  25 #include "mt7530.h"
  26
  27 static struct mt753x_pcs *pcs_to_mt753x_pcs(struct phylink_pcs *pcs)
  28 {
  29         return container_of(pcs, struct mt753x_pcs, pcs);
  30 }
  31
  32 /* String, offset, and register size in bytes if different from 4 bytes */
  33 static const struct mt7530_mib_desc mt7530_mib[] = {
  34         MIB_DESC(1, 0x00, "TxDrop"),
  35         MIB_DESC(1, 0x04, "TxCrcErr"),
  36         MIB_DESC(1, 0x08, "TxUnicast"),
  37         MIB_DESC(1, 0x0c, "TxMulticast"),
  38         MIB_DESC(1, 0x10, "TxBroadcast"),
  39         MIB_DESC(1, 0x14, "TxCollision"),
  40         MIB_DESC(1, 0x18, "TxSingleCollision"),
  41         MIB_DESC(1, 0x1c, "TxMultipleCollision"),
  42         MIB_DESC(1, 0x20, "TxDeferred"),
  43         MIB_DESC(1, 0x24, "TxLateCollision"),
  44         MIB_DESC(1, 0x28, "TxExcessiveCollistion"),
  45         MIB_DESC(1, 0x2c, "TxPause"),
  46         MIB_DESC(1, 0x30, "TxPktSz64"),
  47         MIB_DESC(1, 0x34, "TxPktSz65To127"),
  48         MIB_DESC(1, 0x38, "TxPktSz128To255"),
  49         MIB_DESC(1, 0x3c, "TxPktSz256To511"),
  50         MIB_DESC(1, 0x40, "TxPktSz512To1023"),
  51         MIB_DESC(1, 0x44, "Tx1024ToMax"),
  52         MIB_DESC(2, 0x48, "TxBytes"),
  53         MIB_DESC(1, 0x60, "RxDrop"),
  54         MIB_DESC(1, 0x64, "RxFiltering"),
  55         MIB_DESC(1, 0x68, "RxUnicast"),
  56         MIB_DESC(1, 0x6c, "RxMulticast"),
  57         MIB_DESC(1, 0x70, "RxBroadcast"),
  58         MIB_DESC(1, 0x74, "RxAlignErr"),
  59         MIB_DESC(1, 0x78, "RxCrcErr"),
  60         MIB_DESC(1, 0x7c, "RxUnderSizeErr"),
  61         MIB_DESC(1, 0x80, "RxFragErr"),
  62         MIB_DESC(1, 0x84, "RxOverSzErr"),
  63         MIB_DESC(1, 0x88, "RxJabberErr"),
  64         MIB_DESC(1, 0x8c, "RxPause"),
  65         MIB_DESC(1, 0x90, "RxPktSz64"),
  66         MIB_DESC(1, 0x94, "RxPktSz65To127"),
  67         MIB_DESC(1, 0x98, "RxPktSz128To255"),
  68         MIB_DESC(1, 0x9c, "RxPktSz256To511"),
  69         MIB_DESC(1, 0xa0, "RxPktSz512To1023"),
  70         MIB_DESC(1, 0xa4, "RxPktSz1024ToMax"),
  71         MIB_DESC(2, 0xa8, "RxBytes"),
  72         MIB_DESC(1, 0xb0, "RxCtrlDrop"),
  73         MIB_DESC(1, 0xb4, "RxIngressDrop"),
  74         MIB_DESC(1, 0xb8, "RxArlDrop"),
  75 };
  76
  77 /* Since phy_device has not yet been created and
  78  * phy_{read,write}_mmd_indirect is not available, we provide our own
  79  * core_{read,write}_mmd_indirect with core_{clear,write,set} wrappers
  80  * to complete this function.
  81  */
  82 static int
  83 core_read_mmd_indirect(struct mt7530_priv *priv, int prtad, int devad)
  84 {
  85         struct mii_bus *bus = priv->bus;
  86         int value, ret;
  87
  88         /* Write the desired MMD Devad */
  89         ret = bus->write(bus, 0, MII_MMD_CTRL, devad);
  90         if (ret < 0)
  91                 goto err;
  92
  93         /* Write the desired MMD register address */
  94         ret = bus->write(bus, 0, MII_MMD_DATA, prtad);
  95         if (ret < 0)
  96                 goto err;
  97
  98         /* Select the Function : DATA with no post increment */
  99         ret = bus->write(bus, 0, MII_MMD_CTRL, (devad | MII_MMD_CTRL_NOINCR));
 100         if (ret < 0)
 101                 goto err;
 102
 103         /* Read the content of the MMD's selected register */
 104         value = bus->read(bus, 0, MII_MMD_DATA);
 105
 106         return value;
 107 err:
 108         dev_err(&bus->dev,  "failed to read mmd register\n");
 109
 110         return ret;
 111 }
 112
 113 static int
 114 core_write_mmd_indirect(struct mt7530_priv *priv, int prtad,
 115                         int devad, u32 data)
 116 {
 117         struct mii_bus *bus = priv->bus;
 118         int ret;
 119
 120         /* Write the desired MMD Devad */
 121         ret = bus->write(bus, 0, MII_MMD_CTRL, devad);
 122         if (ret < 0)
 123                 goto err;
 124
 125         /* Write the desired MMD register address */
 126         ret = bus->write(bus, 0, MII_MMD_DATA, prtad);
 127         if (ret < 0)
 128                 goto err;
 129
 130         /* Select the Function : DATA with no post increment */
 131         ret = bus->write(bus, 0, MII_MMD_CTRL, (devad | MII_MMD_CTRL_NOINCR));
 132         if (ret < 0)
 133                 goto err;
 134
 135         /* Write the data into MMD's selected register */
 136         ret = bus->write(bus, 0, MII_MMD_DATA, data);
 137 err:
 138         if (ret < 0)
 139                 dev_err(&bus->dev,
 140                         "failed to write mmd register\n");
 141         return ret;
 142 }
 143
 144 static void
 145 core_write(struct mt7530_priv *priv, u32 reg, u32 val)
 146 {
 147         struct mii_bus *bus = priv->bus;
 148
 149         mutex_lock_nested(&bus->mdio_lock, MDIO_MUTEX_NESTED);
 150
 151         core_write_mmd_indirect(priv, reg, MDIO_MMD_VEND2, val);
 152
 153         mutex_unlock(&bus->mdio_lock);
 154 }
 155
 156 static void
 157 core_rmw(struct mt7530_priv *priv, u32 reg, u32 mask, u32 set)
 158 {
 159         struct mii_bus *bus = priv->bus;
 160         u32 val;
 161
 162         mutex_lock_nested(&bus->mdio_lock, MDIO_MUTEX_NESTED);
 163
 164         val = core_read_mmd_indirect(priv, reg, MDIO_MMD_VEND2);
 165         val &= ~mask;
 166         val |= set;
 167         core_write_mmd_indirect(priv, reg, MDIO_MMD_VEND2, val);
 168
 169         mutex_unlock(&bus->mdio_lock);
 170 }
 171
 172 static void
 173 core_set(struct mt7530_priv *priv, u32 reg, u32 val)
 174 {
 175         core_rmw(priv, reg, 0, val);
 176 }
 177
 178 static void
 179 core_clear(struct mt7530_priv *priv, u32 reg, u32 val)
 180 {
 181         core_rmw(priv, reg, val, 0);
 182 }
 183
 184 static int
 185 mt7530_mii_write(struct mt7530_priv *priv, u32 reg, u32 val)
 186 {
 187         struct mii_bus *bus = priv->bus;
 188         u16 page, r, lo, hi;
 189         int ret;
 190
 191         page = (reg >> 6) & 0x3ff;
 192         r  = (reg >> 2) & 0xf;
 193         lo = val & 0xffff;
 194         hi = val >> 16;
 195
 196         /* MT7530 uses 31 as the pseudo port */
 197         ret = bus->write(bus, 0x1f, 0x1f, page);
 198         if (ret < 0)
 199                 goto err;
 200
 201         ret = bus->write(bus, 0x1f, r,  lo);
 202         if (ret < 0)
 203                 goto err;
 204
 205         ret = bus->write(bus, 0x1f, 0x10, hi);
 206 err:
 207         if (ret < 0)
 208                 dev_err(&bus->dev,
 209                         "failed to write mt7530 register\n");
 210         return ret;
 211 }
 212
 213 static u32
 214 mt7530_mii_read(struct mt7530_priv *priv, u32 reg)
 215 {
 216         struct mii_bus *bus = priv->bus;
 217         u16 page, r, lo, hi;
 218         int ret;
 219
 220         page = (reg >> 6) & 0x3ff;
 221         r = (reg >> 2) & 0xf;
 222
 223         /* MT7530 uses 31 as the pseudo port */
 224         ret = bus->write(bus, 0x1f, 0x1f, page);
 225         if (ret < 0) {
 226                 dev_err(&bus->dev,
 227                         "failed to read mt7530 register\n");
 228                 return ret;
 229         }
 230
 231         lo = bus->read(bus, 0x1f, r);
 232         hi = bus->read(bus, 0x1f, 0x10);
 233
 234         return (hi << 16) | (lo & 0xffff);
 235 }
 236
 237 static void
 238 mt7530_write(struct mt7530_priv *priv, u32 reg, u32 val)
 239 {
 240         struct mii_bus *bus = priv->bus;
 241
 242         mutex_lock_nested(&bus->mdio_lock, MDIO_MUTEX_NESTED);
 243
 244         mt7530_mii_write(priv, reg, val);
 245
 246         mutex_unlock(&bus->mdio_lock);
 247 }
 248
 249 static u32
 250 _mt7530_unlocked_read(struct mt7530_dummy_poll *p)
 251 {
 252         return mt7530_mii_read(p->priv, p->reg);
 253 }
 254
 255 static u32
 256 _mt7530_read(struct mt7530_dummy_poll *p)
 257 {
 258         struct mii_bus          *bus = p->priv->bus;
 259         u32 val;
 260
 261         mutex_lock_nested(&bus->mdio_lock, MDIO_MUTEX_NESTED);
 262
 263         val = mt7530_mii_read(p->priv, p->reg);
 264
 265         mutex_unlock(&bus->mdio_lock);
 266
 267         return val;
 268 }
 269
 270 static u32
 271 mt7530_read(struct mt7530_priv *priv, u32 reg)
 272 {
 273         struct mt7530_dummy_poll p;
 274
 275         INIT_MT7530_DUMMY_POLL(&p, priv, reg);
 276         return _mt7530_read(&p);
 277 }
 278
 279 static void
 280 mt7530_rmw(struct mt7530_priv *priv, u32 reg,
 281            u32 mask, u32 set)
 282 {
 283         struct mii_bus *bus = priv->bus;
 284         u32 val;
 285
 286         mutex_lock_nested(&bus->mdio_lock, MDIO_MUTEX_NESTED);
 287
 288         val = mt7530_mii_read(priv, reg);
 289         val &= ~mask;
 290         val |= set;
 291         mt7530_mii_write(priv, reg, val);
 292
 293         mutex_unlock(&bus->mdio_lock);
 294 }
 295
 296 static void
 297 mt7530_set(struct mt7530_priv *priv, u32 reg, u32 val)
 298 {
 299         mt7530_rmw(priv, reg, 0, val);
 300 }
 301
 302 static void
 303 mt7530_clear(struct mt7530_priv *priv, u32 reg, u32 val)
 304 {
 305         mt7530_rmw(priv, reg, val, 0);
 306 }
 307
 308 static int
 309 mt7530_fdb_cmd(struct mt7530_priv *priv, enum mt7530_fdb_cmd cmd, u32 *rsp)
 310 {
 311         u32 val;
 312         int ret;
 313         struct mt7530_dummy_poll p;
 314
 315         /* Set the command operating upon the MAC address entries */
 316         val = ATC_BUSY | ATC_MAT(0) | cmd;
 317         mt7530_write(priv, MT7530_ATC, val);
 318
 319         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_ATC);
 320         ret = readx_poll_timeout(_mt7530_read, &p, val,
 321                                  !(val & ATC_BUSY), 20, 20000);
 322         if (ret < 0) {
 323                 dev_err(priv->dev, "reset timeout\n");
 324                 return ret;
 325         }
 326
 327         /* Additional sanity for read command if the specified
 328          * entry is invalid
 329          */
 330         val = mt7530_read(priv, MT7530_ATC);
 331         if ((cmd == MT7530_FDB_READ) && (val & ATC_INVALID))
 332                 return -EINVAL;
 333
 334         if (rsp)
 335                 *rsp = val;
 336
 337         return 0;
 338 }
 339
 340 static void
 341 mt7530_fdb_read(struct mt7530_priv *priv, struct mt7530_fdb *fdb)
 342 {
 343         u32 reg[3];
 344         int i;
 345
 346         /* Read from ARL table into an array */
 347         for (i = 0; i < 3; i++) {
 348                 reg[i] = mt7530_read(priv, MT7530_TSRA1 + (i * 4));
 349
 350                 dev_dbg(priv->dev, "%s(%d) reg[%d]=0x%x\n",
 351                         __func__, __LINE__, i, reg[i]);
 352         }
 353
 354         fdb->vid = (reg[1] >> CVID) & CVID_MASK;
 355         fdb->aging = (reg[2] >> AGE_TIMER) & AGE_TIMER_MASK;
 356         fdb->port_mask = (reg[2] >> PORT_MAP) & PORT_MAP_MASK;
 357         fdb->mac[0] = (reg[0] >> MAC_BYTE_0) & MAC_BYTE_MASK;
 358         fdb->mac[1] = (reg[0] >> MAC_BYTE_1) & MAC_BYTE_MASK;
 359         fdb->mac[2] = (reg[0] >> MAC_BYTE_2) & MAC_BYTE_MASK;
 360         fdb->mac[3] = (reg[0] >> MAC_BYTE_3) & MAC_BYTE_MASK;
 361         fdb->mac[4] = (reg[1] >> MAC_BYTE_4) & MAC_BYTE_MASK;
 362         fdb->mac[5] = (reg[1] >> MAC_BYTE_5) & MAC_BYTE_MASK;
 363         fdb->noarp = ((reg[2] >> ENT_STATUS) & ENT_STATUS_MASK) == STATIC_ENT;
 364 }
 365
 366 static void
 367 mt7530_fdb_write(struct mt7530_priv *priv, u16 vid,
 368                  u8 port_mask, const u8 *mac,
 369                  u8 aging, u8 type)
 370 {
 371         u32 reg[3] = { 0 };
 372         int i;
 373
 374         reg[1] |= vid & CVID_MASK;
 375         reg[1] |= ATA2_IVL;
 376         reg[1] |= ATA2_FID(FID_BRIDGED);
 377         reg[2] |= (aging & AGE_TIMER_MASK) << AGE_TIMER;
 378         reg[2] |= (port_mask & PORT_MAP_MASK) << PORT_MAP;
 379         /* STATIC_ENT indicate that entry is static wouldn't
 380          * be aged out and STATIC_EMP specified as erasing an
 381          * entry
 382          */
 383         reg[2] |= (type & ENT_STATUS_MASK) << ENT_STATUS;
 384         reg[1] |= mac[5] << MAC_BYTE_5;
 385         reg[1] |= mac[4] << MAC_BYTE_4;
 386         reg[0] |= mac[3] << MAC_BYTE_3;
 387         reg[0] |= mac[2] << MAC_BYTE_2;
 388         reg[0] |= mac[1] << MAC_BYTE_1;
 389         reg[0] |= mac[0] << MAC_BYTE_0;
 390
 391         /* Write array into the ARL table */
 392         for (i = 0; i < 3; i++)
 393                 mt7530_write(priv, MT7530_ATA1 + (i * 4), reg[i]);
 394 }
 395
 396 /* Set up switch core clock for MT7530 */
 397 static void mt7530_pll_setup(struct mt7530_priv *priv)
 398 {
 399         /* Disable core clock */
 400         core_clear(priv, CORE_TRGMII_GSW_CLK_CG, REG_GSWCK_EN);
 401
 402         /* Disable PLL */
 403         core_write(priv, CORE_GSWPLL_GRP1, 0);
 404
 405         /* Set core clock into 500Mhz */
 406         core_write(priv, CORE_GSWPLL_GRP2,
 407                    RG_GSWPLL_POSDIV_500M(1) |
 408                    RG_GSWPLL_FBKDIV_500M(25));
 409
 410         /* Enable PLL */
 411         core_write(priv, CORE_GSWPLL_GRP1,
 412                    RG_GSWPLL_EN_PRE |
 413                    RG_GSWPLL_POSDIV_200M(2) |
 414                    RG_GSWPLL_FBKDIV_200M(32));
 415
 416         udelay(20);
 417
 418         /* Enable core clock */
 419         core_set(priv, CORE_TRGMII_GSW_CLK_CG, REG_GSWCK_EN);
 420 }
 421
 422 /* Setup port 6 interface mode and TRGMII TX circuit */
 423 static int
 424 mt7530_pad_clk_setup(struct dsa_switch *ds, phy_interface_t interface)
 425 {
 426         struct mt7530_priv *priv = ds->priv;
 427         u32 ncpo1, ssc_delta, trgint, xtal;
 428
 429         xtal = mt7530_read(priv, MT7530_MHWTRAP) & HWTRAP_XTAL_MASK;
 430
 431         if (xtal == HWTRAP_XTAL_20MHZ) {
 432                 dev_err(priv->dev,
 433                         "%s: MT7530 with a 20MHz XTAL is not supported!\n",
 434                         __func__);
 435                 return -EINVAL;
 436         }
 437
 438         switch (interface) {
 439         case PHY_INTERFACE_MODE_RGMII:
 440                 trgint = 0;
 441                 break;
 442         case PHY_INTERFACE_MODE_TRGMII:
 443                 trgint = 1;
 444                 if (xtal == HWTRAP_XTAL_25MHZ)
 445                         ssc_delta = 0x57;
 446                 else
 447                         ssc_delta = 0x87;
 448                 if (priv->id == ID_MT7621) {
 449                         /* PLL frequency: 125MHz: 1.0GBit */
 450                         if (xtal == HWTRAP_XTAL_40MHZ)
 451                                 ncpo1 = 0x0640;
 452                         if (xtal == HWTRAP_XTAL_25MHZ)
 453                                 ncpo1 = 0x0a00;
 454                 } else { /* PLL frequency: 250MHz: 2.0Gbit */
 455                         if (xtal == HWTRAP_XTAL_40MHZ)
 456                                 ncpo1 = 0x0c80;
 457                         if (xtal == HWTRAP_XTAL_25MHZ)
 458                                 ncpo1 = 0x1400;
 459                 }
 460                 break;
 461         default:
 462                 dev_err(priv->dev, "xMII interface %d not supported\n",
 463                         interface);
 464                 return -EINVAL;
 465         }
 466
 467         mt7530_rmw(priv, MT7530_P6ECR, P6_INTF_MODE_MASK,
 468                    P6_INTF_MODE(trgint));
 469
 470         if (trgint) {
 471                 /* Disable the MT7530 TRGMII clocks */
 472                 core_clear(priv, CORE_TRGMII_GSW_CLK_CG, REG_TRGMIICK_EN);
 473
 474                 /* Setup the MT7530 TRGMII Tx Clock */
 475                 core_write(priv, CORE_PLL_GROUP5, RG_LCDDS_PCW_NCPO1(ncpo1));
 476                 core_write(priv, CORE_PLL_GROUP6, RG_LCDDS_PCW_NCPO0(0));
 477                 core_write(priv, CORE_PLL_GROUP10, RG_LCDDS_SSC_DELTA(ssc_delta));
 478                 core_write(priv, CORE_PLL_GROUP11, RG_LCDDS_SSC_DELTA1(ssc_delta));
 479                 core_write(priv, CORE_PLL_GROUP4,
 480                            RG_SYSPLL_DDSFBK_EN | RG_SYSPLL_BIAS_EN |
 481                            RG_SYSPLL_BIAS_LPF_EN);
 482                 core_write(priv, CORE_PLL_GROUP2,
 483                            RG_SYSPLL_EN_NORMAL | RG_SYSPLL_VODEN |
 484                            RG_SYSPLL_POSDIV(1));
 485                 core_write(priv, CORE_PLL_GROUP7,
 486                            RG_LCDDS_PCW_NCPO_CHG | RG_LCCDS_C(3) |
 487                            RG_LCDDS_PWDB | RG_LCDDS_ISO_EN);
 488
 489                 /* Enable the MT7530 TRGMII clocks */
 490                 core_set(priv, CORE_TRGMII_GSW_CLK_CG, REG_TRGMIICK_EN);
 491         }
 492
 493         return 0;
 494 }
 495
 496 static bool mt7531_dual_sgmii_supported(struct mt7530_priv *priv)
 497 {
 498         u32 val;
 499
 500         val = mt7530_read(priv, MT7531_TOP_SIG_SR);
 501
 502         return (val & PAD_DUAL_SGMII_EN) != 0;
 503 }
 504
 505 static int
 506 mt7531_pad_setup(struct dsa_switch *ds, phy_interface_t interface)
 507 {
 508         return 0;
 509 }
 510
 511 static void
 512 mt7531_pll_setup(struct mt7530_priv *priv)
 513 {
 514         u32 top_sig;
 515         u32 hwstrap;
 516         u32 xtal;
 517         u32 val;
 518
 519         if (mt7531_dual_sgmii_supported(priv))
 520                 return;
 521
 522         val = mt7530_read(priv, MT7531_CREV);
 523         top_sig = mt7530_read(priv, MT7531_TOP_SIG_SR);
 524         hwstrap = mt7530_read(priv, MT7531_HWTRAP);
 525         if ((val & CHIP_REV_M) > 0)
 526                 xtal = (top_sig & PAD_MCM_SMI_EN) ? HWTRAP_XTAL_FSEL_40MHZ :
 527                                                     HWTRAP_XTAL_FSEL_25MHZ;
 528         else
 529                 xtal = hwstrap & HWTRAP_XTAL_FSEL_MASK;
 530
 531         /* Step 1 : Disable MT7531 COREPLL */
 532         val = mt7530_read(priv, MT7531_PLLGP_EN);
 533         val &= ~EN_COREPLL;
 534         mt7530_write(priv, MT7531_PLLGP_EN, val);
 535
 536         /* Step 2: switch to XTAL output */
 537         val = mt7530_read(priv, MT7531_PLLGP_EN);
 538         val |= SW_CLKSW;
 539         mt7530_write(priv, MT7531_PLLGP_EN, val);
 540
 541         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 542         val &= ~RG_COREPLL_EN;
 543         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 544
 545         /* Step 3: disable PLLGP and enable program PLLGP */
 546         val = mt7530_read(priv, MT7531_PLLGP_EN);
 547         val |= SW_PLLGP;
 548         mt7530_write(priv, MT7531_PLLGP_EN, val);
 549
 550         /* Step 4: program COREPLL output frequency to 500MHz */
 551         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 552         val &= ~RG_COREPLL_POSDIV_M;
 553         val |= 2 << RG_COREPLL_POSDIV_S;
 554         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 555         usleep_range(25, 35);
 556
 557         switch (xtal) {
 558         case HWTRAP_XTAL_FSEL_25MHZ:
 559                 val = mt7530_read(priv, MT7531_PLLGP_CR0);
 560                 val &= ~RG_COREPLL_SDM_PCW_M;
 561                 val |= 0x140000 << RG_COREPLL_SDM_PCW_S;
 562                 mt7530_write(priv, MT7531_PLLGP_CR0, val);
 563                 break;
 564         case HWTRAP_XTAL_FSEL_40MHZ:
 565                 val = mt7530_read(priv, MT7531_PLLGP_CR0);
 566                 val &= ~RG_COREPLL_SDM_PCW_M;
 567                 val |= 0x190000 << RG_COREPLL_SDM_PCW_S;
 568                 mt7530_write(priv, MT7531_PLLGP_CR0, val);
 569                 break;
 570         }
 571
 572         /* Set feedback divide ratio update signal to high */
 573         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 574         val |= RG_COREPLL_SDM_PCW_CHG;
 575         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 576         /* Wait for at least 16 XTAL clocks */
 577         usleep_range(10, 20);
 578
 579         /* Step 5: set feedback divide ratio update signal to low */
 580         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 581         val &= ~RG_COREPLL_SDM_PCW_CHG;
 582         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 583
 584         /* Enable 325M clock for SGMII */
 585         mt7530_write(priv, MT7531_ANA_PLLGP_CR5, 0xad0000);
 586
 587         /* Enable 250SSC clock for RGMII */
 588         mt7530_write(priv, MT7531_ANA_PLLGP_CR2, 0x4f40000);
 589
 590         /* Step 6: Enable MT7531 PLL */
 591         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 592         val |= RG_COREPLL_EN;
 593         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 594
 595         val = mt7530_read(priv, MT7531_PLLGP_EN);
 596         val |= EN_COREPLL;
 597         mt7530_write(priv, MT7531_PLLGP_EN, val);
 598         usleep_range(25, 35);
 599 }
 600
 601 static void
 602 mt7530_mib_reset(struct dsa_switch *ds)
 603 {
 604         struct mt7530_priv *priv = ds->priv;
 605
 606         mt7530_write(priv, MT7530_MIB_CCR, CCR_MIB_FLUSH);
 607         mt7530_write(priv, MT7530_MIB_CCR, CCR_MIB_ACTIVATE);
 608 }
 609
 610 static int mt7530_phy_read(struct mt7530_priv *priv, int port, int regnum)
 611 {
 612         return mdiobus_read_nested(priv->bus, port, regnum);
 613 }
 614
 615 static int mt7530_phy_write(struct mt7530_priv *priv, int port, int regnum,
 616                             u16 val)
 617 {
 618         return mdiobus_write_nested(priv->bus, port, regnum, val);
 619 }
 620
 621 static int
 622 mt7531_ind_c45_phy_read(struct mt7530_priv *priv, int port, int devad,
 623                         int regnum)
 624 {
 625         struct mii_bus *bus = priv->bus;
 626         struct mt7530_dummy_poll p;
 627         u32 reg, val;
 628         int ret;
 629
 630         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 631
 632         mutex_lock_nested(&bus->mdio_lock, MDIO_MUTEX_NESTED);
 633
 634         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 635                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 636         if (ret < 0) {
 637                 dev_err(priv->dev, "poll timeout\n");
 638                 goto out;
 639         }
 640
 641         reg = MT7531_MDIO_CL45_ADDR | MT7531_MDIO_PHY_ADDR(port) |
 642               MT7531_MDIO_DEV_ADDR(devad) | regnum;
 643         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 644
 645         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 646                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 647         if (ret < 0) {
 648                 dev_err(priv->dev, "poll timeout\n");
 649                 goto out;
 650         }
 651
 652         reg = MT7531_MDIO_CL45_READ | MT7531_MDIO_PHY_ADDR(port) |
 653               MT7531_MDIO_DEV_ADDR(devad);
 654         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 655
 656         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 657                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 658         if (ret < 0) {
 659                 dev_err(priv->dev, "poll timeout\n");
 660                 goto out;
 661         }
 662
 663         ret = val & MT7531_MDIO_RW_DATA_MASK;
 664 out:
 665         mutex_unlock(&bus->mdio_lock);
 666
 667         return ret;
 668 }
 669
 670 static int
 671 mt7531_ind_c45_phy_write(struct mt7530_priv *priv, int port, int devad,
 672                          int regnum, u32 data)
 673 {
 674         struct mii_bus *bus = priv->bus;
 675         struct mt7530_dummy_poll p;
 676         u32 val, reg;
 677         int ret;
 678
 679         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 680
 681         mutex_lock_nested(&bus->mdio_lock, MDIO_MUTEX_NESTED);
 682
 683         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 684                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 685         if (ret < 0) {
 686                 dev_err(priv->dev, "poll timeout\n");
 687                 goto out;
 688         }
 689
 690         reg = MT7531_MDIO_CL45_ADDR | MT7531_MDIO_PHY_ADDR(port) |
 691               MT7531_MDIO_DEV_ADDR(devad) | regnum;
 692         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 693
 694         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 695                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 696         if (ret < 0) {
 697                 dev_err(priv->dev, "poll timeout\n");
 698                 goto out;
 699         }
 700
 701         reg = MT7531_MDIO_CL45_WRITE | MT7531_MDIO_PHY_ADDR(port) |
 702               MT7531_MDIO_DEV_ADDR(devad) | data;
 703         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 704
 705         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 706                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 707         if (ret < 0) {
 708                 dev_err(priv->dev, "poll timeout\n");
 709                 goto out;
 710         }
 711
 712 out:
 713         mutex_unlock(&bus->mdio_lock);
 714
 715         return ret;
 716 }
 717
 718 static int
 719 mt7531_ind_c22_phy_read(struct mt7530_priv *priv, int port, int regnum)
 720 {
 721         struct mii_bus *bus = priv->bus;
 722         struct mt7530_dummy_poll p;
 723         int ret;
 724         u32 val;
 725
 726         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 727
 728         mutex_lock_nested(&bus->mdio_lock, MDIO_MUTEX_NESTED);
 729
 730         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 731                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 732         if (ret < 0) {
 733                 dev_err(priv->dev, "poll timeout\n");
 734                 goto out;
 735         }
 736
 737         val = MT7531_MDIO_CL22_READ | MT7531_MDIO_PHY_ADDR(port) |
 738               MT7531_MDIO_REG_ADDR(regnum);
 739
 740         mt7530_mii_write(priv, MT7531_PHY_IAC, val | MT7531_PHY_ACS_ST);
 741
 742         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 743                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 744         if (ret < 0) {
 745                 dev_err(priv->dev, "poll timeout\n");
 746                 goto out;
 747         }
 748
 749         ret = val & MT7531_MDIO_RW_DATA_MASK;
 750 out:
 751         mutex_unlock(&bus->mdio_lock);
 752
 753         return ret;
 754 }
 755
 756 static int
 757 mt7531_ind_c22_phy_write(struct mt7530_priv *priv, int port, int regnum,
 758                          u16 data)
 759 {
 760         struct mii_bus *bus = priv->bus;
 761         struct mt7530_dummy_poll p;
 762         int ret;
 763         u32 reg;
 764
 765         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 766
 767         mutex_lock_nested(&bus->mdio_lock, MDIO_MUTEX_NESTED);
 768
 769         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, reg,
 770                                  !(reg & MT7531_PHY_ACS_ST), 20, 100000);
 771         if (ret < 0) {
 772                 dev_err(priv->dev, "poll timeout\n");
 773                 goto out;
 774         }
 775
 776         reg = MT7531_MDIO_CL22_WRITE | MT7531_MDIO_PHY_ADDR(port) |
 777               MT7531_MDIO_REG_ADDR(regnum) | data;
 778
 779         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 780
 781         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, reg,
 782                                  !(reg & MT7531_PHY_ACS_ST), 20, 100000);
 783         if (ret < 0) {
 784                 dev_err(priv->dev, "poll timeout\n");
 785                 goto out;
 786         }
 787
 788 out:
 789         mutex_unlock(&bus->mdio_lock);
 790
 791         return ret;
 792 }
 793
 794 static int
 795 mt7531_ind_phy_read(struct mt7530_priv *priv, int port, int regnum)
 796 {
 797         int devad;
 798         int ret;
 799
 800         if (regnum & MII_ADDR_C45) {
 801                 devad = (regnum >> MII_DEVADDR_C45_SHIFT) & 0x1f;
 802                 ret = mt7531_ind_c45_phy_read(priv, port, devad,
 803                                               regnum & MII_REGADDR_C45_MASK);
 804         } else {
 805                 ret = mt7531_ind_c22_phy_read(priv, port, regnum);
 806         }
 807
 808         return ret;
 809 }
 810
 811 static int
 812 mt7531_ind_phy_write(struct mt7530_priv *priv, int port, int regnum,
 813                      u16 data)
 814 {
 815         int devad;
 816         int ret;
 817
 818         if (regnum & MII_ADDR_C45) {
 819                 devad = (regnum >> MII_DEVADDR_C45_SHIFT) & 0x1f;
 820                 ret = mt7531_ind_c45_phy_write(priv, port, devad,
 821                                                regnum & MII_REGADDR_C45_MASK,
 822                                                data);
 823         } else {
 824                 ret = mt7531_ind_c22_phy_write(priv, port, regnum, data);
 825         }
 826
 827         return ret;
 828 }
 829
 830 static int
 831 mt753x_phy_read(struct mii_bus *bus, int port, int regnum)
 832 {
 833         struct mt7530_priv *priv = bus->priv;
 834
 835         return priv->info->phy_read(priv, port, regnum);
 836 }
 837
 838 static int
 839 mt753x_phy_write(struct mii_bus *bus, int port, int regnum, u16 val)
 840 {
 841         struct mt7530_priv *priv = bus->priv;
 842
 843         return priv->info->phy_write(priv, port, regnum, val);
 844 }
 845
 846 static void
 847 mt7530_get_strings(struct dsa_switch *ds, int port, u32 stringset,
 848                    uint8_t *data)
 849 {
 850         int i;
 851
 852         if (stringset != ETH_SS_STATS)
 853                 return;
 854
 855         for (i = 0; i < ARRAY_SIZE(mt7530_mib); i++)
 856                 strncpy(data + i * ETH_GSTRING_LEN, mt7530_mib[i].name,
 857                         ETH_GSTRING_LEN);
 858 }
 859
 860 static void
 861 mt7530_get_ethtool_stats(struct dsa_switch *ds, int port,
 862                          uint64_t *data)
 863 {
 864         struct mt7530_priv *priv = ds->priv;
 865         const struct mt7530_mib_desc *mib;
 866         u32 reg, i;
 867         u64 hi;
 868
 869         for (i = 0; i < ARRAY_SIZE(mt7530_mib); i++) {
 870                 mib = &mt7530_mib[i];
 871                 reg = MT7530_PORT_MIB_COUNTER(port) + mib->offset;
 872
 873                 data[i] = mt7530_read(priv, reg);
 874                 if (mib->size == 2) {
 875                         hi = mt7530_read(priv, reg + 4);
 876                         data[i] |= hi << 32;
 877                 }
 878         }
 879 }
 880
 881 static int
 882 mt7530_get_sset_count(struct dsa_switch *ds, int port, int sset)
 883 {
 884         if (sset != ETH_SS_STATS)
 885                 return 0;
 886
 887         return ARRAY_SIZE(mt7530_mib);
 888 }
 889
 890 static int
 891 mt7530_set_ageing_time(struct dsa_switch *ds, unsigned int msecs)
 892 {
 893         struct mt7530_priv *priv = ds->priv;
 894         unsigned int secs = msecs / 1000;
 895         unsigned int tmp_age_count;
 896         unsigned int error = -1;
 897         unsigned int age_count;
 898         unsigned int age_unit;
 899
 900         /* Applied timer is (AGE_CNT + 1) * (AGE_UNIT + 1) seconds */
 901         if (secs < 1 || secs > (AGE_CNT_MAX + 1) * (AGE_UNIT_MAX + 1))
 902                 return -ERANGE;
 903
 904         /* iterate through all possible age_count to find the closest pair */
 905         for (tmp_age_count = 0; tmp_age_count <= AGE_CNT_MAX; ++tmp_age_count) {
 906                 unsigned int tmp_age_unit = secs / (tmp_age_count + 1) - 1;
 907
 908                 if (tmp_age_unit <= AGE_UNIT_MAX) {
 909                         unsigned int tmp_error = secs -
 910                                 (tmp_age_count + 1) * (tmp_age_unit + 1);
 911
 912                         /* found a closer pair */
 913                         if (error > tmp_error) {
 914                                 error = tmp_error;
 915                                 age_count = tmp_age_count;
 916                                 age_unit = tmp_age_unit;
 917                         }
 918
 919                         /* found the exact match, so break the loop */
 920                         if (!error)
 921                                 break;
 922                 }
 923         }
 924
 925         mt7530_write(priv, MT7530_AAC, AGE_CNT(age_count) | AGE_UNIT(age_unit));
 926
 927         return 0;
 928 }
 929
 930 static void mt7530_setup_port5(struct dsa_switch *ds, phy_interface_t interface)
 931 {
 932         struct mt7530_priv *priv = ds->priv;
 933         u8 tx_delay = 0;
 934         int val;
 935
 936         mutex_lock(&priv->reg_mutex);
 937
 938         val = mt7530_read(priv, MT7530_MHWTRAP);
 939
 940         val |= MHWTRAP_MANUAL | MHWTRAP_P5_MAC_SEL | MHWTRAP_P5_DIS;
 941         val &= ~MHWTRAP_P5_RGMII_MODE & ~MHWTRAP_PHY0_SEL;
 942
 943         switch (priv->p5_intf_sel) {
 944         case P5_INTF_SEL_PHY_P0:
 945                 /* MT7530_P5_MODE_GPHY_P0: 2nd GMAC -> P5 -> P0 */
 946                 val |= MHWTRAP_PHY0_SEL;
 947                 fallthrough;
 948         case P5_INTF_SEL_PHY_P4:
 949                 /* MT7530_P5_MODE_GPHY_P4: 2nd GMAC -> P5 -> P4 */
 950                 val &= ~MHWTRAP_P5_MAC_SEL & ~MHWTRAP_P5_DIS;
 951
 952                 /* Setup the MAC by default for the cpu port */
 953                 mt7530_write(priv, MT7530_PMCR_P(5), 0x56300);
 954                 break;
 955         case P5_INTF_SEL_GMAC5:
 956                 /* MT7530_P5_MODE_GMAC: P5 -> External phy or 2nd GMAC */
 957                 val &= ~MHWTRAP_P5_DIS;
 958                 break;
 959         case P5_DISABLED:
 960                 interface = PHY_INTERFACE_MODE_NA;
 961                 break;
 962         default:
 963                 dev_err(ds->dev, "Unsupported p5_intf_sel %d\n",
 964                         priv->p5_intf_sel);
 965                 goto unlock_exit;
 966         }
 967
 968         /* Setup RGMII settings */
 969         if (phy_interface_mode_is_rgmii(interface)) {
 970                 val |= MHWTRAP_P5_RGMII_MODE;
 971
 972                 /* P5 RGMII RX Clock Control: delay setting for 1000M */
 973                 mt7530_write(priv, MT7530_P5RGMIIRXCR, CSR_RGMII_EDGE_ALIGN);
 974
 975                 /* Don't set delay in DSA mode */
 976                 if (!dsa_is_dsa_port(priv->ds, 5) &&
 977                     (interface == PHY_INTERFACE_MODE_RGMII_TXID ||
 978                      interface == PHY_INTERFACE_MODE_RGMII_ID))
 979                         tx_delay = 4; /* n * 0.5 ns */
 980
 981                 /* P5 RGMII TX Clock Control: delay x */
 982                 mt7530_write(priv, MT7530_P5RGMIITXCR,
 983                              CSR_RGMII_TXC_CFG(0x10 + tx_delay));
 984
 985                 /* reduce P5 RGMII Tx driving, 8mA */
 986                 mt7530_write(priv, MT7530_IO_DRV_CR,
 987                              P5_IO_CLK_DRV(1) | P5_IO_DATA_DRV(1));
 988         }
 989
 990         mt7530_write(priv, MT7530_MHWTRAP, val);
 991
 992         dev_dbg(ds->dev, "Setup P5, HWTRAP=0x%x, intf_sel=%s, phy-mode=%s\n",
 993                 val, p5_intf_modes(priv->p5_intf_sel), phy_modes(interface));
 994
 995         priv->p5_interface = interface;
 996
 997 unlock_exit:
 998         mutex_unlock(&priv->reg_mutex);
 999 }
1000
1001 static int
1002 mt753x_cpu_port_enable(struct dsa_switch *ds, int port)
1003 {
1004         struct mt7530_priv *priv = ds->priv;
1005         int ret;
1006
1007         /* Setup max capability of CPU port at first */
1008         if (priv->info->cpu_port_config) {
1009                 ret = priv->info->cpu_port_config(ds, port);
1010                 if (ret)
1011                         return ret;
1012         }
1013
1014         /* Enable Mediatek header mode on the cpu port */
1015         mt7530_write(priv, MT7530_PVC_P(port),
1016                      PORT_SPEC_TAG);
1017
1018         /* Enable flooding on the CPU port */
1019         mt7530_set(priv, MT7530_MFC, BC_FFP(BIT(port)) | UNM_FFP(BIT(port)) |
1020                    UNU_FFP(BIT(port)));
1021
1022         /* Set CPU port number */
1023         if (priv->id == ID_MT7530 || priv->id == ID_MT7621)
1024                 mt7530_rmw(priv, MT7530_MFC, CPU_MASK, CPU_EN | CPU_PORT(port));
1025
1026         /* CPU port gets connected to all user ports of
1027          * the switch.
1028          */
1029         mt7530_write(priv, MT7530_PCR_P(port),
1030                      PCR_MATRIX(dsa_user_ports(priv->ds)));
1031
1032         /* Set to fallback mode for independent VLAN learning */
1033         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1034                    MT7530_PORT_FALLBACK_MODE);
1035
1036         return 0;
1037 }
1038
1039 static int
1040 mt7530_port_enable(struct dsa_switch *ds, int port,
1041                    struct phy_device *phy)
1042 {
1043         struct dsa_port *dp = dsa_to_port(ds, port);
1044         struct mt7530_priv *priv = ds->priv;
1045
1046         mutex_lock(&priv->reg_mutex);
1047
1048         /* Allow the user port gets connected to the cpu port and also
1049          * restore the port matrix if the port is the member of a certain
1050          * bridge.
1051          */
1052         if (dsa_port_is_user(dp)) {
1053                 struct dsa_port *cpu_dp = dp->cpu_dp;
1054
1055                 priv->ports[port].pm |= PCR_MATRIX(BIT(cpu_dp->index));
1056         }
1057         priv->ports[port].enable = true;
1058         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1059                    priv->ports[port].pm);
1060         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
1061
1062         mutex_unlock(&priv->reg_mutex);
1063
1064         return 0;
1065 }
1066
1067 static void
1068 mt7530_port_disable(struct dsa_switch *ds, int port)
1069 {
1070         struct mt7530_priv *priv = ds->priv;
1071
1072         mutex_lock(&priv->reg_mutex);
1073
1074         /* Clear up all port matrix which could be restored in the next
1075          * enablement for the port.
1076          */
1077         priv->ports[port].enable = false;
1078         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1079                    PCR_MATRIX_CLR);
1080         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
1081
1082         mutex_unlock(&priv->reg_mutex);
1083 }
1084
1085 static int
1086 mt7530_port_change_mtu(struct dsa_switch *ds, int port, int new_mtu)
1087 {
1088         struct mt7530_priv *priv = ds->priv;
1089         struct mii_bus *bus = priv->bus;
1090         int length;
1091         u32 val;
1092
1093         /* When a new MTU is set, DSA always set the CPU port's MTU to the
1094          * largest MTU of the slave ports. Because the switch only has a global
1095          * RX length register, only allowing CPU port here is enough.
1096          */
1097         if (!dsa_is_cpu_port(ds, port))
1098                 return 0;
1099
1100         mutex_lock_nested(&bus->mdio_lock, MDIO_MUTEX_NESTED);
1101
1102         val = mt7530_mii_read(priv, MT7530_GMACCR);
1103         val &= ~MAX_RX_PKT_LEN_MASK;
1104
1105         /* RX length also includes Ethernet header, MTK tag, and FCS length */
1106         length = new_mtu + ETH_HLEN + MTK_HDR_LEN + ETH_FCS_LEN;
1107         if (length <= 1522) {
1108                 val |= MAX_RX_PKT_LEN_1522;
1109         } else if (length <= 1536) {
1110                 val |= MAX_RX_PKT_LEN_1536;
1111         } else if (length <= 1552) {
1112                 val |= MAX_RX_PKT_LEN_1552;
1113         } else {
1114                 val &= ~MAX_RX_JUMBO_MASK;
1115                 val |= MAX_RX_JUMBO(DIV_ROUND_UP(length, 1024));
1116                 val |= MAX_RX_PKT_LEN_JUMBO;
1117         }
1118
1119         mt7530_mii_write(priv, MT7530_GMACCR, val);
1120
1121         mutex_unlock(&bus->mdio_lock);
1122
1123         return 0;
1124 }
1125
1126 static int
1127 mt7530_port_max_mtu(struct dsa_switch *ds, int port)
1128 {
1129         return MT7530_MAX_MTU;
1130 }
1131
1132 static void
1133 mt7530_stp_state_set(struct dsa_switch *ds, int port, u8 state)
1134 {
1135         struct mt7530_priv *priv = ds->priv;
1136         u32 stp_state;
1137
1138         switch (state) {
1139         case BR_STATE_DISABLED:
1140                 stp_state = MT7530_STP_DISABLED;
1141                 break;
1142         case BR_STATE_BLOCKING:
1143                 stp_state = MT7530_STP_BLOCKING;
1144                 break;
1145         case BR_STATE_LISTENING:
1146                 stp_state = MT7530_STP_LISTENING;
1147                 break;
1148         case BR_STATE_LEARNING:
1149                 stp_state = MT7530_STP_LEARNING;
1150                 break;
1151         case BR_STATE_FORWARDING:
1152         default:
1153                 stp_state = MT7530_STP_FORWARDING;
1154                 break;
1155         }
1156
1157         mt7530_rmw(priv, MT7530_SSP_P(port), FID_PST_MASK(FID_BRIDGED),
1158                    FID_PST(FID_BRIDGED, stp_state));
1159 }
1160
1161 static int
1162 mt7530_port_pre_bridge_flags(struct dsa_switch *ds, int port,
1163                              struct switchdev_brport_flags flags,
1164                              struct netlink_ext_ack *extack)
1165 {
1166         if (flags.mask & ~(BR_LEARNING | BR_FLOOD | BR_MCAST_FLOOD |
1167                            BR_BCAST_FLOOD))
1168                 return -EINVAL;
1169
1170         return 0;
1171 }
1172
1173 static int
1174 mt7530_port_bridge_flags(struct dsa_switch *ds, int port,
1175                          struct switchdev_brport_flags flags,
1176                          struct netlink_ext_ack *extack)
1177 {
1178         struct mt7530_priv *priv = ds->priv;
1179
1180         if (flags.mask & BR_LEARNING)
1181                 mt7530_rmw(priv, MT7530_PSC_P(port), SA_DIS,
1182                            flags.val & BR_LEARNING ? 0 : SA_DIS);
1183
1184         if (flags.mask & BR_FLOOD)
1185                 mt7530_rmw(priv, MT7530_MFC, UNU_FFP(BIT(port)),
1186                            flags.val & BR_FLOOD ? UNU_FFP(BIT(port)) : 0);
1187
1188         if (flags.mask & BR_MCAST_FLOOD)
1189                 mt7530_rmw(priv, MT7530_MFC, UNM_FFP(BIT(port)),
1190                            flags.val & BR_MCAST_FLOOD ? UNM_FFP(BIT(port)) : 0);
1191
1192         if (flags.mask & BR_BCAST_FLOOD)
1193                 mt7530_rmw(priv, MT7530_MFC, BC_FFP(BIT(port)),
1194                            flags.val & BR_BCAST_FLOOD ? BC_FFP(BIT(port)) : 0);
1195
1196         return 0;
1197 }
1198
1199 static int
1200 mt7530_port_bridge_join(struct dsa_switch *ds, int port,
1201                         struct dsa_bridge bridge, bool *tx_fwd_offload,
1202                         struct netlink_ext_ack *extack)
1203 {
1204         struct dsa_port *dp = dsa_to_port(ds, port), *other_dp;
1205         struct dsa_port *cpu_dp = dp->cpu_dp;
1206         u32 port_bitmap = BIT(cpu_dp->index);
1207         struct mt7530_priv *priv = ds->priv;
1208
1209         mutex_lock(&priv->reg_mutex);
1210
1211         dsa_switch_for_each_user_port(other_dp, ds) {
1212                 int other_port = other_dp->index;
1213
1214                 if (dp == other_dp)
1215                         continue;
1216
1217                 /* Add this port to the port matrix of the other ports in the
1218                  * same bridge. If the port is disabled, port matrix is kept
1219                  * and not being setup until the port becomes enabled.
1220                  */
1221                 if (!dsa_port_offloads_bridge(other_dp, &bridge))
1222                         continue;
1223
1224                 if (priv->ports[other_port].enable)
1225                         mt7530_set(priv, MT7530_PCR_P(other_port),
1226                                    PCR_MATRIX(BIT(port)));
1227                 priv->ports[other_port].pm |= PCR_MATRIX(BIT(port));
1228
1229                 port_bitmap |= BIT(other_port);
1230         }
1231
1232         /* Add the all other ports to this port matrix. */
1233         if (priv->ports[port].enable)
1234                 mt7530_rmw(priv, MT7530_PCR_P(port),
1235                            PCR_MATRIX_MASK, PCR_MATRIX(port_bitmap));
1236         priv->ports[port].pm |= PCR_MATRIX(port_bitmap);
1237
1238         /* Set to fallback mode for independent VLAN learning */
1239         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1240                    MT7530_PORT_FALLBACK_MODE);
1241
1242         mutex_unlock(&priv->reg_mutex);
1243
1244         return 0;
1245 }
1246
1247 static void
1248 mt7530_port_set_vlan_unaware(struct dsa_switch *ds, int port)
1249 {
1250         struct mt7530_priv *priv = ds->priv;
1251         bool all_user_ports_removed = true;
1252         int i;
1253
1254         /* This is called after .port_bridge_leave when leaving a VLAN-aware
1255          * bridge. Don't set standalone ports to fallback mode.
1256          */
1257         if (dsa_port_bridge_dev_get(dsa_to_port(ds, port)))
1258                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1259                            MT7530_PORT_FALLBACK_MODE);
1260
1261         mt7530_rmw(priv, MT7530_PVC_P(port),
1262                    VLAN_ATTR_MASK | PVC_EG_TAG_MASK | ACC_FRM_MASK,
1263                    VLAN_ATTR(MT7530_VLAN_TRANSPARENT) |
1264                    PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT) |
1265                    MT7530_VLAN_ACC_ALL);
1266
1267         /* Set PVID to 0 */
1268         mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1269                    G0_PORT_VID_DEF);
1270
1271         for (i = 0; i < MT7530_NUM_PORTS; i++) {
1272                 if (dsa_is_user_port(ds, i) &&
1273                     dsa_port_is_vlan_filtering(dsa_to_port(ds, i))) {
1274                         all_user_ports_removed = false;
1275                         break;
1276                 }
1277         }
1278
1279         /* CPU port also does the same thing until all user ports belonging to
1280          * the CPU port get out of VLAN filtering mode.
1281          */
1282         if (all_user_ports_removed) {
1283                 struct dsa_port *dp = dsa_to_port(ds, port);
1284                 struct dsa_port *cpu_dp = dp->cpu_dp;
1285
1286                 mt7530_write(priv, MT7530_PCR_P(cpu_dp->index),
1287                              PCR_MATRIX(dsa_user_ports(priv->ds)));
1288                 mt7530_write(priv, MT7530_PVC_P(cpu_dp->index), PORT_SPEC_TAG
1289                              | PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
1290         }
1291 }
1292
1293 static void
1294 mt7530_port_set_vlan_aware(struct dsa_switch *ds, int port)
1295 {
1296         struct mt7530_priv *priv = ds->priv;
1297
1298         /* Trapped into security mode allows packet forwarding through VLAN
1299          * table lookup.
1300          */
1301         if (dsa_is_user_port(ds, port)) {
1302                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1303                            MT7530_PORT_SECURITY_MODE);
1304                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1305                            G0_PORT_VID(priv->ports[port].pvid));
1306
1307                 /* Only accept tagged frames if PVID is not set */
1308                 if (!priv->ports[port].pvid)
1309                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1310                                    MT7530_VLAN_ACC_TAGGED);
1311
1312                 /* Set the port as a user port which is to be able to recognize
1313                  * VID from incoming packets before fetching entry within the
1314                  * VLAN table.
1315                  */
1316                 mt7530_rmw(priv, MT7530_PVC_P(port),
1317                            VLAN_ATTR_MASK | PVC_EG_TAG_MASK,
1318                            VLAN_ATTR(MT7530_VLAN_USER) |
1319                            PVC_EG_TAG(MT7530_VLAN_EG_DISABLED));
1320         } else {
1321                 /* Also set CPU ports to the "user" VLAN port attribute, to
1322                  * allow VLAN classification, but keep the EG_TAG attribute as
1323                  * "consistent" (i.o.w. don't change its value) for packets
1324                  * received by the switch from the CPU, so that tagged packets
1325                  * are forwarded to user ports as tagged, and untagged as
1326                  * untagged.
1327                  */
1328                 mt7530_rmw(priv, MT7530_PVC_P(port), VLAN_ATTR_MASK,
1329                            VLAN_ATTR(MT7530_VLAN_USER));
1330         }
1331 }
1332
1333 static void
1334 mt7530_port_bridge_leave(struct dsa_switch *ds, int port,
1335                          struct dsa_bridge bridge)
1336 {
1337         struct dsa_port *dp = dsa_to_port(ds, port), *other_dp;
1338         struct dsa_port *cpu_dp = dp->cpu_dp;
1339         struct mt7530_priv *priv = ds->priv;
1340
1341         mutex_lock(&priv->reg_mutex);
1342
1343         dsa_switch_for_each_user_port(other_dp, ds) {
1344                 int other_port = other_dp->index;
1345
1346                 if (dp == other_dp)
1347                         continue;
1348
1349                 /* Remove this port from the port matrix of the other ports
1350                  * in the same bridge. If the port is disabled, port matrix
1351                  * is kept and not being setup until the port becomes enabled.
1352                  */
1353                 if (!dsa_port_offloads_bridge(other_dp, &bridge))
1354                         continue;
1355
1356                 if (priv->ports[other_port].enable)
1357                         mt7530_clear(priv, MT7530_PCR_P(other_port),
1358                                      PCR_MATRIX(BIT(port)));
1359                 priv->ports[other_port].pm &= ~PCR_MATRIX(BIT(port));
1360         }
1361
1362         /* Set the cpu port to be the only one in the port matrix of
1363          * this port.
1364          */
1365         if (priv->ports[port].enable)
1366                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1367                            PCR_MATRIX(BIT(cpu_dp->index)));
1368         priv->ports[port].pm = PCR_MATRIX(BIT(cpu_dp->index));
1369
1370         /* When a port is removed from the bridge, the port would be set up
1371          * back to the default as is at initial boot which is a VLAN-unaware
1372          * port.
1373          */
1374         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1375                    MT7530_PORT_MATRIX_MODE);
1376
1377         mutex_unlock(&priv->reg_mutex);
1378 }
1379
1380 static int
1381 mt7530_port_fdb_add(struct dsa_switch *ds, int port,
1382                     const unsigned char *addr, u16 vid,
1383                     struct dsa_db db)
1384 {
1385         struct mt7530_priv *priv = ds->priv;
1386         int ret;
1387         u8 port_mask = BIT(port);
1388
1389         mutex_lock(&priv->reg_mutex);
1390         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_ENT);
1391         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1392         mutex_unlock(&priv->reg_mutex);
1393
1394         return ret;
1395 }
1396
1397 static int
1398 mt7530_port_fdb_del(struct dsa_switch *ds, int port,
1399                     const unsigned char *addr, u16 vid,
1400                     struct dsa_db db)
1401 {
1402         struct mt7530_priv *priv = ds->priv;
1403         int ret;
1404         u8 port_mask = BIT(port);
1405
1406         mutex_lock(&priv->reg_mutex);
1407         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_EMP);
1408         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1409         mutex_unlock(&priv->reg_mutex);
1410
1411         return ret;
1412 }
1413
1414 static int
1415 mt7530_port_fdb_dump(struct dsa_switch *ds, int port,
1416                      dsa_fdb_dump_cb_t *cb, void *data)
1417 {
1418         struct mt7530_priv *priv = ds->priv;
1419         struct mt7530_fdb _fdb = { 0 };
1420         int cnt = MT7530_NUM_FDB_RECORDS;
1421         int ret = 0;
1422         u32 rsp = 0;
1423
1424         mutex_lock(&priv->reg_mutex);
1425
1426         ret = mt7530_fdb_cmd(priv, MT7530_FDB_START, &rsp);
1427         if (ret < 0)
1428                 goto err;
1429
1430         do {
1431                 if (rsp & ATC_SRCH_HIT) {
1432                         mt7530_fdb_read(priv, &_fdb);
1433                         if (_fdb.port_mask & BIT(port)) {
1434                                 ret = cb(_fdb.mac, _fdb.vid, _fdb.noarp,
1435                                          data);
1436                                 if (ret < 0)
1437                                         break;
1438                         }
1439                 }
1440         } while (--cnt &&
1441                  !(rsp & ATC_SRCH_END) &&
1442                  !mt7530_fdb_cmd(priv, MT7530_FDB_NEXT, &rsp));
1443 err:
1444         mutex_unlock(&priv->reg_mutex);
1445
1446         return 0;
1447 }
1448
1449 static int
1450 mt7530_port_mdb_add(struct dsa_switch *ds, int port,
1451                     const struct switchdev_obj_port_mdb *mdb,
1452                     struct dsa_db db)
1453 {
1454         struct mt7530_priv *priv = ds->priv;
1455         const u8 *addr = mdb->addr;
1456         u16 vid = mdb->vid;
1457         u8 port_mask = 0;
1458         int ret;
1459
1460         mutex_lock(&priv->reg_mutex);
1461
1462         mt7530_fdb_write(priv, vid, 0, addr, 0, STATIC_EMP);
1463         if (!mt7530_fdb_cmd(priv, MT7530_FDB_READ, NULL))
1464                 port_mask = (mt7530_read(priv, MT7530_ATRD) >> PORT_MAP)
1465                             & PORT_MAP_MASK;
1466
1467         port_mask |= BIT(port);
1468         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_ENT);
1469         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1470
1471         mutex_unlock(&priv->reg_mutex);
1472
1473         return ret;
1474 }
1475
1476 static int
1477 mt7530_port_mdb_del(struct dsa_switch *ds, int port,
1478                     const struct switchdev_obj_port_mdb *mdb,
1479                     struct dsa_db db)
1480 {
1481         struct mt7530_priv *priv = ds->priv;
1482         const u8 *addr = mdb->addr;
1483         u16 vid = mdb->vid;
1484         u8 port_mask = 0;
1485         int ret;
1486
1487         mutex_lock(&priv->reg_mutex);
1488
1489         mt7530_fdb_write(priv, vid, 0, addr, 0, STATIC_EMP);
1490         if (!mt7530_fdb_cmd(priv, MT7530_FDB_READ, NULL))
1491                 port_mask = (mt7530_read(priv, MT7530_ATRD) >> PORT_MAP)
1492                             & PORT_MAP_MASK;
1493
1494         port_mask &= ~BIT(port);
1495         mt7530_fdb_write(priv, vid, port_mask, addr, -1,
1496                          port_mask ? STATIC_ENT : STATIC_EMP);
1497         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1498
1499         mutex_unlock(&priv->reg_mutex);
1500
1501         return ret;
1502 }
1503
1504 static int
1505 mt7530_vlan_cmd(struct mt7530_priv *priv, enum mt7530_vlan_cmd cmd, u16 vid)
1506 {
1507         struct mt7530_dummy_poll p;
1508         u32 val;
1509         int ret;
1510
1511         val = VTCR_BUSY | VTCR_FUNC(cmd) | vid;
1512         mt7530_write(priv, MT7530_VTCR, val);
1513
1514         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_VTCR);
1515         ret = readx_poll_timeout(_mt7530_read, &p, val,
1516                                  !(val & VTCR_BUSY), 20, 20000);
1517         if (ret < 0) {
1518                 dev_err(priv->dev, "poll timeout\n");
1519                 return ret;
1520         }
1521
1522         val = mt7530_read(priv, MT7530_VTCR);
1523         if (val & VTCR_INVALID) {
1524                 dev_err(priv->dev, "read VTCR invalid\n");
1525                 return -EINVAL;
1526         }
1527
1528         return 0;
1529 }
1530
1531 static int
1532 mt7530_port_vlan_filtering(struct dsa_switch *ds, int port, bool vlan_filtering,
1533                            struct netlink_ext_ack *extack)
1534 {
1535         struct dsa_port *dp = dsa_to_port(ds, port);
1536         struct dsa_port *cpu_dp = dp->cpu_dp;
1537
1538         if (vlan_filtering) {
1539                 /* The port is being kept as VLAN-unaware port when bridge is
1540                  * set up with vlan_filtering not being set, Otherwise, the
1541                  * port and the corresponding CPU port is required the setup
1542                  * for becoming a VLAN-aware port.
1543                  */
1544                 mt7530_port_set_vlan_aware(ds, port);
1545                 mt7530_port_set_vlan_aware(ds, cpu_dp->index);
1546         } else {
1547                 mt7530_port_set_vlan_unaware(ds, port);
1548         }
1549
1550         return 0;
1551 }
1552
1553 static void
1554 mt7530_hw_vlan_add(struct mt7530_priv *priv,
1555                    struct mt7530_hw_vlan_entry *entry)
1556 {
1557         struct dsa_port *dp = dsa_to_port(priv->ds, entry->port);
1558         u8 new_members;
1559         u32 val;
1560
1561         new_members = entry->old_members | BIT(entry->port);
1562
1563         /* Validate the entry with independent learning, create egress tag per
1564          * VLAN and joining the port as one of the port members.
1565          */
1566         val = IVL_MAC | VTAG_EN | PORT_MEM(new_members) | FID(FID_BRIDGED) |
1567               VLAN_VALID;
1568         mt7530_write(priv, MT7530_VAWD1, val);
1569
1570         /* Decide whether adding tag or not for those outgoing packets from the
1571          * port inside the VLAN.
1572          * CPU port is always taken as a tagged port for serving more than one
1573          * VLANs across and also being applied with egress type stack mode for
1574          * that VLAN tags would be appended after hardware special tag used as
1575          * DSA tag.
1576          */
1577         if (dsa_port_is_cpu(dp))
1578                 val = MT7530_VLAN_EGRESS_STACK;
1579         else if (entry->untagged)
1580                 val = MT7530_VLAN_EGRESS_UNTAG;
1581         else
1582                 val = MT7530_VLAN_EGRESS_TAG;
1583         mt7530_rmw(priv, MT7530_VAWD2,
1584                    ETAG_CTRL_P_MASK(entry->port),
1585                    ETAG_CTRL_P(entry->port, val));
1586 }
1587
1588 static void
1589 mt7530_hw_vlan_del(struct mt7530_priv *priv,
1590                    struct mt7530_hw_vlan_entry *entry)
1591 {
1592         u8 new_members;
1593         u32 val;
1594
1595         new_members = entry->old_members & ~BIT(entry->port);
1596
1597         val = mt7530_read(priv, MT7530_VAWD1);
1598         if (!(val & VLAN_VALID)) {
1599                 dev_err(priv->dev,
1600                         "Cannot be deleted due to invalid entry\n");
1601                 return;
1602         }
1603
1604         if (new_members) {
1605                 val = IVL_MAC | VTAG_EN | PORT_MEM(new_members) |
1606                       VLAN_VALID;
1607                 mt7530_write(priv, MT7530_VAWD1, val);
1608         } else {
1609                 mt7530_write(priv, MT7530_VAWD1, 0);
1610                 mt7530_write(priv, MT7530_VAWD2, 0);
1611         }
1612 }
1613
1614 static void
1615 mt7530_hw_vlan_update(struct mt7530_priv *priv, u16 vid,
1616                       struct mt7530_hw_vlan_entry *entry,
1617                       mt7530_vlan_op vlan_op)
1618 {
1619         u32 val;
1620
1621         /* Fetch entry */
1622         mt7530_vlan_cmd(priv, MT7530_VTCR_RD_VID, vid);
1623
1624         val = mt7530_read(priv, MT7530_VAWD1);
1625
1626         entry->old_members = (val >> PORT_MEM_SHFT) & PORT_MEM_MASK;
1627
1628         /* Manipulate entry */
1629         vlan_op(priv, entry);
1630
1631         /* Flush result to hardware */
1632         mt7530_vlan_cmd(priv, MT7530_VTCR_WR_VID, vid);
1633 }
1634
1635 static int
1636 mt7530_setup_vlan0(struct mt7530_priv *priv)
1637 {
1638         u32 val;
1639
1640         /* Validate the entry with independent learning, keep the original
1641          * ingress tag attribute.
1642          */
1643         val = IVL_MAC | EG_CON | PORT_MEM(MT7530_ALL_MEMBERS) | FID(FID_BRIDGED) |
1644               VLAN_VALID;
1645         mt7530_write(priv, MT7530_VAWD1, val);
1646
1647         return mt7530_vlan_cmd(priv, MT7530_VTCR_WR_VID, 0);
1648 }
1649
1650 static int
1651 mt7530_port_vlan_add(struct dsa_switch *ds, int port,
1652                      const struct switchdev_obj_port_vlan *vlan,
1653                      struct netlink_ext_ack *extack)
1654 {
1655         bool untagged = vlan->flags & BRIDGE_VLAN_INFO_UNTAGGED;
1656         bool pvid = vlan->flags & BRIDGE_VLAN_INFO_PVID;
1657         struct mt7530_hw_vlan_entry new_entry;
1658         struct mt7530_priv *priv = ds->priv;
1659
1660         mutex_lock(&priv->reg_mutex);
1661
1662         mt7530_hw_vlan_entry_init(&new_entry, port, untagged);
1663         mt7530_hw_vlan_update(priv, vlan->vid, &new_entry, mt7530_hw_vlan_add);
1664
1665         if (pvid) {
1666                 priv->ports[port].pvid = vlan->vid;
1667
1668                 /* Accept all frames if PVID is set */
1669                 mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1670                            MT7530_VLAN_ACC_ALL);
1671
1672                 /* Only configure PVID if VLAN filtering is enabled */
1673                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1674                         mt7530_rmw(priv, MT7530_PPBV1_P(port),
1675                                    G0_PORT_VID_MASK,
1676                                    G0_PORT_VID(vlan->vid));
1677         } else if (vlan->vid && priv->ports[port].pvid == vlan->vid) {
1678                 /* This VLAN is overwritten without PVID, so unset it */
1679                 priv->ports[port].pvid = G0_PORT_VID_DEF;
1680
1681                 /* Only accept tagged frames if the port is VLAN-aware */
1682                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1683                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1684                                    MT7530_VLAN_ACC_TAGGED);
1685
1686                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1687                            G0_PORT_VID_DEF);
1688         }
1689
1690         mutex_unlock(&priv->reg_mutex);
1691
1692         return 0;
1693 }
1694
1695 static int
1696 mt7530_port_vlan_del(struct dsa_switch *ds, int port,
1697                      const struct switchdev_obj_port_vlan *vlan)
1698 {
1699         struct mt7530_hw_vlan_entry target_entry;
1700         struct mt7530_priv *priv = ds->priv;
1701
1702         mutex_lock(&priv->reg_mutex);
1703
1704         mt7530_hw_vlan_entry_init(&target_entry, port, 0);
1705         mt7530_hw_vlan_update(priv, vlan->vid, &target_entry,
1706                               mt7530_hw_vlan_del);
1707
1708         /* PVID is being restored to the default whenever the PVID port
1709          * is being removed from the VLAN.
1710          */
1711         if (priv->ports[port].pvid == vlan->vid) {
1712                 priv->ports[port].pvid = G0_PORT_VID_DEF;
1713
1714                 /* Only accept tagged frames if the port is VLAN-aware */
1715                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1716                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1717                                    MT7530_VLAN_ACC_TAGGED);
1718
1719                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1720                            G0_PORT_VID_DEF);
1721         }
1722
1723
1724         mutex_unlock(&priv->reg_mutex);
1725
1726         return 0;
1727 }
1728
1729 static int mt753x_mirror_port_get(unsigned int id, u32 val)
1730 {
1731         return (id == ID_MT7531) ? MT7531_MIRROR_PORT_GET(val) :
1732                                    MIRROR_PORT(val);
1733 }
1734
1735 static int mt753x_mirror_port_set(unsigned int id, u32 val)
1736 {
1737         return (id == ID_MT7531) ? MT7531_MIRROR_PORT_SET(val) :
1738                                    MIRROR_PORT(val);
1739 }
1740
1741 static int mt753x_port_mirror_add(struct dsa_switch *ds, int port,
1742                                   struct dsa_mall_mirror_tc_entry *mirror,
1743                                   bool ingress, struct netlink_ext_ack *extack)
1744 {
1745         struct mt7530_priv *priv = ds->priv;
1746         int monitor_port;
1747         u32 val;
1748
1749         /* Check for existent entry */
1750         if ((ingress ? priv->mirror_rx : priv->mirror_tx) & BIT(port))
1751                 return -EEXIST;
1752
1753         val = mt7530_read(priv, MT753X_MIRROR_REG(priv->id));
1754
1755         /* MT7530 only supports one monitor port */
1756         monitor_port = mt753x_mirror_port_get(priv->id, val);
1757         if (val & MT753X_MIRROR_EN(priv->id) &&
1758             monitor_port != mirror->to_local_port)
1759                 return -EEXIST;
1760
1761         val |= MT753X_MIRROR_EN(priv->id);
1762         val &= ~MT753X_MIRROR_MASK(priv->id);
1763         val |= mt753x_mirror_port_set(priv->id, mirror->to_local_port);
1764         mt7530_write(priv, MT753X_MIRROR_REG(priv->id), val);
1765
1766         val = mt7530_read(priv, MT7530_PCR_P(port));
1767         if (ingress) {
1768                 val |= PORT_RX_MIR;
1769                 priv->mirror_rx |= BIT(port);
1770         } else {
1771                 val |= PORT_TX_MIR;
1772                 priv->mirror_tx |= BIT(port);
1773         }
1774         mt7530_write(priv, MT7530_PCR_P(port), val);
1775
1776         return 0;
1777 }
1778
1779 static void mt753x_port_mirror_del(struct dsa_switch *ds, int port,
1780                                    struct dsa_mall_mirror_tc_entry *mirror)
1781 {
1782         struct mt7530_priv *priv = ds->priv;
1783         u32 val;
1784
1785         val = mt7530_read(priv, MT7530_PCR_P(port));
1786         if (mirror->ingress) {
1787                 val &= ~PORT_RX_MIR;
1788                 priv->mirror_rx &= ~BIT(port);
1789         } else {
1790                 val &= ~PORT_TX_MIR;
1791                 priv->mirror_tx &= ~BIT(port);
1792         }
1793         mt7530_write(priv, MT7530_PCR_P(port), val);
1794
1795         if (!priv->mirror_rx && !priv->mirror_tx) {
1796                 val = mt7530_read(priv, MT753X_MIRROR_REG(priv->id));
1797                 val &= ~MT753X_MIRROR_EN(priv->id);
1798                 mt7530_write(priv, MT753X_MIRROR_REG(priv->id), val);
1799         }
1800 }
1801
1802 static enum dsa_tag_protocol
1803 mtk_get_tag_protocol(struct dsa_switch *ds, int port,
1804                      enum dsa_tag_protocol mp)
1805 {
1806         return DSA_TAG_PROTO_MTK;
1807 }
1808
1809 #ifdef CONFIG_GPIOLIB
1810 static inline u32
1811 mt7530_gpio_to_bit(unsigned int offset)
1812 {
1813         /* Map GPIO offset to register bit
1814          * [ 2: 0]  port 0 LED 0..2 as GPIO 0..2
1815          * [ 6: 4]  port 1 LED 0..2 as GPIO 3..5
1816          * [10: 8]  port 2 LED 0..2 as GPIO 6..8
1817          * [14:12]  port 3 LED 0..2 as GPIO 9..11
1818          * [18:16]  port 4 LED 0..2 as GPIO 12..14
1819          */
1820         return BIT(offset + offset / 3);
1821 }
1822
1823 static int
1824 mt7530_gpio_get(struct gpio_chip *gc, unsigned int offset)
1825 {
1826         struct mt7530_priv *priv = gpiochip_get_data(gc);
1827         u32 bit = mt7530_gpio_to_bit(offset);
1828
1829         return !!(mt7530_read(priv, MT7530_LED_GPIO_DATA) & bit);
1830 }
1831
1832 static void
1833 mt7530_gpio_set(struct gpio_chip *gc, unsigned int offset, int value)
1834 {
1835         struct mt7530_priv *priv = gpiochip_get_data(gc);
1836         u32 bit = mt7530_gpio_to_bit(offset);
1837
1838         if (value)
1839                 mt7530_set(priv, MT7530_LED_GPIO_DATA, bit);
1840         else
1841                 mt7530_clear(priv, MT7530_LED_GPIO_DATA, bit);
1842 }
1843
1844 static int
1845 mt7530_gpio_get_direction(struct gpio_chip *gc, unsigned int offset)
1846 {
1847         struct mt7530_priv *priv = gpiochip_get_data(gc);
1848         u32 bit = mt7530_gpio_to_bit(offset);
1849
1850         return (mt7530_read(priv, MT7530_LED_GPIO_DIR) & bit) ?
1851                 GPIO_LINE_DIRECTION_OUT : GPIO_LINE_DIRECTION_IN;
1852 }
1853
1854 static int
1855 mt7530_gpio_direction_input(struct gpio_chip *gc, unsigned int offset)
1856 {
1857         struct mt7530_priv *priv = gpiochip_get_data(gc);
1858         u32 bit = mt7530_gpio_to_bit(offset);
1859
1860         mt7530_clear(priv, MT7530_LED_GPIO_OE, bit);
1861         mt7530_clear(priv, MT7530_LED_GPIO_DIR, bit);
1862
1863         return 0;
1864 }
1865
1866 static int
1867 mt7530_gpio_direction_output(struct gpio_chip *gc, unsigned int offset, int value)
1868 {
1869         struct mt7530_priv *priv = gpiochip_get_data(gc);
1870         u32 bit = mt7530_gpio_to_bit(offset);
1871
1872         mt7530_set(priv, MT7530_LED_GPIO_DIR, bit);
1873
1874         if (value)
1875                 mt7530_set(priv, MT7530_LED_GPIO_DATA, bit);
1876         else
1877                 mt7530_clear(priv, MT7530_LED_GPIO_DATA, bit);
1878
1879         mt7530_set(priv, MT7530_LED_GPIO_OE, bit);
1880
1881         return 0;
1882 }
1883
1884 static int
1885 mt7530_setup_gpio(struct mt7530_priv *priv)
1886 {
1887         struct device *dev = priv->dev;
1888         struct gpio_chip *gc;
1889
1890         gc = devm_kzalloc(dev, sizeof(*gc), GFP_KERNEL);
1891         if (!gc)
1892                 return -ENOMEM;
1893
1894         mt7530_write(priv, MT7530_LED_GPIO_OE, 0);
1895         mt7530_write(priv, MT7530_LED_GPIO_DIR, 0);
1896         mt7530_write(priv, MT7530_LED_IO_MODE, 0);
1897
1898         gc->label = "mt7530";
1899         gc->parent = dev;
1900         gc->owner = THIS_MODULE;
1901         gc->get_direction = mt7530_gpio_get_direction;
1902         gc->direction_input = mt7530_gpio_direction_input;
1903         gc->direction_output = mt7530_gpio_direction_output;
1904         gc->get = mt7530_gpio_get;
1905         gc->set = mt7530_gpio_set;
1906         gc->base = -1;
1907         gc->ngpio = 15;
1908         gc->can_sleep = true;
1909
1910         return devm_gpiochip_add_data(dev, gc, priv);
1911 }
1912 #endif /* CONFIG_GPIOLIB */
1913
1914 static irqreturn_t
1915 mt7530_irq_thread_fn(int irq, void *dev_id)
1916 {
1917         struct mt7530_priv *priv = dev_id;
1918         bool handled = false;
1919         u32 val;
1920         int p;
1921
1922         mutex_lock_nested(&priv->bus->mdio_lock, MDIO_MUTEX_NESTED);
1923         val = mt7530_mii_read(priv, MT7530_SYS_INT_STS);
1924         mt7530_mii_write(priv, MT7530_SYS_INT_STS, val);
1925         mutex_unlock(&priv->bus->mdio_lock);
1926
1927         for (p = 0; p < MT7530_NUM_PHYS; p++) {
1928                 if (BIT(p) & val) {
1929                         unsigned int irq;
1930
1931                         irq = irq_find_mapping(priv->irq_domain, p);
1932                         handle_nested_irq(irq);
1933                         handled = true;
1934                 }
1935         }
1936
1937         return IRQ_RETVAL(handled);
1938 }
1939
1940 static void
1941 mt7530_irq_mask(struct irq_data *d)
1942 {
1943         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1944
1945         priv->irq_enable &= ~BIT(d->hwirq);
1946 }
1947
1948 static void
1949 mt7530_irq_unmask(struct irq_data *d)
1950 {
1951         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1952
1953         priv->irq_enable |= BIT(d->hwirq);
1954 }
1955
1956 static void
1957 mt7530_irq_bus_lock(struct irq_data *d)
1958 {
1959         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1960
1961         mutex_lock_nested(&priv->bus->mdio_lock, MDIO_MUTEX_NESTED);
1962 }
1963
1964 static void
1965 mt7530_irq_bus_sync_unlock(struct irq_data *d)
1966 {
1967         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1968
1969         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
1970         mutex_unlock(&priv->bus->mdio_lock);
1971 }
1972
1973 static struct irq_chip mt7530_irq_chip = {
1974         .name = KBUILD_MODNAME,
1975         .irq_mask = mt7530_irq_mask,
1976         .irq_unmask = mt7530_irq_unmask,
1977         .irq_bus_lock = mt7530_irq_bus_lock,
1978         .irq_bus_sync_unlock = mt7530_irq_bus_sync_unlock,
1979 };
1980
1981 static int
1982 mt7530_irq_map(struct irq_domain *domain, unsigned int irq,
1983                irq_hw_number_t hwirq)
1984 {
1985         irq_set_chip_data(irq, domain->host_data);
1986         irq_set_chip_and_handler(irq, &mt7530_irq_chip, handle_simple_irq);
1987         irq_set_nested_thread(irq, true);
1988         irq_set_noprobe(irq);
1989
1990         return 0;
1991 }
1992
1993 static const struct irq_domain_ops mt7530_irq_domain_ops = {
1994         .map = mt7530_irq_map,
1995         .xlate = irq_domain_xlate_onecell,
1996 };
1997
1998 static void
1999 mt7530_setup_mdio_irq(struct mt7530_priv *priv)
2000 {
2001         struct dsa_switch *ds = priv->ds;
2002         int p;
2003
2004         for (p = 0; p < MT7530_NUM_PHYS; p++) {
2005                 if (BIT(p) & ds->phys_mii_mask) {
2006                         unsigned int irq;
2007
2008                         irq = irq_create_mapping(priv->irq_domain, p);
2009                         ds->slave_mii_bus->irq[p] = irq;
2010                 }
2011         }
2012 }
2013
2014 static int
2015 mt7530_setup_irq(struct mt7530_priv *priv)
2016 {
2017         struct device *dev = priv->dev;
2018         struct device_node *np = dev->of_node;
2019         int ret;
2020
2021         if (!of_property_read_bool(np, "interrupt-controller")) {
2022                 dev_info(dev, "no interrupt support\n");
2023                 return 0;
2024         }
2025
2026         priv->irq = of_irq_get(np, 0);
2027         if (priv->irq <= 0) {
2028                 dev_err(dev, "failed to get parent IRQ: %d\n", priv->irq);
2029                 return priv->irq ? : -EINVAL;
2030         }
2031
2032         priv->irq_domain = irq_domain_add_linear(np, MT7530_NUM_PHYS,
2033                                                  &mt7530_irq_domain_ops, priv);
2034         if (!priv->irq_domain) {
2035                 dev_err(dev, "failed to create IRQ domain\n");
2036                 return -ENOMEM;
2037         }
2038
2039         /* This register must be set for MT7530 to properly fire interrupts */
2040         if (priv->id != ID_MT7531)
2041                 mt7530_set(priv, MT7530_TOP_SIG_CTRL, TOP_SIG_CTRL_NORMAL);
2042
2043         ret = request_threaded_irq(priv->irq, NULL, mt7530_irq_thread_fn,
2044                                    IRQF_ONESHOT, KBUILD_MODNAME, priv);
2045         if (ret) {
2046                 irq_domain_remove(priv->irq_domain);
2047                 dev_err(dev, "failed to request IRQ: %d\n", ret);
2048                 return ret;
2049         }
2050
2051         return 0;
2052 }
2053
2054 static void
2055 mt7530_free_mdio_irq(struct mt7530_priv *priv)
2056 {
2057         int p;
2058
2059         for (p = 0; p < MT7530_NUM_PHYS; p++) {
2060                 if (BIT(p) & priv->ds->phys_mii_mask) {
2061                         unsigned int irq;
2062
2063                         irq = irq_find_mapping(priv->irq_domain, p);
2064                         irq_dispose_mapping(irq);
2065                 }
2066         }
2067 }
2068
2069 static void
2070 mt7530_free_irq_common(struct mt7530_priv *priv)
2071 {
2072         free_irq(priv->irq, priv);
2073         irq_domain_remove(priv->irq_domain);
2074 }
2075
2076 static void
2077 mt7530_free_irq(struct mt7530_priv *priv)
2078 {
2079         mt7530_free_mdio_irq(priv);
2080         mt7530_free_irq_common(priv);
2081 }
2082
2083 static int
2084 mt7530_setup_mdio(struct mt7530_priv *priv)
2085 {
2086         struct dsa_switch *ds = priv->ds;
2087         struct device *dev = priv->dev;
2088         struct mii_bus *bus;
2089         static int idx;
2090         int ret;
2091
2092         bus = devm_mdiobus_alloc(dev);
2093         if (!bus)
2094                 return -ENOMEM;
2095
2096         ds->slave_mii_bus = bus;
2097         bus->priv = priv;
2098         bus->name = KBUILD_MODNAME "-mii";
2099         snprintf(bus->id, MII_BUS_ID_SIZE, KBUILD_MODNAME "-%d", idx++);
2100         bus->read = mt753x_phy_read;
2101         bus->write = mt753x_phy_write;
2102         bus->parent = dev;
2103         bus->phy_mask = ~ds->phys_mii_mask;
2104
2105         if (priv->irq)
2106                 mt7530_setup_mdio_irq(priv);
2107
2108         ret = devm_mdiobus_register(dev, bus);
2109         if (ret) {
2110                 dev_err(dev, "failed to register MDIO bus: %d\n", ret);
2111                 if (priv->irq)
2112                         mt7530_free_mdio_irq(priv);
2113         }
2114
2115         return ret;
2116 }
2117
2118 static int
2119 mt7530_setup(struct dsa_switch *ds)
2120 {
2121         struct mt7530_priv *priv = ds->priv;
2122         struct device_node *dn = NULL;
2123         struct device_node *phy_node;
2124         struct device_node *mac_np;
2125         struct mt7530_dummy_poll p;
2126         phy_interface_t interface;
2127         struct dsa_port *cpu_dp;
2128         u32 id, val;
2129         int ret, i;
2130
2131         /* The parent node of master netdev which holds the common system
2132          * controller also is the container for two GMACs nodes representing
2133          * as two netdev instances.
2134          */
2135         dsa_switch_for_each_cpu_port(cpu_dp, ds) {
2136                 dn = cpu_dp->master->dev.of_node->parent;
2137                 /* It doesn't matter which CPU port is found first,
2138                  * their masters should share the same parent OF node
2139                  */
2140                 break;
2141         }
2142
2143         if (!dn) {
2144                 dev_err(ds->dev, "parent OF node of DSA master not found");
2145                 return -EINVAL;
2146         }
2147
2148         ds->assisted_learning_on_cpu_port = true;
2149         ds->mtu_enforcement_ingress = true;
2150
2151         if (priv->id == ID_MT7530) {
2152                 regulator_set_voltage(priv->core_pwr, 1000000, 1000000);
2153                 ret = regulator_enable(priv->core_pwr);
2154                 if (ret < 0) {
2155                         dev_err(priv->dev,
2156                                 "Failed to enable core power: %d\n", ret);
2157                         return ret;
2158                 }
2159
2160                 regulator_set_voltage(priv->io_pwr, 3300000, 3300000);
2161                 ret = regulator_enable(priv->io_pwr);
2162                 if (ret < 0) {
2163                         dev_err(priv->dev, "Failed to enable io pwr: %d\n",
2164                                 ret);
2165                         return ret;
2166                 }
2167         }
2168
2169         /* Reset whole chip through gpio pin or memory-mapped registers for
2170          * different type of hardware
2171          */
2172         if (priv->mcm) {
2173                 reset_control_assert(priv->rstc);
2174                 usleep_range(1000, 1100);
2175                 reset_control_deassert(priv->rstc);
2176         } else {
2177                 gpiod_set_value_cansleep(priv->reset, 0);
2178                 usleep_range(1000, 1100);
2179                 gpiod_set_value_cansleep(priv->reset, 1);
2180         }
2181
2182         /* Waiting for MT7530 got to stable */
2183         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_HWTRAP);
2184         ret = readx_poll_timeout(_mt7530_read, &p, val, val != 0,
2185                                  20, 1000000);
2186         if (ret < 0) {
2187                 dev_err(priv->dev, "reset timeout\n");
2188                 return ret;
2189         }
2190
2191         id = mt7530_read(priv, MT7530_CREV);
2192         id >>= CHIP_NAME_SHIFT;
2193         if (id != MT7530_ID) {
2194                 dev_err(priv->dev, "chip %x can't be supported\n", id);
2195                 return -ENODEV;
2196         }
2197
2198         /* Reset the switch through internal reset */
2199         mt7530_write(priv, MT7530_SYS_CTRL,
2200                      SYS_CTRL_PHY_RST | SYS_CTRL_SW_RST |
2201                      SYS_CTRL_REG_RST);
2202
2203         mt7530_pll_setup(priv);
2204
2205         /* Lower Tx driving for TRGMII path */
2206         for (i = 0; i < NUM_TRGMII_CTRL; i++)
2207                 mt7530_write(priv, MT7530_TRGMII_TD_ODT(i),
2208                              TD_DM_DRVP(8) | TD_DM_DRVN(8));
2209
2210         for (i = 0; i < NUM_TRGMII_CTRL; i++)
2211                 mt7530_rmw(priv, MT7530_TRGMII_RD(i),
2212                            RD_TAP_MASK, RD_TAP(16));
2213
2214         /* Enable port 6 */
2215         val = mt7530_read(priv, MT7530_MHWTRAP);
2216         val &= ~MHWTRAP_P6_DIS & ~MHWTRAP_PHY_ACCESS;
2217         val |= MHWTRAP_MANUAL;
2218         mt7530_write(priv, MT7530_MHWTRAP, val);
2219
2220         priv->p6_interface = PHY_INTERFACE_MODE_NA;
2221
2222         /* Enable and reset MIB counters */
2223         mt7530_mib_reset(ds);
2224
2225         for (i = 0; i < MT7530_NUM_PORTS; i++) {
2226                 /* Disable forwarding by default on all ports */
2227                 mt7530_rmw(priv, MT7530_PCR_P(i), PCR_MATRIX_MASK,
2228                            PCR_MATRIX_CLR);
2229
2230                 /* Disable learning by default on all ports */
2231                 mt7530_set(priv, MT7530_PSC_P(i), SA_DIS);
2232
2233                 if (dsa_is_cpu_port(ds, i)) {
2234                         ret = mt753x_cpu_port_enable(ds, i);
2235                         if (ret)
2236                                 return ret;
2237                 } else {
2238                         mt7530_port_disable(ds, i);
2239
2240                         /* Set default PVID to 0 on all user ports */
2241                         mt7530_rmw(priv, MT7530_PPBV1_P(i), G0_PORT_VID_MASK,
2242                                    G0_PORT_VID_DEF);
2243                 }
2244                 /* Enable consistent egress tag */
2245                 mt7530_rmw(priv, MT7530_PVC_P(i), PVC_EG_TAG_MASK,
2246                            PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
2247         }
2248
2249         /* Setup VLAN ID 0 for VLAN-unaware bridges */
2250         ret = mt7530_setup_vlan0(priv);
2251         if (ret)
2252                 return ret;
2253
2254         /* Setup port 5 */
2255         priv->p5_intf_sel = P5_DISABLED;
2256         interface = PHY_INTERFACE_MODE_NA;
2257
2258         if (!dsa_is_unused_port(ds, 5)) {
2259                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5;
2260                 ret = of_get_phy_mode(dsa_to_port(ds, 5)->dn, &interface);
2261                 if (ret && ret != -ENODEV)
2262                         return ret;
2263         } else {
2264                 /* Scan the ethernet nodes. look for GMAC1, lookup used phy */
2265                 for_each_child_of_node(dn, mac_np) {
2266                         if (!of_device_is_compatible(mac_np,
2267                                                      "mediatek,eth-mac"))
2268                                 continue;
2269
2270                         ret = of_property_read_u32(mac_np, "reg", &id);
2271                         if (ret < 0 || id != 1)
2272                                 continue;
2273
2274                         phy_node = of_parse_phandle(mac_np, "phy-handle", 0);
2275                         if (!phy_node)
2276                                 continue;
2277
2278                         if (phy_node->parent == priv->dev->of_node->parent) {
2279                                 ret = of_get_phy_mode(mac_np, &interface);
2280                                 if (ret && ret != -ENODEV) {
2281                                         of_node_put(mac_np);
2282                                         of_node_put(phy_node);
2283                                         return ret;
2284                                 }
2285                                 id = of_mdio_parse_addr(ds->dev, phy_node);
2286                                 if (id == 0)
2287                                         priv->p5_intf_sel = P5_INTF_SEL_PHY_P0;
2288                                 if (id == 4)
2289                                         priv->p5_intf_sel = P5_INTF_SEL_PHY_P4;
2290                         }
2291                         of_node_put(mac_np);
2292                         of_node_put(phy_node);
2293                         break;
2294                 }
2295         }
2296
2297 #ifdef CONFIG_GPIOLIB
2298         if (of_property_read_bool(priv->dev->of_node, "gpio-controller")) {
2299                 ret = mt7530_setup_gpio(priv);
2300                 if (ret)
2301                         return ret;
2302         }
2303 #endif /* CONFIG_GPIOLIB */
2304
2305         mt7530_setup_port5(ds, interface);
2306
2307         /* Flush the FDB table */
2308         ret = mt7530_fdb_cmd(priv, MT7530_FDB_FLUSH, NULL);
2309         if (ret < 0)
2310                 return ret;
2311
2312         return 0;
2313 }
2314
2315 static int
2316 mt7531_setup_common(struct dsa_switch *ds)
2317 {
2318         struct mt7530_priv *priv = ds->priv;
2319         struct dsa_port *cpu_dp;
2320         int ret, i;
2321
2322         /* BPDU to CPU port */
2323         dsa_switch_for_each_cpu_port(cpu_dp, ds) {
2324                 mt7530_rmw(priv, MT7531_CFC, MT7531_CPU_PMAP_MASK,
2325                            BIT(cpu_dp->index));
2326                 break;
2327         }
2328         mt7530_rmw(priv, MT753X_BPC, MT753X_BPDU_PORT_FW_MASK,
2329                    MT753X_BPDU_CPU_ONLY);
2330
2331         /* Enable and reset MIB counters */
2332         mt7530_mib_reset(ds);
2333
2334         /* Disable flooding on all ports */
2335         mt7530_clear(priv, MT7530_MFC, BC_FFP_MASK | UNM_FFP_MASK |
2336                      UNU_FFP_MASK);
2337
2338         for (i = 0; i < MT7530_NUM_PORTS; i++) {
2339                 /* Disable forwarding by default on all ports */
2340                 mt7530_rmw(priv, MT7530_PCR_P(i), PCR_MATRIX_MASK,
2341                            PCR_MATRIX_CLR);
2342
2343                 /* Disable learning by default on all ports */
2344                 mt7530_set(priv, MT7530_PSC_P(i), SA_DIS);
2345
2346                 mt7530_set(priv, MT7531_DBG_CNT(i), MT7531_DIS_CLR);
2347
2348                 if (dsa_is_cpu_port(ds, i)) {
2349                         ret = mt753x_cpu_port_enable(ds, i);
2350                         if (ret)
2351                                 return ret;
2352                 } else {
2353                         mt7530_port_disable(ds, i);
2354
2355                         /* Set default PVID to 0 on all user ports */
2356                         mt7530_rmw(priv, MT7530_PPBV1_P(i), G0_PORT_VID_MASK,
2357                                    G0_PORT_VID_DEF);
2358                 }
2359
2360                 /* Enable consistent egress tag */
2361                 mt7530_rmw(priv, MT7530_PVC_P(i), PVC_EG_TAG_MASK,
2362                            PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
2363         }
2364
2365         /* Flush the FDB table */
2366         ret = mt7530_fdb_cmd(priv, MT7530_FDB_FLUSH, NULL);
2367         if (ret < 0)
2368                 return ret;
2369
2370         return 0;
2371 }
2372
2373 static int
2374 mt7531_setup(struct dsa_switch *ds)
2375 {
2376         struct mt7530_priv *priv = ds->priv;
2377         struct mt7530_dummy_poll p;
2378         u32 val, id;
2379         int ret, i;
2380
2381         /* Reset whole chip through gpio pin or memory-mapped registers for
2382          * different type of hardware
2383          */
2384         if (priv->mcm) {
2385                 reset_control_assert(priv->rstc);
2386                 usleep_range(1000, 1100);
2387                 reset_control_deassert(priv->rstc);
2388         } else {
2389                 gpiod_set_value_cansleep(priv->reset, 0);
2390                 usleep_range(1000, 1100);
2391                 gpiod_set_value_cansleep(priv->reset, 1);
2392         }
2393
2394         /* Waiting for MT7530 got to stable */
2395         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_HWTRAP);
2396         ret = readx_poll_timeout(_mt7530_read, &p, val, val != 0,
2397                                  20, 1000000);
2398         if (ret < 0) {
2399                 dev_err(priv->dev, "reset timeout\n");
2400                 return ret;
2401         }
2402
2403         id = mt7530_read(priv, MT7531_CREV);
2404         id >>= CHIP_NAME_SHIFT;
2405
2406         if (id != MT7531_ID) {
2407                 dev_err(priv->dev, "chip %x can't be supported\n", id);
2408                 return -ENODEV;
2409         }
2410
2411         /* all MACs must be forced link-down before sw reset */
2412         for (i = 0; i < MT7530_NUM_PORTS; i++)
2413                 mt7530_write(priv, MT7530_PMCR_P(i), MT7531_FORCE_LNK);
2414
2415         /* Reset the switch through internal reset */
2416         mt7530_write(priv, MT7530_SYS_CTRL,
2417                      SYS_CTRL_PHY_RST | SYS_CTRL_SW_RST |
2418                      SYS_CTRL_REG_RST);
2419
2420         mt7531_pll_setup(priv);
2421
2422         if (mt7531_dual_sgmii_supported(priv)) {
2423                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5_SGMII;
2424
2425                 /* Let ds->slave_mii_bus be able to access external phy. */
2426                 mt7530_rmw(priv, MT7531_GPIO_MODE1, MT7531_GPIO11_RG_RXD2_MASK,
2427                            MT7531_EXT_P_MDC_11);
2428                 mt7530_rmw(priv, MT7531_GPIO_MODE1, MT7531_GPIO12_RG_RXD3_MASK,
2429                            MT7531_EXT_P_MDIO_12);
2430         } else {
2431                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5;
2432         }
2433         dev_dbg(ds->dev, "P5 support %s interface\n",
2434                 p5_intf_modes(priv->p5_intf_sel));
2435
2436         mt7530_rmw(priv, MT7531_GPIO_MODE0, MT7531_GPIO0_MASK,
2437                    MT7531_GPIO0_INTERRUPT);
2438
2439         /* Let phylink decide the interface later. */
2440         priv->p5_interface = PHY_INTERFACE_MODE_NA;
2441         priv->p6_interface = PHY_INTERFACE_MODE_NA;
2442
2443         /* Enable PHY core PLL, since phy_device has not yet been created
2444          * provided for phy_[read,write]_mmd_indirect is called, we provide
2445          * our own mt7531_ind_mmd_phy_[read,write] to complete this
2446          * function.
2447          */
2448         val = mt7531_ind_c45_phy_read(priv, MT753X_CTRL_PHY_ADDR,
2449                                       MDIO_MMD_VEND2, CORE_PLL_GROUP4);
2450         val |= MT7531_PHY_PLL_BYPASS_MODE;
2451         val &= ~MT7531_PHY_PLL_OFF;
2452         mt7531_ind_c45_phy_write(priv, MT753X_CTRL_PHY_ADDR, MDIO_MMD_VEND2,
2453                                  CORE_PLL_GROUP4, val);
2454
2455         mt7531_setup_common(ds);
2456
2457         /* Setup VLAN ID 0 for VLAN-unaware bridges */
2458         ret = mt7530_setup_vlan0(priv);
2459         if (ret)
2460                 return ret;
2461
2462         ds->assisted_learning_on_cpu_port = true;
2463         ds->mtu_enforcement_ingress = true;
2464
2465         return 0;
2466 }
2467
2468 static void mt7530_mac_port_get_caps(struct dsa_switch *ds, int port,
2469                                      struct phylink_config *config)
2470 {
2471         switch (port) {
2472         case 0 ... 4: /* Internal phy */
2473                 __set_bit(PHY_INTERFACE_MODE_GMII,
2474                           config->supported_interfaces);
2475                 break;
2476
2477         case 5: /* 2nd cpu port with phy of port 0 or 4 / external phy */
2478                 phy_interface_set_rgmii(config->supported_interfaces);
2479                 __set_bit(PHY_INTERFACE_MODE_MII,
2480                           config->supported_interfaces);
2481                 __set_bit(PHY_INTERFACE_MODE_GMII,
2482                           config->supported_interfaces);
2483                 break;
2484
2485         case 6: /* 1st cpu port */
2486                 __set_bit(PHY_INTERFACE_MODE_RGMII,
2487                           config->supported_interfaces);
2488                 __set_bit(PHY_INTERFACE_MODE_TRGMII,
2489                           config->supported_interfaces);
2490                 break;
2491         }
2492 }
2493
2494 static bool mt7531_is_rgmii_port(struct mt7530_priv *priv, u32 port)
2495 {
2496         return (port == 5) && (priv->p5_intf_sel != P5_INTF_SEL_GMAC5_SGMII);
2497 }
2498
2499 static void mt7531_mac_port_get_caps(struct dsa_switch *ds, int port,
2500                                      struct phylink_config *config)
2501 {
2502         struct mt7530_priv *priv = ds->priv;
2503
2504         switch (port) {
2505         case 0 ... 4: /* Internal phy */
2506                 __set_bit(PHY_INTERFACE_MODE_GMII,
2507                           config->supported_interfaces);
2508                 break;
2509
2510         case 5: /* 2nd cpu port supports either rgmii or sgmii/8023z */
2511                 if (mt7531_is_rgmii_port(priv, port)) {
2512                         phy_interface_set_rgmii(config->supported_interfaces);
2513                         break;
2514                 }
2515                 fallthrough;
2516
2517         case 6: /* 1st cpu port supports sgmii/8023z only */
2518                 __set_bit(PHY_INTERFACE_MODE_SGMII,
2519                           config->supported_interfaces);
2520                 __set_bit(PHY_INTERFACE_MODE_1000BASEX,
2521                           config->supported_interfaces);
2522                 __set_bit(PHY_INTERFACE_MODE_2500BASEX,
2523                           config->supported_interfaces);
2524
2525                 config->mac_capabilities |= MAC_2500FD;
2526                 break;
2527         }
2528 }
2529
2530 static int
2531 mt753x_pad_setup(struct dsa_switch *ds, const struct phylink_link_state *state)
2532 {
2533         struct mt7530_priv *priv = ds->priv;
2534
2535         return priv->info->pad_setup(ds, state->interface);
2536 }
2537
2538 static int
2539 mt7530_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2540                   phy_interface_t interface)
2541 {
2542         struct mt7530_priv *priv = ds->priv;
2543
2544         /* Only need to setup port5. */
2545         if (port != 5)
2546                 return 0;
2547
2548         mt7530_setup_port5(priv->ds, interface);
2549
2550         return 0;
2551 }
2552
2553 static int mt7531_rgmii_setup(struct mt7530_priv *priv, u32 port,
2554                               phy_interface_t interface,
2555                               struct phy_device *phydev)
2556 {
2557         u32 val;
2558
2559         if (!mt7531_is_rgmii_port(priv, port)) {
2560                 dev_err(priv->dev, "RGMII mode is not available for port %d\n",
2561                         port);
2562                 return -EINVAL;
2563         }
2564
2565         val = mt7530_read(priv, MT7531_CLKGEN_CTRL);
2566         val |= GP_CLK_EN;
2567         val &= ~GP_MODE_MASK;
2568         val |= GP_MODE(MT7531_GP_MODE_RGMII);
2569         val &= ~CLK_SKEW_IN_MASK;
2570         val |= CLK_SKEW_IN(MT7531_CLK_SKEW_NO_CHG);
2571         val &= ~CLK_SKEW_OUT_MASK;
2572         val |= CLK_SKEW_OUT(MT7531_CLK_SKEW_NO_CHG);
2573         val |= TXCLK_NO_REVERSE | RXCLK_NO_DELAY;
2574
2575         /* Do not adjust rgmii delay when vendor phy driver presents. */
2576         if (!phydev || phy_driver_is_genphy(phydev)) {
2577                 val &= ~(TXCLK_NO_REVERSE | RXCLK_NO_DELAY);
2578                 switch (interface) {
2579                 case PHY_INTERFACE_MODE_RGMII:
2580                         val |= TXCLK_NO_REVERSE;
2581                         val |= RXCLK_NO_DELAY;
2582                         break;
2583                 case PHY_INTERFACE_MODE_RGMII_RXID:
2584                         val |= TXCLK_NO_REVERSE;
2585                         break;
2586                 case PHY_INTERFACE_MODE_RGMII_TXID:
2587                         val |= RXCLK_NO_DELAY;
2588                         break;
2589                 case PHY_INTERFACE_MODE_RGMII_ID:
2590                         break;
2591                 default:
2592                         return -EINVAL;
2593                 }
2594         }
2595         mt7530_write(priv, MT7531_CLKGEN_CTRL, val);
2596
2597         return 0;
2598 }
2599
2600 static void mt7531_pcs_link_up(struct phylink_pcs *pcs, unsigned int mode,
2601                                phy_interface_t interface, int speed, int duplex)
2602 {
2603         struct mt7530_priv *priv = pcs_to_mt753x_pcs(pcs)->priv;
2604         int port = pcs_to_mt753x_pcs(pcs)->port;
2605         unsigned int val;
2606
2607         /* For adjusting speed and duplex of SGMII force mode. */
2608         if (interface != PHY_INTERFACE_MODE_SGMII ||
2609             phylink_autoneg_inband(mode))
2610                 return;
2611
2612         /* SGMII force mode setting */
2613         val = mt7530_read(priv, MT7531_SGMII_MODE(port));
2614         val &= ~MT7531_SGMII_IF_MODE_MASK;
2615
2616         switch (speed) {
2617         case SPEED_10:
2618                 val |= MT7531_SGMII_FORCE_SPEED_10;
2619                 break;
2620         case SPEED_100:
2621                 val |= MT7531_SGMII_FORCE_SPEED_100;
2622                 break;
2623         case SPEED_1000:
2624                 val |= MT7531_SGMII_FORCE_SPEED_1000;
2625                 break;
2626         }
2627
2628         /* MT7531 SGMII 1G force mode can only work in full duplex mode,
2629          * no matter MT7531_SGMII_FORCE_HALF_DUPLEX is set or not.
2630          *
2631          * The speed check is unnecessary as the MAC capabilities apply
2632          * this restriction. --rmk
2633          */
2634         if ((speed == SPEED_10 || speed == SPEED_100) &&
2635             duplex != DUPLEX_FULL)
2636                 val |= MT7531_SGMII_FORCE_HALF_DUPLEX;
2637
2638         mt7530_write(priv, MT7531_SGMII_MODE(port), val);
2639 }
2640
2641 static bool mt753x_is_mac_port(u32 port)
2642 {
2643         return (port == 5 || port == 6);
2644 }
2645
2646 static int mt7531_sgmii_setup_mode_force(struct mt7530_priv *priv, u32 port,
2647                                          phy_interface_t interface)
2648 {
2649         u32 val;
2650
2651         if (!mt753x_is_mac_port(port))
2652                 return -EINVAL;
2653
2654         mt7530_set(priv, MT7531_QPHY_PWR_STATE_CTRL(port),
2655                    MT7531_SGMII_PHYA_PWD);
2656
2657         val = mt7530_read(priv, MT7531_PHYA_CTRL_SIGNAL3(port));
2658         val &= ~MT7531_RG_TPHY_SPEED_MASK;
2659         /* Setup 2.5 times faster clock for 2.5Gbps data speeds with 10B/8B
2660          * encoding.
2661          */
2662         val |= (interface == PHY_INTERFACE_MODE_2500BASEX) ?
2663                 MT7531_RG_TPHY_SPEED_3_125G : MT7531_RG_TPHY_SPEED_1_25G;
2664         mt7530_write(priv, MT7531_PHYA_CTRL_SIGNAL3(port), val);
2665
2666         mt7530_clear(priv, MT7531_PCS_CONTROL_1(port), MT7531_SGMII_AN_ENABLE);
2667
2668         /* MT7531 SGMII 1G and 2.5G force mode can only work in full duplex
2669          * mode, no matter MT7531_SGMII_FORCE_HALF_DUPLEX is set or not.
2670          */
2671         mt7530_rmw(priv, MT7531_SGMII_MODE(port),
2672                    MT7531_SGMII_IF_MODE_MASK | MT7531_SGMII_REMOTE_FAULT_DIS,
2673                    MT7531_SGMII_FORCE_SPEED_1000);
2674
2675         mt7530_write(priv, MT7531_QPHY_PWR_STATE_CTRL(port), 0);
2676
2677         return 0;
2678 }
2679
2680 static int mt7531_sgmii_setup_mode_an(struct mt7530_priv *priv, int port,
2681                                       phy_interface_t interface)
2682 {
2683         if (!mt753x_is_mac_port(port))
2684                 return -EINVAL;
2685
2686         mt7530_set(priv, MT7531_QPHY_PWR_STATE_CTRL(port),
2687                    MT7531_SGMII_PHYA_PWD);
2688
2689         mt7530_rmw(priv, MT7531_PHYA_CTRL_SIGNAL3(port),
2690                    MT7531_RG_TPHY_SPEED_MASK, MT7531_RG_TPHY_SPEED_1_25G);
2691
2692         mt7530_set(priv, MT7531_SGMII_MODE(port),
2693                    MT7531_SGMII_REMOTE_FAULT_DIS |
2694                    MT7531_SGMII_SPEED_DUPLEX_AN);
2695
2696         mt7530_rmw(priv, MT7531_PCS_SPEED_ABILITY(port),
2697                    MT7531_SGMII_TX_CONFIG_MASK, 1);
2698
2699         mt7530_set(priv, MT7531_PCS_CONTROL_1(port), MT7531_SGMII_AN_ENABLE);
2700
2701         mt7530_set(priv, MT7531_PCS_CONTROL_1(port), MT7531_SGMII_AN_RESTART);
2702
2703         mt7530_write(priv, MT7531_QPHY_PWR_STATE_CTRL(port), 0);
2704
2705         return 0;
2706 }
2707
2708 static void mt7531_pcs_an_restart(struct phylink_pcs *pcs)
2709 {
2710         struct mt7530_priv *priv = pcs_to_mt753x_pcs(pcs)->priv;
2711         int port = pcs_to_mt753x_pcs(pcs)->port;
2712         u32 val;
2713
2714         /* Only restart AN when AN is enabled */
2715         val = mt7530_read(priv, MT7531_PCS_CONTROL_1(port));
2716         if (val & MT7531_SGMII_AN_ENABLE) {
2717                 val |= MT7531_SGMII_AN_RESTART;
2718                 mt7530_write(priv, MT7531_PCS_CONTROL_1(port), val);
2719         }
2720 }
2721
2722 static int
2723 mt7531_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2724                   phy_interface_t interface)
2725 {
2726         struct mt7530_priv *priv = ds->priv;
2727         struct phy_device *phydev;
2728         struct dsa_port *dp;
2729
2730         if (!mt753x_is_mac_port(port)) {
2731                 dev_err(priv->dev, "port %d is not a MAC port\n", port);
2732                 return -EINVAL;
2733         }
2734
2735         switch (interface) {
2736         case PHY_INTERFACE_MODE_RGMII:
2737         case PHY_INTERFACE_MODE_RGMII_ID:
2738         case PHY_INTERFACE_MODE_RGMII_RXID:
2739         case PHY_INTERFACE_MODE_RGMII_TXID:
2740                 dp = dsa_to_port(ds, port);
2741                 phydev = dp->slave->phydev;
2742                 return mt7531_rgmii_setup(priv, port, interface, phydev);
2743         case PHY_INTERFACE_MODE_SGMII:
2744                 return mt7531_sgmii_setup_mode_an(priv, port, interface);
2745         case PHY_INTERFACE_MODE_NA:
2746         case PHY_INTERFACE_MODE_1000BASEX:
2747         case PHY_INTERFACE_MODE_2500BASEX:
2748                 return mt7531_sgmii_setup_mode_force(priv, port, interface);
2749         default:
2750                 return -EINVAL;
2751         }
2752
2753         return -EINVAL;
2754 }
2755
2756 static int
2757 mt753x_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2758                   const struct phylink_link_state *state)
2759 {
2760         struct mt7530_priv *priv = ds->priv;
2761
2762         return priv->info->mac_port_config(ds, port, mode, state->interface);
2763 }
2764
2765 static struct phylink_pcs *
2766 mt753x_phylink_mac_select_pcs(struct dsa_switch *ds, int port,
2767                               phy_interface_t interface)
2768 {
2769         struct mt7530_priv *priv = ds->priv;
2770
2771         switch (interface) {
2772         case PHY_INTERFACE_MODE_TRGMII:
2773         case PHY_INTERFACE_MODE_SGMII:
2774         case PHY_INTERFACE_MODE_1000BASEX:
2775         case PHY_INTERFACE_MODE_2500BASEX:
2776                 return &priv->pcs[port].pcs;
2777
2778         default:
2779                 return NULL;
2780         }
2781 }
2782
2783 static void
2784 mt753x_phylink_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2785                           const struct phylink_link_state *state)
2786 {
2787         struct mt7530_priv *priv = ds->priv;
2788         u32 mcr_cur, mcr_new;
2789
2790         switch (port) {
2791         case 0 ... 4: /* Internal phy */
2792                 if (state->interface != PHY_INTERFACE_MODE_GMII)
2793                         goto unsupported;
2794                 break;
2795         case 5: /* 2nd cpu port with phy of port 0 or 4 / external phy */
2796                 if (priv->p5_interface == state->interface)
2797                         break;
2798
2799                 if (mt753x_mac_config(ds, port, mode, state) < 0)
2800                         goto unsupported;
2801
2802                 if (priv->p5_intf_sel != P5_DISABLED)
2803                         priv->p5_interface = state->interface;
2804                 break;
2805         case 6: /* 1st cpu port */
2806                 if (priv->p6_interface == state->interface)
2807                         break;
2808
2809                 mt753x_pad_setup(ds, state);
2810
2811                 if (mt753x_mac_config(ds, port, mode, state) < 0)
2812                         goto unsupported;
2813
2814                 priv->p6_interface = state->interface;
2815                 break;
2816         default:
2817 unsupported:
2818                 dev_err(ds->dev, "%s: unsupported %s port: %i\n",
2819                         __func__, phy_modes(state->interface), port);
2820                 return;
2821         }
2822
2823         mcr_cur = mt7530_read(priv, MT7530_PMCR_P(port));
2824         mcr_new = mcr_cur;
2825         mcr_new &= ~PMCR_LINK_SETTINGS_MASK;
2826         mcr_new |= PMCR_IFG_XMIT(1) | PMCR_MAC_MODE | PMCR_BACKOFF_EN |
2827                    PMCR_BACKPR_EN | PMCR_FORCE_MODE_ID(priv->id);
2828
2829         /* Are we connected to external phy */
2830         if (port == 5 && dsa_is_user_port(ds, 5))
2831                 mcr_new |= PMCR_EXT_PHY;
2832
2833         if (mcr_new != mcr_cur)
2834                 mt7530_write(priv, MT7530_PMCR_P(port), mcr_new);
2835 }
2836
2837 static void mt753x_phylink_mac_link_down(struct dsa_switch *ds, int port,
2838                                          unsigned int mode,
2839                                          phy_interface_t interface)
2840 {
2841         struct mt7530_priv *priv = ds->priv;
2842
2843         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
2844 }
2845
2846 static void mt753x_phylink_pcs_link_up(struct phylink_pcs *pcs,
2847                                        unsigned int mode,
2848                                        phy_interface_t interface,
2849                                        int speed, int duplex)
2850 {
2851         if (pcs->ops->pcs_link_up)
2852                 pcs->ops->pcs_link_up(pcs, mode, interface, speed, duplex);
2853 }
2854
2855 static void mt753x_phylink_mac_link_up(struct dsa_switch *ds, int port,
2856                                        unsigned int mode,
2857                                        phy_interface_t interface,
2858                                        struct phy_device *phydev,
2859                                        int speed, int duplex,
2860                                        bool tx_pause, bool rx_pause)
2861 {
2862         struct mt7530_priv *priv = ds->priv;
2863         u32 mcr;
2864
2865         mcr = PMCR_RX_EN | PMCR_TX_EN | PMCR_FORCE_LNK;
2866
2867         /* MT753x MAC works in 1G full duplex mode for all up-clocked
2868          * variants.
2869          */
2870         if (interface == PHY_INTERFACE_MODE_TRGMII ||
2871             (phy_interface_mode_is_8023z(interface))) {
2872                 speed = SPEED_1000;
2873                 duplex = DUPLEX_FULL;
2874         }
2875
2876         switch (speed) {
2877         case SPEED_1000:
2878                 mcr |= PMCR_FORCE_SPEED_1000;
2879                 break;
2880         case SPEED_100:
2881                 mcr |= PMCR_FORCE_SPEED_100;
2882                 break;
2883         }
2884         if (duplex == DUPLEX_FULL) {
2885                 mcr |= PMCR_FORCE_FDX;
2886                 if (tx_pause)
2887                         mcr |= PMCR_TX_FC_EN;
2888                 if (rx_pause)
2889                         mcr |= PMCR_RX_FC_EN;
2890         }
2891
2892         if (mode == MLO_AN_PHY && phydev && phy_init_eee(phydev, false) >= 0) {
2893                 switch (speed) {
2894                 case SPEED_1000:
2895                         mcr |= PMCR_FORCE_EEE1G;
2896                         break;
2897                 case SPEED_100:
2898                         mcr |= PMCR_FORCE_EEE100;
2899                         break;
2900                 }
2901         }
2902
2903         mt7530_set(priv, MT7530_PMCR_P(port), mcr);
2904 }
2905
2906 static int
2907 mt7531_cpu_port_config(struct dsa_switch *ds, int port)
2908 {
2909         struct mt7530_priv *priv = ds->priv;
2910         phy_interface_t interface;
2911         int speed;
2912         int ret;
2913
2914         switch (port) {
2915         case 5:
2916                 if (mt7531_is_rgmii_port(priv, port))
2917                         interface = PHY_INTERFACE_MODE_RGMII;
2918                 else
2919                         interface = PHY_INTERFACE_MODE_2500BASEX;
2920
2921                 priv->p5_interface = interface;
2922                 break;
2923         case 6:
2924                 interface = PHY_INTERFACE_MODE_2500BASEX;
2925
2926                 priv->p6_interface = interface;
2927                 break;
2928         default:
2929                 return -EINVAL;
2930         }
2931
2932         if (interface == PHY_INTERFACE_MODE_2500BASEX)
2933                 speed = SPEED_2500;
2934         else
2935                 speed = SPEED_1000;
2936
2937         ret = mt7531_mac_config(ds, port, MLO_AN_FIXED, interface);
2938         if (ret)
2939                 return ret;
2940         mt7530_write(priv, MT7530_PMCR_P(port),
2941                      PMCR_CPU_PORT_SETTING(priv->id));
2942         mt753x_phylink_pcs_link_up(&priv->pcs[port].pcs, MLO_AN_FIXED,
2943                                    interface, speed, DUPLEX_FULL);
2944         mt753x_phylink_mac_link_up(ds, port, MLO_AN_FIXED, interface, NULL,
2945                                    speed, DUPLEX_FULL, true, true);
2946
2947         return 0;
2948 }
2949
2950 static void mt753x_phylink_get_caps(struct dsa_switch *ds, int port,
2951                                     struct phylink_config *config)
2952 {
2953         struct mt7530_priv *priv = ds->priv;
2954
2955         /* This switch only supports full-duplex at 1Gbps */
2956         config->mac_capabilities = MAC_ASYM_PAUSE | MAC_SYM_PAUSE |
2957                                    MAC_10 | MAC_100 | MAC_1000FD;
2958
2959         if ((priv->id == ID_MT7531) && mt753x_is_mac_port(port))
2960                 config->mac_capabilities |= MAC_2500FD;
2961
2962         /* This driver does not make use of the speed, duplex, pause or the
2963          * advertisement in its mac_config, so it is safe to mark this driver
2964          * as non-legacy.
2965          */
2966         config->legacy_pre_march2020 = false;
2967
2968         priv->info->mac_port_get_caps(ds, port, config);
2969 }
2970
2971 static int mt753x_pcs_validate(struct phylink_pcs *pcs,
2972                                unsigned long *supported,
2973                                const struct phylink_link_state *state)
2974 {
2975         /* Autonegotiation is not supported in TRGMII nor 802.3z modes */
2976         if (state->interface == PHY_INTERFACE_MODE_TRGMII ||
2977             phy_interface_mode_is_8023z(state->interface))
2978                 phylink_clear(supported, Autoneg);
2979
2980         return 0;
2981 }
2982
2983 static void mt7530_pcs_get_state(struct phylink_pcs *pcs,
2984                                  struct phylink_link_state *state)
2985 {
2986         struct mt7530_priv *priv = pcs_to_mt753x_pcs(pcs)->priv;
2987         int port = pcs_to_mt753x_pcs(pcs)->port;
2988         u32 pmsr;
2989
2990         pmsr = mt7530_read(priv, MT7530_PMSR_P(port));
2991
2992         state->link = (pmsr & PMSR_LINK);
2993         state->an_complete = state->link;
2994         state->duplex = !!(pmsr & PMSR_DPX);
2995
2996         switch (pmsr & PMSR_SPEED_MASK) {
2997         case PMSR_SPEED_10:
2998                 state->speed = SPEED_10;
2999                 break;
3000         case PMSR_SPEED_100:
3001                 state->speed = SPEED_100;
3002                 break;
3003         case PMSR_SPEED_1000:
3004                 state->speed = SPEED_1000;
3005                 break;
3006         default:
3007                 state->speed = SPEED_UNKNOWN;
3008                 break;
3009         }
3010
3011         state->pause &= ~(MLO_PAUSE_RX | MLO_PAUSE_TX);
3012         if (pmsr & PMSR_RX_FC)
3013                 state->pause |= MLO_PAUSE_RX;
3014         if (pmsr & PMSR_TX_FC)
3015                 state->pause |= MLO_PAUSE_TX;
3016 }
3017
3018 static int
3019 mt7531_sgmii_pcs_get_state_an(struct mt7530_priv *priv, int port,
3020                               struct phylink_link_state *state)
3021 {
3022         u32 status, val;
3023         u16 config_reg;
3024
3025         status = mt7530_read(priv, MT7531_PCS_CONTROL_1(port));
3026         state->link = !!(status & MT7531_SGMII_LINK_STATUS);
3027         state->an_complete = !!(status & MT7531_SGMII_AN_COMPLETE);
3028         if (state->interface == PHY_INTERFACE_MODE_SGMII &&
3029             (status & MT7531_SGMII_AN_ENABLE)) {
3030                 val = mt7530_read(priv, MT7531_PCS_SPEED_ABILITY(port));
3031                 config_reg = val >> 16;
3032
3033                 switch (config_reg & LPA_SGMII_SPD_MASK) {
3034                 case LPA_SGMII_1000:
3035                         state->speed = SPEED_1000;
3036                         break;
3037                 case LPA_SGMII_100:
3038                         state->speed = SPEED_100;
3039                         break;
3040                 case LPA_SGMII_10:
3041                         state->speed = SPEED_10;
3042                         break;
3043                 default:
3044                         dev_err(priv->dev, "invalid sgmii PHY speed\n");
3045                         state->link = false;
3046                         return -EINVAL;
3047                 }
3048
3049                 if (config_reg & LPA_SGMII_FULL_DUPLEX)
3050                         state->duplex = DUPLEX_FULL;
3051                 else
3052                         state->duplex = DUPLEX_HALF;
3053         }
3054
3055         return 0;
3056 }
3057
3058 static void
3059 mt7531_sgmii_pcs_get_state_inband(struct mt7530_priv *priv, int port,
3060                                   struct phylink_link_state *state)
3061 {
3062         unsigned int val;
3063
3064         val = mt7530_read(priv, MT7531_PCS_CONTROL_1(port));
3065         state->link = !!(val & MT7531_SGMII_LINK_STATUS);
3066         if (!state->link)
3067                 return;
3068
3069         state->an_complete = state->link;
3070
3071         if (state->interface == PHY_INTERFACE_MODE_2500BASEX)
3072                 state->speed = SPEED_2500;
3073         else
3074                 state->speed = SPEED_1000;
3075
3076         state->duplex = DUPLEX_FULL;
3077         state->pause = MLO_PAUSE_NONE;
3078 }
3079
3080 static void mt7531_pcs_get_state(struct phylink_pcs *pcs,
3081                                  struct phylink_link_state *state)
3082 {
3083         struct mt7530_priv *priv = pcs_to_mt753x_pcs(pcs)->priv;
3084         int port = pcs_to_mt753x_pcs(pcs)->port;
3085
3086         if (state->interface == PHY_INTERFACE_MODE_SGMII) {
3087                 mt7531_sgmii_pcs_get_state_an(priv, port, state);
3088                 return;
3089         } else if ((state->interface == PHY_INTERFACE_MODE_1000BASEX) ||
3090                    (state->interface == PHY_INTERFACE_MODE_2500BASEX)) {
3091                 mt7531_sgmii_pcs_get_state_inband(priv, port, state);
3092                 return;
3093         }
3094
3095         state->link = false;
3096 }
3097
3098 static int mt753x_pcs_config(struct phylink_pcs *pcs, unsigned int mode,
3099                              phy_interface_t interface,
3100                              const unsigned long *advertising,
3101                              bool permit_pause_to_mac)
3102 {
3103         return 0;
3104 }
3105
3106 static void mt7530_pcs_an_restart(struct phylink_pcs *pcs)
3107 {
3108 }
3109
3110 static const struct phylink_pcs_ops mt7530_pcs_ops = {
3111         .pcs_validate = mt753x_pcs_validate,
3112         .pcs_get_state = mt7530_pcs_get_state,
3113         .pcs_config = mt753x_pcs_config,
3114         .pcs_an_restart = mt7530_pcs_an_restart,
3115 };
3116
3117 static const struct phylink_pcs_ops mt7531_pcs_ops = {
3118         .pcs_validate = mt753x_pcs_validate,
3119         .pcs_get_state = mt7531_pcs_get_state,
3120         .pcs_config = mt753x_pcs_config,
3121         .pcs_an_restart = mt7531_pcs_an_restart,
3122         .pcs_link_up = mt7531_pcs_link_up,
3123 };
3124
3125 static int
3126 mt753x_setup(struct dsa_switch *ds)
3127 {
3128         struct mt7530_priv *priv = ds->priv;
3129         int i, ret;
3130
3131         /* Initialise the PCS devices */
3132         for (i = 0; i < priv->ds->num_ports; i++) {
3133                 priv->pcs[i].pcs.ops = priv->info->pcs_ops;
3134                 priv->pcs[i].priv = priv;
3135                 priv->pcs[i].port = i;
3136                 if (mt753x_is_mac_port(i))
3137                         priv->pcs[i].pcs.poll = 1;
3138         }
3139
3140         ret = priv->info->sw_setup(ds);
3141         if (ret)
3142                 return ret;
3143
3144         ret = mt7530_setup_irq(priv);
3145         if (ret)
3146                 return ret;
3147
3148         ret = mt7530_setup_mdio(priv);
3149         if (ret && priv->irq)
3150                 mt7530_free_irq_common(priv);
3151
3152         return ret;
3153 }
3154
3155 static int mt753x_get_mac_eee(struct dsa_switch *ds, int port,
3156                               struct ethtool_eee *e)
3157 {
3158         struct mt7530_priv *priv = ds->priv;
3159         u32 eeecr = mt7530_read(priv, MT7530_PMEEECR_P(port));
3160
3161         e->tx_lpi_enabled = !(eeecr & LPI_MODE_EN);
3162         e->tx_lpi_timer = GET_LPI_THRESH(eeecr);
3163
3164         return 0;
3165 }
3166
3167 static int mt753x_set_mac_eee(struct dsa_switch *ds, int port,
3168                               struct ethtool_eee *e)
3169 {
3170         struct mt7530_priv *priv = ds->priv;
3171         u32 set, mask = LPI_THRESH_MASK | LPI_MODE_EN;
3172
3173         if (e->tx_lpi_timer > 0xFFF)
3174                 return -EINVAL;
3175
3176         set = SET_LPI_THRESH(e->tx_lpi_timer);
3177         if (!e->tx_lpi_enabled)
3178                 /* Force LPI Mode without a delay */
3179                 set |= LPI_MODE_EN;
3180         mt7530_rmw(priv, MT7530_PMEEECR_P(port), mask, set);
3181
3182         return 0;
3183 }
3184
3185 static const struct dsa_switch_ops mt7530_switch_ops = {
3186         .get_tag_protocol       = mtk_get_tag_protocol,
3187         .setup                  = mt753x_setup,
3188         .get_strings            = mt7530_get_strings,
3189         .get_ethtool_stats      = mt7530_get_ethtool_stats,
3190         .get_sset_count         = mt7530_get_sset_count,
3191         .set_ageing_time        = mt7530_set_ageing_time,
3192         .port_enable            = mt7530_port_enable,
3193         .port_disable           = mt7530_port_disable,
3194         .port_change_mtu        = mt7530_port_change_mtu,
3195         .port_max_mtu           = mt7530_port_max_mtu,
3196         .port_stp_state_set     = mt7530_stp_state_set,
3197         .port_pre_bridge_flags  = mt7530_port_pre_bridge_flags,
3198         .port_bridge_flags      = mt7530_port_bridge_flags,
3199         .port_bridge_join       = mt7530_port_bridge_join,
3200         .port_bridge_leave      = mt7530_port_bridge_leave,
3201         .port_fdb_add           = mt7530_port_fdb_add,
3202         .port_fdb_del           = mt7530_port_fdb_del,
3203         .port_fdb_dump          = mt7530_port_fdb_dump,
3204         .port_mdb_add           = mt7530_port_mdb_add,
3205         .port_mdb_del           = mt7530_port_mdb_del,
3206         .port_vlan_filtering    = mt7530_port_vlan_filtering,
3207         .port_vlan_add          = mt7530_port_vlan_add,
3208         .port_vlan_del          = mt7530_port_vlan_del,
3209         .port_mirror_add        = mt753x_port_mirror_add,
3210         .port_mirror_del        = mt753x_port_mirror_del,
3211         .phylink_get_caps       = mt753x_phylink_get_caps,
3212         .phylink_mac_select_pcs = mt753x_phylink_mac_select_pcs,
3213         .phylink_mac_config     = mt753x_phylink_mac_config,
3214         .phylink_mac_link_down  = mt753x_phylink_mac_link_down,
3215         .phylink_mac_link_up    = mt753x_phylink_mac_link_up,
3216         .get_mac_eee            = mt753x_get_mac_eee,
3217         .set_mac_eee            = mt753x_set_mac_eee,
3218 };
3219
3220 static const struct mt753x_info mt753x_table[] = {
3221         [ID_MT7621] = {
3222                 .id = ID_MT7621,
3223                 .pcs_ops = &mt7530_pcs_ops,
3224                 .sw_setup = mt7530_setup,
3225                 .phy_read = mt7530_phy_read,
3226                 .phy_write = mt7530_phy_write,
3227                 .pad_setup = mt7530_pad_clk_setup,
3228                 .mac_port_get_caps = mt7530_mac_port_get_caps,
3229                 .mac_port_config = mt7530_mac_config,
3230         },
3231         [ID_MT7530] = {
3232                 .id = ID_MT7530,
3233                 .pcs_ops = &mt7530_pcs_ops,
3234                 .sw_setup = mt7530_setup,
3235                 .phy_read = mt7530_phy_read,
3236                 .phy_write = mt7530_phy_write,
3237                 .pad_setup = mt7530_pad_clk_setup,
3238                 .mac_port_get_caps = mt7530_mac_port_get_caps,
3239                 .mac_port_config = mt7530_mac_config,
3240         },
3241         [ID_MT7531] = {
3242                 .id = ID_MT7531,
3243                 .pcs_ops = &mt7531_pcs_ops,
3244                 .sw_setup = mt7531_setup,
3245                 .phy_read = mt7531_ind_phy_read,
3246                 .phy_write = mt7531_ind_phy_write,
3247                 .pad_setup = mt7531_pad_setup,
3248                 .cpu_port_config = mt7531_cpu_port_config,
3249                 .mac_port_get_caps = mt7531_mac_port_get_caps,
3250                 .mac_port_config = mt7531_mac_config,
3251         },
3252 };
3253
3254 static const struct of_device_id mt7530_of_match[] = {
3255         { .compatible = "mediatek,mt7621", .data = &mt753x_table[ID_MT7621], },
3256         { .compatible = "mediatek,mt7530", .data = &mt753x_table[ID_MT7530], },
3257         { .compatible = "mediatek,mt7531", .data = &mt753x_table[ID_MT7531], },
3258         { /* sentinel */ },
3259 };
3260 MODULE_DEVICE_TABLE(of, mt7530_of_match);
3261
3262 static int
3263 mt7530_probe(struct mdio_device *mdiodev)
3264 {
3265         struct mt7530_priv *priv;
3266         struct device_node *dn;
3267
3268         dn = mdiodev->dev.of_node;
3269
3270         priv = devm_kzalloc(&mdiodev->dev, sizeof(*priv), GFP_KERNEL);
3271         if (!priv)
3272                 return -ENOMEM;
3273
3274         priv->ds = devm_kzalloc(&mdiodev->dev, sizeof(*priv->ds), GFP_KERNEL);
3275         if (!priv->ds)
3276                 return -ENOMEM;
3277
3278         priv->ds->dev = &mdiodev->dev;
3279         priv->ds->num_ports = MT7530_NUM_PORTS;
3280
3281         /* Use medatek,mcm property to distinguish hardware type that would
3282          * casues a little bit differences on power-on sequence.
3283          */
3284         priv->mcm = of_property_read_bool(dn, "mediatek,mcm");
3285         if (priv->mcm) {
3286                 dev_info(&mdiodev->dev, "MT7530 adapts as multi-chip module\n");
3287
3288                 priv->rstc = devm_reset_control_get(&mdiodev->dev, "mcm");
3289                 if (IS_ERR(priv->rstc)) {
3290                         dev_err(&mdiodev->dev, "Couldn't get our reset line\n");
3291                         return PTR_ERR(priv->rstc);
3292                 }
3293         }
3294
3295         /* Get the hardware identifier from the devicetree node.
3296          * We will need it for some of the clock and regulator setup.
3297          */
3298         priv->info = of_device_get_match_data(&mdiodev->dev);
3299         if (!priv->info)
3300                 return -EINVAL;
3301
3302         /* Sanity check if these required device operations are filled
3303          * properly.
3304          */
3305         if (!priv->info->sw_setup || !priv->info->pad_setup ||
3306             !priv->info->phy_read || !priv->info->phy_write ||
3307             !priv->info->mac_port_get_caps ||
3308             !priv->info->mac_port_config)
3309                 return -EINVAL;
3310
3311         priv->id = priv->info->id;
3312
3313         if (priv->id == ID_MT7530) {
3314                 priv->core_pwr = devm_regulator_get(&mdiodev->dev, "core");
3315                 if (IS_ERR(priv->core_pwr))
3316                         return PTR_ERR(priv->core_pwr);
3317
3318                 priv->io_pwr = devm_regulator_get(&mdiodev->dev, "io");
3319                 if (IS_ERR(priv->io_pwr))
3320                         return PTR_ERR(priv->io_pwr);
3321         }
3322
3323         /* Not MCM that indicates switch works as the remote standalone
3324          * integrated circuit so the GPIO pin would be used to complete
3325          * the reset, otherwise memory-mapped register accessing used
3326          * through syscon provides in the case of MCM.
3327          */
3328         if (!priv->mcm) {
3329                 priv->reset = devm_gpiod_get_optional(&mdiodev->dev, "reset",
3330                                                       GPIOD_OUT_LOW);
3331                 if (IS_ERR(priv->reset)) {
3332                         dev_err(&mdiodev->dev, "Couldn't get our reset line\n");
3333                         return PTR_ERR(priv->reset);
3334                 }
3335         }
3336
3337         priv->bus = mdiodev->bus;
3338         priv->dev = &mdiodev->dev;
3339         priv->ds->priv = priv;
3340         priv->ds->ops = &mt7530_switch_ops;
3341         mutex_init(&priv->reg_mutex);
3342         dev_set_drvdata(&mdiodev->dev, priv);
3343
3344         return dsa_register_switch(priv->ds);
3345 }
3346
3347 static void
3348 mt7530_remove(struct mdio_device *mdiodev)
3349 {
3350         struct mt7530_priv *priv = dev_get_drvdata(&mdiodev->dev);
3351         int ret = 0;
3352
3353         if (!priv)
3354                 return;
3355
3356         ret = regulator_disable(priv->core_pwr);
3357         if (ret < 0)
3358                 dev_err(priv->dev,
3359                         "Failed to disable core power: %d\n", ret);
3360
3361         ret = regulator_disable(priv->io_pwr);
3362         if (ret < 0)
3363                 dev_err(priv->dev, "Failed to disable io pwr: %d\n",
3364                         ret);
3365
3366         if (priv->irq)
3367                 mt7530_free_irq(priv);
3368
3369         dsa_unregister_switch(priv->ds);
3370         mutex_destroy(&priv->reg_mutex);
3371 }
3372
3373 static void mt7530_shutdown(struct mdio_device *mdiodev)
3374 {
3375         struct mt7530_priv *priv = dev_get_drvdata(&mdiodev->dev);
3376
3377         if (!priv)
3378                 return;
3379
3380         dsa_switch_shutdown(priv->ds);
3381
3382         dev_set_drvdata(&mdiodev->dev, NULL);
3383 }
3384
3385 static struct mdio_driver mt7530_mdio_driver = {
3386         .probe  = mt7530_probe,
3387         .remove = mt7530_remove,
3388         .shutdown = mt7530_shutdown,
3389         .mdiodrv.driver = {
3390                 .name = "mt7530",
3391                 .of_match_table = mt7530_of_match,
3392         },
3393 };
3394
3395 mdio_module_driver(mt7530_mdio_driver);
3396
3397 MODULE_AUTHOR("Sean Wang <sean.wang@mediatek.com>");
3398 MODULE_DESCRIPTION("Driver for Mediatek MT7530 Switch");
3399 MODULE_LICENSE("GPL");