drivers/net/dm9000x.c

   1 /*
   2   dm9000.c: Version 1.2 12/15/2003
   3
   4         A Davicom DM9000 ISA NIC fast Ethernet driver for Linux.
   5         Copyright (C) 1997  Sten Wang
   6
   7         This program is free software; you can redistribute it and/or
   8         modify it under the terms of the GNU General Public License
   9         as published by the Free Software Foundation; either version 2
  10         of the License, or (at your option) any later version.
  11
  12         This program is distributed in the hope that it will be useful,
  13         but WITHOUT ANY WARRANTY; without even the implied warranty of
  14         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15         GNU General Public License for more details.
  16
  17   (C)Copyright 1997-1998 DAVICOM Semiconductor,Inc. All Rights Reserved.
  18
  19 V0.11   06/20/2001      REG_0A bit3=1, default enable BP with DA match
  20         06/22/2001      Support DM9801 progrmming
  21                         E3: R25 = ((R24 + NF) & 0x00ff) | 0xf000
  22                         E4: R25 = ((R24 + NF) & 0x00ff) | 0xc200
  23                 R17 = (R17 & 0xfff0) | NF + 3
  24                         E5: R25 = ((R24 + NF - 3) & 0x00ff) | 0xc200
  25                 R17 = (R17 & 0xfff0) | NF
  26
  27 v1.00                   modify by simon 2001.9.5
  28                         change for kernel 2.4.x
  29
  30 v1.1   11/09/2001       fix force mode bug
  31
  32 v1.2   03/18/2003       Weilun Huang <weilun_huang@davicom.com.tw>:
  33                         Fixed phy reset.
  34                         Added tx/rx 32 bit mode.
  35                         Cleaned up for kernel merge.
  36
  37 --------------------------------------
  38
  39        12/15/2003       Initial port to u-boot by
  40                         Sascha Hauer <saschahauer@web.de>
  41
  42        06/03/2008       Remy Bohmer <linux@bohmer.net>
  43                         - Added autodetect of databus width.
  44                         - Made debug code compile again.
  45                         These changes are tested with DM9000{A,EP,E} together
  46                         with a 200MHz Atmel AT91SAM92161 core
  47
  48 TODO: Homerun NIC and longrun NIC are not functional, only internal at the
  49       moment.
  50 */
  51
  52 #include <common.h>
  53 #include <command.h>
  54 #include <net.h>
  55 #include <asm/io.h>
  56
  57 #ifdef CONFIG_DRIVER_DM9000
  58
  59 #include "dm9000x.h"
  60
  61 /* Board/System/Debug information/definition ---------------- */
  62
  63 #define DM9801_NOISE_FLOOR      0x08
  64 #define DM9802_NOISE_FLOOR      0x05
  65
  66 /* #define CONFIG_DM9000_DEBUG */
  67
  68 #ifdef CONFIG_DM9000_DEBUG
  69 #define DM9000_DBG(fmt,args...) printf(fmt, ##args)
  70 #define DM9000_DMP_PACKET(func,packet,length)  \
  71         do { \
  72                 int i;                                                  \
  73                 printf(func ": length: %d\n", length);                  \
  74                 for (i = 0; i < length; i++) {                          \
  75                         if (i % 8 == 0)                                 \
  76                                 printf("\n%s: %02x: ", func, i);        \
  77                         printf("%02x ", ((unsigned char *) packet)[i]); \
  78                 } printf("\n");                                         \
  79         } while(0)
  80 #else
  81 #define DM9000_DBG(fmt,args...)
  82 #define DM9000_DMP_PACKET(func,packet,length)
  83 #endif
  84
  85 enum DM9000_PHY_mode { DM9000_10MHD = 0, DM9000_100MHD =
  86             1, DM9000_10MFD = 4, DM9000_100MFD = 5, DM9000_AUTO =
  87             8, DM9000_1M_HPNA = 0x10
  88 };
  89 enum DM9000_NIC_TYPE { FASTETHER_NIC = 0, HOMERUN_NIC = 1, LONGRUN_NIC = 2
  90 };
  91
  92 /* Structure/enum declaration ------------------------------- */
  93 typedef struct board_info {
  94         u32 runt_length_counter;        /* counter: RX length < 64byte */
  95         u32 long_length_counter;        /* counter: RX length > 1514byte */
  96         u32 reset_counter;      /* counter: RESET */
  97         u32 reset_tx_timeout;   /* RESET caused by TX Timeout */
  98         u32 reset_rx_status;    /* RESET caused by RX Statsus wrong */
  99         u16 tx_pkt_cnt;
 100         u16 queue_start_addr;
 101         u16 dbug_cnt;
 102         u8 phy_addr;
 103         u8 device_wait_reset;   /* device state */
 104         u8 nic_type;            /* NIC type */
 105         unsigned char srom[128];
 106         void (*outblk)(void *data_ptr, int count);
 107         void (*inblk)(void *data_ptr, int count);
 108         void (*rx_status)(u16 *RxStatus, u16 *RxLen);
 109  } board_info_t;
 110 static board_info_t dm9000_info;
 111
 112 /* For module input parameter */
 113 static int media_mode = DM9000_AUTO;
 114 static u8 nfloor = 0;
 115
 116 /* function declaration ------------------------------------- */
 117 int eth_init(bd_t * bd);
 118 int eth_send(volatile void *, int);
 119 int eth_rx(void);
 120 void eth_halt(void);
 121 static int dm9000_probe(void);
 122 static u16 phy_read(int);
 123 static void phy_write(int, u16);
 124 u16 read_srom_word(int);
 125 static u8 DM9000_ior(int);
 126 static void DM9000_iow(int reg, u8 value);
 127
 128 /* DM9000 network board routine ---------------------------- */
 129
 130 #define DM9000_outb(d,r) ( *(volatile u8 *)r = d )
 131 #define DM9000_outw(d,r) ( *(volatile u16 *)r = d )
 132 #define DM9000_outl(d,r) ( *(volatile u32 *)r = d )
 133 #define DM9000_inb(r) (*(volatile u8 *)r)
 134 #define DM9000_inw(r) (*(volatile u16 *)r)
 135 #define DM9000_inl(r) (*(volatile u32 *)r)
 136
 137 #ifdef CONFIG_DM9000_DEBUG
 138 static void
 139 dump_regs(void)
 140 {
 141         DM9000_DBG("\n");
 142         DM9000_DBG("NCR   (0x00): %02x\n", DM9000_ior(0));
 143         DM9000_DBG("NSR   (0x01): %02x\n", DM9000_ior(1));
 144         DM9000_DBG("TCR   (0x02): %02x\n", DM9000_ior(2));
 145         DM9000_DBG("TSRI  (0x03): %02x\n", DM9000_ior(3));
 146         DM9000_DBG("TSRII (0x04): %02x\n", DM9000_ior(4));
 147         DM9000_DBG("RCR   (0x05): %02x\n", DM9000_ior(5));
 148         DM9000_DBG("RSR   (0x06): %02x\n", DM9000_ior(6));
 149         DM9000_DBG("ISR   (0xFE): %02x\n", DM9000_ior(DM9000_ISR));
 150         DM9000_DBG("\n");
 151 }
 152 #endif
 153
 154 static void dm9000_outblk_8bit(void *data_ptr, int count)
 155 {
 156         int i;
 157         for (i = 0; i < count; i++)
 158                 DM9000_outb((((u8 *) data_ptr)[i] & 0xff), DM9000_DATA);
 159 }
 160
 161 static void dm9000_outblk_16bit(void *data_ptr, int count)
 162 {
 163         int i;
 164         u32 tmplen = (count + 1) / 2;
 165
 166         for (i = 0; i < tmplen; i++)
 167                 DM9000_outw(((u16 *) data_ptr)[i], DM9000_DATA);
 168 }
 169 static void dm9000_outblk_32bit(void *data_ptr, int count)
 170 {
 171         int i;
 172         u32 tmplen = (count + 3) / 4;
 173
 174         for (i = 0; i < tmplen; i++)
 175                 DM9000_outl(((u32 *) data_ptr)[i], DM9000_DATA);
 176 }
 177
 178 static void dm9000_inblk_8bit(void *data_ptr, int count)
 179 {
 180         int i;
 181         for (i = 0; i < count; i++)
 182                 ((u8 *) data_ptr)[i] = DM9000_inb(DM9000_DATA);
 183 }
 184
 185 static void dm9000_inblk_16bit(void *data_ptr, int count)
 186 {
 187         int i;
 188         u32 tmplen = (count + 1) / 2;
 189
 190         for (i = 0; i < tmplen; i++)
 191                 ((u16 *) data_ptr)[i] = DM9000_inw(DM9000_DATA);
 192 }
 193 static void dm9000_inblk_32bit(void *data_ptr, int count)
 194 {
 195         int i;
 196         u32 tmplen = (count + 3) / 4;
 197
 198         for (i = 0; i < tmplen; i++)
 199                 ((u32 *) data_ptr)[i] = DM9000_inl(DM9000_DATA);
 200 }
 201
 202 static void dm9000_rx_status_32bit(u16 *RxStatus, u16 *RxLen)
 203 {
 204         u32 tmpdata = DM9000_inl(DM9000_DATA);
 205
 206         DM9000_outb(DM9000_MRCMD, DM9000_IO);
 207
 208         *RxStatus = tmpdata;
 209         *RxLen = tmpdata >> 16;
 210 }
 211
 212 static void dm9000_rx_status_16bit(u16 *RxStatus, u16 *RxLen)
 213 {
 214         DM9000_outb(DM9000_MRCMD, DM9000_IO);
 215
 216         *RxStatus = DM9000_inw(DM9000_DATA);
 217         *RxLen = DM9000_inw(DM9000_DATA);
 218 }
 219
 220 static void dm9000_rx_status_8bit(u16 *RxStatus, u16 *RxLen)
 221 {
 222         DM9000_outb(DM9000_MRCMD, DM9000_IO);
 223
 224         *RxStatus = DM9000_inb(DM9000_DATA) + (DM9000_inb(DM9000_DATA) << 8);
 225         *RxLen = DM9000_inb(DM9000_DATA) + (DM9000_inb(DM9000_DATA) << 8);
 226 }
 227
 228 /*
 229   Search DM9000 board, allocate space and register it
 230 */
 231 int
 232 dm9000_probe(void)
 233 {
 234         u32 id_val;
 235         id_val = DM9000_ior(DM9000_VIDL);
 236         id_val |= DM9000_ior(DM9000_VIDH) << 8;
 237         id_val |= DM9000_ior(DM9000_PIDL) << 16;
 238         id_val |= DM9000_ior(DM9000_PIDH) << 24;
 239         if (id_val == DM9000_ID) {
 240                 printf("dm9000 i/o: 0x%x, id: 0x%x \n", CONFIG_DM9000_BASE,
 241                        id_val);
 242                 return 0;
 243         } else {
 244                 printf("dm9000 not found at 0x%08x id: 0x%08x\n",
 245                        CONFIG_DM9000_BASE, id_val);
 246                 return -1;
 247         }
 248 }
 249
 250 /* Set PHY operationg mode
 251 */
 252 static void
 253 set_PHY_mode(void)
 254 {
 255         u16 phy_reg4 = 0x01e1, phy_reg0 = 0x1000;
 256         if (!(media_mode & DM9000_AUTO)) {
 257                 switch (media_mode) {
 258                 case DM9000_10MHD:
 259                         phy_reg4 = 0x21;
 260                         phy_reg0 = 0x0000;
 261                         break;
 262                 case DM9000_10MFD:
 263                         phy_reg4 = 0x41;
 264                         phy_reg0 = 0x1100;
 265                         break;
 266                 case DM9000_100MHD:
 267                         phy_reg4 = 0x81;
 268                         phy_reg0 = 0x2000;
 269                         break;
 270                 case DM9000_100MFD:
 271                         phy_reg4 = 0x101;
 272                         phy_reg0 = 0x3100;
 273                         break;
 274                 }
 275                 phy_write(4, phy_reg4); /* Set PHY media mode */
 276                 phy_write(0, phy_reg0); /*  Tmp */
 277         }
 278         DM9000_iow(DM9000_GPCR, 0x01);  /* Let GPIO0 output */
 279         DM9000_iow(DM9000_GPR, 0x00);   /* Enable PHY */
 280 }
 281
 282 /*
 283         Init HomeRun DM9801
 284 */
 285 static void
 286 program_dm9801(u16 HPNA_rev)
 287 {
 288         __u16 reg16, reg17, reg24, reg25;
 289         if (!nfloor)
 290                 nfloor = DM9801_NOISE_FLOOR;
 291         reg16 = phy_read(16);
 292         reg17 = phy_read(17);
 293         reg24 = phy_read(24);
 294         reg25 = phy_read(25);
 295         switch (HPNA_rev) {
 296         case 0xb900:            /* DM9801 E3 */
 297                 reg16 |= 0x1000;
 298                 reg25 = ((reg24 + nfloor) & 0x00ff) | 0xf000;
 299                 break;
 300         case 0xb901:            /* DM9801 E4 */
 301                 reg25 = ((reg24 + nfloor) & 0x00ff) | 0xc200;
 302                 reg17 = (reg17 & 0xfff0) + nfloor + 3;
 303                 break;
 304         case 0xb902:            /* DM9801 E5 */
 305         case 0xb903:            /* DM9801 E6 */
 306         default:
 307                 reg16 |= 0x1000;
 308                 reg25 = ((reg24 + nfloor - 3) & 0x00ff) | 0xc200;
 309                 reg17 = (reg17 & 0xfff0) + nfloor;
 310         }
 311         phy_write(16, reg16);
 312         phy_write(17, reg17);
 313         phy_write(25, reg25);
 314 }
 315
 316 /*
 317         Init LongRun DM9802
 318 */
 319 static void
 320 program_dm9802(void)
 321 {
 322         __u16 reg25;
 323         if (!nfloor)
 324                 nfloor = DM9802_NOISE_FLOOR;
 325         reg25 = phy_read(25);
 326         reg25 = (reg25 & 0xff00) + nfloor;
 327         phy_write(25, reg25);
 328 }
 329
 330 /* Identify NIC type
 331 */
 332 static void
 333 identify_nic(void)
 334 {
 335         struct board_info *db = &dm9000_info;
 336         u16 phy_reg3;
 337         DM9000_iow(DM9000_NCR, NCR_EXT_PHY);
 338         phy_reg3 = phy_read(3);
 339         switch (phy_reg3 & 0xfff0) {
 340         case 0xb900:
 341                 if (phy_read(31) == 0x4404) {
 342                         db->nic_type = HOMERUN_NIC;
 343                         program_dm9801(phy_reg3);
 344                         DM9000_DBG("found homerun NIC\n");
 345                 } else {
 346                         db->nic_type = LONGRUN_NIC;
 347                         DM9000_DBG("found longrun NIC\n");
 348                         program_dm9802();
 349                 }
 350                 break;
 351         default:
 352                 db->nic_type = FASTETHER_NIC;
 353                 break;
 354         }
 355         DM9000_iow(DM9000_NCR, 0);
 356 }
 357
 358 /* General Purpose dm9000 reset routine */
 359 static void
 360 dm9000_reset(void)
 361 {
 362         DM9000_DBG("resetting\n");
 363         DM9000_iow(DM9000_NCR, NCR_RST);
 364         udelay(1000);           /* delay 1ms */
 365 }
 366
 367 /* Initilize dm9000 board
 368 */
 369 int
 370 eth_init(bd_t * bd)
 371 {
 372         int i, oft, lnk;
 373         u8 io_mode;
 374         struct board_info *db = &dm9000_info;
 375
 376         DM9000_DBG("eth_init()\n");
 377
 378         /* RESET device */
 379         dm9000_reset();
 380         dm9000_probe();
 381
 382         /* Auto-detect 8/16/32 bit mode, ISR Bit 6+7 indicate bus width */
 383         io_mode = DM9000_ior(DM9000_ISR) >> 6;
 384
 385         switch (io_mode) {
 386         case 0x0:  /* 16-bit mode */
 387                 printf("DM9000: running in 16 bit mode\n");
 388                 db->outblk    = dm9000_outblk_16bit;
 389                 db->inblk     = dm9000_inblk_16bit;
 390                 db->rx_status = dm9000_rx_status_16bit;
 391                 break;
 392         case 0x01:  /* 32-bit mode */
 393                 printf("DM9000: running in 32 bit mode\n");
 394                 db->outblk    = dm9000_outblk_32bit;
 395                 db->inblk     = dm9000_inblk_32bit;
 396                 db->rx_status = dm9000_rx_status_32bit;
 397                 break;
 398         case 0x02: /* 8 bit mode */
 399                 printf("DM9000: running in 8 bit mode\n");
 400                 db->outblk    = dm9000_outblk_8bit;
 401                 db->inblk     = dm9000_inblk_8bit;
 402                 db->rx_status = dm9000_rx_status_8bit;
 403                 break;
 404         default:
 405                 /* Assume 8 bit mode, will probably not work anyway */
 406                 printf("DM9000: Undefined IO-mode:0x%x\n", io_mode);
 407                 db->outblk    = dm9000_outblk_8bit;
 408                 db->inblk     = dm9000_inblk_8bit;
 409                 db->rx_status = dm9000_rx_status_8bit;
 410                 break;
 411         }
 412
 413         /* NIC Type: FASTETHER, HOMERUN, LONGRUN */
 414         identify_nic();
 415
 416         /* GPIO0 on pre-activate PHY */
 417         DM9000_iow(DM9000_GPR, 0x00);   /*REG_1F bit0 activate phyxcer */
 418
 419         /* Set PHY */
 420         set_PHY_mode();
 421
 422         /* Program operating register */
 423         DM9000_iow(DM9000_NCR, 0x0);    /* only intern phy supported by now */
 424         DM9000_iow(DM9000_TCR, 0);      /* TX Polling clear */
 425         DM9000_iow(DM9000_BPTR, 0x3f);  /* Less 3Kb, 200us */
 426         DM9000_iow(DM9000_FCTR, FCTR_HWOT(3) | FCTR_LWOT(8));   /* Flow Control : High/Low Water */
 427         DM9000_iow(DM9000_FCR, 0x0);    /* SH FIXME: This looks strange! Flow Control */
 428         DM9000_iow(DM9000_SMCR, 0);     /* Special Mode */
 429         DM9000_iow(DM9000_NSR, NSR_WAKEST | NSR_TX2END | NSR_TX1END);   /* clear TX status */
 430         DM9000_iow(DM9000_ISR, 0x0f);   /* Clear interrupt status */
 431
 432         /* Set Node address */
 433         for (i = 0; i < 6; i++)
 434                 ((u16 *) bd->bi_enetaddr)[i] = read_srom_word(i);
 435
 436         if (is_zero_ether_addr(bd->bi_enetaddr) ||
 437             is_multicast_ether_addr(bd->bi_enetaddr)) {
 438                 /* try reading from environment */
 439                 u8 i;
 440                 char *s, *e;
 441                 s = getenv ("ethaddr");
 442                 for (i = 0; i < 6; ++i) {
 443                         bd->bi_enetaddr[i] = s ?
 444                                 simple_strtoul (s, &e, 16) : 0;
 445                         if (s)
 446                                 s = (*e) ? e + 1 : e;
 447                 }
 448         }
 449
 450         printf("MAC: %02x:%02x:%02x:%02x:%02x:%02x\n", bd->bi_enetaddr[0],
 451                bd->bi_enetaddr[1], bd->bi_enetaddr[2], bd->bi_enetaddr[3],
 452                bd->bi_enetaddr[4], bd->bi_enetaddr[5]);
 453         for (i = 0, oft = 0x10; i < 6; i++, oft++)
 454                 DM9000_iow(oft, bd->bi_enetaddr[i]);
 455         for (i = 0, oft = 0x16; i < 8; i++, oft++)
 456                 DM9000_iow(oft, 0xff);
 457
 458         /* read back mac, just to be sure */
 459         for (i = 0, oft = 0x10; i < 6; i++, oft++)
 460                 DM9000_DBG("%02x:", DM9000_ior(oft));
 461         DM9000_DBG("\n");
 462
 463         /* Activate DM9000 */
 464         DM9000_iow(DM9000_RCR, RCR_DIS_LONG | RCR_DIS_CRC | RCR_RXEN);  /* RX enable */
 465         DM9000_iow(DM9000_IMR, IMR_PAR);        /* Enable TX/RX interrupt mask */
 466         i = 0;
 467         while (!(phy_read(1) & 0x20)) { /* autonegation complete bit */
 468                 udelay(1000);
 469                 i++;
 470                 if (i == 10000) {
 471                         printf("could not establish link\n");
 472                         return 0;
 473                 }
 474         }
 475
 476         /* see what we've got */
 477         lnk = phy_read(17) >> 12;
 478         printf("operating at ");
 479         switch (lnk) {
 480         case 1:
 481                 printf("10M half duplex ");
 482                 break;
 483         case 2:
 484                 printf("10M full duplex ");
 485                 break;
 486         case 4:
 487                 printf("100M half duplex ");
 488                 break;
 489         case 8:
 490                 printf("100M full duplex ");
 491                 break;
 492         default:
 493                 printf("unknown: %d ", lnk);
 494                 break;
 495         }
 496         printf("mode\n");
 497         return 0;
 498 }
 499
 500 /*
 501   Hardware start transmission.
 502   Send a packet to media from the upper layer.
 503 */
 504 int
 505 eth_send(volatile void *packet, int length)
 506 {
 507         char *data_ptr;
 508         u32 tmplen, i;
 509         int tmo;
 510         struct board_info *db = &dm9000_info;
 511
 512         DM9000_DMP_PACKET("eth_send", packet, length);
 513
 514         /* Move data to DM9000 TX RAM */
 515         data_ptr = (char *) packet;
 516         DM9000_outb(DM9000_MWCMD, DM9000_IO);
 517
 518         /* push the data to the TX-fifo */
 519         (db->outblk)(data_ptr, length);
 520
 521         /* Set TX length to DM9000 */
 522         DM9000_iow(DM9000_TXPLL, length & 0xff);
 523         DM9000_iow(DM9000_TXPLH, (length >> 8) & 0xff);
 524
 525         /* Issue TX polling command */
 526         DM9000_iow(DM9000_TCR, TCR_TXREQ);      /* Cleared after TX complete */
 527
 528         /* wait for end of transmission */
 529         tmo = get_timer(0) + 5 * CFG_HZ;
 530         while (DM9000_ior(DM9000_TCR) & TCR_TXREQ) {
 531                 if (get_timer(0) >= tmo) {
 532                         printf("transmission timeout\n");
 533                         break;
 534                 }
 535         }
 536         DM9000_DBG("transmit done\n\n");
 537         return 0;
 538 }
 539
 540 /*
 541   Stop the interface.
 542   The interface is stopped when it is brought.
 543 */
 544 void
 545 eth_halt(void)
 546 {
 547         DM9000_DBG("eth_halt\n");
 548
 549         /* RESET devie */
 550         phy_write(0, 0x8000);   /* PHY RESET */
 551         DM9000_iow(DM9000_GPR, 0x01);   /* Power-Down PHY */
 552         DM9000_iow(DM9000_IMR, 0x80);   /* Disable all interrupt */
 553         DM9000_iow(DM9000_RCR, 0x00);   /* Disable RX */
 554 }
 555
 556 /*
 557   Received a packet and pass to upper layer
 558 */
 559 int
 560 eth_rx(void)
 561 {
 562         u8 rxbyte, *rdptr = (u8 *) NetRxPackets[0];
 563         u16 RxStatus, RxLen = 0;
 564         struct board_info *db = &dm9000_info;
 565
 566         /* Check packet ready or not */
 567         DM9000_ior(DM9000_MRCMDX);      /* Dummy read */
 568         rxbyte = DM9000_inb(DM9000_DATA);       /* Got most updated data */
 569         if (rxbyte == 0)
 570                 return 0;
 571
 572         /* Status check: this byte must be 0 or 1 */
 573         if (rxbyte > 1) {
 574                 DM9000_iow(DM9000_RCR, 0x00);   /* Stop Device */
 575                 DM9000_iow(DM9000_ISR, 0x80);   /* Stop INT request */
 576                 DM9000_DBG("rx status check: %d\n", rxbyte);
 577         }
 578         DM9000_DBG("receiving packet\n");
 579
 580         /* A packet ready now  & Get status/length */
 581         DM9000_outb(DM9000_MRCMD, DM9000_IO);
 582
 583         (db->rx_status)(&RxStatus, &RxLen);
 584
 585         DM9000_DBG("rx status: 0x%04x rx len: %d\n", RxStatus, RxLen);
 586
 587         /* Move data from DM9000 */
 588         /* Read received packet from RX SRAM */
 589         (db->inblk)(rdptr, RxLen);
 590
 591         if ((RxStatus & 0xbf00) || (RxLen < 0x40)
 592             || (RxLen > DM9000_PKT_MAX)) {
 593                 if (RxStatus & 0x100) {
 594                         printf("rx fifo error\n");
 595                 }
 596                 if (RxStatus & 0x200) {
 597                         printf("rx crc error\n");
 598                 }
 599                 if (RxStatus & 0x8000) {
 600                         printf("rx length error\n");
 601                 }
 602                 if (RxLen > DM9000_PKT_MAX) {
 603                         printf("rx length too big\n");
 604                         dm9000_reset();
 605                 }
 606         } else {
 607                 DM9000_DMP_PACKET("eth_rx", rdptr, RxLen);
 608
 609                 /* Pass to upper layer */
 610                 DM9000_DBG("passing packet to upper layer\n");
 611                 NetReceive(NetRxPackets[0], RxLen);
 612                 return RxLen;
 613         }
 614         return 0;
 615 }
 616
 617 /*
 618   Read a word data from SROM
 619 */
 620 u16
 621 read_srom_word(int offset)
 622 {
 623         DM9000_iow(DM9000_EPAR, offset);
 624         DM9000_iow(DM9000_EPCR, 0x4);
 625         udelay(8000);
 626         DM9000_iow(DM9000_EPCR, 0x0);
 627         return (DM9000_ior(DM9000_EPDRL) + (DM9000_ior(DM9000_EPDRH) << 8));
 628 }
 629
 630 void
 631 write_srom_word(int offset, u16 val)
 632 {
 633         DM9000_iow(DM9000_EPAR, offset);
 634         DM9000_iow(DM9000_EPDRH, ((val >> 8) & 0xff));
 635         DM9000_iow(DM9000_EPDRL, (val & 0xff));
 636         DM9000_iow(DM9000_EPCR, 0x12);
 637         udelay(8000);
 638         DM9000_iow(DM9000_EPCR, 0);
 639 }
 640
 641
 642 /*
 643    Read a byte from I/O port
 644 */
 645 static u8
 646 DM9000_ior(int reg)
 647 {
 648         DM9000_outb(reg, DM9000_IO);
 649         return DM9000_inb(DM9000_DATA);
 650 }
 651
 652 /*
 653    Write a byte to I/O port
 654 */
 655 static void
 656 DM9000_iow(int reg, u8 value)
 657 {
 658         DM9000_outb(reg, DM9000_IO);
 659         DM9000_outb(value, DM9000_DATA);
 660 }
 661
 662 /*
 663    Read a word from phyxcer
 664 */
 665 static u16
 666 phy_read(int reg)
 667 {
 668         u16 val;
 669
 670         /* Fill the phyxcer register into REG_0C */
 671         DM9000_iow(DM9000_EPAR, DM9000_PHY | reg);
 672         DM9000_iow(DM9000_EPCR, 0xc);   /* Issue phyxcer read command */
 673         udelay(100);            /* Wait read complete */
 674         DM9000_iow(DM9000_EPCR, 0x0);   /* Clear phyxcer read command */
 675         val = (DM9000_ior(DM9000_EPDRH) << 8) | DM9000_ior(DM9000_EPDRL);
 676
 677         /* The read data keeps on REG_0D & REG_0E */
 678         DM9000_DBG("phy_read(0x%x): 0x%x\n", reg, val);
 679         return val;
 680 }
 681
 682 /*
 683    Write a word to phyxcer
 684 */
 685 static void
 686 phy_write(int reg, u16 value)
 687 {
 688
 689         /* Fill the phyxcer register into REG_0C */
 690         DM9000_iow(DM9000_EPAR, DM9000_PHY | reg);
 691
 692         /* Fill the written data into REG_0D & REG_0E */
 693         DM9000_iow(DM9000_EPDRL, (value & 0xff));
 694         DM9000_iow(DM9000_EPDRH, ((value >> 8) & 0xff));
 695         DM9000_iow(DM9000_EPCR, 0xa);   /* Issue phyxcer write command */
 696         udelay(500);            /* Wait write complete */
 697         DM9000_iow(DM9000_EPCR, 0x0);   /* Clear phyxcer write command */
 698         DM9000_DBG("phy_write(reg:0x%x, value:0x%x)\n", reg, value);
 699 }
 700 #endif                          /* CONFIG_DRIVER_DM9000 */