drivers/net/dc2114x.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2
   3 #include <common.h>
   4 #include <env.h>
   5 #include <malloc.h>
   6 #include <net.h>
   7 #include <netdev.h>
   8 #include <pci.h>
   9
  10 #undef DEBUG_SROM
  11 #undef DEBUG_SROM2
  12
  13 #undef UPDATE_SROM
  14
  15 /* PCI Registers.
  16  */
  17 #define PCI_CFDA_PSM            0x43
  18
  19 #define CFRV_RN         0x000000f0      /* Revision Number */
  20
  21 #define WAKEUP          0x00            /* Power Saving Wakeup */
  22 #define SLEEP           0x80            /* Power Saving Sleep Mode */
  23
  24 #define DC2114x_BRK     0x0020          /* CFRV break between DC21142 & DC21143 */
  25
  26 /* Ethernet chip registers.
  27  */
  28 #define DE4X5_BMR       0x000           /* Bus Mode Register */
  29 #define DE4X5_TPD       0x008           /* Transmit Poll Demand Reg */
  30 #define DE4X5_RRBA      0x018           /* RX Ring Base Address Reg */
  31 #define DE4X5_TRBA      0x020           /* TX Ring Base Address Reg */
  32 #define DE4X5_STS       0x028           /* Status Register */
  33 #define DE4X5_OMR       0x030           /* Operation Mode Register */
  34 #define DE4X5_SICR      0x068           /* SIA Connectivity Register */
  35 #define DE4X5_APROM     0x048           /* Ethernet Address PROM */
  36
  37 /* Register bits.
  38  */
  39 #define BMR_SWR         0x00000001      /* Software Reset */
  40 #define STS_TS          0x00700000      /* Transmit Process State */
  41 #define STS_RS          0x000e0000      /* Receive Process State */
  42 #define OMR_ST          0x00002000      /* Start/Stop Transmission Command */
  43 #define OMR_SR          0x00000002      /* Start/Stop Receive */
  44 #define OMR_PS          0x00040000      /* Port Select */
  45 #define OMR_SDP         0x02000000      /* SD Polarity - MUST BE ASSERTED */
  46 #define OMR_PM          0x00000080      /* Pass All Multicast */
  47
  48 /* Descriptor bits.
  49  */
  50 #define R_OWN           0x80000000      /* Own Bit */
  51 #define RD_RER          0x02000000      /* Receive End Of Ring */
  52 #define RD_LS           0x00000100      /* Last Descriptor */
  53 #define RD_ES           0x00008000      /* Error Summary */
  54 #define TD_TER          0x02000000      /* Transmit End Of Ring */
  55 #define T_OWN           0x80000000      /* Own Bit */
  56 #define TD_LS           0x40000000      /* Last Segment */
  57 #define TD_FS           0x20000000      /* First Segment */
  58 #define TD_ES           0x00008000      /* Error Summary */
  59 #define TD_SET          0x08000000      /* Setup Packet */
  60
  61 /* The EEPROM commands include the alway-set leading bit. */
  62 #define SROM_WRITE_CMD  5
  63 #define SROM_READ_CMD   6
  64 #define SROM_ERASE_CMD  7
  65
  66 #define SROM_HWADD          0x0014      /* Hardware Address offset in SROM */
  67 #define SROM_RD         0x00004000      /* Read from Boot ROM */
  68 #define EE_DATA_WRITE         0x04      /* EEPROM chip data in. */
  69 #define EE_WRITE_0          0x4801
  70 #define EE_WRITE_1          0x4805
  71 #define EE_DATA_READ          0x08      /* EEPROM chip data out. */
  72 #define SROM_SR         0x00000800      /* Select Serial ROM when set */
  73
  74 #define DT_IN           0x00000004      /* Serial Data In */
  75 #define DT_CLK          0x00000002      /* Serial ROM Clock */
  76 #define DT_CS           0x00000001      /* Serial ROM Chip Select */
  77
  78 #define POLL_DEMAND     1
  79
  80 #define RESET_DE4X5(dev) {\
  81     int i;\
  82     i=INL(dev, DE4X5_BMR);\
  83     udelay(1000);\
  84     OUTL(dev, i | BMR_SWR, DE4X5_BMR);\
  85     udelay(1000);\
  86     OUTL(dev, i, DE4X5_BMR);\
  87     udelay(1000);\
  88     for (i=0;i<5;i++) {INL(dev, DE4X5_BMR); udelay(10000);}\
  89     udelay(1000);\
  90 }
  91
  92 #define START_DE4X5(dev) {\
  93     s32 omr; \
  94     omr = INL(dev, DE4X5_OMR);\
  95     omr |= OMR_ST | OMR_SR;\
  96     OUTL(dev, omr, DE4X5_OMR);          /* Enable the TX and/or RX */\
  97 }
  98
  99 #define STOP_DE4X5(dev) {\
 100     s32 omr; \
 101     omr = INL(dev, DE4X5_OMR);\
 102     omr &= ~(OMR_ST|OMR_SR);\
 103     OUTL(dev, omr, DE4X5_OMR);          /* Disable the TX and/or RX */ \
 104 }
 105
 106 #define NUM_RX_DESC PKTBUFSRX
 107 #define NUM_TX_DESC 1                   /* Number of TX descriptors   */
 108 #define RX_BUFF_SZ  PKTSIZE_ALIGN
 109
 110 #define TOUT_LOOP   1000000
 111
 112 #define SETUP_FRAME_LEN 192
 113
 114 struct de4x5_desc {
 115         volatile s32 status;
 116         u32 des1;
 117         u32 buf;
 118         u32 next;
 119 };
 120
 121 static struct de4x5_desc rx_ring[NUM_RX_DESC] __attribute__ ((aligned(32))); /* RX descriptor ring         */
 122 static struct de4x5_desc tx_ring[NUM_TX_DESC] __attribute__ ((aligned(32))); /* TX descriptor ring         */
 123 static int rx_new;                             /* RX descriptor ring pointer */
 124 static int tx_new;                             /* TX descriptor ring pointer */
 125
 126 static char rxRingSize;
 127 static char txRingSize;
 128
 129 static void  sendto_srom(struct eth_device* dev, u_int command, u_long addr);
 130 static int   getfrom_srom(struct eth_device* dev, u_long addr);
 131 static int   do_eeprom_cmd(struct eth_device *dev, u_long ioaddr,int cmd,int cmd_len);
 132 static int   do_read_eeprom(struct eth_device *dev,u_long ioaddr,int location,int addr_len);
 133 #ifdef UPDATE_SROM
 134 static int   write_srom(struct eth_device *dev, u_long ioaddr, int index, int new_value);
 135 static void  update_srom(struct eth_device *dev, bd_t *bis);
 136 #endif
 137 static int   read_srom(struct eth_device *dev, u_long ioaddr, int index);
 138 static void  read_hw_addr(struct eth_device* dev, bd_t * bis);
 139 static void  send_setup_frame(struct eth_device* dev, bd_t * bis);
 140
 141 static int   dc21x4x_init(struct eth_device* dev, bd_t* bis);
 142 static int   dc21x4x_send(struct eth_device *dev, void *packet, int length);
 143 static int   dc21x4x_recv(struct eth_device* dev);
 144 static void  dc21x4x_halt(struct eth_device* dev);
 145
 146 #if defined(CONFIG_E500)
 147 #define phys_to_bus(a) (a)
 148 #else
 149 #define phys_to_bus(a)  pci_phys_to_mem((pci_dev_t)dev->priv, a)
 150 #endif
 151
 152 static int INL(struct eth_device* dev, u_long addr)
 153 {
 154         return le32_to_cpu(*(volatile u_long *)(addr + dev->iobase));
 155 }
 156
 157 static void OUTL(struct eth_device* dev, int command, u_long addr)
 158 {
 159         *(volatile u_long *)(addr + dev->iobase) = cpu_to_le32(command);
 160 }
 161
 162 static struct pci_device_id supported[] = {
 163         { PCI_VENDOR_ID_DEC, PCI_DEVICE_ID_DEC_TULIP_FAST },
 164         { PCI_VENDOR_ID_DEC, PCI_DEVICE_ID_DEC_21142 },
 165         { }
 166 };
 167
 168 int dc21x4x_initialize(bd_t *bis)
 169 {
 170         struct eth_device *dev;
 171         unsigned short status;
 172         unsigned char timer;
 173         unsigned int iobase;
 174         int card_number = 0;
 175         pci_dev_t devbusfn;
 176         unsigned int cfrv;
 177         int idx = 0;
 178
 179         while (1) {
 180                 devbusfn = pci_find_devices(supported, idx++);
 181                 if (devbusfn == -1)
 182                         break;
 183
 184                 /* Get the chip configuration revision register. */
 185                 pci_read_config_dword(devbusfn, PCI_REVISION_ID, &cfrv);
 186
 187                 if ((cfrv & CFRV_RN) < DC2114x_BRK) {
 188                         printf("Error: The chip is not DC21143.\n");
 189                         continue;
 190                 }
 191
 192                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 193                 status |= PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER;
 194                 pci_write_config_word(devbusfn, PCI_COMMAND, status);
 195
 196                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 197                 if (!(status & PCI_COMMAND_MEMORY)) {
 198                         printf("Error: Can not enable MEMORY access.\n");
 199                         continue;
 200                 }
 201
 202                 if (!(status & PCI_COMMAND_MASTER)) {
 203                         printf("Error: Can not enable Bus Mastering.\n");
 204                         continue;
 205                 }
 206
 207                 /* Check the latency timer for values >= 0x60. */
 208                 pci_read_config_byte(devbusfn, PCI_LATENCY_TIMER, &timer);
 209
 210                 if (timer < 0x60) {
 211                         pci_write_config_byte(devbusfn, PCI_LATENCY_TIMER,
 212                                               0x60);
 213                 }
 214
 215                 /* read BAR for memory space access */
 216                 pci_read_config_dword(devbusfn, PCI_BASE_ADDRESS_1, &iobase);
 217                 iobase &= PCI_BASE_ADDRESS_MEM_MASK;
 218                 debug("dc21x4x: DEC 21142 PCI Device @0x%x\n", iobase);
 219
 220                 dev = (struct eth_device *)malloc(sizeof(*dev));
 221                 if (!dev) {
 222                         printf("Can not allocalte memory of dc21x4x\n");
 223                         break;
 224                 }
 225
 226                 memset(dev, 0, sizeof(*dev));
 227
 228                 sprintf(dev->name, "dc21x4x#%d", card_number);
 229
 230                 dev->iobase = pci_mem_to_phys(devbusfn, iobase);
 231                 dev->priv = (void *)devbusfn;
 232                 dev->init = dc21x4x_init;
 233                 dev->halt = dc21x4x_halt;
 234                 dev->send = dc21x4x_send;
 235                 dev->recv = dc21x4x_recv;
 236
 237                 /* Ensure we're not sleeping. */
 238                 pci_write_config_byte(devbusfn, PCI_CFDA_PSM, WAKEUP);
 239
 240                 udelay(10 * 1000);
 241
 242                 read_hw_addr(dev, bis);
 243
 244                 eth_register(dev);
 245
 246                 card_number++;
 247         }
 248
 249         return card_number;
 250 }
 251
 252 static int dc21x4x_init(struct eth_device *dev, bd_t *bis)
 253 {
 254         int i;
 255         int devbusfn = (int)dev->priv;
 256
 257         /* Ensure we're not sleeping. */
 258         pci_write_config_byte(devbusfn, PCI_CFDA_PSM, WAKEUP);
 259
 260         RESET_DE4X5(dev);
 261
 262         if ((INL(dev, DE4X5_STS) & (STS_TS | STS_RS)) != 0) {
 263                 printf("Error: Cannot reset ethernet controller.\n");
 264                 return -1;
 265         }
 266
 267         OUTL(dev, OMR_SDP | OMR_PS | OMR_PM, DE4X5_OMR);
 268
 269         for (i = 0; i < NUM_RX_DESC; i++) {
 270                 rx_ring[i].status = cpu_to_le32(R_OWN);
 271                 rx_ring[i].des1 = cpu_to_le32(RX_BUFF_SZ);
 272                 rx_ring[i].buf =
 273                         cpu_to_le32(phys_to_bus((u32)net_rx_packets[i]));
 274                 rx_ring[i].next = 0;
 275         }
 276
 277         for (i = 0; i < NUM_TX_DESC; i++) {
 278                 tx_ring[i].status = 0;
 279                 tx_ring[i].des1 = 0;
 280                 tx_ring[i].buf = 0;
 281                 tx_ring[i].next = 0;
 282         }
 283
 284         rxRingSize = NUM_RX_DESC;
 285         txRingSize = NUM_TX_DESC;
 286
 287         /* Write the end of list marker to the descriptor lists. */
 288         rx_ring[rxRingSize - 1].des1 |= cpu_to_le32(RD_RER);
 289         tx_ring[txRingSize - 1].des1 |= cpu_to_le32(TD_TER);
 290
 291         /* Tell the adapter where the TX/RX rings are located. */
 292         OUTL(dev, phys_to_bus((u32)&rx_ring), DE4X5_RRBA);
 293         OUTL(dev, phys_to_bus((u32)&tx_ring), DE4X5_TRBA);
 294
 295         START_DE4X5(dev);
 296
 297         tx_new = 0;
 298         rx_new = 0;
 299
 300         send_setup_frame(dev, bis);
 301
 302         return 0;
 303 }
 304
 305 static int dc21x4x_send(struct eth_device *dev, void *packet, int length)
 306 {
 307         int status = -1;
 308         int i;
 309
 310         if (length <= 0) {
 311                 printf("%s: bad packet size: %d\n", dev->name, length);
 312                 goto done;
 313         }
 314
 315         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 316                 if (i < TOUT_LOOP)
 317                         continue;
 318
 319                 printf("%s: tx error buffer not ready\n", dev->name);
 320                 goto done;
 321         }
 322
 323         tx_ring[tx_new].buf = cpu_to_le32(phys_to_bus((u32)packet));
 324         tx_ring[tx_new].des1 = cpu_to_le32(TD_TER | TD_LS | TD_FS | length);
 325         tx_ring[tx_new].status = cpu_to_le32(T_OWN);
 326
 327         OUTL(dev, POLL_DEMAND, DE4X5_TPD);
 328
 329         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 330                 if (i < TOUT_LOOP)
 331                         continue;
 332
 333                 printf(".%s: tx buffer not ready\n", dev->name);
 334                 goto done;
 335         }
 336
 337         if (le32_to_cpu(tx_ring[tx_new].status) & TD_ES) {
 338                 tx_ring[tx_new].status = 0x0;
 339                 goto done;
 340         }
 341
 342         status = length;
 343
 344 done:
 345         tx_new = (tx_new + 1) % NUM_TX_DESC;
 346         return status;
 347 }
 348
 349 static int dc21x4x_recv(struct eth_device *dev)
 350 {
 351         int length = 0;
 352         u32 status;
 353
 354         while (true) {
 355                 status = le32_to_cpu(rx_ring[rx_new].status);
 356
 357                 if (status & R_OWN)
 358                         break;
 359
 360                 if (status & RD_LS) {
 361                         /* Valid frame status. */
 362                         if (status & RD_ES) {
 363                                 /* There was an error. */
 364                                 printf("RX error status = 0x%08X\n", status);
 365                         } else {
 366                                 /* A valid frame received. */
 367                                 length = (le32_to_cpu(rx_ring[rx_new].status)
 368                                           >> 16);
 369
 370                                 /* Pass the packet up to the protocol layers */
 371                                 net_process_received_packet
 372                                         (net_rx_packets[rx_new], length - 4);
 373                         }
 374
 375                         /*
 376                          * Change buffer ownership for this frame,
 377                          * back to the adapter.
 378                          */
 379                         rx_ring[rx_new].status = cpu_to_le32(R_OWN);
 380                 }
 381
 382                 /* Update entry information. */
 383                 rx_new = (rx_new + 1) % rxRingSize;
 384         }
 385
 386         return length;
 387 }
 388
 389 static void dc21x4x_halt(struct eth_device *dev)
 390 {
 391         int devbusfn = (int)dev->priv;
 392
 393         STOP_DE4X5(dev);
 394         OUTL(dev, 0, DE4X5_SICR);
 395
 396         pci_write_config_byte(devbusfn, PCI_CFDA_PSM, SLEEP);
 397 }
 398
 399 static void send_setup_frame(struct eth_device *dev, bd_t *bis)
 400 {
 401         char setup_frame[SETUP_FRAME_LEN];
 402         char *pa = &setup_frame[0];
 403         int i;
 404
 405         memset(pa, 0xff, SETUP_FRAME_LEN);
 406
 407         for (i = 0; i < ETH_ALEN; i++) {
 408                 *(pa + (i & 1)) = dev->enetaddr[i];
 409                 if (i & 0x01)
 410                         pa += 4;
 411         }
 412
 413         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 414                 if (i < TOUT_LOOP)
 415                         continue;
 416
 417                 printf("%s: tx error buffer not ready\n", dev->name);
 418                 return;
 419         }
 420
 421         tx_ring[tx_new].buf = cpu_to_le32(phys_to_bus((u32)&setup_frame[0]));
 422         tx_ring[tx_new].des1 = cpu_to_le32(TD_TER | TD_SET | SETUP_FRAME_LEN);
 423         tx_ring[tx_new].status = cpu_to_le32(T_OWN);
 424
 425         OUTL(dev, POLL_DEMAND, DE4X5_TPD);
 426
 427         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 428                 if (i < TOUT_LOOP)
 429                         continue;
 430
 431                 printf("%s: tx buffer not ready\n", dev->name);
 432                 return;
 433         }
 434
 435         if (le32_to_cpu(tx_ring[tx_new].status) != 0x7FFFFFFF) {
 436                 printf("TX error status2 = 0x%08X\n",
 437                        le32_to_cpu(tx_ring[tx_new].status));
 438         }
 439
 440         tx_new = (tx_new + 1) % NUM_TX_DESC;
 441 }
 442
 443 /* SROM Read and write routines. */
 444 static void
 445 sendto_srom(struct eth_device* dev, u_int command, u_long addr)
 446 {
 447         OUTL(dev, command, addr);
 448         udelay(1);
 449 }
 450
 451 static int
 452 getfrom_srom(struct eth_device* dev, u_long addr)
 453 {
 454         s32 tmp;
 455
 456         tmp = INL(dev, addr);
 457         udelay(1);
 458
 459         return tmp;
 460 }
 461
 462 /* Note: this routine returns extra data bits for size detection. */
 463 static int do_read_eeprom(struct eth_device *dev, u_long ioaddr, int location, int addr_len)
 464 {
 465         int i;
 466         unsigned retval = 0;
 467         int read_cmd = location | (SROM_READ_CMD << addr_len);
 468
 469         sendto_srom(dev, SROM_RD | SROM_SR, ioaddr);
 470         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 471
 472 #ifdef DEBUG_SROM
 473         printf(" EEPROM read at %d ", location);
 474 #endif
 475
 476         /* Shift the read command bits out. */
 477         for (i = 4 + addr_len; i >= 0; i--) {
 478                 short dataval = (read_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 479                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | dataval, ioaddr);
 480                 udelay(10);
 481                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | dataval | DT_CLK, ioaddr);
 482                 udelay(10);
 483 #ifdef DEBUG_SROM2
 484                 printf("%X", getfrom_srom(dev, ioaddr) & 15);
 485 #endif
 486                 retval = (retval << 1) | ((getfrom_srom(dev, ioaddr) & EE_DATA_READ) ? 1 : 0);
 487         }
 488
 489         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 490
 491 #ifdef DEBUG_SROM2
 492         printf(" :%X:", getfrom_srom(dev, ioaddr) & 15);
 493 #endif
 494
 495         for (i = 16; i > 0; i--) {
 496                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | DT_CLK, ioaddr);
 497                 udelay(10);
 498 #ifdef DEBUG_SROM2
 499                 printf("%X", getfrom_srom(dev, ioaddr) & 15);
 500 #endif
 501                 retval = (retval << 1) | ((getfrom_srom(dev, ioaddr) & EE_DATA_READ) ? 1 : 0);
 502                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 503                 udelay(10);
 504         }
 505
 506         /* Terminate the EEPROM access. */
 507         sendto_srom(dev, SROM_RD | SROM_SR, ioaddr);
 508
 509 #ifdef DEBUG_SROM2
 510         printf(" EEPROM value at %d is %5.5x.\n", location, retval);
 511 #endif
 512
 513         return retval;
 514 }
 515
 516 /*
 517  * This executes a generic EEPROM command, typically a write or write
 518  * enable. It returns the data output from the EEPROM, and thus may
 519  * also be used for reads.
 520  */
 521 static int do_eeprom_cmd(struct eth_device *dev, u_long ioaddr, int cmd, int cmd_len)
 522 {
 523         unsigned retval = 0;
 524
 525 #ifdef DEBUG_SROM
 526         printf(" EEPROM op 0x%x: ", cmd);
 527 #endif
 528
 529         sendto_srom(dev,SROM_RD | SROM_SR | DT_CS | DT_CLK, ioaddr);
 530
 531         /* Shift the command bits out. */
 532         do {
 533                 short dataval = (cmd & (1 << cmd_len)) ? EE_WRITE_1 : EE_WRITE_0;
 534                 sendto_srom(dev,dataval, ioaddr);
 535                 udelay(10);
 536
 537 #ifdef DEBUG_SROM2
 538                 printf("%X", getfrom_srom(dev,ioaddr) & 15);
 539 #endif
 540
 541                 sendto_srom(dev,dataval | DT_CLK, ioaddr);
 542                 udelay(10);
 543                 retval = (retval << 1) | ((getfrom_srom(dev,ioaddr) & EE_DATA_READ) ? 1 : 0);
 544         } while (--cmd_len >= 0);
 545         sendto_srom(dev,SROM_RD | SROM_SR | DT_CS, ioaddr);
 546
 547         /* Terminate the EEPROM access. */
 548         sendto_srom(dev,SROM_RD | SROM_SR, ioaddr);
 549
 550 #ifdef DEBUG_SROM
 551         printf(" EEPROM result is 0x%5.5x.\n", retval);
 552 #endif
 553
 554         return retval;
 555 }
 556
 557 static int read_srom(struct eth_device *dev, u_long ioaddr, int index)
 558 {
 559         int ee_addr_size = do_read_eeprom(dev, ioaddr, 0xff, 8) & 0x40000 ? 8 : 6;
 560
 561         return do_eeprom_cmd(dev, ioaddr,
 562                              (((SROM_READ_CMD << ee_addr_size) | index) << 16)
 563                              | 0xffff, 3 + ee_addr_size + 16);
 564 }
 565
 566 #ifdef UPDATE_SROM
 567 static int write_srom(struct eth_device *dev, u_long ioaddr, int index, int new_value)
 568 {
 569         int ee_addr_size = do_read_eeprom(dev, ioaddr, 0xff, 8) & 0x40000 ? 8 : 6;
 570         int i;
 571         unsigned short newval;
 572
 573         udelay(10*1000); /* test-only */
 574
 575 #ifdef DEBUG_SROM
 576         printf("ee_addr_size=%d.\n", ee_addr_size);
 577         printf("Writing new entry 0x%4.4x to offset %d.\n", new_value, index);
 578 #endif
 579
 580         /* Enable programming modes. */
 581         do_eeprom_cmd(dev, ioaddr, (0x4f << (ee_addr_size-4)), 3+ee_addr_size);
 582
 583         /* Do the actual write. */
 584         do_eeprom_cmd(dev, ioaddr,
 585                       (((SROM_WRITE_CMD<<ee_addr_size)|index) << 16) | new_value,
 586                       3 + ee_addr_size + 16);
 587
 588         /* Poll for write finished. */
 589         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 590         for (i = 0; i < 10000; i++)                     /* Typical 2000 ticks */
 591                 if (getfrom_srom(dev, ioaddr) & EE_DATA_READ)
 592                         break;
 593
 594 #ifdef DEBUG_SROM
 595         printf(" Write finished after %d ticks.\n", i);
 596 #endif
 597
 598         /* Disable programming. */
 599         do_eeprom_cmd(dev, ioaddr, (0x40 << (ee_addr_size-4)), 3 + ee_addr_size);
 600
 601         /* And read the result. */
 602         newval = do_eeprom_cmd(dev, ioaddr,
 603                                (((SROM_READ_CMD<<ee_addr_size)|index) << 16)
 604                                | 0xffff, 3 + ee_addr_size + 16);
 605 #ifdef DEBUG_SROM
 606         printf("  New value at offset %d is %4.4x.\n", index, newval);
 607 #endif
 608         return 1;
 609 }
 610 #endif
 611
 612 static void read_hw_addr(struct eth_device *dev, bd_t *bis)
 613 {
 614         u_short tmp, *p = (u_short *)(&dev->enetaddr[0]);
 615         int i, j = 0;
 616
 617         for (i = 0; i < (ETH_ALEN >> 1); i++) {
 618                 tmp = read_srom(dev, DE4X5_APROM, ((SROM_HWADD >> 1) + i));
 619                 *p = le16_to_cpu(tmp);
 620                 j += *p++;
 621         }
 622
 623         if ((j == 0) || (j == 0x2fffd)) {
 624                 memset (dev->enetaddr, 0, ETH_ALEN);
 625                 debug ("Warning: can't read HW address from SROM.\n");
 626                 goto Done;
 627         }
 628
 629         return;
 630
 631 Done:
 632 #ifdef UPDATE_SROM
 633         update_srom(dev, bis);
 634 #endif
 635         return;
 636 }
 637
 638 #ifdef UPDATE_SROM
 639 static void update_srom(struct eth_device *dev, bd_t *bis)
 640 {
 641         int i;
 642         static unsigned short eeprom[0x40] = {
 643                 0x140b, 0x6610, 0x0000, 0x0000, /* 00 */
 644                 0x0000, 0x0000, 0x0000, 0x0000, /* 04 */
 645                 0x00a3, 0x0103, 0x0000, 0x0000, /* 08 */
 646                 0x0000, 0x1f00, 0x0000, 0x0000, /* 0c */
 647                 0x0108, 0x038d, 0x0000, 0x0000, /* 10 */
 648                 0xe078, 0x0001, 0x0040, 0x0018, /* 14 */
 649                 0x0000, 0x0000, 0x0000, 0x0000, /* 18 */
 650                 0x0000, 0x0000, 0x0000, 0x0000, /* 1c */
 651                 0x0000, 0x0000, 0x0000, 0x0000, /* 20 */
 652                 0x0000, 0x0000, 0x0000, 0x0000, /* 24 */
 653                 0x0000, 0x0000, 0x0000, 0x0000, /* 28 */
 654                 0x0000, 0x0000, 0x0000, 0x0000, /* 2c */
 655                 0x0000, 0x0000, 0x0000, 0x0000, /* 30 */
 656                 0x0000, 0x0000, 0x0000, 0x0000, /* 34 */
 657                 0x0000, 0x0000, 0x0000, 0x0000, /* 38 */
 658                 0x0000, 0x0000, 0x0000, 0x4e07, /* 3c */
 659         };
 660         uchar enetaddr[6];
 661
 662         /* Ethernet Addr... */
 663         if (!eth_env_get_enetaddr("ethaddr", enetaddr))
 664                 return;
 665         eeprom[0x0a] = (enetaddr[1] << 8) | enetaddr[0];
 666         eeprom[0x0b] = (enetaddr[3] << 8) | enetaddr[2];
 667         eeprom[0x0c] = (enetaddr[5] << 8) | enetaddr[4];
 668
 669         for (i=0; i<0x40; i++) {
 670                 write_srom(dev, DE4X5_APROM, i, eeprom[i]);
 671         }
 672 }
 673 #endif  /* UPDATE_SROM */