drivers/mtd/spi-nor/spi-nor.c

   1 /*
   2  * Based on m25p80.c, by Mike Lavender (mike@steroidmicros.com), with
   3  * influence from lart.c (Abraham Van Der Merwe) and mtd_dataflash.c
   4  *
   5  * Copyright (C) 2005, Intec Automation Inc.
   6  * Copyright (C) 2014, Freescale Semiconductor, Inc.
   7  *
   8  * This code is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  */
  12
  13 #include <linux/err.h>
  14 #include <linux/errno.h>
  15 #include <linux/module.h>
  16 #include <linux/device.h>
  17 #include <linux/mutex.h>
  18 #include <linux/math64.h>
  19
  20 #include <linux/mtd/cfi.h>
  21 #include <linux/mtd/mtd.h>
  22 #include <linux/of_platform.h>
  23 #include <linux/spi/flash.h>
  24 #include <linux/mtd/spi-nor.h>
  25
  26 /* Define max times to check status register before we give up. */
  27 #define MAX_READY_WAIT_JIFFIES  (40 * HZ) /* M25P16 specs 40s max chip erase */
  28
  29 #define SPI_NOR_MAX_ID_LEN      6
  30
  31 struct flash_info {
  32         /*
  33          * This array stores the ID bytes.
  34          * The first three bytes are the JEDIC ID.
  35          * JEDEC ID zero means "no ID" (mostly older chips).
  36          */
  37         u8              id[SPI_NOR_MAX_ID_LEN];
  38         u8              id_len;
  39
  40         /* The size listed here is what works with SPINOR_OP_SE, which isn't
  41          * necessarily called a "sector" by the vendor.
  42          */
  43         unsigned        sector_size;
  44         u16             n_sectors;
  45
  46         u16             page_size;
  47         u16             addr_width;
  48
  49         u16             flags;
  50 #define SECT_4K                 0x01    /* SPINOR_OP_BE_4K works uniformly */
  51 #define SPI_NOR_NO_ERASE        0x02    /* No erase command needed */
  52 #define SST_WRITE               0x04    /* use SST byte programming */
  53 #define SPI_NOR_NO_FR           0x08    /* Can't do fastread */
  54 #define SECT_4K_PMC             0x10    /* SPINOR_OP_BE_4K_PMC works uniformly */
  55 #define SPI_NOR_DUAL_READ       0x20    /* Flash supports Dual Read */
  56 #define SPI_NOR_QUAD_READ       0x40    /* Flash supports Quad Read */
  57 #define USE_FSR                 0x80    /* use flag status register */
  58 };
  59
  60 #define JEDEC_MFR(info) ((info)->id[0])
  61
  62 static const struct spi_device_id *spi_nor_match_id(const char *name);
  63
  64 /*
  65  * Read the status register, returning its value in the location
  66  * Return the status register value.
  67  * Returns negative if error occurred.
  68  */
  69 static int read_sr(struct spi_nor *nor)
  70 {
  71         int ret;
  72         u8 val;
  73
  74         ret = nor->read_reg(nor, SPINOR_OP_RDSR, &val, 1);
  75         if (ret < 0) {
  76                 pr_err("error %d reading SR\n", (int) ret);
  77                 return ret;
  78         }
  79
  80         return val;
  81 }
  82
  83 /*
  84  * Read the flag status register, returning its value in the location
  85  * Return the status register value.
  86  * Returns negative if error occurred.
  87  */
  88 static int read_fsr(struct spi_nor *nor)
  89 {
  90         int ret;
  91         u8 val;
  92
  93         ret = nor->read_reg(nor, SPINOR_OP_RDFSR, &val, 1);
  94         if (ret < 0) {
  95                 pr_err("error %d reading FSR\n", ret);
  96                 return ret;
  97         }
  98
  99         return val;
 100 }
 101
 102 /*
 103  * Read configuration register, returning its value in the
 104  * location. Return the configuration register value.
 105  * Returns negative if error occured.
 106  */
 107 static int read_cr(struct spi_nor *nor)
 108 {
 109         int ret;
 110         u8 val;
 111
 112         ret = nor->read_reg(nor, SPINOR_OP_RDCR, &val, 1);
 113         if (ret < 0) {
 114                 dev_err(nor->dev, "error %d reading CR\n", ret);
 115                 return ret;
 116         }
 117
 118         return val;
 119 }
 120
 121 /*
 122  * Dummy Cycle calculation for different type of read.
 123  * It can be used to support more commands with
 124  * different dummy cycle requirements.
 125  */
 126 static inline int spi_nor_read_dummy_cycles(struct spi_nor *nor)
 127 {
 128         switch (nor->flash_read) {
 129         case SPI_NOR_FAST:
 130         case SPI_NOR_DUAL:
 131         case SPI_NOR_QUAD:
 132                 return 8;
 133         case SPI_NOR_NORMAL:
 134                 return 0;
 135         }
 136         return 0;
 137 }
 138
 139 /*
 140  * Write status register 1 byte
 141  * Returns negative if error occurred.
 142  */
 143 static inline int write_sr(struct spi_nor *nor, u8 val)
 144 {
 145         nor->cmd_buf[0] = val;
 146         return nor->write_reg(nor, SPINOR_OP_WRSR, nor->cmd_buf, 1, 0);
 147 }
 148
 149 /*
 150  * Set write enable latch with Write Enable command.
 151  * Returns negative if error occurred.
 152  */
 153 static inline int write_enable(struct spi_nor *nor)
 154 {
 155         return nor->write_reg(nor, SPINOR_OP_WREN, NULL, 0, 0);
 156 }
 157
 158 /*
 159  * Send write disble instruction to the chip.
 160  */
 161 static inline int write_disable(struct spi_nor *nor)
 162 {
 163         return nor->write_reg(nor, SPINOR_OP_WRDI, NULL, 0, 0);
 164 }
 165
 166 static inline struct spi_nor *mtd_to_spi_nor(struct mtd_info *mtd)
 167 {
 168         return mtd->priv;
 169 }
 170
 171 /* Enable/disable 4-byte addressing mode. */
 172 static inline int set_4byte(struct spi_nor *nor, struct flash_info *info,
 173                             int enable)
 174 {
 175         int status;
 176         bool need_wren = false;
 177         u8 cmd;
 178
 179         switch (JEDEC_MFR(info)) {
 180         case CFI_MFR_ST: /* Micron, actually */
 181                 /* Some Micron need WREN command; all will accept it */
 182                 need_wren = true;
 183         case CFI_MFR_MACRONIX:
 184         case 0xEF /* winbond */:
 185                 if (need_wren)
 186                         write_enable(nor);
 187
 188                 cmd = enable ? SPINOR_OP_EN4B : SPINOR_OP_EX4B;
 189                 status = nor->write_reg(nor, cmd, NULL, 0, 0);
 190                 if (need_wren)
 191                         write_disable(nor);
 192
 193                 return status;
 194         default:
 195                 /* Spansion style */
 196                 nor->cmd_buf[0] = enable << 7;
 197                 return nor->write_reg(nor, SPINOR_OP_BRWR, nor->cmd_buf, 1, 0);
 198         }
 199 }
 200 static inline int spi_nor_sr_ready(struct spi_nor *nor)
 201 {
 202         int sr = read_sr(nor);
 203         if (sr < 0)
 204                 return sr;
 205         else
 206                 return !(sr & SR_WIP);
 207 }
 208
 209 static inline int spi_nor_fsr_ready(struct spi_nor *nor)
 210 {
 211         int fsr = read_fsr(nor);
 212         if (fsr < 0)
 213                 return fsr;
 214         else
 215                 return fsr & FSR_READY;
 216 }
 217
 218 static int spi_nor_ready(struct spi_nor *nor)
 219 {
 220         int sr, fsr;
 221         sr = spi_nor_sr_ready(nor);
 222         if (sr < 0)
 223                 return sr;
 224         fsr = nor->flags & SNOR_F_USE_FSR ? spi_nor_fsr_ready(nor) : 1;
 225         if (fsr < 0)
 226                 return fsr;
 227         return sr && fsr;
 228 }
 229
 230 /*
 231  * Service routine to read status register until ready, or timeout occurs.
 232  * Returns non-zero if error.
 233  */
 234 static int spi_nor_wait_till_ready(struct spi_nor *nor)
 235 {
 236         unsigned long deadline;
 237         int timeout = 0, ret;
 238
 239         deadline = jiffies + MAX_READY_WAIT_JIFFIES;
 240
 241         while (!timeout) {
 242                 if (time_after_eq(jiffies, deadline))
 243                         timeout = 1;
 244
 245                 ret = spi_nor_ready(nor);
 246                 if (ret < 0)
 247                         return ret;
 248                 if (ret)
 249                         return 0;
 250
 251                 cond_resched();
 252         }
 253
 254         dev_err(nor->dev, "flash operation timed out\n");
 255
 256         return -ETIMEDOUT;
 257 }
 258
 259 /*
 260  * Erase the whole flash memory
 261  *
 262  * Returns 0 if successful, non-zero otherwise.
 263  */
 264 static int erase_chip(struct spi_nor *nor)
 265 {
 266         dev_dbg(nor->dev, " %lldKiB\n", (long long)(nor->mtd->size >> 10));
 267
 268         /* Send write enable, then erase commands. */
 269         write_enable(nor);
 270
 271         return nor->write_reg(nor, SPINOR_OP_CHIP_ERASE, NULL, 0, 0);
 272 }
 273
 274 static int spi_nor_lock_and_prep(struct spi_nor *nor, enum spi_nor_ops ops)
 275 {
 276         int ret = 0;
 277
 278         mutex_lock(&nor->lock);
 279
 280         if (nor->prepare) {
 281                 ret = nor->prepare(nor, ops);
 282                 if (ret) {
 283                         dev_err(nor->dev, "failed in the preparation.\n");
 284                         mutex_unlock(&nor->lock);
 285                         return ret;
 286                 }
 287         }
 288         return ret;
 289 }
 290
 291 static void spi_nor_unlock_and_unprep(struct spi_nor *nor, enum spi_nor_ops ops)
 292 {
 293         if (nor->unprepare)
 294                 nor->unprepare(nor, ops);
 295         mutex_unlock(&nor->lock);
 296 }
 297
 298 /*
 299  * Erase an address range on the nor chip.  The address range may extend
 300  * one or more erase sectors.  Return an error is there is a problem erasing.
 301  */
 302 static int spi_nor_erase(struct mtd_info *mtd, struct erase_info *instr)
 303 {
 304         struct spi_nor *nor = mtd_to_spi_nor(mtd);
 305         u32 addr, len;
 306         uint32_t rem;
 307         int ret;
 308
 309         dev_dbg(nor->dev, "at 0x%llx, len %lld\n", (long long)instr->addr,
 310                         (long long)instr->len);
 311
 312         div_u64_rem(instr->len, mtd->erasesize, &rem);
 313         if (rem)
 314                 return -EINVAL;
 315
 316         addr = instr->addr;
 317         len = instr->len;
 318
 319         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_ERASE);
 320         if (ret)
 321                 return ret;
 322
 323         /* whole-chip erase? */
 324         if (len == mtd->size) {
 325                 if (erase_chip(nor)) {
 326                         ret = -EIO;
 327                         goto erase_err;
 328                 }
 329
 330                 ret = spi_nor_wait_till_ready(nor);
 331                 if (ret)
 332                         goto erase_err;
 333
 334         /* REVISIT in some cases we could speed up erasing large regions
 335          * by using SPINOR_OP_SE instead of SPINOR_OP_BE_4K.  We may have set up
 336          * to use "small sector erase", but that's not always optimal.
 337          */
 338
 339         /* "sector"-at-a-time erase */
 340         } else {
 341                 while (len) {
 342                         if (nor->erase(nor, addr)) {
 343                                 ret = -EIO;
 344                                 goto erase_err;
 345                         }
 346
 347                         addr += mtd->erasesize;
 348                         len -= mtd->erasesize;
 349
 350                         ret = spi_nor_wait_till_ready(nor);
 351                         if (ret)
 352                                 goto erase_err;
 353                 }
 354         }
 355
 356         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_ERASE);
 357
 358         instr->state = MTD_ERASE_DONE;
 359         mtd_erase_callback(instr);
 360
 361         return ret;
 362
 363 erase_err:
 364         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_ERASE);
 365         instr->state = MTD_ERASE_FAILED;
 366         return ret;
 367 }
 368
 369 static int spi_nor_lock(struct mtd_info *mtd, loff_t ofs, uint64_t len)
 370 {
 371         struct spi_nor *nor = mtd_to_spi_nor(mtd);
 372         uint32_t offset = ofs;
 373         uint8_t status_old, status_new;
 374         int ret = 0;
 375
 376         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_LOCK);
 377         if (ret)
 378                 return ret;
 379
 380         status_old = read_sr(nor);
 381
 382         if (offset < mtd->size - (mtd->size / 2))
 383                 status_new = status_old | SR_BP2 | SR_BP1 | SR_BP0;
 384         else if (offset < mtd->size - (mtd->size / 4))
 385                 status_new = (status_old & ~SR_BP0) | SR_BP2 | SR_BP1;
 386         else if (offset < mtd->size - (mtd->size / 8))
 387                 status_new = (status_old & ~SR_BP1) | SR_BP2 | SR_BP0;
 388         else if (offset < mtd->size - (mtd->size / 16))
 389                 status_new = (status_old & ~(SR_BP0 | SR_BP1)) | SR_BP2;
 390         else if (offset < mtd->size - (mtd->size / 32))
 391                 status_new = (status_old & ~SR_BP2) | SR_BP1 | SR_BP0;
 392         else if (offset < mtd->size - (mtd->size / 64))
 393                 status_new = (status_old & ~(SR_BP2 | SR_BP0)) | SR_BP1;
 394         else
 395                 status_new = (status_old & ~(SR_BP2 | SR_BP1)) | SR_BP0;
 396
 397         /* Only modify protection if it will not unlock other areas */
 398         if ((status_new & (SR_BP2 | SR_BP1 | SR_BP0)) >
 399                                 (status_old & (SR_BP2 | SR_BP1 | SR_BP0))) {
 400                 write_enable(nor);
 401                 ret = write_sr(nor, status_new);
 402                 if (ret)
 403                         goto err;
 404         }
 405
 406 err:
 407         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_LOCK);
 408         return ret;
 409 }
 410
 411 static int spi_nor_unlock(struct mtd_info *mtd, loff_t ofs, uint64_t len)
 412 {
 413         struct spi_nor *nor = mtd_to_spi_nor(mtd);
 414         uint32_t offset = ofs;
 415         uint8_t status_old, status_new;
 416         int ret = 0;
 417
 418         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_UNLOCK);
 419         if (ret)
 420                 return ret;
 421
 422         status_old = read_sr(nor);
 423
 424         if (offset+len > mtd->size - (mtd->size / 64))
 425                 status_new = status_old & ~(SR_BP2 | SR_BP1 | SR_BP0);
 426         else if (offset+len > mtd->size - (mtd->size / 32))
 427                 status_new = (status_old & ~(SR_BP2 | SR_BP1)) | SR_BP0;
 428         else if (offset+len > mtd->size - (mtd->size / 16))
 429                 status_new = (status_old & ~(SR_BP2 | SR_BP0)) | SR_BP1;
 430         else if (offset+len > mtd->size - (mtd->size / 8))
 431                 status_new = (status_old & ~SR_BP2) | SR_BP1 | SR_BP0;
 432         else if (offset+len > mtd->size - (mtd->size / 4))
 433                 status_new = (status_old & ~(SR_BP0 | SR_BP1)) | SR_BP2;
 434         else if (offset+len > mtd->size - (mtd->size / 2))
 435                 status_new = (status_old & ~SR_BP1) | SR_BP2 | SR_BP0;
 436         else
 437                 status_new = (status_old & ~SR_BP0) | SR_BP2 | SR_BP1;
 438
 439         /* Only modify protection if it will not lock other areas */
 440         if ((status_new & (SR_BP2 | SR_BP1 | SR_BP0)) <
 441                                 (status_old & (SR_BP2 | SR_BP1 | SR_BP0))) {
 442                 write_enable(nor);
 443                 ret = write_sr(nor, status_new);
 444                 if (ret)
 445                         goto err;
 446         }
 447
 448 err:
 449         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_UNLOCK);
 450         return ret;
 451 }
 452
 453 /* Used when the "_ext_id" is two bytes at most */
 454 #define INFO(_jedec_id, _ext_id, _sector_size, _n_sectors, _flags)      \
 455         ((kernel_ulong_t)&(struct flash_info) {                         \
 456                 .id = {                                                 \
 457                         ((_jedec_id) >> 16) & 0xff,                     \
 458                         ((_jedec_id) >> 8) & 0xff,                      \
 459                         (_jedec_id) & 0xff,                             \
 460                         ((_ext_id) >> 8) & 0xff,                        \
 461                         (_ext_id) & 0xff,                               \
 462                         },                                              \
 463                 .id_len = (!(_jedec_id) ? 0 : (3 + ((_ext_id) ? 2 : 0))),       \
 464                 .sector_size = (_sector_size),                          \
 465                 .n_sectors = (_n_sectors),                              \
 466                 .page_size = 256,                                       \
 467                 .flags = (_flags),                                      \
 468         })
 469
 470 #define INFO6(_jedec_id, _ext_id, _sector_size, _n_sectors, _flags)     \
 471         ((kernel_ulong_t)&(struct flash_info) {                         \
 472                 .id = {                                                 \
 473                         ((_jedec_id) >> 16) & 0xff,                     \
 474                         ((_jedec_id) >> 8) & 0xff,                      \
 475                         (_jedec_id) & 0xff,                             \
 476                         ((_ext_id) >> 16) & 0xff,                       \
 477                         ((_ext_id) >> 8) & 0xff,                        \
 478                         (_ext_id) & 0xff,                               \
 479                         },                                              \
 480                 .id_len = 6,                                            \
 481                 .sector_size = (_sector_size),                          \
 482                 .n_sectors = (_n_sectors),                              \
 483                 .page_size = 256,                                       \
 484                 .flags = (_flags),                                      \
 485         })
 486
 487 #define CAT25_INFO(_sector_size, _n_sectors, _page_size, _addr_width, _flags)   \
 488         ((kernel_ulong_t)&(struct flash_info) {                         \
 489                 .sector_size = (_sector_size),                          \
 490                 .n_sectors = (_n_sectors),                              \
 491                 .page_size = (_page_size),                              \
 492                 .addr_width = (_addr_width),                            \
 493                 .flags = (_flags),                                      \
 494         })
 495
 496 /* NOTE: double check command sets and memory organization when you add
 497  * more nor chips.  This current list focusses on newer chips, which
 498  * have been converging on command sets which including JEDEC ID.
 499  */
 500 static const struct spi_device_id spi_nor_ids[] = {
 501         /* Atmel -- some are (confusingly) marketed as "DataFlash" */
 502         { "at25fs010",  INFO(0x1f6601, 0, 32 * 1024,   4, SECT_4K) },
 503         { "at25fs040",  INFO(0x1f6604, 0, 64 * 1024,   8, SECT_4K) },
 504
 505         { "at25df041a", INFO(0x1f4401, 0, 64 * 1024,   8, SECT_4K) },
 506         { "at25df321a", INFO(0x1f4701, 0, 64 * 1024,  64, SECT_4K) },
 507         { "at25df641",  INFO(0x1f4800, 0, 64 * 1024, 128, SECT_4K) },
 508
 509         { "at26f004",   INFO(0x1f0400, 0, 64 * 1024,  8, SECT_4K) },
 510         { "at26df081a", INFO(0x1f4501, 0, 64 * 1024, 16, SECT_4K) },
 511         { "at26df161a", INFO(0x1f4601, 0, 64 * 1024, 32, SECT_4K) },
 512         { "at26df321",  INFO(0x1f4700, 0, 64 * 1024, 64, SECT_4K) },
 513
 514         { "at45db081d", INFO(0x1f2500, 0, 64 * 1024, 16, SECT_4K) },
 515
 516         /* EON -- en25xxx */
 517         { "en25f32",    INFO(0x1c3116, 0, 64 * 1024,   64, SECT_4K) },
 518         { "en25p32",    INFO(0x1c2016, 0, 64 * 1024,   64, 0) },
 519         { "en25q32b",   INFO(0x1c3016, 0, 64 * 1024,   64, 0) },
 520         { "en25p64",    INFO(0x1c2017, 0, 64 * 1024,  128, 0) },
 521         { "en25q64",    INFO(0x1c3017, 0, 64 * 1024,  128, SECT_4K) },
 522         { "en25qh128",  INFO(0x1c7018, 0, 64 * 1024,  256, 0) },
 523         { "en25qh256",  INFO(0x1c7019, 0, 64 * 1024,  512, 0) },
 524
 525         /* ESMT */
 526         { "f25l32pa", INFO(0x8c2016, 0, 64 * 1024, 64, SECT_4K) },
 527
 528         /* Everspin */
 529         { "mr25h256", CAT25_INFO( 32 * 1024, 1, 256, 2, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
 530         { "mr25h10",  CAT25_INFO(128 * 1024, 1, 256, 3, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
 531
 532         /* Fujitsu */
 533         { "mb85rs1mt", INFO(0x047f27, 0, 128 * 1024, 1, SPI_NOR_NO_ERASE) },
 534
 535         /* GigaDevice */
 536         { "gd25q32", INFO(0xc84016, 0, 64 * 1024,  64, SECT_4K) },
 537         { "gd25q64", INFO(0xc84017, 0, 64 * 1024, 128, SECT_4K) },
 538
 539         /* Intel/Numonyx -- xxxs33b */
 540         { "160s33b",  INFO(0x898911, 0, 64 * 1024,  32, 0) },
 541         { "320s33b",  INFO(0x898912, 0, 64 * 1024,  64, 0) },
 542         { "640s33b",  INFO(0x898913, 0, 64 * 1024, 128, 0) },
 543
 544         /* Macronix */
 545         { "mx25l2005a",  INFO(0xc22012, 0, 64 * 1024,   4, SECT_4K) },
 546         { "mx25l4005a",  INFO(0xc22013, 0, 64 * 1024,   8, SECT_4K) },
 547         { "mx25l8005",   INFO(0xc22014, 0, 64 * 1024,  16, 0) },
 548         { "mx25l1606e",  INFO(0xc22015, 0, 64 * 1024,  32, SECT_4K) },
 549         { "mx25l3205d",  INFO(0xc22016, 0, 64 * 1024,  64, 0) },
 550         { "mx25l3255e",  INFO(0xc29e16, 0, 64 * 1024,  64, SECT_4K) },
 551         { "mx25l6405d",  INFO(0xc22017, 0, 64 * 1024, 128, 0) },
 552         { "mx25l12805d", INFO(0xc22018, 0, 64 * 1024, 256, 0) },
 553         { "mx25l12855e", INFO(0xc22618, 0, 64 * 1024, 256, 0) },
 554         { "mx25l25635e", INFO(0xc22019, 0, 64 * 1024, 512, 0) },
 555         { "mx25l25655e", INFO(0xc22619, 0, 64 * 1024, 512, 0) },
 556         { "mx66l51235l", INFO(0xc2201a, 0, 64 * 1024, 1024, SPI_NOR_QUAD_READ) },
 557         { "mx66l1g55g",  INFO(0xc2261b, 0, 64 * 1024, 2048, SPI_NOR_QUAD_READ) },
 558
 559         /* Micron */
 560         { "n25q032",     INFO(0x20ba16, 0, 64 * 1024,   64, 0) },
 561         { "n25q064",     INFO(0x20ba17, 0, 64 * 1024,  128, 0) },
 562         { "n25q128a11",  INFO(0x20bb18, 0, 64 * 1024,  256, 0) },
 563         { "n25q128a13",  INFO(0x20ba18, 0, 64 * 1024,  256, 0) },
 564         { "n25q256a",    INFO(0x20ba19, 0, 64 * 1024,  512, SECT_4K) },
 565         { "n25q512a",    INFO(0x20bb20, 0, 64 * 1024, 1024, SECT_4K) },
 566         { "n25q512ax3",  INFO(0x20ba20, 0, 64 * 1024, 1024, USE_FSR) },
 567         { "n25q00",      INFO(0x20ba21, 0, 64 * 1024, 2048, USE_FSR) },
 568
 569         /* PMC */
 570         { "pm25lv512",   INFO(0,        0, 32 * 1024,    2, SECT_4K_PMC) },
 571         { "pm25lv010",   INFO(0,        0, 32 * 1024,    4, SECT_4K_PMC) },
 572         { "pm25lq032",   INFO(0x7f9d46, 0, 64 * 1024,   64, SECT_4K) },
 573
 574         /* Spansion -- single (large) sector size only, at least
 575          * for the chips listed here (without boot sectors).
 576          */
 577         { "s25sl032p",  INFO(0x010215, 0x4d00,  64 * 1024,  64, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 578         { "s25sl064p",  INFO(0x010216, 0x4d00,  64 * 1024, 128, 0) },
 579         { "s25fl256s0", INFO(0x010219, 0x4d00, 256 * 1024, 128, 0) },
 580         { "s25fl256s1", INFO(0x010219, 0x4d01,  64 * 1024, 512, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 581         { "s25fl512s",  INFO(0x010220, 0x4d00, 256 * 1024, 256, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 582         { "s70fl01gs",  INFO(0x010221, 0x4d00, 256 * 1024, 256, 0) },
 583         { "s25sl12800", INFO(0x012018, 0x0300, 256 * 1024,  64, 0) },
 584         { "s25sl12801", INFO(0x012018, 0x0301,  64 * 1024, 256, 0) },
 585         { "s25fl128s",  INFO6(0x012018, 0x4d0180, 64 * 1024, 256, SPI_NOR_QUAD_READ) },
 586         { "s25fl129p0", INFO(0x012018, 0x4d00, 256 * 1024,  64, 0) },
 587         { "s25fl129p1", INFO(0x012018, 0x4d01,  64 * 1024, 256, 0) },
 588         { "s25sl004a",  INFO(0x010212,      0,  64 * 1024,   8, 0) },
 589         { "s25sl008a",  INFO(0x010213,      0,  64 * 1024,  16, 0) },
 590         { "s25sl016a",  INFO(0x010214,      0,  64 * 1024,  32, 0) },
 591         { "s25sl032a",  INFO(0x010215,      0,  64 * 1024,  64, 0) },
 592         { "s25sl064a",  INFO(0x010216,      0,  64 * 1024, 128, 0) },
 593         { "s25fl008k",  INFO(0xef4014,      0,  64 * 1024,  16, SECT_4K) },
 594         { "s25fl016k",  INFO(0xef4015,      0,  64 * 1024,  32, SECT_4K) },
 595         { "s25fl064k",  INFO(0xef4017,      0,  64 * 1024, 128, SECT_4K) },
 596         { "s25fl132k",  INFO(0x014016,      0,  64 * 1024,  64, 0) },
 597
 598         /* SST -- large erase sizes are "overlays", "sectors" are 4K */
 599         { "sst25vf040b", INFO(0xbf258d, 0, 64 * 1024,  8, SECT_4K | SST_WRITE) },
 600         { "sst25vf080b", INFO(0xbf258e, 0, 64 * 1024, 16, SECT_4K | SST_WRITE) },
 601         { "sst25vf016b", INFO(0xbf2541, 0, 64 * 1024, 32, SECT_4K | SST_WRITE) },
 602         { "sst25vf032b", INFO(0xbf254a, 0, 64 * 1024, 64, SECT_4K | SST_WRITE) },
 603         { "sst25vf064c", INFO(0xbf254b, 0, 64 * 1024, 128, SECT_4K) },
 604         { "sst25wf512",  INFO(0xbf2501, 0, 64 * 1024,  1, SECT_4K | SST_WRITE) },
 605         { "sst25wf010",  INFO(0xbf2502, 0, 64 * 1024,  2, SECT_4K | SST_WRITE) },
 606         { "sst25wf020",  INFO(0xbf2503, 0, 64 * 1024,  4, SECT_4K | SST_WRITE) },
 607         { "sst25wf040",  INFO(0xbf2504, 0, 64 * 1024,  8, SECT_4K | SST_WRITE) },
 608         { "sst25wf080",  INFO(0xbf2505, 0, 64 * 1024, 16, SECT_4K | SST_WRITE) },
 609
 610         /* ST Microelectronics -- newer production may have feature updates */
 611         { "m25p05",  INFO(0x202010,  0,  32 * 1024,   2, 0) },
 612         { "m25p10",  INFO(0x202011,  0,  32 * 1024,   4, 0) },
 613         { "m25p20",  INFO(0x202012,  0,  64 * 1024,   4, 0) },
 614         { "m25p40",  INFO(0x202013,  0,  64 * 1024,   8, 0) },
 615         { "m25p80",  INFO(0x202014,  0,  64 * 1024,  16, 0) },
 616         { "m25p16",  INFO(0x202015,  0,  64 * 1024,  32, 0) },
 617         { "m25p32",  INFO(0x202016,  0,  64 * 1024,  64, 0) },
 618         { "m25p64",  INFO(0x202017,  0,  64 * 1024, 128, 0) },
 619         { "m25p128", INFO(0x202018,  0, 256 * 1024,  64, 0) },
 620
 621         { "m25p05-nonjedec",  INFO(0, 0,  32 * 1024,   2, 0) },
 622         { "m25p10-nonjedec",  INFO(0, 0,  32 * 1024,   4, 0) },
 623         { "m25p20-nonjedec",  INFO(0, 0,  64 * 1024,   4, 0) },
 624         { "m25p40-nonjedec",  INFO(0, 0,  64 * 1024,   8, 0) },
 625         { "m25p80-nonjedec",  INFO(0, 0,  64 * 1024,  16, 0) },
 626         { "m25p16-nonjedec",  INFO(0, 0,  64 * 1024,  32, 0) },
 627         { "m25p32-nonjedec",  INFO(0, 0,  64 * 1024,  64, 0) },
 628         { "m25p64-nonjedec",  INFO(0, 0,  64 * 1024, 128, 0) },
 629         { "m25p128-nonjedec", INFO(0, 0, 256 * 1024,  64, 0) },
 630
 631         { "m45pe10", INFO(0x204011,  0, 64 * 1024,    2, 0) },
 632         { "m45pe80", INFO(0x204014,  0, 64 * 1024,   16, 0) },
 633         { "m45pe16", INFO(0x204015,  0, 64 * 1024,   32, 0) },
 634
 635         { "m25pe20", INFO(0x208012,  0, 64 * 1024,  4,       0) },
 636         { "m25pe80", INFO(0x208014,  0, 64 * 1024, 16,       0) },
 637         { "m25pe16", INFO(0x208015,  0, 64 * 1024, 32, SECT_4K) },
 638
 639         { "m25px16",    INFO(0x207115,  0, 64 * 1024, 32, SECT_4K) },
 640         { "m25px32",    INFO(0x207116,  0, 64 * 1024, 64, SECT_4K) },
 641         { "m25px32-s0", INFO(0x207316,  0, 64 * 1024, 64, SECT_4K) },
 642         { "m25px32-s1", INFO(0x206316,  0, 64 * 1024, 64, SECT_4K) },
 643         { "m25px64",    INFO(0x207117,  0, 64 * 1024, 128, 0) },
 644         { "m25px80",    INFO(0x207114,  0, 64 * 1024, 16, 0) },
 645
 646         /* Winbond -- w25x "blocks" are 64K, "sectors" are 4KiB */
 647         { "w25x10", INFO(0xef3011, 0, 64 * 1024,  2,  SECT_4K) },
 648         { "w25x20", INFO(0xef3012, 0, 64 * 1024,  4,  SECT_4K) },
 649         { "w25x40", INFO(0xef3013, 0, 64 * 1024,  8,  SECT_4K) },
 650         { "w25x80", INFO(0xef3014, 0, 64 * 1024,  16, SECT_4K) },
 651         { "w25x16", INFO(0xef3015, 0, 64 * 1024,  32, SECT_4K) },
 652         { "w25x32", INFO(0xef3016, 0, 64 * 1024,  64, SECT_4K) },
 653         { "w25q32", INFO(0xef4016, 0, 64 * 1024,  64, SECT_4K) },
 654         { "w25q32dw", INFO(0xef6016, 0, 64 * 1024,  64, SECT_4K) },
 655         { "w25x64", INFO(0xef3017, 0, 64 * 1024, 128, SECT_4K) },
 656         { "w25q64", INFO(0xef4017, 0, 64 * 1024, 128, SECT_4K) },
 657         { "w25q80", INFO(0xef5014, 0, 64 * 1024,  16, SECT_4K) },
 658         { "w25q80bl", INFO(0xef4014, 0, 64 * 1024,  16, SECT_4K) },
 659         { "w25q128", INFO(0xef4018, 0, 64 * 1024, 256, SECT_4K) },
 660         { "w25q256", INFO(0xef4019, 0, 64 * 1024, 512, SECT_4K) },
 661
 662         /* Catalyst / On Semiconductor -- non-JEDEC */
 663         { "cat25c11", CAT25_INFO(  16, 8, 16, 1, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
 664         { "cat25c03", CAT25_INFO(  32, 8, 16, 2, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
 665         { "cat25c09", CAT25_INFO( 128, 8, 32, 2, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
 666         { "cat25c17", CAT25_INFO( 256, 8, 32, 2, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
 667         { "cat25128", CAT25_INFO(2048, 8, 64, 2, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
 668         { },
 669 };
 670
 671 static const struct spi_device_id *spi_nor_read_id(struct spi_nor *nor)
 672 {
 673         int                     tmp;
 674         u8                      id[SPI_NOR_MAX_ID_LEN];
 675         struct flash_info       *info;
 676
 677         tmp = nor->read_reg(nor, SPINOR_OP_RDID, id, SPI_NOR_MAX_ID_LEN);
 678         if (tmp < 0) {
 679                 dev_dbg(nor->dev, " error %d reading JEDEC ID\n", tmp);
 680                 return ERR_PTR(tmp);
 681         }
 682
 683         for (tmp = 0; tmp < ARRAY_SIZE(spi_nor_ids) - 1; tmp++) {
 684                 info = (void *)spi_nor_ids[tmp].driver_data;
 685                 if (info->id_len) {
 686                         if (!memcmp(info->id, id, info->id_len))
 687                                 return &spi_nor_ids[tmp];
 688                 }
 689         }
 690         dev_err(nor->dev, "unrecognized JEDEC id bytes: %02x, %2x, %2x\n",
 691                 id[0], id[1], id[2]);
 692         return ERR_PTR(-ENODEV);
 693 }
 694
 695 static int spi_nor_read(struct mtd_info *mtd, loff_t from, size_t len,
 696                         size_t *retlen, u_char *buf)
 697 {
 698         struct spi_nor *nor = mtd_to_spi_nor(mtd);
 699         int ret;
 700
 701         dev_dbg(nor->dev, "from 0x%08x, len %zd\n", (u32)from, len);
 702
 703         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_READ);
 704         if (ret)
 705                 return ret;
 706
 707         ret = nor->read(nor, from, len, retlen, buf);
 708
 709         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_READ);
 710         return ret;
 711 }
 712
 713 static int sst_write(struct mtd_info *mtd, loff_t to, size_t len,
 714                 size_t *retlen, const u_char *buf)
 715 {
 716         struct spi_nor *nor = mtd_to_spi_nor(mtd);
 717         size_t actual;
 718         int ret;
 719
 720         dev_dbg(nor->dev, "to 0x%08x, len %zd\n", (u32)to, len);
 721
 722         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_WRITE);
 723         if (ret)
 724                 return ret;
 725
 726         write_enable(nor);
 727
 728         nor->sst_write_second = false;
 729
 730         actual = to % 2;
 731         /* Start write from odd address. */
 732         if (actual) {
 733                 nor->program_opcode = SPINOR_OP_BP;
 734
 735                 /* write one byte. */
 736                 nor->write(nor, to, 1, retlen, buf);
 737                 ret = spi_nor_wait_till_ready(nor);
 738                 if (ret)
 739                         goto time_out;
 740         }
 741         to += actual;
 742
 743         /* Write out most of the data here. */
 744         for (; actual < len - 1; actual += 2) {
 745                 nor->program_opcode = SPINOR_OP_AAI_WP;
 746
 747                 /* write two bytes. */
 748                 nor->write(nor, to, 2, retlen, buf + actual);
 749                 ret = spi_nor_wait_till_ready(nor);
 750                 if (ret)
 751                         goto time_out;
 752                 to += 2;
 753                 nor->sst_write_second = true;
 754         }
 755         nor->sst_write_second = false;
 756
 757         write_disable(nor);
 758         ret = spi_nor_wait_till_ready(nor);
 759         if (ret)
 760                 goto time_out;
 761
 762         /* Write out trailing byte if it exists. */
 763         if (actual != len) {
 764                 write_enable(nor);
 765
 766                 nor->program_opcode = SPINOR_OP_BP;
 767                 nor->write(nor, to, 1, retlen, buf + actual);
 768
 769                 ret = spi_nor_wait_till_ready(nor);
 770                 if (ret)
 771                         goto time_out;
 772                 write_disable(nor);
 773         }
 774 time_out:
 775         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_WRITE);
 776         return ret;
 777 }
 778
 779 /*
 780  * Write an address range to the nor chip.  Data must be written in
 781  * FLASH_PAGESIZE chunks.  The address range may be any size provided
 782  * it is within the physical boundaries.
 783  */
 784 static int spi_nor_write(struct mtd_info *mtd, loff_t to, size_t len,
 785         size_t *retlen, const u_char *buf)
 786 {
 787         struct spi_nor *nor = mtd_to_spi_nor(mtd);
 788         u32 page_offset, page_size, i;
 789         int ret;
 790
 791         dev_dbg(nor->dev, "to 0x%08x, len %zd\n", (u32)to, len);
 792
 793         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_WRITE);
 794         if (ret)
 795                 return ret;
 796
 797         write_enable(nor);
 798
 799         page_offset = to & (nor->page_size - 1);
 800
 801         /* do all the bytes fit onto one page? */
 802         if (page_offset + len <= nor->page_size) {
 803                 nor->write(nor, to, len, retlen, buf);
 804         } else {
 805                 /* the size of data remaining on the first page */
 806                 page_size = nor->page_size - page_offset;
 807                 nor->write(nor, to, page_size, retlen, buf);
 808
 809                 /* write everything in nor->page_size chunks */
 810                 for (i = page_size; i < len; i += page_size) {
 811                         page_size = len - i;
 812                         if (page_size > nor->page_size)
 813                                 page_size = nor->page_size;
 814
 815                         ret = spi_nor_wait_till_ready(nor);
 816                         if (ret)
 817                                 goto write_err;
 818
 819                         write_enable(nor);
 820
 821                         nor->write(nor, to + i, page_size, retlen, buf + i);
 822                 }
 823         }
 824
 825         ret = spi_nor_wait_till_ready(nor);
 826 write_err:
 827         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_WRITE);
 828         return ret;
 829 }
 830
 831 static int macronix_quad_enable(struct spi_nor *nor)
 832 {
 833         int ret, val;
 834
 835         val = read_sr(nor);
 836         write_enable(nor);
 837
 838         nor->cmd_buf[0] = val | SR_QUAD_EN_MX;
 839         nor->write_reg(nor, SPINOR_OP_WRSR, nor->cmd_buf, 1, 0);
 840
 841         if (spi_nor_wait_till_ready(nor))
 842                 return 1;
 843
 844         ret = read_sr(nor);
 845         if (!(ret > 0 && (ret & SR_QUAD_EN_MX))) {
 846                 dev_err(nor->dev, "Macronix Quad bit not set\n");
 847                 return -EINVAL;
 848         }
 849
 850         return 0;
 851 }
 852
 853 /*
 854  * Write status Register and configuration register with 2 bytes
 855  * The first byte will be written to the status register, while the
 856  * second byte will be written to the configuration register.
 857  * Return negative if error occured.
 858  */
 859 static int write_sr_cr(struct spi_nor *nor, u16 val)
 860 {
 861         nor->cmd_buf[0] = val & 0xff;
 862         nor->cmd_buf[1] = (val >> 8);
 863
 864         return nor->write_reg(nor, SPINOR_OP_WRSR, nor->cmd_buf, 2, 0);
 865 }
 866
 867 static int spansion_quad_enable(struct spi_nor *nor)
 868 {
 869         int ret;
 870         int quad_en = CR_QUAD_EN_SPAN << 8;
 871
 872         write_enable(nor);
 873
 874         ret = write_sr_cr(nor, quad_en);
 875         if (ret < 0) {
 876                 dev_err(nor->dev,
 877                         "error while writing configuration register\n");
 878                 return -EINVAL;
 879         }
 880
 881         /* read back and check it */
 882         ret = read_cr(nor);
 883         if (!(ret > 0 && (ret & CR_QUAD_EN_SPAN))) {
 884                 dev_err(nor->dev, "Spansion Quad bit not set\n");
 885                 return -EINVAL;
 886         }
 887
 888         return 0;
 889 }
 890
 891 static int set_quad_mode(struct spi_nor *nor, struct flash_info *info)
 892 {
 893         int status;
 894
 895         switch (JEDEC_MFR(info)) {
 896         case CFI_MFR_MACRONIX:
 897                 status = macronix_quad_enable(nor);
 898                 if (status) {
 899                         dev_err(nor->dev, "Macronix quad-read not enabled\n");
 900                         return -EINVAL;
 901                 }
 902                 return status;
 903         default:
 904                 status = spansion_quad_enable(nor);
 905                 if (status) {
 906                         dev_err(nor->dev, "Spansion quad-read not enabled\n");
 907                         return -EINVAL;
 908                 }
 909                 return status;
 910         }
 911 }
 912
 913 static int spi_nor_check(struct spi_nor *nor)
 914 {
 915         if (!nor->dev || !nor->read || !nor->write ||
 916                 !nor->read_reg || !nor->write_reg || !nor->erase) {
 917                 pr_err("spi-nor: please fill all the necessary fields!\n");
 918                 return -EINVAL;
 919         }
 920
 921         return 0;
 922 }
 923
 924 int spi_nor_scan(struct spi_nor *nor, const char *name, enum read_mode mode)
 925 {
 926         const struct spi_device_id      *id = NULL;
 927         struct flash_info               *info;
 928         struct device *dev = nor->dev;
 929         struct mtd_info *mtd = nor->mtd;
 930         struct device_node *np = dev->of_node;
 931         int ret;
 932         int i;
 933
 934         ret = spi_nor_check(nor);
 935         if (ret)
 936                 return ret;
 937
 938         id = spi_nor_match_id(name);
 939         if (!id)
 940                 return -ENOENT;
 941
 942         info = (void *)id->driver_data;
 943
 944         if (info->id_len) {
 945                 const struct spi_device_id *jid;
 946
 947                 jid = spi_nor_read_id(nor);
 948                 if (IS_ERR(jid)) {
 949                         return PTR_ERR(jid);
 950                 } else if (jid != id) {
 951                         /*
 952                          * JEDEC knows better, so overwrite platform ID. We
 953                          * can't trust partitions any longer, but we'll let
 954                          * mtd apply them anyway, since some partitions may be
 955                          * marked read-only, and we don't want to lose that
 956                          * information, even if it's not 100% accurate.
 957                          */
 958                         dev_warn(dev, "found %s, expected %s\n",
 959                                  jid->name, id->name);
 960                         id = jid;
 961                         info = (void *)jid->driver_data;
 962                 }
 963         }
 964
 965         mutex_init(&nor->lock);
 966
 967         /*
 968          * Atmel, SST and Intel/Numonyx serial nor tend to power
 969          * up with the software protection bits set
 970          */
 971
 972         if (JEDEC_MFR(info) == CFI_MFR_ATMEL ||
 973             JEDEC_MFR(info) == CFI_MFR_INTEL ||
 974             JEDEC_MFR(info) == CFI_MFR_SST) {
 975                 write_enable(nor);
 976                 write_sr(nor, 0);
 977         }
 978
 979         if (!mtd->name)
 980                 mtd->name = dev_name(dev);
 981         mtd->type = MTD_NORFLASH;
 982         mtd->writesize = 1;
 983         mtd->flags = MTD_CAP_NORFLASH;
 984         mtd->size = info->sector_size * info->n_sectors;
 985         mtd->_erase = spi_nor_erase;
 986         mtd->_read = spi_nor_read;
 987
 988         /* nor protection support for STmicro chips */
 989         if (JEDEC_MFR(info) == CFI_MFR_ST) {
 990                 mtd->_lock = spi_nor_lock;
 991                 mtd->_unlock = spi_nor_unlock;
 992         }
 993
 994         /* sst nor chips use AAI word program */
 995         if (info->flags & SST_WRITE)
 996                 mtd->_write = sst_write;
 997         else
 998                 mtd->_write = spi_nor_write;
 999
1000         if (info->flags & USE_FSR)
1001                 nor->flags |= SNOR_F_USE_FSR;
1002
1003 #ifdef CONFIG_MTD_SPI_NOR_USE_4K_SECTORS
1004         /* prefer "small sector" erase if possible */
1005         if (info->flags & SECT_4K) {
1006                 nor->erase_opcode = SPINOR_OP_BE_4K;
1007                 mtd->erasesize = 4096;
1008         } else if (info->flags & SECT_4K_PMC) {
1009                 nor->erase_opcode = SPINOR_OP_BE_4K_PMC;
1010                 mtd->erasesize = 4096;
1011         } else
1012 #endif
1013         {
1014                 nor->erase_opcode = SPINOR_OP_SE;
1015                 mtd->erasesize = info->sector_size;
1016         }
1017
1018         if (info->flags & SPI_NOR_NO_ERASE)
1019                 mtd->flags |= MTD_NO_ERASE;
1020
1021         mtd->dev.parent = dev;
1022         nor->page_size = info->page_size;
1023         mtd->writebufsize = nor->page_size;
1024
1025         if (np) {
1026                 /* If we were instantiated by DT, use it */
1027                 if (of_property_read_bool(np, "m25p,fast-read"))
1028                         nor->flash_read = SPI_NOR_FAST;
1029                 else
1030                         nor->flash_read = SPI_NOR_NORMAL;
1031         } else {
1032                 /* If we weren't instantiated by DT, default to fast-read */
1033                 nor->flash_read = SPI_NOR_FAST;
1034         }
1035
1036         /* Some devices cannot do fast-read, no matter what DT tells us */
1037         if (info->flags & SPI_NOR_NO_FR)
1038                 nor->flash_read = SPI_NOR_NORMAL;
1039
1040         /* Quad/Dual-read mode takes precedence over fast/normal */
1041         if (mode == SPI_NOR_QUAD && info->flags & SPI_NOR_QUAD_READ) {
1042                 ret = set_quad_mode(nor, info);
1043                 if (ret) {
1044                         dev_err(dev, "quad mode not supported\n");
1045                         return ret;
1046                 }
1047                 nor->flash_read = SPI_NOR_QUAD;
1048         } else if (mode == SPI_NOR_DUAL && info->flags & SPI_NOR_DUAL_READ) {
1049                 nor->flash_read = SPI_NOR_DUAL;
1050         }
1051
1052         /* Default commands */
1053         switch (nor->flash_read) {
1054         case SPI_NOR_QUAD:
1055                 nor->read_opcode = SPINOR_OP_READ_1_1_4;
1056                 break;
1057         case SPI_NOR_DUAL:
1058                 nor->read_opcode = SPINOR_OP_READ_1_1_2;
1059                 break;
1060         case SPI_NOR_FAST:
1061                 nor->read_opcode = SPINOR_OP_READ_FAST;
1062                 break;
1063         case SPI_NOR_NORMAL:
1064                 nor->read_opcode = SPINOR_OP_READ;
1065                 break;
1066         default:
1067                 dev_err(dev, "No Read opcode defined\n");
1068                 return -EINVAL;
1069         }
1070
1071         nor->program_opcode = SPINOR_OP_PP;
1072
1073         if (info->addr_width)
1074                 nor->addr_width = info->addr_width;
1075         else if (mtd->size > 0x1000000) {
1076                 /* enable 4-byte addressing if the device exceeds 16MiB */
1077                 nor->addr_width = 4;
1078                 if (JEDEC_MFR(info) == CFI_MFR_AMD) {
1079                         /* Dedicated 4-byte command set */
1080                         switch (nor->flash_read) {
1081                         case SPI_NOR_QUAD:
1082                                 nor->read_opcode = SPINOR_OP_READ4_1_1_4;
1083                                 break;
1084                         case SPI_NOR_DUAL:
1085                                 nor->read_opcode = SPINOR_OP_READ4_1_1_2;
1086                                 break;
1087                         case SPI_NOR_FAST:
1088                                 nor->read_opcode = SPINOR_OP_READ4_FAST;
1089                                 break;
1090                         case SPI_NOR_NORMAL:
1091                                 nor->read_opcode = SPINOR_OP_READ4;
1092                                 break;
1093                         }
1094                         nor->program_opcode = SPINOR_OP_PP_4B;
1095                         /* No small sector erase for 4-byte command set */
1096                         nor->erase_opcode = SPINOR_OP_SE_4B;
1097                         mtd->erasesize = info->sector_size;
1098                 } else
1099                         set_4byte(nor, info, 1);
1100         } else {
1101                 nor->addr_width = 3;
1102         }
1103
1104         nor->read_dummy = spi_nor_read_dummy_cycles(nor);
1105
1106         dev_info(dev, "%s (%lld Kbytes)\n", id->name,
1107                         (long long)mtd->size >> 10);
1108
1109         dev_dbg(dev,
1110                 "mtd .name = %s, .size = 0x%llx (%lldMiB), "
1111                 ".erasesize = 0x%.8x (%uKiB) .numeraseregions = %d\n",
1112                 mtd->name, (long long)mtd->size, (long long)(mtd->size >> 20),
1113                 mtd->erasesize, mtd->erasesize / 1024, mtd->numeraseregions);
1114
1115         if (mtd->numeraseregions)
1116                 for (i = 0; i < mtd->numeraseregions; i++)
1117                         dev_dbg(dev,
1118                                 "mtd.eraseregions[%d] = { .offset = 0x%llx, "
1119                                 ".erasesize = 0x%.8x (%uKiB), "
1120                                 ".numblocks = %d }\n",
1121                                 i, (long long)mtd->eraseregions[i].offset,
1122                                 mtd->eraseregions[i].erasesize,
1123                                 mtd->eraseregions[i].erasesize / 1024,
1124                                 mtd->eraseregions[i].numblocks);
1125         return 0;
1126 }
1127 EXPORT_SYMBOL_GPL(spi_nor_scan);
1128
1129 static const struct spi_device_id *spi_nor_match_id(const char *name)
1130 {
1131         const struct spi_device_id *id = spi_nor_ids;
1132
1133         while (id->name[0]) {
1134                 if (!strcmp(name, id->name))
1135                         return id;
1136                 id++;
1137         }
1138         return NULL;
1139 }
1140
1141 MODULE_LICENSE("GPL");
1142 MODULE_AUTHOR("Huang Shijie <shijie8@gmail.com>");
1143 MODULE_AUTHOR("Mike Lavender");
1144 MODULE_DESCRIPTION("framework for SPI NOR");