drivers/mmc/mxsmmc.c

   1 /*
   2  * Freescale i.MX28 SSP MMC driver
   3  *
   4  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
   5  * on behalf of DENX Software Engineering GmbH
   6  *
   7  * Based on code from LTIB:
   8  * (C) Copyright 2008-2010 Freescale Semiconductor, Inc.
   9  * Terry Lv
  10  *
  11  * Copyright 2007, Freescale Semiconductor, Inc
  12  * Andy Fleming
  13  *
  14  * Based vaguely on the pxa mmc code:
  15  * (C) Copyright 2003
  16  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
  17  *
  18  * See file CREDITS for list of people who contributed to this
  19  * project.
  20  *
  21  * This program is free software; you can redistribute it and/or
  22  * modify it under the terms of the GNU General Public License as
  23  * published by the Free Software Foundation; either version 2 of
  24  * the License, or (at your option) any later version.
  25  *
  26  * This program is distributed in the hope that it will be useful,
  27  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  28  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  29  * GNU General Public License for more details.
  30  *
  31  * You should have received a copy of the GNU General Public License
  32  * along with this program; if not, write to the Free Software
  33  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  34  * MA 02111-1307 USA
  35  */
  36 #include <common.h>
  37 #include <malloc.h>
  38 #include <mmc.h>
  39 #include <asm/errno.h>
  40 #include <asm/io.h>
  41 #include <asm/arch/clock.h>
  42 #include <asm/arch/imx-regs.h>
  43 #include <asm/arch/sys_proto.h>
  44 #include <asm/arch/dma.h>
  45
  46 struct mxsmmc_priv {
  47         int                     id;
  48         struct mxs_ssp_regs     *regs;
  49         uint32_t                clkseq_bypass;
  50         uint32_t                *clkctrl_ssp;
  51         uint32_t                buswidth;
  52         int                     (*mmc_is_wp)(int);
  53         struct mxs_dma_desc     *desc;
  54 };
  55
  56 #define MXSMMC_MAX_TIMEOUT      10000
  57 #define MXSMMC_SMALL_TRANSFER   512
  58
  59 static int mxsmmc_send_cmd_pio(struct mxsmmc_priv *priv, struct mmc_data *data)
  60 {
  61         struct mxs_ssp_regs *ssp_regs = priv->regs;
  62         uint32_t *data_ptr;
  63         int timeout = MXSMMC_MAX_TIMEOUT;
  64         uint32_t reg;
  65         uint32_t data_count = data->blocksize * data->blocks;
  66
  67         if (data->flags & MMC_DATA_READ) {
  68                 data_ptr = (uint32_t *)data->dest;
  69                 while (data_count && --timeout) {
  70                         reg = readl(&ssp_regs->hw_ssp_status);
  71                         if (!(reg & SSP_STATUS_FIFO_EMPTY)) {
  72                                 *data_ptr++ = readl(&ssp_regs->hw_ssp_data);
  73                                 data_count -= 4;
  74                                 timeout = MXSMMC_MAX_TIMEOUT;
  75                         } else
  76                                 udelay(1000);
  77                 }
  78         } else {
  79                 data_ptr = (uint32_t *)data->src;
  80                 timeout *= 100;
  81                 while (data_count && --timeout) {
  82                         reg = readl(&ssp_regs->hw_ssp_status);
  83                         if (!(reg & SSP_STATUS_FIFO_FULL)) {
  84                                 writel(*data_ptr++, &ssp_regs->hw_ssp_data);
  85                                 data_count -= 4;
  86                                 timeout = MXSMMC_MAX_TIMEOUT;
  87                         } else
  88                                 udelay(1000);
  89                 }
  90         }
  91
  92         return timeout ? 0 : COMM_ERR;
  93 }
  94
  95 static int mxsmmc_send_cmd_dma(struct mxsmmc_priv *priv, struct mmc_data *data)
  96 {
  97         uint32_t data_count = data->blocksize * data->blocks;
  98         uint32_t cache_data_count;
  99         int dmach;
 100
 101         if (data_count % ARCH_DMA_MINALIGN)
 102                 cache_data_count = roundup(data_count, ARCH_DMA_MINALIGN);
 103         else
 104                 cache_data_count = data_count;
 105
 106         if (data->flags & MMC_DATA_READ) {
 107                 priv->desc->cmd.data = MXS_DMA_DESC_COMMAND_DMA_WRITE;
 108                 priv->desc->cmd.address = (dma_addr_t)data->dest;
 109         } else {
 110                 priv->desc->cmd.data = MXS_DMA_DESC_COMMAND_DMA_READ;
 111                 priv->desc->cmd.address = (dma_addr_t)data->src;
 112
 113                 /* Flush data to DRAM so DMA can pick them up */
 114                 flush_dcache_range((uint32_t)priv->desc->cmd.address,
 115                         (uint32_t)(priv->desc->cmd.address + cache_data_count));
 116         }
 117
 118         priv->desc->cmd.data |= MXS_DMA_DESC_IRQ | MXS_DMA_DESC_DEC_SEM |
 119                                 (data_count << MXS_DMA_DESC_BYTES_OFFSET);
 120
 121
 122         dmach = MXS_DMA_CHANNEL_AHB_APBH_SSP0 + priv->id;
 123         mxs_dma_desc_append(dmach, priv->desc);
 124         if (mxs_dma_go(dmach))
 125                 return COMM_ERR;
 126
 127         /* The data arrived into DRAM, invalidate cache over them */
 128         if (data->flags & MMC_DATA_READ) {
 129                 invalidate_dcache_range((uint32_t)priv->desc->cmd.address,
 130                         (uint32_t)(priv->desc->cmd.address + cache_data_count));
 131         }
 132
 133         return 0;
 134 }
 135
 136 /*
 137  * Sends a command out on the bus.  Takes the mmc pointer,
 138  * a command pointer, and an optional data pointer.
 139  */
 140 static int
 141 mxsmmc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd, struct mmc_data *data)
 142 {
 143         struct mxsmmc_priv *priv = (struct mxsmmc_priv *)mmc->priv;
 144         struct mxs_ssp_regs *ssp_regs = priv->regs;
 145         uint32_t reg;
 146         int timeout;
 147         uint32_t ctrl0;
 148         int ret;
 149
 150         debug("MMC%d: CMD%d\n", mmc->block_dev.dev, cmd->cmdidx);
 151
 152         /* Check bus busy */
 153         timeout = MXSMMC_MAX_TIMEOUT;
 154         while (--timeout) {
 155                 udelay(1000);
 156                 reg = readl(&ssp_regs->hw_ssp_status);
 157                 if (!(reg &
 158                         (SSP_STATUS_BUSY | SSP_STATUS_DATA_BUSY |
 159                         SSP_STATUS_CMD_BUSY))) {
 160                         break;
 161                 }
 162         }
 163
 164         if (!timeout) {
 165                 printf("MMC%d: Bus busy timeout!\n", mmc->block_dev.dev);
 166                 return TIMEOUT;
 167         }
 168
 169         /* See if card is present */
 170         if (readl(&ssp_regs->hw_ssp_status) & SSP_STATUS_CARD_DETECT) {
 171                 printf("MMC%d: No card detected!\n", mmc->block_dev.dev);
 172                 return NO_CARD_ERR;
 173         }
 174
 175         /* Start building CTRL0 contents */
 176         ctrl0 = priv->buswidth;
 177
 178         /* Set up command */
 179         if (!(cmd->resp_type & MMC_RSP_CRC))
 180                 ctrl0 |= SSP_CTRL0_IGNORE_CRC;
 181         if (cmd->resp_type & MMC_RSP_PRESENT)   /* Need to get response */
 182                 ctrl0 |= SSP_CTRL0_GET_RESP;
 183         if (cmd->resp_type & MMC_RSP_136)       /* It's a 136 bits response */
 184                 ctrl0 |= SSP_CTRL0_LONG_RESP;
 185
 186         /* Command index */
 187         reg = readl(&ssp_regs->hw_ssp_cmd0);
 188         reg &= ~(SSP_CMD0_CMD_MASK | SSP_CMD0_APPEND_8CYC);
 189         reg |= cmd->cmdidx << SSP_CMD0_CMD_OFFSET;
 190         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 191                 reg |= SSP_CMD0_APPEND_8CYC;
 192         writel(reg, &ssp_regs->hw_ssp_cmd0);
 193
 194         /* Command argument */
 195         writel(cmd->cmdarg, &ssp_regs->hw_ssp_cmd1);
 196
 197         /* Set up data */
 198         if (data) {
 199                 /* READ or WRITE */
 200                 if (data->flags & MMC_DATA_READ) {
 201                         ctrl0 |= SSP_CTRL0_READ;
 202                 } else if (priv->mmc_is_wp &&
 203                         priv->mmc_is_wp(mmc->block_dev.dev)) {
 204                         printf("MMC%d: Can not write a locked card!\n",
 205                                 mmc->block_dev.dev);
 206                         return UNUSABLE_ERR;
 207                 }
 208
 209                 ctrl0 |= SSP_CTRL0_DATA_XFER;
 210                 reg = ((data->blocks - 1) <<
 211                         SSP_BLOCK_SIZE_BLOCK_COUNT_OFFSET) |
 212                         ((ffs(data->blocksize) - 1) <<
 213                         SSP_BLOCK_SIZE_BLOCK_SIZE_OFFSET);
 214                 writel(reg, &ssp_regs->hw_ssp_block_size);
 215
 216                 reg = data->blocksize * data->blocks;
 217                 writel(reg, &ssp_regs->hw_ssp_xfer_size);
 218         }
 219
 220         /* Kick off the command */
 221         ctrl0 |= SSP_CTRL0_WAIT_FOR_IRQ | SSP_CTRL0_ENABLE | SSP_CTRL0_RUN;
 222         writel(ctrl0, &ssp_regs->hw_ssp_ctrl0);
 223
 224         /* Wait for the command to complete */
 225         timeout = MXSMMC_MAX_TIMEOUT;
 226         while (--timeout) {
 227                 udelay(1000);
 228                 reg = readl(&ssp_regs->hw_ssp_status);
 229                 if (!(reg & SSP_STATUS_CMD_BUSY))
 230                         break;
 231         }
 232
 233         if (!timeout) {
 234                 printf("MMC%d: Command %d busy\n",
 235                         mmc->block_dev.dev, cmd->cmdidx);
 236                 return TIMEOUT;
 237         }
 238
 239         /* Check command timeout */
 240         if (reg & SSP_STATUS_RESP_TIMEOUT) {
 241                 printf("MMC%d: Command %d timeout (status 0x%08x)\n",
 242                         mmc->block_dev.dev, cmd->cmdidx, reg);
 243                 return TIMEOUT;
 244         }
 245
 246         /* Check command errors */
 247         if (reg & (SSP_STATUS_RESP_CRC_ERR | SSP_STATUS_RESP_ERR)) {
 248                 printf("MMC%d: Command %d error (status 0x%08x)!\n",
 249                         mmc->block_dev.dev, cmd->cmdidx, reg);
 250                 return COMM_ERR;
 251         }
 252
 253         /* Copy response to response buffer */
 254         if (cmd->resp_type & MMC_RSP_136) {
 255                 cmd->response[3] = readl(&ssp_regs->hw_ssp_sdresp0);
 256                 cmd->response[2] = readl(&ssp_regs->hw_ssp_sdresp1);
 257                 cmd->response[1] = readl(&ssp_regs->hw_ssp_sdresp2);
 258                 cmd->response[0] = readl(&ssp_regs->hw_ssp_sdresp3);
 259         } else
 260                 cmd->response[0] = readl(&ssp_regs->hw_ssp_sdresp0);
 261
 262         /* Return if no data to process */
 263         if (!data)
 264                 return 0;
 265
 266         if (data->blocksize * data->blocks < MXSMMC_SMALL_TRANSFER) {
 267                 writel(SSP_CTRL1_DMA_ENABLE, &ssp_regs->hw_ssp_ctrl1_set);
 268
 269                 ret = mxsmmc_send_cmd_dma(priv, data);
 270                 if (ret) {
 271                         printf("MMC%d: DMA transfer failed\n",
 272                                 mmc->block_dev.dev);
 273                         return ret;
 274                 }
 275         } else {
 276                 writel(SSP_CTRL1_DMA_ENABLE, &ssp_regs->hw_ssp_ctrl1_clr);
 277
 278                 ret = mxsmmc_send_cmd_pio(priv, data);
 279                 if (ret) {
 280                         printf("MMC%d: Data timeout with command %d "
 281                                 "(status 0x%08x)!\n",
 282                                 mmc->block_dev.dev, cmd->cmdidx, reg);
 283                         return ret;
 284                 }
 285         }
 286
 287         /* Check data errors */
 288         reg = readl(&ssp_regs->hw_ssp_status);
 289         if (reg &
 290                 (SSP_STATUS_TIMEOUT | SSP_STATUS_DATA_CRC_ERR |
 291                 SSP_STATUS_FIFO_OVRFLW | SSP_STATUS_FIFO_UNDRFLW)) {
 292                 printf("MMC%d: Data error with command %d (status 0x%08x)!\n",
 293                         mmc->block_dev.dev, cmd->cmdidx, reg);
 294                 return COMM_ERR;
 295         }
 296
 297         return 0;
 298 }
 299
 300 static void mxsmmc_set_ios(struct mmc *mmc)
 301 {
 302         struct mxsmmc_priv *priv = (struct mxsmmc_priv *)mmc->priv;
 303         struct mxs_ssp_regs *ssp_regs = priv->regs;
 304
 305         /* Set the clock speed */
 306         if (mmc->clock)
 307                 mx28_set_ssp_busclock(priv->id, mmc->clock / 1000);
 308
 309         switch (mmc->bus_width) {
 310         case 1:
 311                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_ONE_BIT;
 312                 break;
 313         case 4:
 314                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_FOUR_BIT;
 315                 break;
 316         case 8:
 317                 priv->buswidth = SSP_CTRL0_BUS_WIDTH_EIGHT_BIT;
 318                 break;
 319         }
 320
 321         /* Set the bus width */
 322         clrsetbits_le32(&ssp_regs->hw_ssp_ctrl0,
 323                         SSP_CTRL0_BUS_WIDTH_MASK, priv->buswidth);
 324
 325         debug("MMC%d: Set %d bits bus width\n",
 326                 mmc->block_dev.dev, mmc->bus_width);
 327 }
 328
 329 static int mxsmmc_init(struct mmc *mmc)
 330 {
 331         struct mxsmmc_priv *priv = (struct mxsmmc_priv *)mmc->priv;
 332         struct mxs_ssp_regs *ssp_regs = priv->regs;
 333
 334         /* Reset SSP */
 335         mx28_reset_block(&ssp_regs->hw_ssp_ctrl0_reg);
 336
 337         /* 8 bits word length in MMC mode */
 338         clrsetbits_le32(&ssp_regs->hw_ssp_ctrl1,
 339                 SSP_CTRL1_SSP_MODE_MASK | SSP_CTRL1_WORD_LENGTH_MASK,
 340                 SSP_CTRL1_SSP_MODE_SD_MMC | SSP_CTRL1_WORD_LENGTH_EIGHT_BITS |
 341                 SSP_CTRL1_DMA_ENABLE);
 342
 343         /* Set initial bit clock 400 KHz */
 344         mx28_set_ssp_busclock(priv->id, 400);
 345
 346         /* Send initial 74 clock cycles (185 us @ 400 KHz)*/
 347         writel(SSP_CMD0_CONT_CLKING_EN, &ssp_regs->hw_ssp_cmd0_set);
 348         udelay(200);
 349         writel(SSP_CMD0_CONT_CLKING_EN, &ssp_regs->hw_ssp_cmd0_clr);
 350
 351         return 0;
 352 }
 353
 354 int mxsmmc_initialize(bd_t *bis, int id, int (*wp)(int))
 355 {
 356         struct mxs_clkctrl_regs *clkctrl_regs =
 357                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 358         struct mmc *mmc = NULL;
 359         struct mxsmmc_priv *priv = NULL;
 360         int ret;
 361
 362         mmc = malloc(sizeof(struct mmc));
 363         if (!mmc)
 364                 return -ENOMEM;
 365
 366         priv = malloc(sizeof(struct mxsmmc_priv));
 367         if (!priv) {
 368                 free(mmc);
 369                 return -ENOMEM;
 370         }
 371
 372         priv->desc = mxs_dma_desc_alloc();
 373         if (!priv->desc) {
 374                 free(priv);
 375                 free(mmc);
 376                 return -ENOMEM;
 377         }
 378
 379         ret = mxs_dma_init_channel(id);
 380         if (ret)
 381                 return ret;
 382
 383         priv->mmc_is_wp = wp;
 384         priv->id = id;
 385         switch (id) {
 386         case 0:
 387                 priv->regs = (struct mxs_ssp_regs *)MXS_SSP0_BASE;
 388                 priv->clkseq_bypass = CLKCTRL_CLKSEQ_BYPASS_SSP0;
 389                 priv->clkctrl_ssp = &clkctrl_regs->hw_clkctrl_ssp0;
 390                 break;
 391         case 1:
 392                 priv->regs = (struct mxs_ssp_regs *)MXS_SSP1_BASE;
 393                 priv->clkseq_bypass = CLKCTRL_CLKSEQ_BYPASS_SSP1;
 394                 priv->clkctrl_ssp = &clkctrl_regs->hw_clkctrl_ssp1;
 395                 break;
 396         case 2:
 397                 priv->regs = (struct mxs_ssp_regs *)MXS_SSP2_BASE;
 398                 priv->clkseq_bypass = CLKCTRL_CLKSEQ_BYPASS_SSP2;
 399                 priv->clkctrl_ssp = &clkctrl_regs->hw_clkctrl_ssp2;
 400                 break;
 401         case 3:
 402                 priv->regs = (struct mxs_ssp_regs *)MXS_SSP3_BASE;
 403                 priv->clkseq_bypass = CLKCTRL_CLKSEQ_BYPASS_SSP3;
 404                 priv->clkctrl_ssp = &clkctrl_regs->hw_clkctrl_ssp3;
 405                 break;
 406         }
 407
 408         sprintf(mmc->name, "MXS MMC");
 409         mmc->send_cmd = mxsmmc_send_cmd;
 410         mmc->set_ios = mxsmmc_set_ios;
 411         mmc->init = mxsmmc_init;
 412         mmc->getcd = NULL;
 413         mmc->priv = priv;
 414
 415         mmc->voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
 416
 417         mmc->host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT |
 418                          MMC_MODE_HS_52MHz | MMC_MODE_HS;
 419
 420         /*
 421          * SSPCLK = 480 * 18 / 29 / 1 = 297.731 MHz
 422          * SSP bit rate = SSPCLK / (CLOCK_DIVIDE * (1 + CLOCK_RATE)),
 423          * CLOCK_DIVIDE has to be an even value from 2 to 254, and
 424          * CLOCK_RATE could be any integer from 0 to 255.
 425          */
 426         mmc->f_min = 400000;
 427         mmc->f_max = mxc_get_clock(MXC_SSP0_CLK + id) * 1000 / 2;
 428         mmc->b_max = 0x20;
 429
 430         mmc_register(mmc);
 431         return 0;
 432 }