drivers/mmc/mtk-sd.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * MediaTek SD/MMC Card Interface driver
   4  *
   5  * Copyright (C) 2018 MediaTek Inc.
   6  * Author: Weijie Gao <weijie.gao@mediatek.com>
   7  */
   8
   9 #include <clk.h>
  10 #include <common.h>
  11 #include <dm.h>
  12 #include <mmc.h>
  13 #include <errno.h>
  14 #include <malloc.h>
  15 #include <stdbool.h>
  16 #include <watchdog.h>
  17 #include <asm/gpio.h>
  18 #include <dm/pinctrl.h>
  19 #include <linux/bitops.h>
  20 #include <linux/io.h>
  21 #include <linux/iopoll.h>
  22
  23 /* MSDC_CFG */
  24 #define MSDC_CFG_HS400_CK_MODE_EXT      BIT(22)
  25 #define MSDC_CFG_CKMOD_EXT_M            0x300000
  26 #define MSDC_CFG_CKMOD_EXT_S            20
  27 #define MSDC_CFG_CKDIV_EXT_M            0xfff00
  28 #define MSDC_CFG_CKDIV_EXT_S            8
  29 #define MSDC_CFG_HS400_CK_MODE          BIT(18)
  30 #define MSDC_CFG_CKMOD_M                0x30000
  31 #define MSDC_CFG_CKMOD_S                16
  32 #define MSDC_CFG_CKDIV_M                0xff00
  33 #define MSDC_CFG_CKDIV_S                8
  34 #define MSDC_CFG_CKSTB                  BIT(7)
  35 #define MSDC_CFG_PIO                    BIT(3)
  36 #define MSDC_CFG_RST                    BIT(2)
  37 #define MSDC_CFG_CKPDN                  BIT(1)
  38 #define MSDC_CFG_MODE                   BIT(0)
  39
  40 /* MSDC_IOCON */
  41 #define MSDC_IOCON_W_DSPL               BIT(8)
  42 #define MSDC_IOCON_DSPL                 BIT(2)
  43 #define MSDC_IOCON_RSPL                 BIT(1)
  44
  45 /* MSDC_PS */
  46 #define MSDC_PS_DAT0                    BIT(16)
  47 #define MSDC_PS_CDDBCE_M                0xf000
  48 #define MSDC_PS_CDDBCE_S                12
  49 #define MSDC_PS_CDSTS                   BIT(1)
  50 #define MSDC_PS_CDEN                    BIT(0)
  51
  52 /* #define MSDC_INT(EN) */
  53 #define MSDC_INT_ACMDRDY                BIT(3)
  54 #define MSDC_INT_ACMDTMO                BIT(4)
  55 #define MSDC_INT_ACMDCRCERR             BIT(5)
  56 #define MSDC_INT_CMDRDY                 BIT(8)
  57 #define MSDC_INT_CMDTMO                 BIT(9)
  58 #define MSDC_INT_RSPCRCERR              BIT(10)
  59 #define MSDC_INT_XFER_COMPL             BIT(12)
  60 #define MSDC_INT_DATTMO                 BIT(14)
  61 #define MSDC_INT_DATCRCERR              BIT(15)
  62
  63 /* MSDC_FIFOCS */
  64 #define MSDC_FIFOCS_CLR                 BIT(31)
  65 #define MSDC_FIFOCS_TXCNT_M             0xff0000
  66 #define MSDC_FIFOCS_TXCNT_S             16
  67 #define MSDC_FIFOCS_RXCNT_M             0xff
  68 #define MSDC_FIFOCS_RXCNT_S             0
  69
  70 /* #define SDC_CFG */
  71 #define SDC_CFG_DTOC_M                  0xff000000
  72 #define SDC_CFG_DTOC_S                  24
  73 #define SDC_CFG_SDIOIDE                 BIT(20)
  74 #define SDC_CFG_SDIO                    BIT(19)
  75 #define SDC_CFG_BUSWIDTH_M              0x30000
  76 #define SDC_CFG_BUSWIDTH_S              16
  77
  78 /* SDC_CMD */
  79 #define SDC_CMD_BLK_LEN_M               0xfff0000
  80 #define SDC_CMD_BLK_LEN_S               16
  81 #define SDC_CMD_STOP                    BIT(14)
  82 #define SDC_CMD_WR                      BIT(13)
  83 #define SDC_CMD_DTYPE_M                 0x1800
  84 #define SDC_CMD_DTYPE_S                 11
  85 #define SDC_CMD_RSPTYP_M                0x380
  86 #define SDC_CMD_RSPTYP_S                7
  87 #define SDC_CMD_CMD_M                   0x3f
  88 #define SDC_CMD_CMD_S                   0
  89
  90 /* SDC_STS */
  91 #define SDC_STS_CMDBUSY                 BIT(1)
  92 #define SDC_STS_SDCBUSY                 BIT(0)
  93
  94 /* SDC_ADV_CFG0 */
  95 #define SDC_RX_ENHANCE_EN               BIT(20)
  96
  97 /* PATCH_BIT0 */
  98 #define MSDC_INT_DAT_LATCH_CK_SEL_M     0x380
  99 #define MSDC_INT_DAT_LATCH_CK_SEL_S     7
 100
 101 /* PATCH_BIT1 */
 102 #define MSDC_PB1_STOP_DLY_M             0xf00
 103 #define MSDC_PB1_STOP_DLY_S             8
 104
 105 /* PATCH_BIT2 */
 106 #define MSDC_PB2_CRCSTSENSEL_M          0xe0000000
 107 #define MSDC_PB2_CRCSTSENSEL_S          29
 108 #define MSDC_PB2_CFGCRCSTS              BIT(28)
 109 #define MSDC_PB2_RESPSTSENSEL_M         0x70000
 110 #define MSDC_PB2_RESPSTSENSEL_S         16
 111 #define MSDC_PB2_CFGRESP                BIT(15)
 112 #define MSDC_PB2_RESPWAIT_M             0x0c
 113 #define MSDC_PB2_RESPWAIT_S             2
 114
 115 /* PAD_TUNE */
 116 #define MSDC_PAD_TUNE_CMDRRDLY_M        0x7c00000
 117 #define MSDC_PAD_TUNE_CMDRRDLY_S        22
 118 #define MSDC_PAD_TUNE_CMD_SEL           BIT(21)
 119 #define MSDC_PAD_TUNE_CMDRDLY_M         0x1f0000
 120 #define MSDC_PAD_TUNE_CMDRDLY_S         16
 121 #define MSDC_PAD_TUNE_RXDLYSEL          BIT(15)
 122 #define MSDC_PAD_TUNE_RD_SEL            BIT(13)
 123 #define MSDC_PAD_TUNE_DATRRDLY_M        0x1f00
 124 #define MSDC_PAD_TUNE_DATRRDLY_S        8
 125 #define MSDC_PAD_TUNE_DATWRDLY_M        0x1f
 126 #define MSDC_PAD_TUNE_DATWRDLY_S        0
 127
 128 /* EMMC50_CFG0 */
 129 #define EMMC50_CFG_CFCSTS_SEL           BIT(4)
 130
 131 /* SDC_FIFO_CFG */
 132 #define SDC_FIFO_CFG_WRVALIDSEL         BIT(24)
 133 #define SDC_FIFO_CFG_RDVALIDSEL         BIT(25)
 134
 135 /* SDC_CFG_BUSWIDTH */
 136 #define MSDC_BUS_1BITS                  0x0
 137 #define MSDC_BUS_4BITS                  0x1
 138 #define MSDC_BUS_8BITS                  0x2
 139
 140 #define MSDC_FIFO_SIZE                  128
 141
 142 #define PAD_DELAY_MAX                   32
 143
 144 #define DEFAULT_CD_DEBOUNCE             8
 145
 146 #define CMD_INTS_MASK   \
 147         (MSDC_INT_CMDRDY | MSDC_INT_RSPCRCERR | MSDC_INT_CMDTMO)
 148
 149 #define DATA_INTS_MASK  \
 150         (MSDC_INT_XFER_COMPL | MSDC_INT_DATTMO | MSDC_INT_DATCRCERR)
 151
 152 /* Register offset */
 153 struct mtk_sd_regs {
 154         u32 msdc_cfg;
 155         u32 msdc_iocon;
 156         u32 msdc_ps;
 157         u32 msdc_int;
 158         u32 msdc_inten;
 159         u32 msdc_fifocs;
 160         u32 msdc_txdata;
 161         u32 msdc_rxdata;
 162         u32 reserved0[4];
 163         u32 sdc_cfg;
 164         u32 sdc_cmd;
 165         u32 sdc_arg;
 166         u32 sdc_sts;
 167         u32 sdc_resp[4];
 168         u32 sdc_blk_num;
 169         u32 sdc_vol_chg;
 170         u32 sdc_csts;
 171         u32 sdc_csts_en;
 172         u32 sdc_datcrc_sts;
 173         u32 sdc_adv_cfg0;
 174         u32 reserved1[2];
 175         u32 emmc_cfg0;
 176         u32 emmc_cfg1;
 177         u32 emmc_sts;
 178         u32 emmc_iocon;
 179         u32 sd_acmd_resp;
 180         u32 sd_acmd19_trg;
 181         u32 sd_acmd19_sts;
 182         u32 dma_sa_high4bit;
 183         u32 dma_sa;
 184         u32 dma_ca;
 185         u32 dma_ctrl;
 186         u32 dma_cfg;
 187         u32 sw_dbg_sel;
 188         u32 sw_dbg_out;
 189         u32 dma_length;
 190         u32 reserved2;
 191         u32 patch_bit0;
 192         u32 patch_bit1;
 193         u32 patch_bit2;
 194         u32 reserved3;
 195         u32 dat0_tune_crc;
 196         u32 dat1_tune_crc;
 197         u32 dat2_tune_crc;
 198         u32 dat3_tune_crc;
 199         u32 cmd_tune_crc;
 200         u32 sdio_tune_wind;
 201         u32 reserved4[5];
 202         u32 pad_tune;
 203         u32 pad_tune0;
 204         u32 pad_tune1;
 205         u32 dat_rd_dly[4];
 206         u32 reserved5[2];
 207         u32 hw_dbg_sel;
 208         u32 main_ver;
 209         u32 eco_ver;
 210         u32 reserved6[27];
 211         u32 pad_ds_tune;
 212         u32 reserved7[31];
 213         u32 emmc50_cfg0;
 214         u32 reserved8[7];
 215         u32 sdc_fifo_cfg;
 216 };
 217
 218 struct msdc_compatible {
 219         u8 clk_div_bits;
 220         u8 sclk_cycle_shift;
 221         bool pad_tune0;
 222         bool async_fifo;
 223         bool data_tune;
 224         bool busy_check;
 225         bool stop_clk_fix;
 226         bool enhance_rx;
 227 };
 228
 229 struct msdc_delay_phase {
 230         u8 maxlen;
 231         u8 start;
 232         u8 final_phase;
 233 };
 234
 235 struct msdc_plat {
 236         struct mmc_config cfg;
 237         struct mmc mmc;
 238 };
 239
 240 struct msdc_tune_para {
 241         u32 iocon;
 242         u32 pad_tune;
 243 };
 244
 245 struct msdc_host {
 246         struct mtk_sd_regs *base;
 247         struct mmc *mmc;
 248
 249         struct msdc_compatible *dev_comp;
 250
 251         struct clk src_clk;     /* for SD/MMC bus clock */
 252         struct clk src_clk_cg;  /* optional, MSDC source clock control gate */
 253         struct clk h_clk;       /* MSDC core clock */
 254
 255         u32 src_clk_freq;       /* source clock */
 256         u32 mclk;               /* mmc framework required bus clock */
 257         u32 sclk;               /* actual calculated bus clock */
 258
 259         /* operation timeout clocks */
 260         u32 timeout_ns;
 261         u32 timeout_clks;
 262
 263         /* tuning options */
 264         u32 hs400_ds_delay;
 265         u32 hs200_cmd_int_delay;
 266         u32 hs200_write_int_delay;
 267         u32 latch_ck;
 268         u32 r_smpl;             /* sample edge */
 269         bool hs400_mode;
 270
 271         /* whether to use gpio detection or built-in hw detection */
 272         bool builtin_cd;
 273
 274         /* card detection / write protection GPIOs */
 275 #if CONFIG_IS_ENABLED(DM_GPIO)
 276         struct gpio_desc gpio_wp;
 277         struct gpio_desc gpio_cd;
 278 #endif
 279
 280         uint last_resp_type;
 281         uint last_data_write;
 282
 283         enum bus_mode timing;
 284
 285         struct msdc_tune_para def_tune_para;
 286         struct msdc_tune_para saved_tune_para;
 287 };
 288
 289 static void msdc_reset_hw(struct msdc_host *host)
 290 {
 291         u32 reg;
 292
 293         setbits_le32(&host->base->msdc_cfg, MSDC_CFG_RST);
 294
 295         readl_poll_timeout(&host->base->msdc_cfg, reg,
 296                            !(reg & MSDC_CFG_RST), 1000000);
 297 }
 298
 299 static void msdc_fifo_clr(struct msdc_host *host)
 300 {
 301         u32 reg;
 302
 303         setbits_le32(&host->base->msdc_fifocs, MSDC_FIFOCS_CLR);
 304
 305         readl_poll_timeout(&host->base->msdc_fifocs, reg,
 306                            !(reg & MSDC_FIFOCS_CLR), 1000000);
 307 }
 308
 309 static u32 msdc_fifo_rx_bytes(struct msdc_host *host)
 310 {
 311         return (readl(&host->base->msdc_fifocs) &
 312                 MSDC_FIFOCS_RXCNT_M) >> MSDC_FIFOCS_RXCNT_S;
 313 }
 314
 315 static u32 msdc_fifo_tx_bytes(struct msdc_host *host)
 316 {
 317         return (readl(&host->base->msdc_fifocs) &
 318                 MSDC_FIFOCS_TXCNT_M) >> MSDC_FIFOCS_TXCNT_S;
 319 }
 320
 321 static u32 msdc_cmd_find_resp(struct msdc_host *host, struct mmc_cmd *cmd)
 322 {
 323         u32 resp;
 324
 325         switch (cmd->resp_type) {
 326                 /* Actually, R1, R5, R6, R7 are the same */
 327         case MMC_RSP_R1:
 328                 resp = 0x1;
 329                 break;
 330         case MMC_RSP_R1b:
 331                 resp = 0x7;
 332                 break;
 333         case MMC_RSP_R2:
 334                 resp = 0x2;
 335                 break;
 336         case MMC_RSP_R3:
 337                 resp = 0x3;
 338                 break;
 339         case MMC_RSP_NONE:
 340         default:
 341                 resp = 0x0;
 342                 break;
 343         }
 344
 345         return resp;
 346 }
 347
 348 static u32 msdc_cmd_prepare_raw_cmd(struct msdc_host *host,
 349                                     struct mmc_cmd *cmd,
 350                                     struct mmc_data *data)
 351 {
 352         u32 opcode = cmd->cmdidx;
 353         u32 resp_type = msdc_cmd_find_resp(host, cmd);
 354         uint blocksize = 0;
 355         u32 dtype = 0;
 356         u32 rawcmd = 0;
 357
 358         switch (opcode) {
 359         case MMC_CMD_WRITE_MULTIPLE_BLOCK:
 360         case MMC_CMD_READ_MULTIPLE_BLOCK:
 361                 dtype = 2;
 362                 break;
 363         case MMC_CMD_WRITE_SINGLE_BLOCK:
 364         case MMC_CMD_READ_SINGLE_BLOCK:
 365         case SD_CMD_APP_SEND_SCR:
 366                 dtype = 1;
 367                 break;
 368         case SD_CMD_SWITCH_FUNC: /* same as MMC_CMD_SWITCH */
 369         case SD_CMD_SEND_IF_COND: /* same as MMC_CMD_SEND_EXT_CSD */
 370         case SD_CMD_APP_SD_STATUS: /* same as MMC_CMD_SEND_STATUS */
 371                 if (data)
 372                         dtype = 1;
 373         }
 374
 375         if (data) {
 376                 if (data->flags == MMC_DATA_WRITE)
 377                         rawcmd |= SDC_CMD_WR;
 378
 379                 if (data->blocks > 1)
 380                         dtype = 2;
 381
 382                 blocksize = data->blocksize;
 383         }
 384
 385         rawcmd |= ((opcode << SDC_CMD_CMD_S) & SDC_CMD_CMD_M) |
 386                 ((resp_type << SDC_CMD_RSPTYP_S) & SDC_CMD_RSPTYP_M) |
 387                 ((blocksize << SDC_CMD_BLK_LEN_S) & SDC_CMD_BLK_LEN_M) |
 388                 ((dtype << SDC_CMD_DTYPE_S) & SDC_CMD_DTYPE_M);
 389
 390         if (opcode == MMC_CMD_STOP_TRANSMISSION)
 391                 rawcmd |= SDC_CMD_STOP;
 392
 393         return rawcmd;
 394 }
 395
 396 static int msdc_cmd_done(struct msdc_host *host, int events,
 397                          struct mmc_cmd *cmd)
 398 {
 399         u32 *rsp = cmd->response;
 400         int ret = 0;
 401
 402         if (cmd->resp_type & MMC_RSP_PRESENT) {
 403                 if (cmd->resp_type & MMC_RSP_136) {
 404                         rsp[0] = readl(&host->base->sdc_resp[3]);
 405                         rsp[1] = readl(&host->base->sdc_resp[2]);
 406                         rsp[2] = readl(&host->base->sdc_resp[1]);
 407                         rsp[3] = readl(&host->base->sdc_resp[0]);
 408                 } else {
 409                         rsp[0] = readl(&host->base->sdc_resp[0]);
 410                 }
 411         }
 412
 413         if (!(events & MSDC_INT_CMDRDY)) {
 414                 if (cmd->cmdidx != MMC_CMD_SEND_TUNING_BLOCK &&
 415                     cmd->cmdidx != MMC_CMD_SEND_TUNING_BLOCK_HS200)
 416                         /*
 417                          * should not clear fifo/interrupt as the tune data
 418                          * may have alreay come.
 419                          */
 420                         msdc_reset_hw(host);
 421
 422                 if (events & MSDC_INT_CMDTMO)
 423                         ret = -ETIMEDOUT;
 424                 else
 425                         ret = -EIO;
 426         }
 427
 428         return ret;
 429 }
 430
 431 static bool msdc_cmd_is_ready(struct msdc_host *host)
 432 {
 433         int ret;
 434         u32 reg;
 435
 436         /* The max busy time we can endure is 20ms */
 437         ret = readl_poll_timeout(&host->base->sdc_sts, reg,
 438                                  !(reg & SDC_STS_CMDBUSY), 20000);
 439
 440         if (ret) {
 441                 pr_err("CMD bus busy detected\n");
 442                 msdc_reset_hw(host);
 443                 return false;
 444         }
 445
 446         if (host->last_resp_type == MMC_RSP_R1b && host->last_data_write) {
 447                 ret = readl_poll_timeout(&host->base->msdc_ps, reg,
 448                                          reg & MSDC_PS_DAT0, 1000000);
 449
 450                 if (ret) {
 451                         pr_err("Card stuck in programming state!\n");
 452                         msdc_reset_hw(host);
 453                         return false;
 454                 }
 455         }
 456
 457         return true;
 458 }
 459
 460 static int msdc_start_command(struct msdc_host *host, struct mmc_cmd *cmd,
 461                               struct mmc_data *data)
 462 {
 463         u32 rawcmd;
 464         u32 status;
 465         u32 blocks = 0;
 466         int ret;
 467
 468         if (!msdc_cmd_is_ready(host))
 469                 return -EIO;
 470
 471         msdc_fifo_clr(host);
 472
 473         host->last_resp_type = cmd->resp_type;
 474         host->last_data_write = 0;
 475
 476         rawcmd = msdc_cmd_prepare_raw_cmd(host, cmd, data);
 477
 478         if (data)
 479                 blocks = data->blocks;
 480
 481         writel(CMD_INTS_MASK, &host->base->msdc_int);
 482         writel(blocks, &host->base->sdc_blk_num);
 483         writel(cmd->cmdarg, &host->base->sdc_arg);
 484         writel(rawcmd, &host->base->sdc_cmd);
 485
 486         ret = readl_poll_timeout(&host->base->msdc_int, status,
 487                                  status & CMD_INTS_MASK, 1000000);
 488
 489         if (ret)
 490                 status = MSDC_INT_CMDTMO;
 491
 492         return msdc_cmd_done(host, status, cmd);
 493 }
 494
 495 static void msdc_fifo_read(struct msdc_host *host, u8 *buf, u32 size)
 496 {
 497         u32 *wbuf;
 498
 499         while ((size_t)buf % 4) {
 500                 *buf++ = readb(&host->base->msdc_rxdata);
 501                 size--;
 502         }
 503
 504         wbuf = (u32 *)buf;
 505         while (size >= 4) {
 506                 *wbuf++ = readl(&host->base->msdc_rxdata);
 507                 size -= 4;
 508         }
 509
 510         buf = (u8 *)wbuf;
 511         while (size) {
 512                 *buf++ = readb(&host->base->msdc_rxdata);
 513                 size--;
 514         }
 515 }
 516
 517 static void msdc_fifo_write(struct msdc_host *host, const u8 *buf, u32 size)
 518 {
 519         const u32 *wbuf;
 520
 521         while ((size_t)buf % 4) {
 522                 writeb(*buf++, &host->base->msdc_txdata);
 523                 size--;
 524         }
 525
 526         wbuf = (const u32 *)buf;
 527         while (size >= 4) {
 528                 writel(*wbuf++, &host->base->msdc_txdata);
 529                 size -= 4;
 530         }
 531
 532         buf = (const u8 *)wbuf;
 533         while (size) {
 534                 writeb(*buf++, &host->base->msdc_txdata);
 535                 size--;
 536         }
 537 }
 538
 539 static int msdc_pio_read(struct msdc_host *host, u8 *ptr, u32 size)
 540 {
 541         u32 status;
 542         u32 chksz;
 543         int ret = 0;
 544
 545         while (1) {
 546                 status = readl(&host->base->msdc_int);
 547                 writel(status, &host->base->msdc_int);
 548                 status &= DATA_INTS_MASK;
 549
 550                 if (status & MSDC_INT_DATCRCERR) {
 551                         ret = -EIO;
 552                         break;
 553                 }
 554
 555                 if (status & MSDC_INT_DATTMO) {
 556                         ret = -ETIMEDOUT;
 557                         break;
 558                 }
 559
 560                 chksz = min(size, (u32)MSDC_FIFO_SIZE);
 561
 562                 if (msdc_fifo_rx_bytes(host) >= chksz) {
 563                         msdc_fifo_read(host, ptr, chksz);
 564                         ptr += chksz;
 565                         size -= chksz;
 566                 }
 567
 568                 if (status & MSDC_INT_XFER_COMPL) {
 569                         if (size) {
 570                                 pr_err("data not fully read\n");
 571                                 ret = -EIO;
 572                         }
 573
 574                         break;
 575                 }
 576 }
 577
 578         return ret;
 579 }
 580
 581 static int msdc_pio_write(struct msdc_host *host, const u8 *ptr, u32 size)
 582 {
 583         u32 status;
 584         u32 chksz;
 585         int ret = 0;
 586
 587         while (1) {
 588                 status = readl(&host->base->msdc_int);
 589                 writel(status, &host->base->msdc_int);
 590                 status &= DATA_INTS_MASK;
 591
 592                 if (status & MSDC_INT_DATCRCERR) {
 593                         ret = -EIO;
 594                         break;
 595                 }
 596
 597                 if (status & MSDC_INT_DATTMO) {
 598                         ret = -ETIMEDOUT;
 599                         break;
 600                 }
 601
 602                 if (status & MSDC_INT_XFER_COMPL) {
 603                         if (size) {
 604                                 pr_err("data not fully written\n");
 605                                 ret = -EIO;
 606                         }
 607
 608                         break;
 609                 }
 610
 611                 chksz = min(size, (u32)MSDC_FIFO_SIZE);
 612
 613                 if (MSDC_FIFO_SIZE - msdc_fifo_tx_bytes(host) >= chksz) {
 614                         msdc_fifo_write(host, ptr, chksz);
 615                         ptr += chksz;
 616                         size -= chksz;
 617                 }
 618         }
 619
 620         return ret;
 621 }
 622
 623 static int msdc_start_data(struct msdc_host *host, struct mmc_data *data)
 624 {
 625         u32 size;
 626         int ret;
 627
 628         WATCHDOG_RESET();
 629
 630         if (data->flags == MMC_DATA_WRITE)
 631                 host->last_data_write = 1;
 632
 633         writel(DATA_INTS_MASK, &host->base->msdc_int);
 634
 635         size = data->blocks * data->blocksize;
 636
 637         if (data->flags == MMC_DATA_WRITE)
 638                 ret = msdc_pio_write(host, (const u8 *)data->src, size);
 639         else
 640                 ret = msdc_pio_read(host, (u8 *)data->dest, size);
 641
 642         if (ret) {
 643                 msdc_reset_hw(host);
 644                 msdc_fifo_clr(host);
 645         }
 646
 647         return ret;
 648 }
 649
 650 static int msdc_ops_send_cmd(struct udevice *dev, struct mmc_cmd *cmd,
 651                              struct mmc_data *data)
 652 {
 653         struct msdc_host *host = dev_get_priv(dev);
 654         int ret;
 655
 656         ret = msdc_start_command(host, cmd, data);
 657         if (ret)
 658                 return ret;
 659
 660         if (data)
 661                 return msdc_start_data(host, data);
 662
 663         return 0;
 664 }
 665
 666 static void msdc_set_timeout(struct msdc_host *host, u32 ns, u32 clks)
 667 {
 668         u32 timeout, clk_ns, shift;
 669         u32 mode = 0;
 670
 671         host->timeout_ns = ns;
 672         host->timeout_clks = clks;
 673
 674         if (host->sclk == 0) {
 675                 timeout = 0;
 676         } else {
 677                 shift = host->dev_comp->sclk_cycle_shift;
 678                 clk_ns = 1000000000UL / host->sclk;
 679                 timeout = (ns + clk_ns - 1) / clk_ns + clks;
 680                 /* unit is 1048576 sclk cycles */
 681                 timeout = (timeout + (0x1 << shift) - 1) >> shift;
 682                 if (host->dev_comp->clk_div_bits == 8)
 683                         mode = (readl(&host->base->msdc_cfg) &
 684                                 MSDC_CFG_CKMOD_M) >> MSDC_CFG_CKMOD_S;
 685                 else
 686                         mode = (readl(&host->base->msdc_cfg) &
 687                                 MSDC_CFG_CKMOD_EXT_M) >> MSDC_CFG_CKMOD_EXT_S;
 688                 /* DDR mode will double the clk cycles for data timeout */
 689                 timeout = mode >= 2 ? timeout * 2 : timeout;
 690                 timeout = timeout > 1 ? timeout - 1 : 0;
 691                 timeout = timeout > 255 ? 255 : timeout;
 692         }
 693
 694         clrsetbits_le32(&host->base->sdc_cfg, SDC_CFG_DTOC_M,
 695                         timeout << SDC_CFG_DTOC_S);
 696 }
 697
 698 static void msdc_set_buswidth(struct msdc_host *host, u32 width)
 699 {
 700         u32 val = readl(&host->base->sdc_cfg);
 701
 702         val &= ~SDC_CFG_BUSWIDTH_M;
 703
 704         switch (width) {
 705         default:
 706         case 1:
 707                 val |= (MSDC_BUS_1BITS << SDC_CFG_BUSWIDTH_S);
 708                 break;
 709         case 4:
 710                 val |= (MSDC_BUS_4BITS << SDC_CFG_BUSWIDTH_S);
 711                 break;
 712         case 8:
 713                 val |= (MSDC_BUS_8BITS << SDC_CFG_BUSWIDTH_S);
 714                 break;
 715         }
 716
 717         writel(val, &host->base->sdc_cfg);
 718 }
 719
 720 static void msdc_set_mclk(struct msdc_host *host, enum bus_mode timing, u32 hz)
 721 {
 722         u32 mode;
 723         u32 div;
 724         u32 sclk;
 725         u32 reg;
 726
 727         if (!hz) {
 728                 host->mclk = 0;
 729                 clrbits_le32(&host->base->msdc_cfg, MSDC_CFG_CKPDN);
 730                 return;
 731         }
 732
 733         if (host->dev_comp->clk_div_bits == 8)
 734                 clrbits_le32(&host->base->msdc_cfg, MSDC_CFG_HS400_CK_MODE);
 735         else
 736                 clrbits_le32(&host->base->msdc_cfg,
 737                              MSDC_CFG_HS400_CK_MODE_EXT);
 738
 739         if (timing == UHS_DDR50 || timing == MMC_DDR_52 ||
 740             timing == MMC_HS_400) {
 741                 if (timing == MMC_HS_400)
 742                         mode = 0x3;
 743                 else
 744                         mode = 0x2; /* ddr mode and use divisor */
 745
 746                 if (hz >= (host->src_clk_freq >> 2)) {
 747                         div = 0; /* mean div = 1/4 */
 748                         sclk = host->src_clk_freq >> 2; /* sclk = clk / 4 */
 749                 } else {
 750                         div = (host->src_clk_freq + ((hz << 2) - 1)) /
 751                                (hz << 2);
 752                         sclk = (host->src_clk_freq >> 2) / div;
 753                         div = (div >> 1);
 754                 }
 755
 756                 if (timing == MMC_HS_400 && hz >= (host->src_clk_freq >> 1)) {
 757                         if (host->dev_comp->clk_div_bits == 8)
 758                                 setbits_le32(&host->base->msdc_cfg,
 759                                              MSDC_CFG_HS400_CK_MODE);
 760                         else
 761                                 setbits_le32(&host->base->msdc_cfg,
 762                                              MSDC_CFG_HS400_CK_MODE_EXT);
 763
 764                         sclk = host->src_clk_freq >> 1;
 765                         div = 0; /* div is ignore when bit18 is set */
 766                 }
 767         } else if (hz >= host->src_clk_freq) {
 768                 mode = 0x1; /* no divisor */
 769                 div = 0;
 770                 sclk = host->src_clk_freq;
 771         } else {
 772                 mode = 0x0; /* use divisor */
 773                 if (hz >= (host->src_clk_freq >> 1)) {
 774                         div = 0; /* mean div = 1/2 */
 775                         sclk = host->src_clk_freq >> 1; /* sclk = clk / 2 */
 776                 } else {
 777                         div = (host->src_clk_freq + ((hz << 2) - 1)) /
 778                                (hz << 2);
 779                         sclk = (host->src_clk_freq >> 2) / div;
 780                 }
 781         }
 782
 783         clrbits_le32(&host->base->msdc_cfg, MSDC_CFG_CKPDN);
 784
 785         if (host->dev_comp->clk_div_bits == 8) {
 786                 div = min(div, (u32)(MSDC_CFG_CKDIV_M >> MSDC_CFG_CKDIV_S));
 787                 clrsetbits_le32(&host->base->msdc_cfg,
 788                                 MSDC_CFG_CKMOD_M | MSDC_CFG_CKDIV_M,
 789                                 (mode << MSDC_CFG_CKMOD_S) |
 790                                 (div << MSDC_CFG_CKDIV_S));
 791         } else {
 792                 div = min(div, (u32)(MSDC_CFG_CKDIV_EXT_M >>
 793                                       MSDC_CFG_CKDIV_EXT_S));
 794                 clrsetbits_le32(&host->base->msdc_cfg,
 795                                 MSDC_CFG_CKMOD_EXT_M | MSDC_CFG_CKDIV_EXT_M,
 796                                 (mode << MSDC_CFG_CKMOD_EXT_S) |
 797                                 (div << MSDC_CFG_CKDIV_EXT_S));
 798         }
 799
 800         readl_poll_timeout(&host->base->msdc_cfg, reg,
 801                            reg & MSDC_CFG_CKSTB, 1000000);
 802
 803         setbits_le32(&host->base->msdc_cfg, MSDC_CFG_CKPDN);
 804         host->sclk = sclk;
 805         host->mclk = hz;
 806         host->timing = timing;
 807
 808         /* needed because clk changed. */
 809         msdc_set_timeout(host, host->timeout_ns, host->timeout_clks);
 810
 811         /*
 812          * mmc_select_hs400() will drop to 50Mhz and High speed mode,
 813          * tune result of hs200/200Mhz is not suitable for 50Mhz
 814          */
 815         if (host->sclk <= 52000000) {
 816                 writel(host->def_tune_para.iocon, &host->base->msdc_iocon);
 817                 writel(host->def_tune_para.pad_tune,
 818                        &host->base->pad_tune);
 819         } else {
 820                 writel(host->saved_tune_para.iocon, &host->base->msdc_iocon);
 821                 writel(host->saved_tune_para.pad_tune,
 822                        &host->base->pad_tune);
 823         }
 824
 825         dev_dbg(dev, "sclk: %d, timing: %d\n", host->sclk, timing);
 826 }
 827
 828 static int msdc_ops_set_ios(struct udevice *dev)
 829 {
 830         struct msdc_plat *plat = dev_get_platdata(dev);
 831         struct msdc_host *host = dev_get_priv(dev);
 832         struct mmc *mmc = &plat->mmc;
 833         uint clock = mmc->clock;
 834
 835         msdc_set_buswidth(host, mmc->bus_width);
 836
 837         if (mmc->clk_disable)
 838                 clock = 0;
 839         else if (clock < mmc->cfg->f_min)
 840                 clock = mmc->cfg->f_min;
 841
 842         if (host->mclk != clock || host->timing != mmc->selected_mode)
 843                 msdc_set_mclk(host, mmc->selected_mode, clock);
 844
 845         return 0;
 846 }
 847
 848 static int msdc_ops_get_cd(struct udevice *dev)
 849 {
 850         struct msdc_host *host = dev_get_priv(dev);
 851         u32 val;
 852
 853         if (host->builtin_cd) {
 854                 val = readl(&host->base->msdc_ps);
 855                 return !(val & MSDC_PS_CDSTS);
 856         }
 857
 858 #if CONFIG_IS_ENABLED(DM_GPIO)
 859         if (!host->gpio_cd.dev)
 860                 return 1;
 861
 862         return dm_gpio_get_value(&host->gpio_cd);
 863 #else
 864         return 1;
 865 #endif
 866 }
 867
 868 static int msdc_ops_get_wp(struct udevice *dev)
 869 {
 870 #if CONFIG_IS_ENABLED(DM_GPIO)
 871         struct msdc_host *host = dev_get_priv(dev);
 872
 873         if (!host->gpio_wp.dev)
 874                 return 0;
 875
 876         return !dm_gpio_get_value(&host->gpio_wp);
 877 #else
 878         return 0;
 879 #endif
 880 }
 881
 882 #ifdef MMC_SUPPORTS_TUNING
 883 static u32 test_delay_bit(u32 delay, u32 bit)
 884 {
 885         bit %= PAD_DELAY_MAX;
 886         return delay & (1 << bit);
 887 }
 888
 889 static int get_delay_len(u32 delay, u32 start_bit)
 890 {
 891         int i;
 892
 893         for (i = 0; i < (PAD_DELAY_MAX - start_bit); i++) {
 894                 if (test_delay_bit(delay, start_bit + i) == 0)
 895                         return i;
 896         }
 897
 898         return PAD_DELAY_MAX - start_bit;
 899 }
 900
 901 static struct msdc_delay_phase get_best_delay(struct msdc_host *host, u32 delay)
 902 {
 903         int start = 0, len = 0;
 904         int start_final = 0, len_final = 0;
 905         u8 final_phase = 0xff;
 906         struct msdc_delay_phase delay_phase = { 0, };
 907
 908         if (delay == 0) {
 909                 dev_err(dev, "phase error: [map:%x]\n", delay);
 910                 delay_phase.final_phase = final_phase;
 911                 return delay_phase;
 912         }
 913
 914         while (start < PAD_DELAY_MAX) {
 915                 len = get_delay_len(delay, start);
 916                 if (len_final < len) {
 917                         start_final = start;
 918                         len_final = len;
 919                 }
 920
 921                 start += len ? len : 1;
 922                 if (len >= 12 && start_final < 4)
 923                         break;
 924         }
 925
 926         /* The rule is to find the smallest delay cell */
 927         if (start_final == 0)
 928                 final_phase = (start_final + len_final / 3) % PAD_DELAY_MAX;
 929         else
 930                 final_phase = (start_final + len_final / 2) % PAD_DELAY_MAX;
 931
 932         dev_info(dev, "phase: [map:%x] [maxlen:%d] [final:%d]\n",
 933                  delay, len_final, final_phase);
 934
 935         delay_phase.maxlen = len_final;
 936         delay_phase.start = start_final;
 937         delay_phase.final_phase = final_phase;
 938         return delay_phase;
 939 }
 940
 941 static int msdc_tune_response(struct udevice *dev, u32 opcode)
 942 {
 943         struct msdc_plat *plat = dev_get_platdata(dev);
 944         struct msdc_host *host = dev_get_priv(dev);
 945         struct mmc *mmc = &plat->mmc;
 946         u32 rise_delay = 0, fall_delay = 0;
 947         struct msdc_delay_phase final_rise_delay, final_fall_delay = { 0, };
 948         struct msdc_delay_phase internal_delay_phase;
 949         u8 final_delay, final_maxlen;
 950         u32 internal_delay = 0;
 951         void __iomem *tune_reg = &host->base->pad_tune;
 952         int cmd_err;
 953         int i, j;
 954
 955         if (host->dev_comp->pad_tune0)
 956                 tune_reg = &host->base->pad_tune0;
 957
 958         if (mmc->selected_mode == MMC_HS_200 ||
 959             mmc->selected_mode == UHS_SDR104)
 960                 clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_CMDRRDLY_M,
 961                                 host->hs200_cmd_int_delay <<
 962                                 MSDC_PAD_TUNE_CMDRRDLY_S);
 963
 964         clrbits_le32(&host->base->msdc_iocon, MSDC_IOCON_RSPL);
 965
 966         for (i = 0; i < PAD_DELAY_MAX; i++) {
 967                 clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_CMDRDLY_M,
 968                                 i << MSDC_PAD_TUNE_CMDRDLY_S);
 969
 970                 for (j = 0; j < 3; j++) {
 971                         mmc_send_tuning(mmc, opcode, &cmd_err);
 972                         if (!cmd_err) {
 973                                 rise_delay |= (1 << i);
 974                         } else {
 975                                 rise_delay &= ~(1 << i);
 976                                 break;
 977                         }
 978                 }
 979         }
 980
 981         final_rise_delay = get_best_delay(host, rise_delay);
 982         /* if rising edge has enough margin, do not scan falling edge */
 983         if (final_rise_delay.maxlen >= 12 ||
 984             (final_rise_delay.start == 0 && final_rise_delay.maxlen >= 4))
 985                 goto skip_fall;
 986
 987         setbits_le32(&host->base->msdc_iocon, MSDC_IOCON_RSPL);
 988         for (i = 0; i < PAD_DELAY_MAX; i++) {
 989                 clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_CMDRDLY_M,
 990                                 i << MSDC_PAD_TUNE_CMDRDLY_S);
 991
 992                 for (j = 0; j < 3; j++) {
 993                         mmc_send_tuning(mmc, opcode, &cmd_err);
 994                         if (!cmd_err) {
 995                                 fall_delay |= (1 << i);
 996                         } else {
 997                                 fall_delay &= ~(1 << i);
 998                                 break;
 999                         }
1000                 }
1001         }
1002
1003         final_fall_delay = get_best_delay(host, fall_delay);
1004
1005 skip_fall:
1006         final_maxlen = max(final_rise_delay.maxlen, final_fall_delay.maxlen);
1007         if (final_maxlen == final_rise_delay.maxlen) {
1008                 clrbits_le32(&host->base->msdc_iocon, MSDC_IOCON_RSPL);
1009                 clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_CMDRDLY_M,
1010                                 final_rise_delay.final_phase <<
1011                                 MSDC_PAD_TUNE_CMDRDLY_S);
1012                 final_delay = final_rise_delay.final_phase;
1013         } else {
1014                 setbits_le32(&host->base->msdc_iocon, MSDC_IOCON_RSPL);
1015                 clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_CMDRDLY_M,
1016                                 final_fall_delay.final_phase <<
1017                                 MSDC_PAD_TUNE_CMDRDLY_S);
1018                 final_delay = final_fall_delay.final_phase;
1019         }
1020
1021         if (host->dev_comp->async_fifo || host->hs200_cmd_int_delay)
1022                 goto skip_internal;
1023
1024         for (i = 0; i < PAD_DELAY_MAX; i++) {
1025                 clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_CMDRRDLY_M,
1026                                 i << MSDC_PAD_TUNE_CMDRRDLY_S);
1027
1028                 mmc_send_tuning(mmc, opcode, &cmd_err);
1029                 if (!cmd_err)
1030                         internal_delay |= (1 << i);
1031         }
1032
1033         dev_err(dev, "Final internal delay: 0x%x\n", internal_delay);
1034
1035         internal_delay_phase = get_best_delay(host, internal_delay);
1036         clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_CMDRRDLY_M,
1037                         internal_delay_phase.final_phase <<
1038                         MSDC_PAD_TUNE_CMDRRDLY_S);
1039
1040 skip_internal:
1041         dev_err(dev, "Final cmd pad delay: %x\n", final_delay);
1042         return final_delay == 0xff ? -EIO : 0;
1043 }
1044
1045 static int msdc_tune_data(struct udevice *dev, u32 opcode)
1046 {
1047         struct msdc_plat *plat = dev_get_platdata(dev);
1048         struct msdc_host *host = dev_get_priv(dev);
1049         struct mmc *mmc = &plat->mmc;
1050         u32 rise_delay = 0, fall_delay = 0;
1051         struct msdc_delay_phase final_rise_delay, final_fall_delay = { 0, };
1052         u8 final_delay, final_maxlen;
1053         void __iomem *tune_reg = &host->base->pad_tune;
1054         int cmd_err;
1055         int i, ret;
1056
1057         if (host->dev_comp->pad_tune0)
1058                 tune_reg = &host->base->pad_tune0;
1059
1060         clrbits_le32(&host->base->msdc_iocon, MSDC_IOCON_DSPL);
1061         clrbits_le32(&host->base->msdc_iocon, MSDC_IOCON_W_DSPL);
1062
1063         for (i = 0; i < PAD_DELAY_MAX; i++) {
1064                 clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_DATRRDLY_M,
1065                                 i << MSDC_PAD_TUNE_DATRRDLY_S);
1066
1067                 ret = mmc_send_tuning(mmc, opcode, &cmd_err);
1068                 if (!ret) {
1069                         rise_delay |= (1 << i);
1070                 } else if (cmd_err) {
1071                         /* in this case, retune response is needed */
1072                         ret = msdc_tune_response(dev, opcode);
1073                         if (ret)
1074                                 break;
1075                 }
1076         }
1077
1078         final_rise_delay = get_best_delay(host, rise_delay);
1079         if (final_rise_delay.maxlen >= 12 ||
1080             (final_rise_delay.start == 0 && final_rise_delay.maxlen >= 4))
1081                 goto skip_fall;
1082
1083         setbits_le32(&host->base->msdc_iocon, MSDC_IOCON_DSPL);
1084         setbits_le32(&host->base->msdc_iocon, MSDC_IOCON_W_DSPL);
1085
1086         for (i = 0; i < PAD_DELAY_MAX; i++) {
1087                 clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_DATRRDLY_M,
1088                                 i << MSDC_PAD_TUNE_DATRRDLY_S);
1089
1090                 ret = mmc_send_tuning(mmc, opcode, &cmd_err);
1091                 if (!ret) {
1092                         fall_delay |= (1 << i);
1093                 } else if (cmd_err) {
1094                         /* in this case, retune response is needed */
1095                         ret = msdc_tune_response(dev, opcode);
1096                         if (ret)
1097                                 break;
1098                 }
1099         }
1100
1101         final_fall_delay = get_best_delay(host, fall_delay);
1102
1103 skip_fall:
1104         final_maxlen = max(final_rise_delay.maxlen, final_fall_delay.maxlen);
1105         if (final_maxlen == final_rise_delay.maxlen) {
1106                 clrbits_le32(&host->base->msdc_iocon, MSDC_IOCON_DSPL);
1107                 clrbits_le32(&host->base->msdc_iocon, MSDC_IOCON_W_DSPL);
1108                 clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_DATRRDLY_M,
1109                                 final_rise_delay.final_phase <<
1110                                 MSDC_PAD_TUNE_DATRRDLY_S);
1111                 final_delay = final_rise_delay.final_phase;
1112         } else {
1113                 setbits_le32(&host->base->msdc_iocon, MSDC_IOCON_DSPL);
1114                 setbits_le32(&host->base->msdc_iocon, MSDC_IOCON_W_DSPL);
1115                 clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_DATRRDLY_M,
1116                                 final_fall_delay.final_phase <<
1117                                 MSDC_PAD_TUNE_DATRRDLY_S);
1118                 final_delay = final_fall_delay.final_phase;
1119         }
1120
1121         if (mmc->selected_mode == MMC_HS_200 ||
1122             mmc->selected_mode == UHS_SDR104)
1123                 clrsetbits_le32(tune_reg, MSDC_PAD_TUNE_DATWRDLY_M,
1124                                 host->hs200_write_int_delay <<
1125                                 MSDC_PAD_TUNE_DATWRDLY_S);
1126
1127         dev_err(dev, "Final data pad delay: %x\n", final_delay);
1128
1129         return final_delay == 0xff ? -EIO : 0;
1130 }
1131
1132 static int msdc_execute_tuning(struct udevice *dev, uint opcode)
1133 {
1134         struct msdc_plat *plat = dev_get_platdata(dev);
1135         struct msdc_host *host = dev_get_priv(dev);
1136         struct mmc *mmc = &plat->mmc;
1137         int ret;
1138
1139         if (mmc->selected_mode == MMC_HS_400) {
1140                 writel(host->hs400_ds_delay, &host->base->pad_ds_tune);
1141                 /* for hs400 mode it must be set to 0 */
1142                 clrbits_le32(&host->base->patch_bit2, MSDC_PB2_CFGCRCSTS);
1143                 host->hs400_mode = true;
1144         }
1145
1146         ret = msdc_tune_response(dev, opcode);
1147         if (ret == -EIO) {
1148                 dev_err(dev, "Tune response fail!\n");
1149                 return ret;
1150         }
1151
1152         if (!host->hs400_mode) {
1153                 ret = msdc_tune_data(dev, opcode);
1154                 if (ret == -EIO)
1155                         dev_err(dev, "Tune data fail!\n");
1156         }
1157
1158         host->saved_tune_para.iocon = readl(&host->base->msdc_iocon);
1159         host->saved_tune_para.pad_tune = readl(&host->base->pad_tune);
1160
1161         return ret;
1162 }
1163 #endif
1164
1165 static void msdc_init_hw(struct msdc_host *host)
1166 {
1167         u32 val;
1168         void __iomem *tune_reg = &host->base->pad_tune;
1169
1170         if (host->dev_comp->pad_tune0)
1171                 tune_reg = &host->base->pad_tune0;
1172
1173         /* Configure to MMC/SD mode, clock free running */
1174         setbits_le32(&host->base->msdc_cfg, MSDC_CFG_MODE);
1175
1176         /* Use PIO mode */
1177         setbits_le32(&host->base->msdc_cfg, MSDC_CFG_PIO);
1178
1179         /* Reset */
1180         msdc_reset_hw(host);
1181
1182         /* Enable/disable hw card detection according to fdt option */
1183         if (host->builtin_cd)
1184                 clrsetbits_le32(&host->base->msdc_ps,
1185                         MSDC_PS_CDDBCE_M,
1186                         (DEFAULT_CD_DEBOUNCE << MSDC_PS_CDDBCE_S) |
1187                         MSDC_PS_CDEN);
1188         else
1189                 clrbits_le32(&host->base->msdc_ps, MSDC_PS_CDEN);
1190
1191         /* Clear all interrupts */
1192         val = readl(&host->base->msdc_int);
1193         writel(val, &host->base->msdc_int);
1194
1195         /* Enable data & cmd interrupts */
1196         writel(DATA_INTS_MASK | CMD_INTS_MASK, &host->base->msdc_inten);
1197
1198         writel(0, tune_reg);
1199         writel(0, &host->base->msdc_iocon);
1200
1201         if (host->r_smpl)
1202                 setbits_le32(&host->base->msdc_iocon, MSDC_IOCON_RSPL);
1203         else
1204                 clrbits_le32(&host->base->msdc_iocon, MSDC_IOCON_RSPL);
1205
1206         writel(0x403c0046, &host->base->patch_bit0);
1207         writel(0xffff4089, &host->base->patch_bit1);
1208
1209         if (host->dev_comp->stop_clk_fix)
1210                 clrsetbits_le32(&host->base->patch_bit1, MSDC_PB1_STOP_DLY_M,
1211                                 3 << MSDC_PB1_STOP_DLY_S);
1212
1213         if (host->dev_comp->busy_check)
1214                 clrbits_le32(&host->base->patch_bit1, (1 << 7));
1215
1216         setbits_le32(&host->base->emmc50_cfg0, EMMC50_CFG_CFCSTS_SEL);
1217
1218         if (host->dev_comp->async_fifo) {
1219                 clrsetbits_le32(&host->base->patch_bit2, MSDC_PB2_RESPWAIT_M,
1220                                 3 << MSDC_PB2_RESPWAIT_S);
1221
1222                 if (host->dev_comp->enhance_rx) {
1223                         setbits_le32(&host->base->sdc_adv_cfg0,
1224                                      SDC_RX_ENHANCE_EN);
1225                 } else {
1226                         clrsetbits_le32(&host->base->patch_bit2,
1227                                         MSDC_PB2_RESPSTSENSEL_M,
1228                                         2 << MSDC_PB2_RESPSTSENSEL_S);
1229                         clrsetbits_le32(&host->base->patch_bit2,
1230                                         MSDC_PB2_CRCSTSENSEL_M,
1231                                         2 << MSDC_PB2_CRCSTSENSEL_S);
1232                 }
1233
1234                 /* use async fifo to avoid tune internal delay */
1235                 clrbits_le32(&host->base->patch_bit2,
1236                              MSDC_PB2_CFGRESP);
1237                 clrbits_le32(&host->base->patch_bit2,
1238                              MSDC_PB2_CFGCRCSTS);
1239         }
1240
1241         if (host->dev_comp->data_tune) {
1242                 setbits_le32(tune_reg,
1243                              MSDC_PAD_TUNE_RD_SEL | MSDC_PAD_TUNE_CMD_SEL);
1244                 clrsetbits_le32(&host->base->patch_bit0,
1245                                 MSDC_INT_DAT_LATCH_CK_SEL_M,
1246                                 host->latch_ck <<
1247                                 MSDC_INT_DAT_LATCH_CK_SEL_S);
1248         } else {
1249                 /* choose clock tune */
1250                 setbits_le32(tune_reg, MSDC_PAD_TUNE_RXDLYSEL);
1251         }
1252
1253         /* Configure to enable SDIO mode otherwise sdio cmd5 won't work */
1254         setbits_le32(&host->base->sdc_cfg, SDC_CFG_SDIO);
1255
1256         /* disable detecting SDIO device interrupt function */
1257         clrbits_le32(&host->base->sdc_cfg, SDC_CFG_SDIOIDE);
1258
1259         /* Configure to default data timeout */
1260         clrsetbits_le32(&host->base->sdc_cfg, SDC_CFG_DTOC_M,
1261                         3 << SDC_CFG_DTOC_S);
1262
1263         if (host->dev_comp->stop_clk_fix) {
1264                 clrbits_le32(&host->base->sdc_fifo_cfg,
1265                              SDC_FIFO_CFG_WRVALIDSEL);
1266                 clrbits_le32(&host->base->sdc_fifo_cfg,
1267                              SDC_FIFO_CFG_RDVALIDSEL);
1268         }
1269
1270         host->def_tune_para.iocon = readl(&host->base->msdc_iocon);
1271         host->def_tune_para.pad_tune = readl(&host->base->pad_tune);
1272 }
1273
1274 static void msdc_ungate_clock(struct msdc_host *host)
1275 {
1276         clk_enable(&host->src_clk);
1277         clk_enable(&host->h_clk);
1278         if (host->src_clk_cg.dev)
1279                 clk_enable(&host->src_clk_cg);
1280 }
1281
1282 static int msdc_drv_probe(struct udevice *dev)
1283 {
1284         struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
1285         struct msdc_plat *plat = dev_get_platdata(dev);
1286         struct msdc_host *host = dev_get_priv(dev);
1287         struct mmc_config *cfg = &plat->cfg;
1288
1289         cfg->name = dev->name;
1290
1291         host->dev_comp = (struct msdc_compatible *)dev_get_driver_data(dev);
1292
1293         host->src_clk_freq = clk_get_rate(&host->src_clk);
1294
1295         if (host->dev_comp->clk_div_bits == 8)
1296                 cfg->f_min = host->src_clk_freq / (4 * 255);
1297         else
1298                 cfg->f_min = host->src_clk_freq / (4 * 4095);
1299         cfg->f_max = host->src_clk_freq / 2;
1300
1301         cfg->b_max = 1024;
1302         cfg->voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
1303
1304         host->mmc = &plat->mmc;
1305         host->timeout_ns = 100000000;
1306         host->timeout_clks = 3 * (1 << host->dev_comp->sclk_cycle_shift);
1307
1308 #ifdef CONFIG_PINCTRL
1309         pinctrl_select_state(dev, "default");
1310 #endif
1311
1312         msdc_ungate_clock(host);
1313         msdc_init_hw(host);
1314
1315         upriv->mmc = &plat->mmc;
1316
1317         return 0;
1318 }
1319
1320 static int msdc_ofdata_to_platdata(struct udevice *dev)
1321 {
1322         struct msdc_plat *plat = dev_get_platdata(dev);
1323         struct msdc_host *host = dev_get_priv(dev);
1324         struct mmc_config *cfg = &plat->cfg;
1325         int ret;
1326
1327         host->base = (void *)dev_read_addr(dev);
1328         if (!host->base)
1329                 return -EINVAL;
1330
1331         ret = mmc_of_parse(dev, cfg);
1332         if (ret)
1333                 return ret;
1334
1335         ret = clk_get_by_name(dev, "source", &host->src_clk);
1336         if (ret < 0)
1337                 return ret;
1338
1339         ret = clk_get_by_name(dev, "hclk", &host->h_clk);
1340         if (ret < 0)
1341                 return ret;
1342
1343         clk_get_by_name(dev, "source_cg", &host->src_clk_cg); /* optional */
1344
1345 #if CONFIG_IS_ENABLED(DM_GPIO)
1346         gpio_request_by_name(dev, "wp-gpios", 0, &host->gpio_wp, GPIOD_IS_IN);
1347         gpio_request_by_name(dev, "cd-gpios", 0, &host->gpio_cd, GPIOD_IS_IN);
1348 #endif
1349
1350         host->hs400_ds_delay = dev_read_u32_default(dev, "hs400-ds-delay", 0);
1351         host->hs200_cmd_int_delay =
1352                         dev_read_u32_default(dev, "cmd_int_delay", 0);
1353         host->hs200_write_int_delay =
1354                         dev_read_u32_default(dev, "write_int_delay", 0);
1355         host->latch_ck = dev_read_u32_default(dev, "latch-ck", 0);
1356         host->r_smpl = dev_read_u32_default(dev, "r_smpl", 0);
1357         host->builtin_cd = dev_read_u32_default(dev, "builtin-cd", 0);
1358
1359         return 0;
1360 }
1361
1362 static int msdc_drv_bind(struct udevice *dev)
1363 {
1364         struct msdc_plat *plat = dev_get_platdata(dev);
1365
1366         return mmc_bind(dev, &plat->mmc, &plat->cfg);
1367 }
1368
1369 static const struct dm_mmc_ops msdc_ops = {
1370         .send_cmd = msdc_ops_send_cmd,
1371         .set_ios = msdc_ops_set_ios,
1372         .get_cd = msdc_ops_get_cd,
1373         .get_wp = msdc_ops_get_wp,
1374 #ifdef MMC_SUPPORTS_TUNING
1375         .execute_tuning = msdc_execute_tuning,
1376 #endif
1377 };
1378
1379 static const struct msdc_compatible mt7620_compat = {
1380         .clk_div_bits = 8,
1381         .sclk_cycle_shift = 16,
1382         .pad_tune0 = false,
1383         .async_fifo = false,
1384         .data_tune = false,
1385         .busy_check = false,
1386         .stop_clk_fix = false,
1387         .enhance_rx = false
1388 };
1389
1390 static const struct msdc_compatible mt7623_compat = {
1391         .clk_div_bits = 12,
1392         .sclk_cycle_shift = 20,
1393         .pad_tune0 = true,
1394         .async_fifo = true,
1395         .data_tune = true,
1396         .busy_check = false,
1397         .stop_clk_fix = false,
1398         .enhance_rx = false
1399 };
1400
1401 static const struct msdc_compatible mt8516_compat = {
1402         .clk_div_bits = 12,
1403         .sclk_cycle_shift = 20,
1404         .pad_tune0 = true,
1405         .async_fifo = true,
1406         .data_tune = true,
1407         .busy_check = true,
1408         .stop_clk_fix = true,
1409 };
1410
1411 static const struct msdc_compatible mt8183_compat = {
1412         .clk_div_bits = 12,
1413         .sclk_cycle_shift = 20,
1414         .pad_tune0 = true,
1415         .async_fifo = true,
1416         .data_tune = true,
1417         .busy_check = true,
1418         .stop_clk_fix = true,
1419 };
1420
1421 static const struct udevice_id msdc_ids[] = {
1422         { .compatible = "mediatek,mt7620-mmc", .data = (ulong)&mt7620_compat },
1423         { .compatible = "mediatek,mt7623-mmc", .data = (ulong)&mt7623_compat },
1424         { .compatible = "mediatek,mt8516-mmc", .data = (ulong)&mt8516_compat },
1425         { .compatible = "mediatek,mt8183-mmc", .data = (ulong)&mt8183_compat },
1426         {}
1427 };
1428
1429 U_BOOT_DRIVER(mtk_sd_drv) = {
1430         .name = "mtk_sd",
1431         .id = UCLASS_MMC,
1432         .of_match = msdc_ids,
1433         .ofdata_to_platdata = msdc_ofdata_to_platdata,
1434         .bind = msdc_drv_bind,
1435         .probe = msdc_drv_probe,
1436         .ops = &msdc_ops,
1437         .platdata_auto_alloc_size = sizeof(struct msdc_plat),
1438         .priv_auto_alloc_size = sizeof(struct msdc_host),
1439 };