drivers/mmc/fsl_esdhc.c

   1 /*
   2  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   3  * Andy Fleming
   4  *
   5  * Based vaguely on the pxa mmc code:
   6  * (C) Copyright 2003
   7  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
   8  *
   9  * SPDX-License-Identifier:     GPL-2.0+
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <hwconfig.h>
  16 #include <mmc.h>
  17 #include <part.h>
  18 #include <malloc.h>
  19 #include <mmc.h>
  20 #include <fsl_esdhc.h>
  21 #include <fdt_support.h>
  22 #include <asm/io.h>
  23 #include <dm.h>
  24 #include <asm-generic/gpio.h>
  25
  26 DECLARE_GLOBAL_DATA_PTR;
  27
  28 #define SDHCI_IRQ_EN_BITS               (IRQSTATEN_CC | IRQSTATEN_TC | \
  29                                 IRQSTATEN_CINT | \
  30                                 IRQSTATEN_CTOE | IRQSTATEN_CCE | IRQSTATEN_CEBE | \
  31                                 IRQSTATEN_CIE | IRQSTATEN_DTOE | IRQSTATEN_DCE | \
  32                                 IRQSTATEN_DEBE | IRQSTATEN_BRR | IRQSTATEN_BWR | \
  33                                 IRQSTATEN_DINT)
  34
  35 struct fsl_esdhc {
  36         uint    dsaddr;         /* SDMA system address register */
  37         uint    blkattr;        /* Block attributes register */
  38         uint    cmdarg;         /* Command argument register */
  39         uint    xfertyp;        /* Transfer type register */
  40         uint    cmdrsp0;        /* Command response 0 register */
  41         uint    cmdrsp1;        /* Command response 1 register */
  42         uint    cmdrsp2;        /* Command response 2 register */
  43         uint    cmdrsp3;        /* Command response 3 register */
  44         uint    datport;        /* Buffer data port register */
  45         uint    prsstat;        /* Present state register */
  46         uint    proctl;         /* Protocol control register */
  47         uint    sysctl;         /* System Control Register */
  48         uint    irqstat;        /* Interrupt status register */
  49         uint    irqstaten;      /* Interrupt status enable register */
  50         uint    irqsigen;       /* Interrupt signal enable register */
  51         uint    autoc12err;     /* Auto CMD error status register */
  52         uint    hostcapblt;     /* Host controller capabilities register */
  53         uint    wml;            /* Watermark level register */
  54         uint    mixctrl;        /* For USDHC */
  55         char    reserved1[4];   /* reserved */
  56         uint    fevt;           /* Force event register */
  57         uint    admaes;         /* ADMA error status register */
  58         uint    adsaddr;        /* ADMA system address register */
  59         char    reserved2[4];
  60         uint    dllctrl;
  61         uint    dllstat;
  62         uint    clktunectrlstatus;
  63         char    reserved3[84];
  64         uint    vendorspec;
  65         uint    mmcboot;
  66         uint    vendorspec2;
  67         char    reserved4[48];
  68         uint    hostver;        /* Host controller version register */
  69         char    reserved5[4];   /* reserved */
  70         uint    dmaerraddr;     /* DMA error address register */
  71         char    reserved6[4];   /* reserved */
  72         uint    dmaerrattr;     /* DMA error attribute register */
  73         char    reserved7[4];   /* reserved */
  74         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  75         char    reserved8[8];   /* reserved */
  76         uint    tcr;            /* Tuning control register */
  77         char    reserved9[28];  /* reserved */
  78         uint    sddirctl;       /* SD direction control register */
  79         char    reserved10[712];/* reserved */
  80         uint    scr;            /* eSDHC control register */
  81 };
  82
  83 /**
  84  * struct fsl_esdhc_priv
  85  *
  86  * @esdhc_regs: registers of the sdhc controller
  87  * @sdhc_clk: Current clk of the sdhc controller
  88  * @bus_width: bus width, 1bit, 4bit or 8bit
  89  * @cfg: mmc config
  90  * @mmc: mmc
  91  * Following is used when Driver Model is enabled for MMC
  92  * @dev: pointer for the device
  93  * @non_removable: 0: removable; 1: non-removable
  94  * @cd_gpio: gpio for card detection
  95  */
  96 struct fsl_esdhc_priv {
  97         struct fsl_esdhc *esdhc_regs;
  98         unsigned int sdhc_clk;
  99         unsigned int bus_width;
 100         struct mmc_config cfg;
 101         struct mmc *mmc;
 102         struct udevice *dev;
 103         int non_removable;
 104         struct gpio_desc cd_gpio;
 105 };
 106
 107 /* Return the XFERTYP flags for a given command and data packet */
 108 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
 109 {
 110         uint xfertyp = 0;
 111
 112         if (data) {
 113                 xfertyp |= XFERTYP_DPSEL;
 114 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 115                 xfertyp |= XFERTYP_DMAEN;
 116 #endif
 117                 if (data->blocks > 1) {
 118                         xfertyp |= XFERTYP_MSBSEL;
 119                         xfertyp |= XFERTYP_BCEN;
 120 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 121                         xfertyp |= XFERTYP_AC12EN;
 122 #endif
 123                 }
 124
 125                 if (data->flags & MMC_DATA_READ)
 126                         xfertyp |= XFERTYP_DTDSEL;
 127         }
 128
 129         if (cmd->resp_type & MMC_RSP_CRC)
 130                 xfertyp |= XFERTYP_CCCEN;
 131         if (cmd->resp_type & MMC_RSP_OPCODE)
 132                 xfertyp |= XFERTYP_CICEN;
 133         if (cmd->resp_type & MMC_RSP_136)
 134                 xfertyp |= XFERTYP_RSPTYP_136;
 135         else if (cmd->resp_type & MMC_RSP_BUSY)
 136                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 137         else if (cmd->resp_type & MMC_RSP_PRESENT)
 138                 xfertyp |= XFERTYP_RSPTYP_48;
 139
 140         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 141                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 142
 143         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 144 }
 145
 146 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 147 /*
 148  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 149  */
 150 static void
 151 esdhc_pio_read_write(struct mmc *mmc, struct mmc_data *data)
 152 {
 153         struct fsl_esdhc_priv *priv = mmc->priv;
 154         struct fsl_esdhc *regs = priv->esdhc_regs;
 155         uint blocks;
 156         char *buffer;
 157         uint databuf;
 158         uint size;
 159         uint irqstat;
 160         uint timeout;
 161
 162         if (data->flags & MMC_DATA_READ) {
 163                 blocks = data->blocks;
 164                 buffer = data->dest;
 165                 while (blocks) {
 166                         timeout = PIO_TIMEOUT;
 167                         size = data->blocksize;
 168                         irqstat = esdhc_read32(&regs->irqstat);
 169                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BREN)
 170                                 && --timeout);
 171                         if (timeout <= 0) {
 172                                 printf("\nData Read Failed in PIO Mode.");
 173                                 return;
 174                         }
 175                         while (size && (!(irqstat & IRQSTAT_TC))) {
 176                                 udelay(100); /* Wait before last byte transfer complete */
 177                                 irqstat = esdhc_read32(&regs->irqstat);
 178                                 databuf = in_le32(&regs->datport);
 179                                 *((uint *)buffer) = databuf;
 180                                 buffer += 4;
 181                                 size -= 4;
 182                         }
 183                         blocks--;
 184                 }
 185         } else {
 186                 blocks = data->blocks;
 187                 buffer = (char *)data->src;
 188                 while (blocks) {
 189                         timeout = PIO_TIMEOUT;
 190                         size = data->blocksize;
 191                         irqstat = esdhc_read32(&regs->irqstat);
 192                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BWEN)
 193                                 && --timeout);
 194                         if (timeout <= 0) {
 195                                 printf("\nData Write Failed in PIO Mode.");
 196                                 return;
 197                         }
 198                         while (size && (!(irqstat & IRQSTAT_TC))) {
 199                                 udelay(100); /* Wait before last byte transfer complete */
 200                                 databuf = *((uint *)buffer);
 201                                 buffer += 4;
 202                                 size -= 4;
 203                                 irqstat = esdhc_read32(&regs->irqstat);
 204                                 out_le32(&regs->datport, databuf);
 205                         }
 206                         blocks--;
 207                 }
 208         }
 209 }
 210 #endif
 211
 212 static int esdhc_setup_data(struct mmc *mmc, struct mmc_data *data)
 213 {
 214         int timeout;
 215         struct fsl_esdhc_priv *priv = mmc->priv;
 216         struct fsl_esdhc *regs = priv->esdhc_regs;
 217 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234)
 218         dma_addr_t addr;
 219 #endif
 220         uint wml_value;
 221
 222         wml_value = data->blocksize/4;
 223
 224         if (data->flags & MMC_DATA_READ) {
 225                 if (wml_value > WML_RD_WML_MAX)
 226                         wml_value = WML_RD_WML_MAX_VAL;
 227
 228                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 229 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 230 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234)
 231                 addr = virt_to_phys((void *)(data->dest));
 232                 if (upper_32_bits(addr))
 233                         printf("Error found for upper 32 bits\n");
 234                 else
 235                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 236 #else
 237                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 238 #endif
 239 #endif
 240         } else {
 241 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 242                 flush_dcache_range((ulong)data->src,
 243                                    (ulong)data->src+data->blocks
 244                                          *data->blocksize);
 245 #endif
 246                 if (wml_value > WML_WR_WML_MAX)
 247                         wml_value = WML_WR_WML_MAX_VAL;
 248                 if ((esdhc_read32(&regs->prsstat) & PRSSTAT_WPSPL) == 0) {
 249                         printf("\nThe SD card is locked. Can not write to a locked card.\n\n");
 250                         return TIMEOUT;
 251                 }
 252
 253                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 254                                         wml_value << 16);
 255 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 256 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234)
 257                 addr = virt_to_phys((void *)(data->src));
 258                 if (upper_32_bits(addr))
 259                         printf("Error found for upper 32 bits\n");
 260                 else
 261                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 262 #else
 263                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 264 #endif
 265 #endif
 266         }
 267
 268         esdhc_write32(&regs->blkattr, data->blocks << 16 | data->blocksize);
 269
 270         /* Calculate the timeout period for data transactions */
 271         /*
 272          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 273          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 274          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 275          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 276          *              = (mmc->clock * 1/4) SD Clock cycles
 277          * As 1) >=  2)
 278          * => (2^(timeout+13)) >= mmc->clock * 1/4
 279          * Taking log2 both the sides
 280          * => timeout + 13 >= log2(mmc->clock/4)
 281          * Rounding up to next power of 2
 282          * => timeout + 13 = log2(mmc->clock/4) + 1
 283          * => timeout + 13 = fls(mmc->clock/4)
 284          *
 285          * However, the MMC spec "It is strongly recommended for hosts to
 286          * implement more than 500ms timeout value even if the card
 287          * indicates the 250ms maximum busy length."  Even the previous
 288          * value of 300ms is known to be insufficient for some cards.
 289          * So, we use
 290          * => timeout + 13 = fls(mmc->clock/2)
 291          */
 292         timeout = fls(mmc->clock/2);
 293         timeout -= 13;
 294
 295         if (timeout > 14)
 296                 timeout = 14;
 297
 298         if (timeout < 0)
 299                 timeout = 0;
 300
 301 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 302         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 303                 timeout++;
 304 #endif
 305
 306 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 307         timeout = 0xE;
 308 #endif
 309         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 310
 311         return 0;
 312 }
 313
 314 static void check_and_invalidate_dcache_range
 315         (struct mmc_cmd *cmd,
 316          struct mmc_data *data) {
 317         unsigned start = 0;
 318         unsigned end = 0;
 319         unsigned size = roundup(ARCH_DMA_MINALIGN,
 320                                 data->blocks*data->blocksize);
 321 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234)
 322         dma_addr_t addr;
 323
 324         addr = virt_to_phys((void *)(data->dest));
 325         if (upper_32_bits(addr))
 326                 printf("Error found for upper 32 bits\n");
 327         else
 328                 start = lower_32_bits(addr);
 329 #else
 330         start = (unsigned)data->dest;
 331 #endif
 332         end = start + size;
 333         invalidate_dcache_range(start, end);
 334 }
 335
 336 /*
 337  * Sends a command out on the bus.  Takes the mmc pointer,
 338  * a command pointer, and an optional data pointer.
 339  */
 340 static int
 341 esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd, struct mmc_data *data)
 342 {
 343         int     err = 0;
 344         uint    xfertyp;
 345         uint    irqstat;
 346         struct fsl_esdhc_priv *priv = mmc->priv;
 347         struct fsl_esdhc *regs = priv->esdhc_regs;
 348
 349 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 350         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 351                 return 0;
 352 #endif
 353
 354         esdhc_write32(&regs->irqstat, -1);
 355
 356         sync();
 357
 358         /* Wait for the bus to be idle */
 359         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 360                         (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB))
 361                 ;
 362
 363         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA)
 364                 ;
 365
 366         /* Wait at least 8 SD clock cycles before the next command */
 367         /*
 368          * Note: This is way more than 8 cycles, but 1ms seems to
 369          * resolve timing issues with some cards
 370          */
 371         udelay(1000);
 372
 373         /* Set up for a data transfer if we have one */
 374         if (data) {
 375                 err = esdhc_setup_data(mmc, data);
 376                 if(err)
 377                         return err;
 378
 379                 if (data->flags & MMC_DATA_READ)
 380                         check_and_invalidate_dcache_range(cmd, data);
 381         }
 382
 383         /* Figure out the transfer arguments */
 384         xfertyp = esdhc_xfertyp(cmd, data);
 385
 386         /* Mask all irqs */
 387         esdhc_write32(&regs->irqsigen, 0);
 388
 389         /* Send the command */
 390         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 391 #if defined(CONFIG_FSL_USDHC)
 392         esdhc_write32(&regs->mixctrl,
 393         (esdhc_read32(&regs->mixctrl) & 0xFFFFFF80) | (xfertyp & 0x7F)
 394                         | (mmc->ddr_mode ? XFERTYP_DDREN : 0));
 395         esdhc_write32(&regs->xfertyp, xfertyp & 0xFFFF0000);
 396 #else
 397         esdhc_write32(&regs->xfertyp, xfertyp);
 398 #endif
 399
 400         /* Wait for the command to complete */
 401         while (!(esdhc_read32(&regs->irqstat) & (IRQSTAT_CC | IRQSTAT_CTOE)))
 402                 ;
 403
 404         irqstat = esdhc_read32(&regs->irqstat);
 405
 406         if (irqstat & CMD_ERR) {
 407                 err = COMM_ERR;
 408                 goto out;
 409         }
 410
 411         if (irqstat & IRQSTAT_CTOE) {
 412                 err = TIMEOUT;
 413                 goto out;
 414         }
 415
 416         /* Switch voltage to 1.8V if CMD11 succeeded */
 417         if (cmd->cmdidx == SD_CMD_SWITCH_UHS18V) {
 418                 esdhc_setbits32(&regs->vendorspec, ESDHC_VENDORSPEC_VSELECT);
 419
 420                 printf("Run CMD11 1.8V switch\n");
 421                 /* Sleep for 5 ms - max time for card to switch to 1.8V */
 422                 udelay(5000);
 423         }
 424
 425         /* Workaround for ESDHC errata ENGcm03648 */
 426         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 427                 int timeout = 6000;
 428
 429                 /* Poll on DATA0 line for cmd with busy signal for 600 ms */
 430                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 431                                         PRSSTAT_DAT0)) {
 432                         udelay(100);
 433                         timeout--;
 434                 }
 435
 436                 if (timeout <= 0) {
 437                         printf("Timeout waiting for DAT0 to go high!\n");
 438                         err = TIMEOUT;
 439                         goto out;
 440                 }
 441         }
 442
 443         /* Copy the response to the response buffer */
 444         if (cmd->resp_type & MMC_RSP_136) {
 445                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 446
 447                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 448                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 449                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 450                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 451                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 452                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 453                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 454                 cmd->response[3] = (cmdrsp0 << 8);
 455         } else
 456                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 457
 458         /* Wait until all of the blocks are transferred */
 459         if (data) {
 460 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 461                 esdhc_pio_read_write(mmc, data);
 462 #else
 463                 do {
 464                         irqstat = esdhc_read32(&regs->irqstat);
 465
 466                         if (irqstat & IRQSTAT_DTOE) {
 467                                 err = TIMEOUT;
 468                                 goto out;
 469                         }
 470
 471                         if (irqstat & DATA_ERR) {
 472                                 err = COMM_ERR;
 473                                 goto out;
 474                         }
 475                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 476
 477                 /*
 478                  * Need invalidate the dcache here again to avoid any
 479                  * cache-fill during the DMA operations such as the
 480                  * speculative pre-fetching etc.
 481                  */
 482                 if (data->flags & MMC_DATA_READ)
 483                         check_and_invalidate_dcache_range(cmd, data);
 484 #endif
 485         }
 486
 487 out:
 488         /* Reset CMD and DATA portions on error */
 489         if (err) {
 490                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 491                               SYSCTL_RSTC);
 492                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 493                         ;
 494
 495                 if (data) {
 496                         esdhc_write32(&regs->sysctl,
 497                                       esdhc_read32(&regs->sysctl) |
 498                                       SYSCTL_RSTD);
 499                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 500                                 ;
 501                 }
 502
 503                 /* If this was CMD11, then notify that power cycle is needed */
 504                 if (cmd->cmdidx == SD_CMD_SWITCH_UHS18V)
 505                         printf("CMD11 to switch to 1.8V mode failed, card requires power cycle.\n");
 506         }
 507
 508         esdhc_write32(&regs->irqstat, -1);
 509
 510         return err;
 511 }
 512
 513 static void set_sysctl(struct mmc *mmc, uint clock)
 514 {
 515         int div, pre_div;
 516         struct fsl_esdhc_priv *priv = mmc->priv;
 517         struct fsl_esdhc *regs = priv->esdhc_regs;
 518         int sdhc_clk = priv->sdhc_clk;
 519         uint clk;
 520
 521         if (clock < mmc->cfg->f_min)
 522                 clock = mmc->cfg->f_min;
 523
 524         if (sdhc_clk / 16 > clock) {
 525                 for (pre_div = 2; pre_div < 256; pre_div *= 2)
 526                         if ((sdhc_clk / pre_div) <= (clock * 16))
 527                                 break;
 528         } else
 529                 pre_div = 2;
 530
 531         for (div = 1; div <= 16; div++)
 532                 if ((sdhc_clk / (div * pre_div)) <= clock)
 533                         break;
 534
 535         pre_div >>= mmc->ddr_mode ? 2 : 1;
 536         div -= 1;
 537
 538         clk = (pre_div << 8) | (div << 4);
 539
 540 #ifdef CONFIG_FSL_USDHC
 541         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 542 #else
 543         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 544 #endif
 545
 546         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 547
 548         udelay(10000);
 549
 550 #ifdef CONFIG_FSL_USDHC
 551         esdhc_clrbits32(&regs->sysctl, SYSCTL_RSTA);
 552 #else
 553         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_CKEN);
 554 #endif
 555
 556 }
 557
 558 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 559 static void esdhc_clock_control(struct mmc *mmc, bool enable)
 560 {
 561         struct fsl_esdhc_priv *priv = mmc->priv;
 562         struct fsl_esdhc *regs = priv->esdhc_regs;
 563         u32 value;
 564         u32 time_out;
 565
 566         value = esdhc_read32(&regs->sysctl);
 567
 568         if (enable)
 569                 value |= SYSCTL_CKEN;
 570         else
 571                 value &= ~SYSCTL_CKEN;
 572
 573         esdhc_write32(&regs->sysctl, value);
 574
 575         time_out = 20;
 576         value = PRSSTAT_SDSTB;
 577         while (!(esdhc_read32(&regs->prsstat) & value)) {
 578                 if (time_out == 0) {
 579                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 580                         break;
 581                 }
 582                 time_out--;
 583                 mdelay(1);
 584         }
 585 }
 586 #endif
 587
 588 static void esdhc_set_ios(struct mmc *mmc)
 589 {
 590         struct fsl_esdhc_priv *priv = mmc->priv;
 591         struct fsl_esdhc *regs = priv->esdhc_regs;
 592
 593 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 594         /* Select to use peripheral clock */
 595         esdhc_clock_control(mmc, false);
 596         esdhc_setbits32(&regs->scr, ESDHCCTL_PCS);
 597         esdhc_clock_control(mmc, true);
 598 #endif
 599         /* Set the clock speed */
 600         set_sysctl(mmc, mmc->clock);
 601
 602         /* Set the bus width */
 603         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 604
 605         if (mmc->bus_width == 4)
 606                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 607         else if (mmc->bus_width == 8)
 608                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 609
 610 }
 611
 612 static int esdhc_init(struct mmc *mmc)
 613 {
 614         struct fsl_esdhc_priv *priv = mmc->priv;
 615         struct fsl_esdhc *regs = priv->esdhc_regs;
 616         int timeout = 1000;
 617
 618         /* Reset the entire host controller */
 619         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 620
 621         /* Wait until the controller is available */
 622         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA) && --timeout)
 623                 udelay(1000);
 624
 625 #if defined(CONFIG_FSL_USDHC)
 626         /* RSTA doesn't reset MMC_BOOT register, so manually reset it */
 627         esdhc_write32(&regs->mmcboot, 0x0);
 628         /* Reset MIX_CTRL and CLK_TUNE_CTRL_STATUS regs to 0 */
 629         esdhc_write32(&regs->mixctrl, 0x0);
 630         esdhc_write32(&regs->clktunectrlstatus, 0x0);
 631
 632         /* Put VEND_SPEC to default value */
 633         esdhc_write32(&regs->vendorspec, VENDORSPEC_INIT);
 634
 635         /* Disable DLL_CTRL delay line */
 636         esdhc_write32(&regs->dllctrl, 0x0);
 637 #endif
 638
 639 #ifndef ARCH_MXC
 640         /* Enable cache snooping */
 641         esdhc_write32(&regs->scr, 0x00000040);
 642 #endif
 643
 644 #ifndef CONFIG_FSL_USDHC
 645         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 646 #endif
 647
 648         /* Set the initial clock speed */
 649         mmc_set_clock(mmc, 400000);
 650
 651         /* Disable the BRR and BWR bits in IRQSTAT */
 652         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 653
 654         /* Put the PROCTL reg back to the default */
 655         esdhc_write32(&regs->proctl, PROCTL_INIT);
 656
 657         /* Set timout to the maximum value */
 658         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 659
 660 #ifdef CONFIG_SYS_FSL_ESDHC_FORCE_VSELECT
 661         esdhc_setbits32(&regs->vendorspec, ESDHC_VENDORSPEC_VSELECT);
 662 #endif
 663
 664         return 0;
 665 }
 666
 667 static int esdhc_getcd(struct mmc *mmc)
 668 {
 669         struct fsl_esdhc_priv *priv = mmc->priv;
 670         struct fsl_esdhc *regs = priv->esdhc_regs;
 671         int timeout = 1000;
 672
 673 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 674         if (CONFIG_ESDHC_DETECT_QUIRK)
 675                 return 1;
 676 #endif
 677
 678 #ifdef CONFIG_DM_MMC
 679         if (priv->non_removable)
 680                 return 1;
 681
 682         if (dm_gpio_is_valid(&priv->cd_gpio))
 683                 return dm_gpio_get_value(&priv->cd_gpio);
 684 #endif
 685
 686         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
 687                 udelay(1000);
 688
 689         return timeout > 0;
 690 }
 691
 692 static void esdhc_reset(struct fsl_esdhc *regs)
 693 {
 694         unsigned long timeout = 100; /* wait max 100 ms */
 695
 696         /* reset the controller */
 697         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 698
 699         /* hardware clears the bit when it is done */
 700         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA) && --timeout)
 701                 udelay(1000);
 702         if (!timeout)
 703                 printf("MMC/SD: Reset never completed.\n");
 704 }
 705
 706 static const struct mmc_ops esdhc_ops = {
 707         .send_cmd       = esdhc_send_cmd,
 708         .set_ios        = esdhc_set_ios,
 709         .init           = esdhc_init,
 710         .getcd          = esdhc_getcd,
 711 };
 712
 713 static int fsl_esdhc_cfg_to_priv(struct fsl_esdhc_cfg *cfg,
 714                                  struct fsl_esdhc_priv *priv)
 715 {
 716         if (!cfg || !priv)
 717                 return -EINVAL;
 718
 719         priv->esdhc_regs = (struct fsl_esdhc *)(unsigned long)(cfg->esdhc_base);
 720         priv->bus_width = cfg->max_bus_width;
 721         priv->sdhc_clk = cfg->sdhc_clk;
 722
 723         return 0;
 724 };
 725
 726 static int fsl_esdhc_init(struct fsl_esdhc_priv *priv)
 727 {
 728         struct fsl_esdhc *regs;
 729         struct mmc *mmc;
 730         u32 caps, voltage_caps;
 731
 732         if (!priv)
 733                 return -EINVAL;
 734
 735         regs = priv->esdhc_regs;
 736
 737         /* First reset the eSDHC controller */
 738         esdhc_reset(regs);
 739
 740 #ifndef CONFIG_FSL_USDHC
 741         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_HCKEN
 742                                 | SYSCTL_IPGEN | SYSCTL_CKEN);
 743 #endif
 744
 745         writel(SDHCI_IRQ_EN_BITS, &regs->irqstaten);
 746         memset(&priv->cfg, 0, sizeof(priv->cfg));
 747
 748         voltage_caps = 0;
 749         caps = esdhc_read32(&regs->hostcapblt);
 750
 751 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 752         caps = caps & ~(ESDHC_HOSTCAPBLT_SRS |
 753                         ESDHC_HOSTCAPBLT_VS18 | ESDHC_HOSTCAPBLT_VS30);
 754 #endif
 755
 756 /* T4240 host controller capabilities register should have VS33 bit */
 757 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 758         caps = caps | ESDHC_HOSTCAPBLT_VS33;
 759 #endif
 760
 761         if (caps & ESDHC_HOSTCAPBLT_VS18)
 762                 voltage_caps |= MMC_VDD_165_195;
 763         if (caps & ESDHC_HOSTCAPBLT_VS30)
 764                 voltage_caps |= MMC_VDD_29_30 | MMC_VDD_30_31;
 765         if (caps & ESDHC_HOSTCAPBLT_VS33)
 766                 voltage_caps |= MMC_VDD_32_33 | MMC_VDD_33_34;
 767
 768         priv->cfg.name = "FSL_SDHC";
 769         priv->cfg.ops = &esdhc_ops;
 770 #ifdef CONFIG_SYS_SD_VOLTAGE
 771         priv->cfg.voltages = CONFIG_SYS_SD_VOLTAGE;
 772 #else
 773         priv->cfg.voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
 774 #endif
 775         if ((priv->cfg.voltages & voltage_caps) == 0) {
 776                 printf("voltage not supported by controller\n");
 777                 return -1;
 778         }
 779
 780         if (priv->bus_width == 8)
 781                 priv->cfg.host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT;
 782         else if (priv->bus_width == 4)
 783                 priv->cfg.host_caps = MMC_MODE_4BIT;
 784
 785         priv->cfg.host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT;
 786 #ifdef CONFIG_SYS_FSL_ESDHC_HAS_DDR_MODE
 787         priv->cfg.host_caps |= MMC_MODE_DDR_52MHz;
 788 #endif
 789
 790         if (priv->bus_width > 0) {
 791                 if (priv->bus_width < 8)
 792                         priv->cfg.host_caps &= ~MMC_MODE_8BIT;
 793                 if (priv->bus_width < 4)
 794                         priv->cfg.host_caps &= ~MMC_MODE_4BIT;
 795         }
 796
 797         if (caps & ESDHC_HOSTCAPBLT_HSS)
 798                 priv->cfg.host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 799
 800 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 801         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 802                 priv->cfg.host_caps &= ~MMC_MODE_8BIT;
 803 #endif
 804
 805         priv->cfg.f_min = 400000;
 806         priv->cfg.f_max = min(priv->sdhc_clk, (u32)52000000);
 807
 808         priv->cfg.b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 809
 810         mmc = mmc_create(&priv->cfg, priv);
 811         if (mmc == NULL)
 812                 return -1;
 813
 814         priv->mmc = mmc;
 815
 816         return 0;
 817 }
 818
 819 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 820 {
 821         struct fsl_esdhc_priv *priv;
 822         int ret;
 823
 824         if (!cfg)
 825                 return -EINVAL;
 826
 827         priv = calloc(sizeof(struct fsl_esdhc_priv), 1);
 828         if (!priv)
 829                 return -ENOMEM;
 830
 831         ret = fsl_esdhc_cfg_to_priv(cfg, priv);
 832         if (ret) {
 833                 debug("%s xlate failure\n", __func__);
 834                 free(priv);
 835                 return ret;
 836         }
 837
 838         ret = fsl_esdhc_init(priv);
 839         if (ret) {
 840                 debug("%s init failure\n", __func__);
 841                 free(priv);
 842                 return ret;
 843         }
 844
 845         return 0;
 846 }
 847
 848 int fsl_esdhc_mmc_init(bd_t *bis)
 849 {
 850         struct fsl_esdhc_cfg *cfg;
 851
 852         cfg = calloc(sizeof(struct fsl_esdhc_cfg), 1);
 853         cfg->esdhc_base = CONFIG_SYS_FSL_ESDHC_ADDR;
 854         cfg->sdhc_clk = gd->arch.sdhc_clk;
 855         return fsl_esdhc_initialize(bis, cfg);
 856 }
 857
 858 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 859 void mmc_adapter_card_type_ident(void)
 860 {
 861         u8 card_id;
 862         u8 value;
 863
 864         card_id = QIXIS_READ(present) & QIXIS_SDID_MASK;
 865         gd->arch.sdhc_adapter = card_id;
 866
 867         switch (card_id) {
 868         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC45:
 869                 value = QIXIS_READ(brdcfg[5]);
 870                 value |= (QIXIS_DAT4 | QIXIS_DAT5_6_7);
 871                 QIXIS_WRITE(brdcfg[5], value);
 872                 break;
 873         case QIXIS_ESDHC_ADAPTER_TYPE_SDMMC_LEGACY:
 874                 value = QIXIS_READ(pwr_ctl[1]);
 875                 value |= QIXIS_EVDD_BY_SDHC_VS;
 876                 QIXIS_WRITE(pwr_ctl[1], value);
 877                 break;
 878         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC44:
 879                 value = QIXIS_READ(brdcfg[5]);
 880                 value |= (QIXIS_SDCLKIN | QIXIS_SDCLKOUT);
 881                 QIXIS_WRITE(brdcfg[5], value);
 882                 break;
 883         case QIXIS_ESDHC_ADAPTER_TYPE_RSV:
 884                 break;
 885         case QIXIS_ESDHC_ADAPTER_TYPE_MMC:
 886                 break;
 887         case QIXIS_ESDHC_ADAPTER_TYPE_SD:
 888                 break;
 889         case QIXIS_ESDHC_NO_ADAPTER:
 890                 break;
 891         default:
 892                 break;
 893         }
 894 }
 895 #endif
 896
 897 #ifdef CONFIG_OF_LIBFDT
 898 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 899 {
 900         const char *compat = "fsl,esdhc";
 901
 902 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 903         if (!hwconfig("esdhc")) {
 904                 do_fixup_by_compat(blob, compat, "status", "disabled",
 905                                 8 + 1, 1);
 906                 return;
 907         }
 908 #endif
 909
 910 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 911         do_fixup_by_compat_u32(blob, compat, "peripheral-frequency",
 912                                gd->arch.sdhc_clk, 1);
 913 #else
 914         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 915                                gd->arch.sdhc_clk, 1);
 916 #endif
 917 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 918         do_fixup_by_compat_u32(blob, compat, "adapter-type",
 919                                (u32)(gd->arch.sdhc_adapter), 1);
 920 #endif
 921         do_fixup_by_compat(blob, compat, "status", "okay",
 922                            4 + 1, 1);
 923 }
 924 #endif
 925
 926 #ifdef CONFIG_DM_MMC
 927 #include <asm/arch/clock.h>
 928 static int fsl_esdhc_probe(struct udevice *dev)
 929 {
 930         struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
 931         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 932         const void *fdt = gd->fdt_blob;
 933         int node = dev->of_offset;
 934         fdt_addr_t addr;
 935         unsigned int val;
 936         int ret;
 937
 938         addr = dev_get_addr(dev);
 939         if (addr == FDT_ADDR_T_NONE)
 940                 return -EINVAL;
 941
 942         priv->esdhc_regs = (struct fsl_esdhc *)addr;
 943         priv->dev = dev;
 944
 945         val = fdtdec_get_int(fdt, node, "bus-width", -1);
 946         if (val == 8)
 947                 priv->bus_width = 8;
 948         else if (val == 4)
 949                 priv->bus_width = 4;
 950         else
 951                 priv->bus_width = 1;
 952
 953         if (fdt_get_property(fdt, node, "non-removable", NULL)) {
 954                 priv->non_removable = 1;
 955          } else {
 956                 priv->non_removable = 0;
 957                 gpio_request_by_name_nodev(fdt, node, "cd-gpios", 0,
 958                                            &priv->cd_gpio, GPIOD_IS_IN);
 959         }
 960
 961         /*
 962          * TODO:
 963          * Because lack of clk driver, if SDHC clk is not enabled,
 964          * need to enable it first before this driver is invoked.
 965          *
 966          * we use MXC_ESDHC_CLK to get clk freq.
 967          * If one would like to make this function work,
 968          * the aliases should be provided in dts as this:
 969          *
 970          *  aliases {
 971          *      mmc0 = &usdhc1;
 972          *      mmc1 = &usdhc2;
 973          *      mmc2 = &usdhc3;
 974          *      mmc3 = &usdhc4;
 975          *      };
 976          * Then if your board only supports mmc2 and mmc3, but we can
 977          * correctly get the seq as 2 and 3, then let mxc_get_clock
 978          * work as expected.
 979          */
 980         priv->sdhc_clk = mxc_get_clock(MXC_ESDHC_CLK + dev->seq);
 981         if (priv->sdhc_clk <= 0) {
 982                 dev_err(dev, "Unable to get clk for %s\n", dev->name);
 983                 return -EINVAL;
 984         }
 985
 986         ret = fsl_esdhc_init(priv);
 987         if (ret) {
 988                 dev_err(dev, "fsl_esdhc_init failure\n");
 989                 return ret;
 990         }
 991
 992         upriv->mmc = priv->mmc;
 993
 994         return 0;
 995 }
 996
 997 static const struct udevice_id fsl_esdhc_ids[] = {
 998         { .compatible = "fsl,imx6ul-usdhc", },
 999         { .compatible = "fsl,imx6sx-usdhc", },
1000         { .compatible = "fsl,imx6sl-usdhc", },
1001         { .compatible = "fsl,imx6q-usdhc", },
1002         { .compatible = "fsl,imx7d-usdhc", },
1003         { /* sentinel */ }
1004 };
1005
1006 U_BOOT_DRIVER(fsl_esdhc) = {
1007         .name   = "fsl-esdhc-mmc",
1008         .id     = UCLASS_MMC,
1009         .of_match = fsl_esdhc_ids,
1010         .probe  = fsl_esdhc_probe,
1011         .priv_auto_alloc_size = sizeof(struct fsl_esdhc_priv),
1012 };
1013 #endif