drivers/mmc/fsl_esdhc.c

   1 /*
   2  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   3  * Andy Fleming
   4  *
   5  * Based vaguely on the pxa mmc code:
   6  * (C) Copyright 2003
   7  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
   8  *
   9  * SPDX-License-Identifier:     GPL-2.0+
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <errno.h>
  16 #include <hwconfig.h>
  17 #include <mmc.h>
  18 #include <part.h>
  19 #include <power/regulator.h>
  20 #include <malloc.h>
  21 #include <fsl_esdhc.h>
  22 #include <fdt_support.h>
  23 #include <asm/io.h>
  24 #include <dm.h>
  25 #include <asm-generic/gpio.h>
  26
  27 DECLARE_GLOBAL_DATA_PTR;
  28
  29 #define SDHCI_IRQ_EN_BITS               (IRQSTATEN_CC | IRQSTATEN_TC | \
  30                                 IRQSTATEN_CINT | \
  31                                 IRQSTATEN_CTOE | IRQSTATEN_CCE | IRQSTATEN_CEBE | \
  32                                 IRQSTATEN_CIE | IRQSTATEN_DTOE | IRQSTATEN_DCE | \
  33                                 IRQSTATEN_DEBE | IRQSTATEN_BRR | IRQSTATEN_BWR | \
  34                                 IRQSTATEN_DINT)
  35
  36 struct fsl_esdhc {
  37         uint    dsaddr;         /* SDMA system address register */
  38         uint    blkattr;        /* Block attributes register */
  39         uint    cmdarg;         /* Command argument register */
  40         uint    xfertyp;        /* Transfer type register */
  41         uint    cmdrsp0;        /* Command response 0 register */
  42         uint    cmdrsp1;        /* Command response 1 register */
  43         uint    cmdrsp2;        /* Command response 2 register */
  44         uint    cmdrsp3;        /* Command response 3 register */
  45         uint    datport;        /* Buffer data port register */
  46         uint    prsstat;        /* Present state register */
  47         uint    proctl;         /* Protocol control register */
  48         uint    sysctl;         /* System Control Register */
  49         uint    irqstat;        /* Interrupt status register */
  50         uint    irqstaten;      /* Interrupt status enable register */
  51         uint    irqsigen;       /* Interrupt signal enable register */
  52         uint    autoc12err;     /* Auto CMD error status register */
  53         uint    hostcapblt;     /* Host controller capabilities register */
  54         uint    wml;            /* Watermark level register */
  55         uint    mixctrl;        /* For USDHC */
  56         char    reserved1[4];   /* reserved */
  57         uint    fevt;           /* Force event register */
  58         uint    admaes;         /* ADMA error status register */
  59         uint    adsaddr;        /* ADMA system address register */
  60         char    reserved2[4];
  61         uint    dllctrl;
  62         uint    dllstat;
  63         uint    clktunectrlstatus;
  64         char    reserved3[84];
  65         uint    vendorspec;
  66         uint    mmcboot;
  67         uint    vendorspec2;
  68         char    reserved4[48];
  69         uint    hostver;        /* Host controller version register */
  70         char    reserved5[4];   /* reserved */
  71         uint    dmaerraddr;     /* DMA error address register */
  72         char    reserved6[4];   /* reserved */
  73         uint    dmaerrattr;     /* DMA error attribute register */
  74         char    reserved7[4];   /* reserved */
  75         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  76         char    reserved8[8];   /* reserved */
  77         uint    tcr;            /* Tuning control register */
  78         char    reserved9[28];  /* reserved */
  79         uint    sddirctl;       /* SD direction control register */
  80         char    reserved10[712];/* reserved */
  81         uint    scr;            /* eSDHC control register */
  82 };
  83
  84 /**
  85  * struct fsl_esdhc_priv
  86  *
  87  * @esdhc_regs: registers of the sdhc controller
  88  * @sdhc_clk: Current clk of the sdhc controller
  89  * @bus_width: bus width, 1bit, 4bit or 8bit
  90  * @cfg: mmc config
  91  * @mmc: mmc
  92  * Following is used when Driver Model is enabled for MMC
  93  * @dev: pointer for the device
  94  * @non_removable: 0: removable; 1: non-removable
  95  * @wp_enable: 1: enable checking wp; 0: no check
  96  * @vs18_enable: 1: use 1.8V voltage; 0: use 3.3V
  97  * @cd_gpio: gpio for card detection
  98  * @wp_gpio: gpio for write protection
  99  */
 100 struct fsl_esdhc_priv {
 101         struct fsl_esdhc *esdhc_regs;
 102         unsigned int sdhc_clk;
 103         unsigned int bus_width;
 104         struct mmc_config cfg;
 105         struct mmc *mmc;
 106         struct udevice *dev;
 107         int non_removable;
 108         int wp_enable;
 109         int vs18_enable;
 110 #ifdef CONFIG_DM_GPIO
 111         struct gpio_desc cd_gpio;
 112         struct gpio_desc wp_gpio;
 113 #endif
 114 };
 115
 116 /* Return the XFERTYP flags for a given command and data packet */
 117 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
 118 {
 119         uint xfertyp = 0;
 120
 121         if (data) {
 122                 xfertyp |= XFERTYP_DPSEL;
 123 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 124                 xfertyp |= XFERTYP_DMAEN;
 125 #endif
 126                 if (data->blocks > 1) {
 127                         xfertyp |= XFERTYP_MSBSEL;
 128                         xfertyp |= XFERTYP_BCEN;
 129 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 130                         xfertyp |= XFERTYP_AC12EN;
 131 #endif
 132                 }
 133
 134                 if (data->flags & MMC_DATA_READ)
 135                         xfertyp |= XFERTYP_DTDSEL;
 136         }
 137
 138         if (cmd->resp_type & MMC_RSP_CRC)
 139                 xfertyp |= XFERTYP_CCCEN;
 140         if (cmd->resp_type & MMC_RSP_OPCODE)
 141                 xfertyp |= XFERTYP_CICEN;
 142         if (cmd->resp_type & MMC_RSP_136)
 143                 xfertyp |= XFERTYP_RSPTYP_136;
 144         else if (cmd->resp_type & MMC_RSP_BUSY)
 145                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 146         else if (cmd->resp_type & MMC_RSP_PRESENT)
 147                 xfertyp |= XFERTYP_RSPTYP_48;
 148
 149         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 150                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 151
 152         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 153 }
 154
 155 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 156 /*
 157  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 158  */
 159 static void esdhc_pio_read_write(struct fsl_esdhc_priv *priv,
 160                                  struct mmc_data *data)
 161 {
 162         struct fsl_esdhc *regs = priv->esdhc_regs;
 163         uint blocks;
 164         char *buffer;
 165         uint databuf;
 166         uint size;
 167         uint irqstat;
 168         uint timeout;
 169
 170         if (data->flags & MMC_DATA_READ) {
 171                 blocks = data->blocks;
 172                 buffer = data->dest;
 173                 while (blocks) {
 174                         timeout = PIO_TIMEOUT;
 175                         size = data->blocksize;
 176                         irqstat = esdhc_read32(&regs->irqstat);
 177                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BREN)
 178                                 && --timeout);
 179                         if (timeout <= 0) {
 180                                 printf("\nData Read Failed in PIO Mode.");
 181                                 return;
 182                         }
 183                         while (size && (!(irqstat & IRQSTAT_TC))) {
 184                                 udelay(100); /* Wait before last byte transfer complete */
 185                                 irqstat = esdhc_read32(&regs->irqstat);
 186                                 databuf = in_le32(&regs->datport);
 187                                 *((uint *)buffer) = databuf;
 188                                 buffer += 4;
 189                                 size -= 4;
 190                         }
 191                         blocks--;
 192                 }
 193         } else {
 194                 blocks = data->blocks;
 195                 buffer = (char *)data->src;
 196                 while (blocks) {
 197                         timeout = PIO_TIMEOUT;
 198                         size = data->blocksize;
 199                         irqstat = esdhc_read32(&regs->irqstat);
 200                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BWEN)
 201                                 && --timeout);
 202                         if (timeout <= 0) {
 203                                 printf("\nData Write Failed in PIO Mode.");
 204                                 return;
 205                         }
 206                         while (size && (!(irqstat & IRQSTAT_TC))) {
 207                                 udelay(100); /* Wait before last byte transfer complete */
 208                                 databuf = *((uint *)buffer);
 209                                 buffer += 4;
 210                                 size -= 4;
 211                                 irqstat = esdhc_read32(&regs->irqstat);
 212                                 out_le32(&regs->datport, databuf);
 213                         }
 214                         blocks--;
 215                 }
 216         }
 217 }
 218 #endif
 219
 220 static int esdhc_setup_data(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 221                             struct mmc_data *data)
 222 {
 223         int timeout;
 224         struct fsl_esdhc *regs = priv->esdhc_regs;
 225 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234)
 226         dma_addr_t addr;
 227 #endif
 228         uint wml_value;
 229
 230         wml_value = data->blocksize/4;
 231
 232         if (data->flags & MMC_DATA_READ) {
 233                 if (wml_value > WML_RD_WML_MAX)
 234                         wml_value = WML_RD_WML_MAX_VAL;
 235
 236                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 237 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 238 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234)
 239                 addr = virt_to_phys((void *)(data->dest));
 240                 if (upper_32_bits(addr))
 241                         printf("Error found for upper 32 bits\n");
 242                 else
 243                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 244 #else
 245                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 246 #endif
 247 #endif
 248         } else {
 249 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 250                 flush_dcache_range((ulong)data->src,
 251                                    (ulong)data->src+data->blocks
 252                                          *data->blocksize);
 253 #endif
 254                 if (wml_value > WML_WR_WML_MAX)
 255                         wml_value = WML_WR_WML_MAX_VAL;
 256                 if (priv->wp_enable) {
 257                         if ((esdhc_read32(&regs->prsstat) &
 258                             PRSSTAT_WPSPL) == 0) {
 259                                 printf("\nThe SD card is locked. Can not write to a locked card.\n\n");
 260                                 return -ETIMEDOUT;
 261                         }
 262                 }
 263
 264                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 265                                         wml_value << 16);
 266 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 267 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234)
 268                 addr = virt_to_phys((void *)(data->src));
 269                 if (upper_32_bits(addr))
 270                         printf("Error found for upper 32 bits\n");
 271                 else
 272                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 273 #else
 274                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 275 #endif
 276 #endif
 277         }
 278
 279         esdhc_write32(&regs->blkattr, data->blocks << 16 | data->blocksize);
 280
 281         /* Calculate the timeout period for data transactions */
 282         /*
 283          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 284          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 285          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 286          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 287          *              = (mmc->clock * 1/4) SD Clock cycles
 288          * As 1) >=  2)
 289          * => (2^(timeout+13)) >= mmc->clock * 1/4
 290          * Taking log2 both the sides
 291          * => timeout + 13 >= log2(mmc->clock/4)
 292          * Rounding up to next power of 2
 293          * => timeout + 13 = log2(mmc->clock/4) + 1
 294          * => timeout + 13 = fls(mmc->clock/4)
 295          *
 296          * However, the MMC spec "It is strongly recommended for hosts to
 297          * implement more than 500ms timeout value even if the card
 298          * indicates the 250ms maximum busy length."  Even the previous
 299          * value of 300ms is known to be insufficient for some cards.
 300          * So, we use
 301          * => timeout + 13 = fls(mmc->clock/2)
 302          */
 303         timeout = fls(mmc->clock/2);
 304         timeout -= 13;
 305
 306         if (timeout > 14)
 307                 timeout = 14;
 308
 309         if (timeout < 0)
 310                 timeout = 0;
 311
 312 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 313         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 314                 timeout++;
 315 #endif
 316
 317 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 318         timeout = 0xE;
 319 #endif
 320         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 321
 322         return 0;
 323 }
 324
 325 static void check_and_invalidate_dcache_range
 326         (struct mmc_cmd *cmd,
 327          struct mmc_data *data) {
 328         unsigned start = 0;
 329         unsigned end = 0;
 330         unsigned size = roundup(ARCH_DMA_MINALIGN,
 331                                 data->blocks*data->blocksize);
 332 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234)
 333         dma_addr_t addr;
 334
 335         addr = virt_to_phys((void *)(data->dest));
 336         if (upper_32_bits(addr))
 337                 printf("Error found for upper 32 bits\n");
 338         else
 339                 start = lower_32_bits(addr);
 340 #else
 341         start = (unsigned)data->dest;
 342 #endif
 343         end = start + size;
 344         invalidate_dcache_range(start, end);
 345 }
 346
 347 /*
 348  * Sends a command out on the bus.  Takes the mmc pointer,
 349  * a command pointer, and an optional data pointer.
 350  */
 351 static int esdhc_send_cmd_common(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 352                                  struct mmc_cmd *cmd, struct mmc_data *data)
 353 {
 354         int     err = 0;
 355         uint    xfertyp;
 356         uint    irqstat;
 357         struct fsl_esdhc *regs = priv->esdhc_regs;
 358
 359 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 360         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 361                 return 0;
 362 #endif
 363
 364         esdhc_write32(&regs->irqstat, -1);
 365
 366         sync();
 367
 368         /* Wait for the bus to be idle */
 369         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 370                         (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB))
 371                 ;
 372
 373         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA)
 374                 ;
 375
 376         /* Wait at least 8 SD clock cycles before the next command */
 377         /*
 378          * Note: This is way more than 8 cycles, but 1ms seems to
 379          * resolve timing issues with some cards
 380          */
 381         udelay(1000);
 382
 383         /* Set up for a data transfer if we have one */
 384         if (data) {
 385                 err = esdhc_setup_data(priv, mmc, data);
 386                 if(err)
 387                         return err;
 388
 389                 if (data->flags & MMC_DATA_READ)
 390                         check_and_invalidate_dcache_range(cmd, data);
 391         }
 392
 393         /* Figure out the transfer arguments */
 394         xfertyp = esdhc_xfertyp(cmd, data);
 395
 396         /* Mask all irqs */
 397         esdhc_write32(&regs->irqsigen, 0);
 398
 399         /* Send the command */
 400         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 401 #if defined(CONFIG_FSL_USDHC)
 402         esdhc_write32(&regs->mixctrl,
 403         (esdhc_read32(&regs->mixctrl) & 0xFFFFFF80) | (xfertyp & 0x7F)
 404                         | (mmc->ddr_mode ? XFERTYP_DDREN : 0));
 405         esdhc_write32(&regs->xfertyp, xfertyp & 0xFFFF0000);
 406 #else
 407         esdhc_write32(&regs->xfertyp, xfertyp);
 408 #endif
 409
 410         /* Wait for the command to complete */
 411         while (!(esdhc_read32(&regs->irqstat) & (IRQSTAT_CC | IRQSTAT_CTOE)))
 412                 ;
 413
 414         irqstat = esdhc_read32(&regs->irqstat);
 415
 416         if (irqstat & CMD_ERR) {
 417                 err = -ECOMM;
 418                 goto out;
 419         }
 420
 421         if (irqstat & IRQSTAT_CTOE) {
 422                 err = -ETIMEDOUT;
 423                 goto out;
 424         }
 425
 426         /* Switch voltage to 1.8V if CMD11 succeeded */
 427         if (cmd->cmdidx == SD_CMD_SWITCH_UHS18V) {
 428                 esdhc_setbits32(&regs->vendorspec, ESDHC_VENDORSPEC_VSELECT);
 429
 430                 printf("Run CMD11 1.8V switch\n");
 431                 /* Sleep for 5 ms - max time for card to switch to 1.8V */
 432                 udelay(5000);
 433         }
 434
 435         /* Workaround for ESDHC errata ENGcm03648 */
 436         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 437                 int timeout = 6000;
 438
 439                 /* Poll on DATA0 line for cmd with busy signal for 600 ms */
 440                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 441                                         PRSSTAT_DAT0)) {
 442                         udelay(100);
 443                         timeout--;
 444                 }
 445
 446                 if (timeout <= 0) {
 447                         printf("Timeout waiting for DAT0 to go high!\n");
 448                         err = -ETIMEDOUT;
 449                         goto out;
 450                 }
 451         }
 452
 453         /* Copy the response to the response buffer */
 454         if (cmd->resp_type & MMC_RSP_136) {
 455                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 456
 457                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 458                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 459                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 460                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 461                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 462                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 463                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 464                 cmd->response[3] = (cmdrsp0 << 8);
 465         } else
 466                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 467
 468         /* Wait until all of the blocks are transferred */
 469         if (data) {
 470 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 471                 esdhc_pio_read_write(priv, data);
 472 #else
 473                 do {
 474                         irqstat = esdhc_read32(&regs->irqstat);
 475
 476                         if (irqstat & IRQSTAT_DTOE) {
 477                                 err = -ETIMEDOUT;
 478                                 goto out;
 479                         }
 480
 481                         if (irqstat & DATA_ERR) {
 482                                 err = -ECOMM;
 483                                 goto out;
 484                         }
 485                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 486
 487                 /*
 488                  * Need invalidate the dcache here again to avoid any
 489                  * cache-fill during the DMA operations such as the
 490                  * speculative pre-fetching etc.
 491                  */
 492                 if (data->flags & MMC_DATA_READ)
 493                         check_and_invalidate_dcache_range(cmd, data);
 494 #endif
 495         }
 496
 497 out:
 498         /* Reset CMD and DATA portions on error */
 499         if (err) {
 500                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 501                               SYSCTL_RSTC);
 502                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 503                         ;
 504
 505                 if (data) {
 506                         esdhc_write32(&regs->sysctl,
 507                                       esdhc_read32(&regs->sysctl) |
 508                                       SYSCTL_RSTD);
 509                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 510                                 ;
 511                 }
 512
 513                 /* If this was CMD11, then notify that power cycle is needed */
 514                 if (cmd->cmdidx == SD_CMD_SWITCH_UHS18V)
 515                         printf("CMD11 to switch to 1.8V mode failed, card requires power cycle.\n");
 516         }
 517
 518         esdhc_write32(&regs->irqstat, -1);
 519
 520         return err;
 521 }
 522
 523 static void set_sysctl(struct fsl_esdhc_priv *priv, struct mmc *mmc, uint clock)
 524 {
 525         int div = 1;
 526 #ifdef ARCH_MXC
 527         int pre_div = 1;
 528 #else
 529         int pre_div = 2;
 530 #endif
 531         int ddr_pre_div = mmc->ddr_mode ? 2 : 1;
 532         struct fsl_esdhc *regs = priv->esdhc_regs;
 533         int sdhc_clk = priv->sdhc_clk;
 534         uint clk;
 535
 536         if (clock < mmc->cfg->f_min)
 537                 clock = mmc->cfg->f_min;
 538
 539         while (sdhc_clk / (16 * pre_div * ddr_pre_div) > clock && pre_div < 256)
 540                 pre_div *= 2;
 541
 542         while (sdhc_clk / (div * pre_div * ddr_pre_div) > clock && div < 16)
 543                 div++;
 544
 545         pre_div >>= 1;
 546         div -= 1;
 547
 548         clk = (pre_div << 8) | (div << 4);
 549
 550 #ifdef CONFIG_FSL_USDHC
 551         esdhc_clrbits32(&regs->vendorspec, VENDORSPEC_CKEN);
 552 #else
 553         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 554 #endif
 555
 556         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 557
 558         udelay(10000);
 559
 560 #ifdef CONFIG_FSL_USDHC
 561         esdhc_setbits32(&regs->vendorspec, VENDORSPEC_PEREN | VENDORSPEC_CKEN);
 562 #else
 563         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_CKEN);
 564 #endif
 565
 566 }
 567
 568 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 569 static void esdhc_clock_control(struct fsl_esdhc_priv *priv, bool enable)
 570 {
 571         struct fsl_esdhc *regs = priv->esdhc_regs;
 572         u32 value;
 573         u32 time_out;
 574
 575         value = esdhc_read32(&regs->sysctl);
 576
 577         if (enable)
 578                 value |= SYSCTL_CKEN;
 579         else
 580                 value &= ~SYSCTL_CKEN;
 581
 582         esdhc_write32(&regs->sysctl, value);
 583
 584         time_out = 20;
 585         value = PRSSTAT_SDSTB;
 586         while (!(esdhc_read32(&regs->prsstat) & value)) {
 587                 if (time_out == 0) {
 588                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 589                         break;
 590                 }
 591                 time_out--;
 592                 mdelay(1);
 593         }
 594 }
 595 #endif
 596
 597 static int esdhc_set_ios_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 598 {
 599         struct fsl_esdhc *regs = priv->esdhc_regs;
 600
 601 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 602         /* Select to use peripheral clock */
 603         esdhc_clock_control(priv, false);
 604         esdhc_setbits32(&regs->scr, ESDHCCTL_PCS);
 605         esdhc_clock_control(priv, true);
 606 #endif
 607         /* Set the clock speed */
 608         set_sysctl(priv, mmc, mmc->clock);
 609
 610         /* Set the bus width */
 611         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 612
 613         if (mmc->bus_width == 4)
 614                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 615         else if (mmc->bus_width == 8)
 616                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 617
 618         return 0;
 619 }
 620
 621 static int esdhc_init_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 622 {
 623         struct fsl_esdhc *regs = priv->esdhc_regs;
 624         int timeout = 1000;
 625
 626         /* Reset the entire host controller */
 627         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 628
 629         /* Wait until the controller is available */
 630         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA) && --timeout)
 631                 udelay(1000);
 632
 633 #if defined(CONFIG_FSL_USDHC)
 634         /* RSTA doesn't reset MMC_BOOT register, so manually reset it */
 635         esdhc_write32(&regs->mmcboot, 0x0);
 636         /* Reset MIX_CTRL and CLK_TUNE_CTRL_STATUS regs to 0 */
 637         esdhc_write32(&regs->mixctrl, 0x0);
 638         esdhc_write32(&regs->clktunectrlstatus, 0x0);
 639
 640         /* Put VEND_SPEC to default value */
 641         esdhc_write32(&regs->vendorspec, VENDORSPEC_INIT);
 642
 643         /* Disable DLL_CTRL delay line */
 644         esdhc_write32(&regs->dllctrl, 0x0);
 645 #endif
 646
 647 #ifndef ARCH_MXC
 648         /* Enable cache snooping */
 649         esdhc_write32(&regs->scr, 0x00000040);
 650 #endif
 651
 652 #ifndef CONFIG_FSL_USDHC
 653         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 654 #else
 655         esdhc_setbits32(&regs->vendorspec, VENDORSPEC_HCKEN | VENDORSPEC_IPGEN);
 656 #endif
 657
 658         /* Set the initial clock speed */
 659         mmc_set_clock(mmc, 400000);
 660
 661         /* Disable the BRR and BWR bits in IRQSTAT */
 662         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 663
 664         /* Put the PROCTL reg back to the default */
 665         esdhc_write32(&regs->proctl, PROCTL_INIT);
 666
 667         /* Set timout to the maximum value */
 668         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 669
 670         if (priv->vs18_enable)
 671                 esdhc_setbits32(&regs->vendorspec, ESDHC_VENDORSPEC_VSELECT);
 672
 673         return 0;
 674 }
 675
 676 static int esdhc_getcd_common(struct fsl_esdhc_priv *priv)
 677 {
 678         struct fsl_esdhc *regs = priv->esdhc_regs;
 679         int timeout = 1000;
 680
 681 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 682         if (CONFIG_ESDHC_DETECT_QUIRK)
 683                 return 1;
 684 #endif
 685
 686 #ifdef CONFIG_DM_MMC
 687         if (priv->non_removable)
 688                 return 1;
 689 #ifdef CONFIG_DM_GPIO
 690         if (dm_gpio_is_valid(&priv->cd_gpio))
 691                 return dm_gpio_get_value(&priv->cd_gpio);
 692 #endif
 693 #endif
 694
 695         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
 696                 udelay(1000);
 697
 698         return timeout > 0;
 699 }
 700
 701 static void esdhc_reset(struct fsl_esdhc *regs)
 702 {
 703         unsigned long timeout = 100; /* wait max 100 ms */
 704
 705         /* reset the controller */
 706         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 707
 708         /* hardware clears the bit when it is done */
 709         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA) && --timeout)
 710                 udelay(1000);
 711         if (!timeout)
 712                 printf("MMC/SD: Reset never completed.\n");
 713 }
 714
 715 static int esdhc_getcd(struct mmc *mmc)
 716 {
 717         struct fsl_esdhc_priv *priv = mmc->priv;
 718
 719         return esdhc_getcd_common(priv);
 720 }
 721
 722 static int esdhc_init(struct mmc *mmc)
 723 {
 724         struct fsl_esdhc_priv *priv = mmc->priv;
 725
 726         return esdhc_init_common(priv, mmc);
 727 }
 728
 729 static int esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd,
 730                           struct mmc_data *data)
 731 {
 732         struct fsl_esdhc_priv *priv = mmc->priv;
 733
 734         return esdhc_send_cmd_common(priv, mmc, cmd, data);
 735 }
 736
 737 static int esdhc_set_ios(struct mmc *mmc)
 738 {
 739         struct fsl_esdhc_priv *priv = mmc->priv;
 740
 741         return esdhc_set_ios_common(priv, mmc);
 742 }
 743
 744 static const struct mmc_ops esdhc_ops = {
 745         .getcd          = esdhc_getcd,
 746         .init           = esdhc_init,
 747         .send_cmd       = esdhc_send_cmd,
 748         .set_ios        = esdhc_set_ios,
 749 };
 750
 751 static int fsl_esdhc_init(struct fsl_esdhc_priv *priv)
 752 {
 753         struct fsl_esdhc *regs;
 754         struct mmc *mmc;
 755         u32 caps, voltage_caps;
 756
 757         if (!priv)
 758                 return -EINVAL;
 759
 760         regs = priv->esdhc_regs;
 761
 762         /* First reset the eSDHC controller */
 763         esdhc_reset(regs);
 764
 765 #ifndef CONFIG_FSL_USDHC
 766         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_HCKEN
 767                                 | SYSCTL_IPGEN | SYSCTL_CKEN);
 768 #else
 769         esdhc_setbits32(&regs->vendorspec, VENDORSPEC_PEREN |
 770                         VENDORSPEC_HCKEN | VENDORSPEC_IPGEN | VENDORSPEC_CKEN);
 771 #endif
 772
 773         if (priv->vs18_enable)
 774                 esdhc_setbits32(&regs->vendorspec, ESDHC_VENDORSPEC_VSELECT);
 775
 776         writel(SDHCI_IRQ_EN_BITS, &regs->irqstaten);
 777         memset(&priv->cfg, 0, sizeof(priv->cfg));
 778
 779         voltage_caps = 0;
 780         caps = esdhc_read32(&regs->hostcapblt);
 781
 782 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 783         caps = caps & ~(ESDHC_HOSTCAPBLT_SRS |
 784                         ESDHC_HOSTCAPBLT_VS18 | ESDHC_HOSTCAPBLT_VS30);
 785 #endif
 786
 787 /* T4240 host controller capabilities register should have VS33 bit */
 788 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 789         caps = caps | ESDHC_HOSTCAPBLT_VS33;
 790 #endif
 791
 792         if (caps & ESDHC_HOSTCAPBLT_VS18)
 793                 voltage_caps |= MMC_VDD_165_195;
 794         if (caps & ESDHC_HOSTCAPBLT_VS30)
 795                 voltage_caps |= MMC_VDD_29_30 | MMC_VDD_30_31;
 796         if (caps & ESDHC_HOSTCAPBLT_VS33)
 797                 voltage_caps |= MMC_VDD_32_33 | MMC_VDD_33_34;
 798
 799         priv->cfg.name = "FSL_SDHC";
 800         priv->cfg.ops = &esdhc_ops;
 801 #ifdef CONFIG_SYS_SD_VOLTAGE
 802         priv->cfg.voltages = CONFIG_SYS_SD_VOLTAGE;
 803 #else
 804         priv->cfg.voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
 805 #endif
 806         if ((priv->cfg.voltages & voltage_caps) == 0) {
 807                 printf("voltage not supported by controller\n");
 808                 return -1;
 809         }
 810
 811         if (priv->bus_width == 8)
 812                 priv->cfg.host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT;
 813         else if (priv->bus_width == 4)
 814                 priv->cfg.host_caps = MMC_MODE_4BIT;
 815
 816         priv->cfg.host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT;
 817 #ifdef CONFIG_SYS_FSL_ESDHC_HAS_DDR_MODE
 818         priv->cfg.host_caps |= MMC_MODE_DDR_52MHz;
 819 #endif
 820
 821         if (priv->bus_width > 0) {
 822                 if (priv->bus_width < 8)
 823                         priv->cfg.host_caps &= ~MMC_MODE_8BIT;
 824                 if (priv->bus_width < 4)
 825                         priv->cfg.host_caps &= ~MMC_MODE_4BIT;
 826         }
 827
 828         if (caps & ESDHC_HOSTCAPBLT_HSS)
 829                 priv->cfg.host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 830
 831 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 832         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 833                 priv->cfg.host_caps &= ~MMC_MODE_8BIT;
 834 #endif
 835
 836         priv->cfg.f_min = 400000;
 837         priv->cfg.f_max = min(priv->sdhc_clk, (u32)52000000);
 838
 839         priv->cfg.b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 840
 841         mmc = mmc_create(&priv->cfg, priv);
 842         if (mmc == NULL)
 843                 return -1;
 844
 845         priv->mmc = mmc;
 846
 847         return 0;
 848 }
 849
 850 #ifndef CONFIG_DM_MMC
 851 static int fsl_esdhc_cfg_to_priv(struct fsl_esdhc_cfg *cfg,
 852                                  struct fsl_esdhc_priv *priv)
 853 {
 854         if (!cfg || !priv)
 855                 return -EINVAL;
 856
 857         priv->esdhc_regs = (struct fsl_esdhc *)(unsigned long)(cfg->esdhc_base);
 858         priv->bus_width = cfg->max_bus_width;
 859         priv->sdhc_clk = cfg->sdhc_clk;
 860         priv->wp_enable  = cfg->wp_enable;
 861         priv->vs18_enable  = cfg->vs18_enable;
 862
 863         return 0;
 864 };
 865
 866 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 867 {
 868         struct fsl_esdhc_priv *priv;
 869         int ret;
 870
 871         if (!cfg)
 872                 return -EINVAL;
 873
 874         priv = calloc(sizeof(struct fsl_esdhc_priv), 1);
 875         if (!priv)
 876                 return -ENOMEM;
 877
 878         ret = fsl_esdhc_cfg_to_priv(cfg, priv);
 879         if (ret) {
 880                 debug("%s xlate failure\n", __func__);
 881                 free(priv);
 882                 return ret;
 883         }
 884
 885         ret = fsl_esdhc_init(priv);
 886         if (ret) {
 887                 debug("%s init failure\n", __func__);
 888                 free(priv);
 889                 return ret;
 890         }
 891
 892         return 0;
 893 }
 894
 895 int fsl_esdhc_mmc_init(bd_t *bis)
 896 {
 897         struct fsl_esdhc_cfg *cfg;
 898
 899         cfg = calloc(sizeof(struct fsl_esdhc_cfg), 1);
 900         cfg->esdhc_base = CONFIG_SYS_FSL_ESDHC_ADDR;
 901         cfg->sdhc_clk = gd->arch.sdhc_clk;
 902         return fsl_esdhc_initialize(bis, cfg);
 903 }
 904 #endif
 905
 906 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 907 void mmc_adapter_card_type_ident(void)
 908 {
 909         u8 card_id;
 910         u8 value;
 911
 912         card_id = QIXIS_READ(present) & QIXIS_SDID_MASK;
 913         gd->arch.sdhc_adapter = card_id;
 914
 915         switch (card_id) {
 916         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC45:
 917                 value = QIXIS_READ(brdcfg[5]);
 918                 value |= (QIXIS_DAT4 | QIXIS_DAT5_6_7);
 919                 QIXIS_WRITE(brdcfg[5], value);
 920                 break;
 921         case QIXIS_ESDHC_ADAPTER_TYPE_SDMMC_LEGACY:
 922                 value = QIXIS_READ(pwr_ctl[1]);
 923                 value |= QIXIS_EVDD_BY_SDHC_VS;
 924                 QIXIS_WRITE(pwr_ctl[1], value);
 925                 break;
 926         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC44:
 927                 value = QIXIS_READ(brdcfg[5]);
 928                 value |= (QIXIS_SDCLKIN | QIXIS_SDCLKOUT);
 929                 QIXIS_WRITE(brdcfg[5], value);
 930                 break;
 931         case QIXIS_ESDHC_ADAPTER_TYPE_RSV:
 932                 break;
 933         case QIXIS_ESDHC_ADAPTER_TYPE_MMC:
 934                 break;
 935         case QIXIS_ESDHC_ADAPTER_TYPE_SD:
 936                 break;
 937         case QIXIS_ESDHC_NO_ADAPTER:
 938                 break;
 939         default:
 940                 break;
 941         }
 942 }
 943 #endif
 944
 945 #ifdef CONFIG_OF_LIBFDT
 946 __weak int esdhc_status_fixup(void *blob, const char *compat)
 947 {
 948 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 949         if (!hwconfig("esdhc")) {
 950                 do_fixup_by_compat(blob, compat, "status", "disabled",
 951                                 sizeof("disabled"), 1);
 952                 return 1;
 953         }
 954 #endif
 955         return 0;
 956 }
 957
 958 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 959 {
 960         const char *compat = "fsl,esdhc";
 961
 962         if (esdhc_status_fixup(blob, compat))
 963                 return;
 964
 965 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 966         do_fixup_by_compat_u32(blob, compat, "peripheral-frequency",
 967                                gd->arch.sdhc_clk, 1);
 968 #else
 969         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 970                                gd->arch.sdhc_clk, 1);
 971 #endif
 972 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 973         do_fixup_by_compat_u32(blob, compat, "adapter-type",
 974                                (u32)(gd->arch.sdhc_adapter), 1);
 975 #endif
 976 }
 977 #endif
 978
 979 #ifdef CONFIG_DM_MMC
 980 #include <asm/arch/clock.h>
 981 __weak void init_clk_usdhc(u32 index)
 982 {
 983 }
 984
 985 static int fsl_esdhc_probe(struct udevice *dev)
 986 {
 987         struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
 988         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 989         const void *fdt = gd->fdt_blob;
 990         int node = dev_of_offset(dev);
 991 #ifdef CONFIG_DM_REGULATOR
 992         struct udevice *vqmmc_dev;
 993 #endif
 994         fdt_addr_t addr;
 995         unsigned int val;
 996         int ret;
 997
 998         addr = devfdt_get_addr(dev);
 999         if (addr == FDT_ADDR_T_NONE)
1000                 return -EINVAL;
1001
1002         priv->esdhc_regs = (struct fsl_esdhc *)addr;
1003         priv->dev = dev;
1004
1005         val = fdtdec_get_int(fdt, node, "bus-width", -1);
1006         if (val == 8)
1007                 priv->bus_width = 8;
1008         else if (val == 4)
1009                 priv->bus_width = 4;
1010         else
1011                 priv->bus_width = 1;
1012
1013         if (fdt_get_property(fdt, node, "non-removable", NULL)) {
1014                 priv->non_removable = 1;
1015          } else {
1016                 priv->non_removable = 0;
1017 #ifdef CONFIG_DM_GPIO
1018                 gpio_request_by_name_nodev(offset_to_ofnode(node), "cd-gpios",
1019                                            0, &priv->cd_gpio, GPIOD_IS_IN);
1020 #endif
1021         }
1022
1023         priv->wp_enable = 1;
1024
1025 #ifdef CONFIG_DM_GPIO
1026         ret = gpio_request_by_name_nodev(offset_to_ofnode(node), "wp-gpios", 0,
1027                                          &priv->wp_gpio, GPIOD_IS_IN);
1028         if (ret)
1029                 priv->wp_enable = 0;
1030 #endif
1031
1032         priv->vs18_enable = 0;
1033
1034 #ifdef CONFIG_DM_REGULATOR
1035         /*
1036          * If emmc I/O has a fixed voltage at 1.8V, this must be provided,
1037          * otherwise, emmc will work abnormally.
1038          */
1039         ret = device_get_supply_regulator(dev, "vqmmc-supply", &vqmmc_dev);
1040         if (ret) {
1041                 dev_dbg(dev, "no vqmmc-supply\n");
1042         } else {
1043                 ret = regulator_set_enable(vqmmc_dev, true);
1044                 if (ret) {
1045                         dev_err(dev, "fail to enable vqmmc-supply\n");
1046                         return ret;
1047                 }
1048
1049                 if (regulator_get_value(vqmmc_dev) == 1800000)
1050                         priv->vs18_enable = 1;
1051         }
1052 #endif
1053
1054         /*
1055          * TODO:
1056          * Because lack of clk driver, if SDHC clk is not enabled,
1057          * need to enable it first before this driver is invoked.
1058          *
1059          * we use MXC_ESDHC_CLK to get clk freq.
1060          * If one would like to make this function work,
1061          * the aliases should be provided in dts as this:
1062          *
1063          *  aliases {
1064          *      mmc0 = &usdhc1;
1065          *      mmc1 = &usdhc2;
1066          *      mmc2 = &usdhc3;
1067          *      mmc3 = &usdhc4;
1068          *      };
1069          * Then if your board only supports mmc2 and mmc3, but we can
1070          * correctly get the seq as 2 and 3, then let mxc_get_clock
1071          * work as expected.
1072          */
1073
1074         init_clk_usdhc(dev->seq);
1075
1076         priv->sdhc_clk = mxc_get_clock(MXC_ESDHC_CLK + dev->seq);
1077         if (priv->sdhc_clk <= 0) {
1078                 dev_err(dev, "Unable to get clk for %s\n", dev->name);
1079                 return -EINVAL;
1080         }
1081
1082         ret = fsl_esdhc_init(priv);
1083         if (ret) {
1084                 dev_err(dev, "fsl_esdhc_init failure\n");
1085                 return ret;
1086         }
1087
1088         upriv->mmc = priv->mmc;
1089         priv->mmc->dev = dev;
1090
1091         return 0;
1092 }
1093
1094 static const struct udevice_id fsl_esdhc_ids[] = {
1095         { .compatible = "fsl,imx6ul-usdhc", },
1096         { .compatible = "fsl,imx6sx-usdhc", },
1097         { .compatible = "fsl,imx6sl-usdhc", },
1098         { .compatible = "fsl,imx6q-usdhc", },
1099         { .compatible = "fsl,imx7d-usdhc", },
1100         { .compatible = "fsl,imx7ulp-usdhc", },
1101         { .compatible = "fsl,esdhc", },
1102         { /* sentinel */ }
1103 };
1104
1105 U_BOOT_DRIVER(fsl_esdhc) = {
1106         .name   = "fsl-esdhc-mmc",
1107         .id     = UCLASS_MMC,
1108         .of_match = fsl_esdhc_ids,
1109         .probe  = fsl_esdhc_probe,
1110         .priv_auto_alloc_size = sizeof(struct fsl_esdhc_priv),
1111 };
1112 #endif