drivers/mmc/fsl_esdhc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   4  * Copyright 2019-2020 NXP
   5  * Andy Fleming
   6  *
   7  * Based vaguely on the pxa mmc code:
   8  * (C) Copyright 2003
   9  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <cpu_func.h>
  16 #include <errno.h>
  17 #include <hwconfig.h>
  18 #include <mmc.h>
  19 #include <part.h>
  20 #include <malloc.h>
  21 #include <fsl_esdhc.h>
  22 #include <fdt_support.h>
  23 #include <asm/cache.h>
  24 #include <asm/io.h>
  25 #include <dm.h>
  26 #include <dm/device_compat.h>
  27 #include <linux/bitops.h>
  28 #include <linux/delay.h>
  29
  30 DECLARE_GLOBAL_DATA_PTR;
  31
  32 struct fsl_esdhc {
  33         uint    dsaddr;         /* SDMA system address register */
  34         uint    blkattr;        /* Block attributes register */
  35         uint    cmdarg;         /* Command argument register */
  36         uint    xfertyp;        /* Transfer type register */
  37         uint    cmdrsp0;        /* Command response 0 register */
  38         uint    cmdrsp1;        /* Command response 1 register */
  39         uint    cmdrsp2;        /* Command response 2 register */
  40         uint    cmdrsp3;        /* Command response 3 register */
  41         uint    datport;        /* Buffer data port register */
  42         uint    prsstat;        /* Present state register */
  43         uint    proctl;         /* Protocol control register */
  44         uint    sysctl;         /* System Control Register */
  45         uint    irqstat;        /* Interrupt status register */
  46         uint    irqstaten;      /* Interrupt status enable register */
  47         uint    irqsigen;       /* Interrupt signal enable register */
  48         uint    autoc12err;     /* Auto CMD error status register */
  49         uint    hostcapblt;     /* Host controller capabilities register */
  50         uint    wml;            /* Watermark level register */
  51         char    reserved1[8];   /* reserved */
  52         uint    fevt;           /* Force event register */
  53         uint    admaes;         /* ADMA error status register */
  54         uint    adsaddr;        /* ADMA system address register */
  55         char    reserved2[160];
  56         uint    hostver;        /* Host controller version register */
  57         char    reserved3[4];   /* reserved */
  58         uint    dmaerraddr;     /* DMA error address register */
  59         char    reserved4[4];   /* reserved */
  60         uint    dmaerrattr;     /* DMA error attribute register */
  61         char    reserved5[4];   /* reserved */
  62         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  63         char    reserved6[756]; /* reserved */
  64         uint    esdhcctl;       /* eSDHC control register */
  65 };
  66
  67 struct fsl_esdhc_plat {
  68         struct mmc_config cfg;
  69         struct mmc mmc;
  70 };
  71
  72 /**
  73  * struct fsl_esdhc_priv
  74  *
  75  * @esdhc_regs: registers of the sdhc controller
  76  * @sdhc_clk: Current clk of the sdhc controller
  77  * @bus_width: bus width, 1bit, 4bit or 8bit
  78  * @cfg: mmc config
  79  * @mmc: mmc
  80  * Following is used when Driver Model is enabled for MMC
  81  * @dev: pointer for the device
  82  * @cd_gpio: gpio for card detection
  83  * @wp_gpio: gpio for write protection
  84  */
  85 struct fsl_esdhc_priv {
  86         struct fsl_esdhc *esdhc_regs;
  87         unsigned int sdhc_clk;
  88         bool is_sdhc_per_clk;
  89         unsigned int clock;
  90 #if !CONFIG_IS_ENABLED(DM_MMC)
  91         struct mmc *mmc;
  92 #endif
  93         struct udevice *dev;
  94 };
  95
  96 /* Return the XFERTYP flags for a given command and data packet */
  97 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
  98 {
  99         uint xfertyp = 0;
 100
 101         if (data) {
 102                 xfertyp |= XFERTYP_DPSEL;
 103 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 104                 xfertyp |= XFERTYP_DMAEN;
 105 #endif
 106                 if (data->blocks > 1) {
 107                         xfertyp |= XFERTYP_MSBSEL;
 108                         xfertyp |= XFERTYP_BCEN;
 109 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 110                         xfertyp |= XFERTYP_AC12EN;
 111 #endif
 112                 }
 113
 114                 if (data->flags & MMC_DATA_READ)
 115                         xfertyp |= XFERTYP_DTDSEL;
 116         }
 117
 118         if (cmd->resp_type & MMC_RSP_CRC)
 119                 xfertyp |= XFERTYP_CCCEN;
 120         if (cmd->resp_type & MMC_RSP_OPCODE)
 121                 xfertyp |= XFERTYP_CICEN;
 122         if (cmd->resp_type & MMC_RSP_136)
 123                 xfertyp |= XFERTYP_RSPTYP_136;
 124         else if (cmd->resp_type & MMC_RSP_BUSY)
 125                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 126         else if (cmd->resp_type & MMC_RSP_PRESENT)
 127                 xfertyp |= XFERTYP_RSPTYP_48;
 128
 129         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 130                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 131
 132         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 133 }
 134
 135 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 136 /*
 137  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 138  */
 139 static void esdhc_pio_read_write(struct fsl_esdhc_priv *priv,
 140                                  struct mmc_data *data)
 141 {
 142         struct fsl_esdhc *regs = priv->esdhc_regs;
 143         uint blocks;
 144         char *buffer;
 145         uint databuf;
 146         uint size;
 147         uint irqstat;
 148         ulong start;
 149
 150         if (data->flags & MMC_DATA_READ) {
 151                 blocks = data->blocks;
 152                 buffer = data->dest;
 153                 while (blocks) {
 154                         start = get_timer(0);
 155                         size = data->blocksize;
 156                         irqstat = esdhc_read32(&regs->irqstat);
 157                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BREN)) {
 158                                 if (get_timer(start) > PIO_TIMEOUT) {
 159                                         printf("\nData Read Failed in PIO Mode.");
 160                                         return;
 161                                 }
 162                         }
 163                         while (size && (!(irqstat & IRQSTAT_TC))) {
 164                                 udelay(100); /* Wait before last byte transfer complete */
 165                                 irqstat = esdhc_read32(&regs->irqstat);
 166                                 databuf = in_le32(&regs->datport);
 167                                 *((uint *)buffer) = databuf;
 168                                 buffer += 4;
 169                                 size -= 4;
 170                         }
 171                         blocks--;
 172                 }
 173         } else {
 174                 blocks = data->blocks;
 175                 buffer = (char *)data->src;
 176                 while (blocks) {
 177                         start = get_timer(0);
 178                         size = data->blocksize;
 179                         irqstat = esdhc_read32(&regs->irqstat);
 180                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BWEN)) {
 181                                 if (get_timer(start) > PIO_TIMEOUT) {
 182                                         printf("\nData Write Failed in PIO Mode.");
 183                                         return;
 184                                 }
 185                         }
 186                         while (size && (!(irqstat & IRQSTAT_TC))) {
 187                                 udelay(100); /* Wait before last byte transfer complete */
 188                                 databuf = *((uint *)buffer);
 189                                 buffer += 4;
 190                                 size -= 4;
 191                                 irqstat = esdhc_read32(&regs->irqstat);
 192                                 out_le32(&regs->datport, databuf);
 193                         }
 194                         blocks--;
 195                 }
 196         }
 197 }
 198 #endif
 199
 200 static int esdhc_setup_data(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 201                             struct mmc_data *data)
 202 {
 203         int timeout;
 204         struct fsl_esdhc *regs = priv->esdhc_regs;
 205 #if defined(CONFIG_FSL_LAYERSCAPE)
 206         dma_addr_t addr;
 207 #endif
 208         uint wml_value;
 209
 210         wml_value = data->blocksize/4;
 211
 212         if (data->flags & MMC_DATA_READ) {
 213                 if (wml_value > WML_RD_WML_MAX)
 214                         wml_value = WML_RD_WML_MAX_VAL;
 215
 216                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 217 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 218 #if defined(CONFIG_FSL_LAYERSCAPE)
 219                 addr = virt_to_phys((void *)(data->dest));
 220                 if (upper_32_bits(addr))
 221                         printf("Error found for upper 32 bits\n");
 222                 else
 223                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 224 #else
 225                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 226 #endif
 227 #endif
 228         } else {
 229 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 230                 flush_dcache_range((ulong)data->src,
 231                                    (ulong)data->src+data->blocks
 232                                          *data->blocksize);
 233 #endif
 234                 if (wml_value > WML_WR_WML_MAX)
 235                         wml_value = WML_WR_WML_MAX_VAL;
 236
 237                 if (!(esdhc_read32(&regs->prsstat) & PRSSTAT_WPSPL)) {
 238                         printf("Can not write to locked SD card.\n");
 239                         return -EINVAL;
 240                 }
 241
 242                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 243                                         wml_value << 16);
 244 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 245 #if defined(CONFIG_FSL_LAYERSCAPE)
 246                 addr = virt_to_phys((void *)(data->src));
 247                 if (upper_32_bits(addr))
 248                         printf("Error found for upper 32 bits\n");
 249                 else
 250                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 251 #else
 252                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 253 #endif
 254 #endif
 255         }
 256
 257         esdhc_write32(&regs->blkattr, data->blocks << 16 | data->blocksize);
 258
 259         /* Calculate the timeout period for data transactions */
 260         /*
 261          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 262          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 263          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 264          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 265          *              = (mmc->clock * 1/4) SD Clock cycles
 266          * As 1) >=  2)
 267          * => (2^(timeout+13)) >= mmc->clock * 1/4
 268          * Taking log2 both the sides
 269          * => timeout + 13 >= log2(mmc->clock/4)
 270          * Rounding up to next power of 2
 271          * => timeout + 13 = log2(mmc->clock/4) + 1
 272          * => timeout + 13 = fls(mmc->clock/4)
 273          *
 274          * However, the MMC spec "It is strongly recommended for hosts to
 275          * implement more than 500ms timeout value even if the card
 276          * indicates the 250ms maximum busy length."  Even the previous
 277          * value of 300ms is known to be insufficient for some cards.
 278          * So, we use
 279          * => timeout + 13 = fls(mmc->clock/2)
 280          */
 281         timeout = fls(mmc->clock/2);
 282         timeout -= 13;
 283
 284         if (timeout > 14)
 285                 timeout = 14;
 286
 287         if (timeout < 0)
 288                 timeout = 0;
 289
 290 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 291         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 292                 timeout++;
 293 #endif
 294
 295 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 296         timeout = 0xE;
 297 #endif
 298         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 299
 300         return 0;
 301 }
 302
 303 static void check_and_invalidate_dcache_range
 304         (struct mmc_cmd *cmd,
 305          struct mmc_data *data) {
 306         unsigned start = 0;
 307         unsigned end = 0;
 308         unsigned size = roundup(ARCH_DMA_MINALIGN,
 309                                 data->blocks*data->blocksize);
 310 #if defined(CONFIG_FSL_LAYERSCAPE)
 311         dma_addr_t addr;
 312
 313         addr = virt_to_phys((void *)(data->dest));
 314         if (upper_32_bits(addr))
 315                 printf("Error found for upper 32 bits\n");
 316         else
 317                 start = lower_32_bits(addr);
 318 #else
 319         start = (unsigned)data->dest;
 320 #endif
 321         end = start + size;
 322         invalidate_dcache_range(start, end);
 323 }
 324
 325 /*
 326  * Sends a command out on the bus.  Takes the mmc pointer,
 327  * a command pointer, and an optional data pointer.
 328  */
 329 static int esdhc_send_cmd_common(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 330                                  struct mmc_cmd *cmd, struct mmc_data *data)
 331 {
 332         int     err = 0;
 333         uint    xfertyp;
 334         uint    irqstat;
 335         u32     flags = IRQSTAT_CC | IRQSTAT_CTOE;
 336         struct fsl_esdhc *regs = priv->esdhc_regs;
 337         unsigned long start;
 338
 339 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 340         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 341                 return 0;
 342 #endif
 343
 344         esdhc_write32(&regs->irqstat, -1);
 345
 346         sync();
 347
 348         /* Wait for the bus to be idle */
 349         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 350                         (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB))
 351                 ;
 352
 353         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA)
 354                 ;
 355
 356         /* Wait at least 8 SD clock cycles before the next command */
 357         /*
 358          * Note: This is way more than 8 cycles, but 1ms seems to
 359          * resolve timing issues with some cards
 360          */
 361         udelay(1000);
 362
 363         /* Set up for a data transfer if we have one */
 364         if (data) {
 365                 err = esdhc_setup_data(priv, mmc, data);
 366                 if(err)
 367                         return err;
 368
 369                 if (data->flags & MMC_DATA_READ)
 370                         check_and_invalidate_dcache_range(cmd, data);
 371         }
 372
 373         /* Figure out the transfer arguments */
 374         xfertyp = esdhc_xfertyp(cmd, data);
 375
 376         /* Mask all irqs */
 377         esdhc_write32(&regs->irqsigen, 0);
 378
 379         /* Send the command */
 380         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 381         esdhc_write32(&regs->xfertyp, xfertyp);
 382
 383         /* Wait for the command to complete */
 384         start = get_timer(0);
 385         while (!(esdhc_read32(&regs->irqstat) & flags)) {
 386                 if (get_timer(start) > 1000) {
 387                         err = -ETIMEDOUT;
 388                         goto out;
 389                 }
 390         }
 391
 392         irqstat = esdhc_read32(&regs->irqstat);
 393
 394         if (irqstat & CMD_ERR) {
 395                 err = -ECOMM;
 396                 goto out;
 397         }
 398
 399         if (irqstat & IRQSTAT_CTOE) {
 400                 err = -ETIMEDOUT;
 401                 goto out;
 402         }
 403
 404         /* Workaround for ESDHC errata ENGcm03648 */
 405         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 406                 int timeout = 6000;
 407
 408                 /* Poll on DATA0 line for cmd with busy signal for 600 ms */
 409                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 410                                         PRSSTAT_DAT0)) {
 411                         udelay(100);
 412                         timeout--;
 413                 }
 414
 415                 if (timeout <= 0) {
 416                         printf("Timeout waiting for DAT0 to go high!\n");
 417                         err = -ETIMEDOUT;
 418                         goto out;
 419                 }
 420         }
 421
 422         /* Copy the response to the response buffer */
 423         if (cmd->resp_type & MMC_RSP_136) {
 424                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 425
 426                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 427                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 428                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 429                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 430                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 431                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 432                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 433                 cmd->response[3] = (cmdrsp0 << 8);
 434         } else
 435                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 436
 437         /* Wait until all of the blocks are transferred */
 438         if (data) {
 439 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 440                 esdhc_pio_read_write(priv, data);
 441 #else
 442                 do {
 443                         irqstat = esdhc_read32(&regs->irqstat);
 444
 445                         if (irqstat & IRQSTAT_DTOE) {
 446                                 err = -ETIMEDOUT;
 447                                 goto out;
 448                         }
 449
 450                         if (irqstat & DATA_ERR) {
 451                                 err = -ECOMM;
 452                                 goto out;
 453                         }
 454                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 455
 456                 /*
 457                  * Need invalidate the dcache here again to avoid any
 458                  * cache-fill during the DMA operations such as the
 459                  * speculative pre-fetching etc.
 460                  */
 461                 if (data->flags & MMC_DATA_READ) {
 462                         check_and_invalidate_dcache_range(cmd, data);
 463                 }
 464 #endif
 465         }
 466
 467 out:
 468         /* Reset CMD and DATA portions on error */
 469         if (err) {
 470                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 471                               SYSCTL_RSTC);
 472                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 473                         ;
 474
 475                 if (data) {
 476                         esdhc_write32(&regs->sysctl,
 477                                       esdhc_read32(&regs->sysctl) |
 478                                       SYSCTL_RSTD);
 479                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 480                                 ;
 481                 }
 482         }
 483
 484         esdhc_write32(&regs->irqstat, -1);
 485
 486         return err;
 487 }
 488
 489 static void set_sysctl(struct fsl_esdhc_priv *priv, struct mmc *mmc, uint clock)
 490 {
 491         struct fsl_esdhc *regs = priv->esdhc_regs;
 492         int div = 1;
 493         int pre_div = 2;
 494         unsigned int sdhc_clk = priv->sdhc_clk;
 495         u32 time_out;
 496         u32 value;
 497         uint clk;
 498
 499         if (clock < mmc->cfg->f_min)
 500                 clock = mmc->cfg->f_min;
 501
 502         while (sdhc_clk / (16 * pre_div) > clock && pre_div < 256)
 503                 pre_div *= 2;
 504
 505         while (sdhc_clk / (div * pre_div) > clock && div < 16)
 506                 div++;
 507
 508         pre_div >>= 1;
 509         div -= 1;
 510
 511         clk = (pre_div << 8) | (div << 4);
 512
 513         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 514
 515         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 516
 517         time_out = 20;
 518         value = PRSSTAT_SDSTB;
 519         while (!(esdhc_read32(&regs->prsstat) & value)) {
 520                 if (time_out == 0) {
 521                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 522                         break;
 523                 }
 524                 time_out--;
 525                 mdelay(1);
 526         }
 527
 528         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_CKEN);
 529 }
 530
 531 static void esdhc_clock_control(struct fsl_esdhc_priv *priv, bool enable)
 532 {
 533         struct fsl_esdhc *regs = priv->esdhc_regs;
 534         u32 value;
 535         u32 time_out;
 536
 537         value = esdhc_read32(&regs->sysctl);
 538
 539         if (enable)
 540                 value |= SYSCTL_CKEN;
 541         else
 542                 value &= ~SYSCTL_CKEN;
 543
 544         esdhc_write32(&regs->sysctl, value);
 545
 546         time_out = 20;
 547         value = PRSSTAT_SDSTB;
 548         while (!(esdhc_read32(&regs->prsstat) & value)) {
 549                 if (time_out == 0) {
 550                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 551                         break;
 552                 }
 553                 time_out--;
 554                 mdelay(1);
 555         }
 556 }
 557
 558 static int esdhc_set_ios_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 559 {
 560         struct fsl_esdhc *regs = priv->esdhc_regs;
 561
 562         if (priv->is_sdhc_per_clk) {
 563                 /* Select to use peripheral clock */
 564                 esdhc_clock_control(priv, false);
 565                 esdhc_setbits32(&regs->esdhcctl, ESDHCCTL_PCS);
 566                 esdhc_clock_control(priv, true);
 567         }
 568
 569         /* Set the clock speed */
 570         if (priv->clock != mmc->clock)
 571                 set_sysctl(priv, mmc, mmc->clock);
 572
 573         /* Set the bus width */
 574         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 575
 576         if (mmc->bus_width == 4)
 577                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 578         else if (mmc->bus_width == 8)
 579                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 580
 581         return 0;
 582 }
 583
 584 static void esdhc_enable_cache_snooping(struct fsl_esdhc *regs)
 585 {
 586 #ifdef CONFIG_ARCH_MPC830X
 587         immap_t *immr = (immap_t *)CONFIG_SYS_IMMR;
 588         sysconf83xx_t *sysconf = &immr->sysconf;
 589
 590         setbits_be32(&sysconf->sdhccr, 0x02000000);
 591 #else
 592         esdhc_write32(&regs->esdhcctl, 0x00000040);
 593 #endif
 594 }
 595
 596 static int esdhc_init_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 597 {
 598         struct fsl_esdhc *regs = priv->esdhc_regs;
 599         ulong start;
 600
 601         /* Reset the entire host controller */
 602         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 603
 604         /* Wait until the controller is available */
 605         start = get_timer(0);
 606         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA)) {
 607                 if (get_timer(start) > 1000)
 608                         return -ETIMEDOUT;
 609         }
 610
 611         esdhc_enable_cache_snooping(regs);
 612
 613         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 614
 615         /* Set the initial clock speed */
 616         mmc_set_clock(mmc, 400000, MMC_CLK_ENABLE);
 617
 618         /* Disable the BRR and BWR bits in IRQSTAT */
 619         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 620
 621         /* Put the PROCTL reg back to the default */
 622         esdhc_write32(&regs->proctl, PROCTL_INIT);
 623
 624         /* Set timout to the maximum value */
 625         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 626
 627         return 0;
 628 }
 629
 630 static int esdhc_getcd_common(struct fsl_esdhc_priv *priv)
 631 {
 632         struct fsl_esdhc *regs = priv->esdhc_regs;
 633
 634 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 635         if (CONFIG_ESDHC_DETECT_QUIRK)
 636                 return 1;
 637 #endif
 638         if (esdhc_read32(&regs->prsstat) & PRSSTAT_CINS)
 639                 return 1;
 640
 641         return 0;
 642 }
 643
 644 static void fsl_esdhc_get_cfg_common(struct fsl_esdhc_priv *priv,
 645                                      struct mmc_config *cfg)
 646 {
 647         struct fsl_esdhc *regs = priv->esdhc_regs;
 648         u32 caps;
 649
 650         caps = esdhc_read32(&regs->hostcapblt);
 651 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 652         caps &= ~(HOSTCAPBLT_SRS | HOSTCAPBLT_VS18 | HOSTCAPBLT_VS30);
 653 #endif
 654 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 655         caps |= HOSTCAPBLT_VS33;
 656 #endif
 657         if (caps & HOSTCAPBLT_VS18)
 658                 cfg->voltages |= MMC_VDD_165_195;
 659         if (caps & HOSTCAPBLT_VS30)
 660                 cfg->voltages |= MMC_VDD_29_30 | MMC_VDD_30_31;
 661         if (caps & HOSTCAPBLT_VS33)
 662                 cfg->voltages |= MMC_VDD_32_33 | MMC_VDD_33_34;
 663
 664         cfg->name = "FSL_SDHC";
 665
 666         if (caps & HOSTCAPBLT_HSS)
 667                 cfg->host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 668
 669         cfg->f_min = 400000;
 670         cfg->f_max = min(priv->sdhc_clk, (u32)200000000);
 671         cfg->b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 672 }
 673
 674 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 675 void mmc_adapter_card_type_ident(void)
 676 {
 677         u8 card_id;
 678         u8 value;
 679
 680         card_id = QIXIS_READ(present) & QIXIS_SDID_MASK;
 681         gd->arch.sdhc_adapter = card_id;
 682
 683         switch (card_id) {
 684         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC45:
 685                 value = QIXIS_READ(brdcfg[5]);
 686                 value |= (QIXIS_DAT4 | QIXIS_DAT5_6_7);
 687                 QIXIS_WRITE(brdcfg[5], value);
 688                 break;
 689         case QIXIS_ESDHC_ADAPTER_TYPE_SDMMC_LEGACY:
 690                 value = QIXIS_READ(pwr_ctl[1]);
 691                 value |= QIXIS_EVDD_BY_SDHC_VS;
 692                 QIXIS_WRITE(pwr_ctl[1], value);
 693                 break;
 694         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC44:
 695                 value = QIXIS_READ(brdcfg[5]);
 696                 value |= (QIXIS_SDCLKIN | QIXIS_SDCLKOUT);
 697                 QIXIS_WRITE(brdcfg[5], value);
 698                 break;
 699         case QIXIS_ESDHC_ADAPTER_TYPE_RSV:
 700                 break;
 701         case QIXIS_ESDHC_ADAPTER_TYPE_MMC:
 702                 break;
 703         case QIXIS_ESDHC_ADAPTER_TYPE_SD:
 704                 break;
 705         case QIXIS_ESDHC_NO_ADAPTER:
 706                 break;
 707         default:
 708                 break;
 709         }
 710 }
 711 #endif
 712
 713 #ifdef CONFIG_OF_LIBFDT
 714 __weak int esdhc_status_fixup(void *blob, const char *compat)
 715 {
 716 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 717         if (!hwconfig("esdhc")) {
 718                 do_fixup_by_compat(blob, compat, "status", "disabled",
 719                                 sizeof("disabled"), 1);
 720                 return 1;
 721         }
 722 #endif
 723         return 0;
 724 }
 725
 726 #ifdef CONFIG_FSL_ESDHC_33V_IO_RELIABILITY_WORKAROUND
 727 static int fsl_esdhc_get_cd(struct udevice *dev);
 728
 729 static void esdhc_disable_for_no_card(void *blob)
 730 {
 731         struct udevice *dev;
 732
 733         for (uclass_first_device(UCLASS_MMC, &dev);
 734              dev;
 735              uclass_next_device(&dev)) {
 736                 char esdhc_path[50];
 737
 738                 if (fsl_esdhc_get_cd(dev))
 739                         continue;
 740
 741                 snprintf(esdhc_path, sizeof(esdhc_path), "/soc/esdhc@%lx",
 742                          (unsigned long)dev_read_addr(dev));
 743                 do_fixup_by_path(blob, esdhc_path, "status", "disabled",
 744                                  sizeof("disabled"), 1);
 745         }
 746 }
 747 #endif
 748
 749 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 750 {
 751         const char *compat = "fsl,esdhc";
 752
 753         if (esdhc_status_fixup(blob, compat))
 754                 return;
 755 #ifdef CONFIG_FSL_ESDHC_33V_IO_RELIABILITY_WORKAROUND
 756         esdhc_disable_for_no_card(blob);
 757 #endif
 758         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 759                                gd->arch.sdhc_clk, 1);
 760 }
 761 #endif
 762
 763 #if !CONFIG_IS_ENABLED(DM_MMC)
 764 static int esdhc_getcd(struct mmc *mmc)
 765 {
 766         struct fsl_esdhc_priv *priv = mmc->priv;
 767
 768         return esdhc_getcd_common(priv);
 769 }
 770
 771 static int esdhc_init(struct mmc *mmc)
 772 {
 773         struct fsl_esdhc_priv *priv = mmc->priv;
 774
 775         return esdhc_init_common(priv, mmc);
 776 }
 777
 778 static int esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd,
 779                           struct mmc_data *data)
 780 {
 781         struct fsl_esdhc_priv *priv = mmc->priv;
 782
 783         return esdhc_send_cmd_common(priv, mmc, cmd, data);
 784 }
 785
 786 static int esdhc_set_ios(struct mmc *mmc)
 787 {
 788         struct fsl_esdhc_priv *priv = mmc->priv;
 789
 790         return esdhc_set_ios_common(priv, mmc);
 791 }
 792
 793 static const struct mmc_ops esdhc_ops = {
 794         .getcd          = esdhc_getcd,
 795         .init           = esdhc_init,
 796         .send_cmd       = esdhc_send_cmd,
 797         .set_ios        = esdhc_set_ios,
 798 };
 799
 800 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 801 {
 802         struct fsl_esdhc_plat *plat;
 803         struct fsl_esdhc_priv *priv;
 804         struct mmc_config *mmc_cfg;
 805         struct mmc *mmc;
 806
 807         if (!cfg)
 808                 return -EINVAL;
 809
 810         priv = calloc(sizeof(struct fsl_esdhc_priv), 1);
 811         if (!priv)
 812                 return -ENOMEM;
 813         plat = calloc(sizeof(struct fsl_esdhc_plat), 1);
 814         if (!plat) {
 815                 free(priv);
 816                 return -ENOMEM;
 817         }
 818
 819         priv->esdhc_regs = (struct fsl_esdhc *)(unsigned long)(cfg->esdhc_base);
 820         priv->sdhc_clk = cfg->sdhc_clk;
 821         if (gd->arch.sdhc_per_clk)
 822                 priv->is_sdhc_per_clk = true;
 823
 824         mmc_cfg = &plat->cfg;
 825
 826         if (cfg->max_bus_width == 8) {
 827                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT |
 828                                       MMC_MODE_8BIT;
 829         } else if (cfg->max_bus_width == 4) {
 830                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT;
 831         } else if (cfg->max_bus_width == 1) {
 832                 mmc_cfg->host_caps |= MMC_MODE_1BIT;
 833         } else {
 834                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT |
 835                                       MMC_MODE_8BIT;
 836                 printf("No max bus width provided. Assume 8-bit supported.\n");
 837         }
 838
 839 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 840         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 841                 mmc_cfg->host_caps &= ~MMC_MODE_8BIT;
 842 #endif
 843         mmc_cfg->ops = &esdhc_ops;
 844
 845         fsl_esdhc_get_cfg_common(priv, mmc_cfg);
 846
 847         mmc = mmc_create(mmc_cfg, priv);
 848         if (!mmc)
 849                 return -EIO;
 850
 851         priv->mmc = mmc;
 852         return 0;
 853 }
 854
 855 int fsl_esdhc_mmc_init(bd_t *bis)
 856 {
 857         struct fsl_esdhc_cfg *cfg;
 858
 859         cfg = calloc(sizeof(struct fsl_esdhc_cfg), 1);
 860         cfg->esdhc_base = CONFIG_SYS_FSL_ESDHC_ADDR;
 861         /* Prefer peripheral clock which provides higher frequency. */
 862         if (gd->arch.sdhc_per_clk)
 863                 cfg->sdhc_clk = gd->arch.sdhc_per_clk;
 864         else
 865                 cfg->sdhc_clk = gd->arch.sdhc_clk;
 866         return fsl_esdhc_initialize(bis, cfg);
 867 }
 868 #else /* DM_MMC */
 869 static int fsl_esdhc_probe(struct udevice *dev)
 870 {
 871         struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
 872         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 873         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 874         fdt_addr_t addr;
 875         struct mmc *mmc;
 876         int ret;
 877
 878         addr = dev_read_addr(dev);
 879         if (addr == FDT_ADDR_T_NONE)
 880                 return -EINVAL;
 881 #ifdef CONFIG_PPC
 882         priv->esdhc_regs = (struct fsl_esdhc *)lower_32_bits(addr);
 883 #else
 884         priv->esdhc_regs = (struct fsl_esdhc *)addr;
 885 #endif
 886         priv->dev = dev;
 887
 888         if (gd->arch.sdhc_per_clk) {
 889                 priv->sdhc_clk = gd->arch.sdhc_per_clk;
 890                 priv->is_sdhc_per_clk = true;
 891         } else {
 892                 priv->sdhc_clk = gd->arch.sdhc_clk;
 893         }
 894
 895         if (priv->sdhc_clk <= 0) {
 896                 dev_err(dev, "Unable to get clk for %s\n", dev->name);
 897                 return -EINVAL;
 898         }
 899
 900         fsl_esdhc_get_cfg_common(priv, &plat->cfg);
 901
 902         mmc_of_parse(dev, &plat->cfg);
 903
 904         mmc = &plat->mmc;
 905         mmc->cfg = &plat->cfg;
 906         mmc->dev = dev;
 907
 908         upriv->mmc = mmc;
 909
 910         ret = esdhc_init_common(priv, mmc);
 911         if (ret)
 912                 return ret;
 913
 914 #ifdef CONFIG_FSL_ESDHC_33V_IO_RELIABILITY_WORKAROUND
 915         if (!fsl_esdhc_get_cd(dev))
 916                 esdhc_setbits32(&priv->esdhc_regs->proctl, PROCTL_VOLT_SEL);
 917 #endif
 918         return 0;
 919 }
 920
 921 static int fsl_esdhc_get_cd(struct udevice *dev)
 922 {
 923         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 924         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 925
 926         if (plat->cfg.host_caps & MMC_CAP_NONREMOVABLE)
 927                 return 1;
 928
 929         return esdhc_getcd_common(priv);
 930 }
 931
 932 static int fsl_esdhc_send_cmd(struct udevice *dev, struct mmc_cmd *cmd,
 933                               struct mmc_data *data)
 934 {
 935         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 936         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 937
 938         return esdhc_send_cmd_common(priv, &plat->mmc, cmd, data);
 939 }
 940
 941 static int fsl_esdhc_set_ios(struct udevice *dev)
 942 {
 943         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 944         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 945
 946         return esdhc_set_ios_common(priv, &plat->mmc);
 947 }
 948
 949 static const struct dm_mmc_ops fsl_esdhc_ops = {
 950         .get_cd         = fsl_esdhc_get_cd,
 951         .send_cmd       = fsl_esdhc_send_cmd,
 952         .set_ios        = fsl_esdhc_set_ios,
 953 #ifdef MMC_SUPPORTS_TUNING
 954         .execute_tuning = fsl_esdhc_execute_tuning,
 955 #endif
 956 };
 957
 958 static const struct udevice_id fsl_esdhc_ids[] = {
 959         { .compatible = "fsl,esdhc", },
 960         { /* sentinel */ }
 961 };
 962
 963 static int fsl_esdhc_bind(struct udevice *dev)
 964 {
 965         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 966
 967         return mmc_bind(dev, &plat->mmc, &plat->cfg);
 968 }
 969
 970 U_BOOT_DRIVER(fsl_esdhc) = {
 971         .name   = "fsl-esdhc-mmc",
 972         .id     = UCLASS_MMC,
 973         .of_match = fsl_esdhc_ids,
 974         .ops    = &fsl_esdhc_ops,
 975         .bind   = fsl_esdhc_bind,
 976         .probe  = fsl_esdhc_probe,
 977         .platdata_auto_alloc_size = sizeof(struct fsl_esdhc_plat),
 978         .priv_auto_alloc_size = sizeof(struct fsl_esdhc_priv),
 979 };
 980 #endif