drivers/misc/Kconfig

   1 #
   2 # Multifunction miscellaneous devices
   3 #
   4
   5 menu "Multifunction device drivers"
   6
   7 config MISC
   8         bool "Enable Driver Model for Misc drivers"
   9         depends on DM
  10         help
  11           Enable driver model for miscellaneous devices. This class is
  12           used only for those do not fit other more general classes. A
  13           set of generic read, write and ioctl methods may be used to
  14           access the device.
  15
  16 config SPL_MISC
  17         bool "Enable Driver Model for Misc drivers in SPL"
  18         depends on SPL_DM
  19         help
  20           Enable driver model for miscellaneous devices. This class is
  21           used only for those do not fit other more general classes. A
  22           set of generic read, write and ioctl methods may be used to
  23           access the device.
  24
  25 config TPL_MISC
  26         bool "Enable Driver Model for Misc drivers in TPL"
  27         depends on TPL_DM
  28         help
  29           Enable driver model for miscellaneous devices. This class is
  30           used only for those do not fit other more general classes. A
  31           set of generic read, write and ioctl methods may be used to
  32           access the device.
  33
  34 config ALTERA_SYSID
  35         bool "Altera Sysid support"
  36         depends on MISC
  37         help
  38           Select this to enable a sysid for Altera devices. Please find
  39           details on the "Embedded Peripherals IP User Guide" of Altera.
  40
  41 config ATSHA204A
  42         bool "Support for Atmel ATSHA204A module"
  43         depends on MISC
  44         help
  45            Enable support for I2C connected Atmel's ATSHA204A
  46            CryptoAuthentication module found for example on the Turris Omnia
  47            board.
  48
  49 config ROCKCHIP_EFUSE
  50         bool "Rockchip e-fuse support"
  51         depends on MISC
  52         help
  53           Enable (read-only) access for the e-fuse block found in Rockchip
  54           SoCs: accesses can either be made using byte addressing and a length
  55           or through child-nodes that are generated based on the e-fuse map
  56           retrieved from the DTS.
  57
  58           This driver currently supports the RK3399 only, but can easily be
  59           extended (by porting the read function from the Linux kernel sources)
  60           to support other recent Rockchip devices.
  61
  62 config ROCKCHIP_OTP
  63         bool "Rockchip OTP Support"
  64         depends on MISC
  65         help
  66           Enable (read-only) access for the one-time-programmable memory block
  67           found in Rockchip SoCs: accesses can either be made using byte
  68           addressing and a length or through child-nodes that are generated
  69           based on the e-fuse map retrieved from the DTS.
  70
  71 config VEXPRESS_CONFIG
  72         bool "Enable support for Arm Versatile Express config bus"
  73         depends on MISC
  74         help
  75           If you say Y here, you will get support for accessing the
  76           configuration bus on the Arm Versatile Express boards via
  77           a sysreg driver.
  78
  79 config CMD_CROS_EC
  80         bool "Enable crosec command"
  81         depends on CROS_EC
  82         help
  83           Enable command-line access to the Chrome OS EC (Embedded
  84           Controller). This provides the 'crosec' command which has
  85           a number of sub-commands for performing EC tasks such as
  86           updating its flash, accessing a small saved context area
  87           and talking to the I2C bus behind the EC (if there is one).
  88
  89 config CROS_EC
  90         bool "Enable Chrome OS EC"
  91         help
  92           Enable access to the Chrome OS EC. This is a separate
  93           microcontroller typically available on a SPI bus on Chromebooks. It
  94           provides access to the keyboard, some internal storage and may
  95           control access to the battery and main PMIC depending on the
  96           device. You can use the 'crosec' command to access it.
  97
  98 config SPL_CROS_EC
  99         bool "Enable Chrome OS EC in SPL"
 100         depends on SPL
 101         help
 102           Enable access to the Chrome OS EC in SPL. This is a separate
 103           microcontroller typically available on a SPI bus on Chromebooks. It
 104           provides access to the keyboard, some internal storage and may
 105           control access to the battery and main PMIC depending on the
 106           device. You can use the 'crosec' command to access it.
 107
 108 config TPL_CROS_EC
 109         bool "Enable Chrome OS EC in TPL"
 110         depends on TPL
 111         help
 112           Enable access to the Chrome OS EC in TPL. This is a separate
 113           microcontroller typically available on a SPI bus on Chromebooks. It
 114           provides access to the keyboard, some internal storage and may
 115           control access to the battery and main PMIC depending on the
 116           device. You can use the 'crosec' command to access it.
 117
 118 config CROS_EC_I2C
 119         bool "Enable Chrome OS EC I2C driver"
 120         depends on CROS_EC
 121         help
 122           Enable I2C access to the Chrome OS EC. This is used on older
 123           ARM Chromebooks such as snow and spring before the standard bus
 124           changed to SPI. The EC will accept commands across the I2C using
 125           a special message protocol, and provide responses.
 126
 127 config CROS_EC_LPC
 128         bool "Enable Chrome OS EC LPC driver"
 129         depends on CROS_EC
 130         help
 131           Enable I2C access to the Chrome OS EC. This is used on x86
 132           Chromebooks such as link and falco. The keyboard is provided
 133           through a legacy port interface, so on x86 machines the main
 134           function of the EC is power and thermal management.
 135
 136 config SPL_CROS_EC_LPC
 137         bool "Enable Chrome OS EC LPC driver in SPL"
 138         depends on CROS_EC
 139         help
 140           Enable I2C access to the Chrome OS EC. This is used on x86
 141           Chromebooks such as link and falco. The keyboard is provided
 142           through a legacy port interface, so on x86 machines the main
 143           function of the EC is power and thermal management.
 144
 145 config TPL_CROS_EC_LPC
 146         bool "Enable Chrome OS EC LPC driver in TPL"
 147         depends on CROS_EC
 148         help
 149           Enable I2C access to the Chrome OS EC. This is used on x86
 150           Chromebooks such as link and falco. The keyboard is provided
 151           through a legacy port interface, so on x86 machines the main
 152           function of the EC is power and thermal management.
 153
 154 config CROS_EC_SANDBOX
 155         bool "Enable Chrome OS EC sandbox driver"
 156         depends on CROS_EC && SANDBOX
 157         help
 158           Enable a sandbox emulation of the Chrome OS EC. This supports
 159           keyboard (use the -l flag to enable the LCD), verified boot context,
 160           EC flash read/write/erase support and a few other things. It is
 161           enough to perform a Chrome OS verified boot on sandbox.
 162
 163 config SPL_CROS_EC_SANDBOX
 164         bool "Enable Chrome OS EC sandbox driver in SPL"
 165         depends on SPL_CROS_EC && SANDBOX
 166         help
 167           Enable a sandbox emulation of the Chrome OS EC in SPL. This supports
 168           keyboard (use the -l flag to enable the LCD), verified boot context,
 169           EC flash read/write/erase support and a few other things. It is
 170           enough to perform a Chrome OS verified boot on sandbox.
 171
 172 config TPL_CROS_EC_SANDBOX
 173         bool "Enable Chrome OS EC sandbox driver in TPL"
 174         depends on TPL_CROS_EC && SANDBOX
 175         help
 176           Enable a sandbox emulation of the Chrome OS EC in TPL. This supports
 177           keyboard (use the -l flag to enable the LCD), verified boot context,
 178           EC flash read/write/erase support and a few other things. It is
 179           enough to perform a Chrome OS verified boot on sandbox.
 180
 181 config CROS_EC_SPI
 182         bool "Enable Chrome OS EC SPI driver"
 183         depends on CROS_EC
 184         help
 185           Enable SPI access to the Chrome OS EC. This is used on newer
 186           ARM Chromebooks such as pit, pi and nyan-big. The SPI interface
 187           provides a faster and more robust interface than I2C but the bugs
 188           are less interesting.
 189
 190 config DS4510
 191         bool "Enable support for DS4510 CPU supervisor"
 192         help
 193           Enable support for the Maxim DS4510 CPU supervisor. It has an
 194           integrated 64-byte EEPROM, four programmable non-volatile I/O pins
 195           and a configurable timer for the supervisor function. The device is
 196           connected over I2C.
 197
 198 config FSL_SEC_MON
 199         bool "Enable FSL SEC_MON Driver"
 200         help
 201           Freescale Security Monitor block is responsible for monitoring
 202           system states.
 203           Security Monitor can be transitioned on any security failures,
 204           like software violations or hardware security violations.
 205
 206 config JZ4780_EFUSE
 207         bool "Ingenic JZ4780 eFUSE support"
 208         depends on ARCH_JZ47XX
 209         help
 210           This selects support for the eFUSE on Ingenic JZ4780 SoCs.
 211
 212 config MXC_OCOTP
 213         bool "Enable MXC OCOTP Driver"
 214         depends on ARCH_IMX8M || ARCH_MX6 || ARCH_MX7 || ARCH_MX7ULP || ARCH_VF610
 215         default y
 216         help
 217           If you say Y here, you will get support for the One Time
 218           Programmable memory pages that are stored on the some
 219           Freescale i.MX processors.
 220
 221 config NUVOTON_NCT6102D
 222         bool "Enable Nuvoton NCT6102D Super I/O driver"
 223         help
 224           If you say Y here, you will get support for the Nuvoton
 225           NCT6102D Super I/O driver. This can be used to enable or
 226           disable the legacy UART, the watchdog or other devices
 227           in the Nuvoton Super IO chips on X86 platforms.
 228
 229 config P2SB
 230         bool "Intel Primary-to-Sideband Bus"
 231         depends on X86 || SANDBOX
 232         help
 233           This enables support for the Intel Primary-to-Sideband bus,
 234           abbreviated to P2SB. The P2SB is used to access various peripherals
 235           such as eSPI, GPIO, through memory-mapped I/O in a large chunk of PCI
 236           space. The space is segmented into different channels and peripherals
 237           are accessed by device-specific means within those channels. Devices
 238           should be added in the device tree as subnodes of the P2SB. A
 239           Peripheral Channel Register? (PCR) API is provided to access those
 240           devices - see pcr_readl(), etc.
 241
 242 config SPL_P2SB
 243         bool "Intel Primary-to-Sideband Bus in SPL"
 244         depends on SPL && (X86 || SANDBOX)
 245         help
 246           The Primary-to-Sideband bus is used to access various peripherals
 247           through memory-mapped I/O in a large chunk of PCI space. The space is
 248           segmented into different channels and peripherals are accessed by
 249           device-specific means within those channels. Devices should be added
 250           in the device tree as subnodes of the p2sb.
 251
 252 config TPL_P2SB
 253         bool "Intel Primary-to-Sideband Bus in TPL"
 254         depends on TPL && (X86 || SANDBOX)
 255         help
 256           The Primary-to-Sideband bus is used to access various peripherals
 257           through memory-mapped I/O in a large chunk of PCI space. The space is
 258           segmented into different channels and peripherals are accessed by
 259           device-specific means within those channels. Devices should be added
 260           in the device tree as subnodes of the p2sb.
 261
 262 config PWRSEQ
 263         bool "Enable power-sequencing drivers"
 264         depends on DM
 265         help
 266           Power-sequencing drivers provide support for controlling power for
 267           devices. They are typically referenced by a phandle from another
 268           device. When the device is started up, its power sequence can be
 269           initiated.
 270
 271 config SPL_PWRSEQ
 272         bool "Enable power-sequencing drivers for SPL"
 273         depends on PWRSEQ
 274         help
 275           Power-sequencing drivers provide support for controlling power for
 276           devices. They are typically referenced by a phandle from another
 277           device. When the device is started up, its power sequence can be
 278           initiated.
 279
 280 config PCA9551_LED
 281         bool "Enable PCA9551 LED driver"
 282         help
 283           Enable driver for PCA9551 LED controller. This controller
 284           is connected via I2C. So I2C needs to be enabled.
 285
 286 config PCA9551_I2C_ADDR
 287         hex "I2C address of PCA9551 LED controller"
 288         depends on PCA9551_LED
 289         default 0x60
 290         help
 291           The I2C address of the PCA9551 LED controller.
 292
 293 config STM32MP_FUSE
 294         bool "Enable STM32MP fuse wrapper providing the fuse API"
 295         depends on ARCH_STM32MP && MISC
 296         default y if CMD_FUSE
 297         help
 298           If you say Y here, you will get support for the fuse API (OTP)
 299           for STM32MP architecture.
 300           This API is needed for CMD_FUSE.
 301
 302 config STM32_RCC
 303         bool "Enable RCC driver for the STM32 SoC's family"
 304         depends on (STM32 || ARCH_STM32MP) && MISC
 305         help
 306           Enable the STM32 RCC driver. The RCC block (Reset and Clock Control
 307           block) is responsible of the management of the clock and reset
 308           generation.
 309           This driver is similar to an MFD driver in the Linux kernel.
 310
 311 config TEGRA_CAR
 312         bool "Enable support for the Tegra CAR driver"
 313         depends on TEGRA_NO_BPMP
 314         help
 315           The Tegra CAR (Clock and Reset Controller) is a HW module that
 316           controls almost all clocks and resets in a Tegra SoC.
 317
 318 config TEGRA186_BPMP
 319         bool "Enable support for the Tegra186 BPMP driver"
 320         depends on TEGRA186
 321         help
 322           The Tegra BPMP (Boot and Power Management Processor) is a separate
 323           auxiliary CPU embedded into Tegra to perform power management work,
 324           and controls related features such as clocks, resets, power domains,
 325           PMIC I2C bus, etc. This driver provides the core low-level
 326           communication path by which feature-specific drivers (such as clock)
 327           can make requests to the BPMP. This driver is similar to an MFD
 328           driver in the Linux kernel.
 329
 330 config TWL4030_LED
 331         bool "Enable TWL4030 LED controller"
 332         help
 333           Enable this to add support for the TWL4030 LED controller.
 334
 335 config WINBOND_W83627
 336         bool "Enable Winbond Super I/O driver"
 337         help
 338           If you say Y here, you will get support for the Winbond
 339           W83627 Super I/O driver. This can be used to enable the
 340           legacy UART or other devices in the Winbond Super IO chips
 341           on X86 platforms.
 342
 343 config QFW
 344         bool
 345         help
 346           Hidden option to enable QEMU fw_cfg interface. This will be selected by
 347           either CONFIG_CMD_QFW or CONFIG_GENERATE_ACPI_TABLE.
 348
 349 config I2C_EEPROM
 350         bool "Enable driver for generic I2C-attached EEPROMs"
 351         depends on MISC
 352         help
 353           Enable a generic driver for EEPROMs attached via I2C.
 354
 355
 356 config SPL_I2C_EEPROM
 357         bool "Enable driver for generic I2C-attached EEPROMs for SPL"
 358         depends on MISC && SPL && SPL_DM
 359         help
 360           This option is an SPL-variant of the I2C_EEPROM option.
 361           See the help of I2C_EEPROM for details.
 362
 363 config ZYNQ_GEM_I2C_MAC_OFFSET
 364         hex "Set the I2C MAC offset"
 365         default 0x0
 366         depends on DM_I2C
 367         help
 368           Set the MAC offset for i2C.
 369
 370 if I2C_EEPROM
 371
 372 config SYS_I2C_EEPROM_ADDR
 373         hex "Chip address of the EEPROM device"
 374         default 0
 375
 376 config SYS_I2C_EEPROM_BUS
 377         int "I2C bus of the EEPROM device."
 378         default 0
 379
 380 config SYS_EEPROM_SIZE
 381         int "Size in bytes of the EEPROM device"
 382         default 256
 383
 384 config SYS_EEPROM_PAGE_WRITE_BITS
 385         int "Number of bits used to address bytes in a single page"
 386         default 0
 387         help
 388           The EEPROM page size is 2^SYS_EEPROM_PAGE_WRITE_BITS.
 389           A 64 byte page, for example would require six bits.
 390
 391 config SYS_EEPROM_PAGE_WRITE_DELAY_MS
 392         int "Number of milliseconds to delay between page writes"
 393         default 0
 394
 395 config SYS_I2C_EEPROM_ADDR_LEN
 396         int "Length in bytes of the EEPROM memory array address"
 397         default 1
 398         help
 399           Note: This is NOT the chip address length!
 400
 401 config SYS_I2C_EEPROM_ADDR_OVERFLOW
 402         hex "EEPROM Address Overflow"
 403         default 0
 404         help
 405           EEPROM chips that implement "address overflow" are ones
 406           like Catalyst 24WC04/08/16 which has 9/10/11 bits of
 407           address and the extra bits end up in the "chip address" bit
 408           slots. This makes a 24WC08 (1Kbyte) chip look like four 256
 409           byte chips.
 410
 411 endif
 412
 413 config GDSYS_RXAUI_CTRL
 414         bool "Enable gdsys RXAUI control driver"
 415         depends on MISC
 416         help
 417           Support gdsys FPGA's RXAUI control.
 418
 419 config GDSYS_IOEP
 420         bool "Enable gdsys IOEP driver"
 421         depends on MISC
 422         help
 423           Support gdsys FPGA's IO endpoint driver.
 424
 425 config MPC83XX_SERDES
 426         bool "Enable MPC83xx serdes driver"
 427         depends on MISC
 428         help
 429           Support for serdes found on MPC83xx SoCs.
 430
 431 config FS_LOADER
 432         bool "Enable loader driver for file system"
 433         help
 434           This is file system generic loader which can be used to load
 435           the file image from the storage into target such as memory.
 436
 437           The consumer driver would then use this loader to program whatever,
 438           ie. the FPGA device.
 439
 440 config GDSYS_SOC
 441         bool "Enable gdsys SOC driver"
 442         depends on MISC
 443         help
 444           Support for gdsys IHS SOC, a simple bus associated with each gdsys
 445           IHS (Integrated Hardware Systems) FPGA, which holds all devices whose
 446           register maps are contained within the FPGA's register map.
 447
 448 config IHS_FPGA
 449         bool "Enable IHS FPGA driver"
 450         depends on MISC
 451         help
 452           Support IHS (Integrated Hardware Systems) FPGA, the main FPGAs on
 453           gdsys devices, which supply the majority of the functionality offered
 454           by the devices. This driver supports both CON and CPU variants of the
 455           devices, depending on the device tree entry.
 456
 457 config MICROCHIP_FLEXCOM
 458         bool "Enable Microchip Flexcom driver"
 459         depends on MISC
 460         help
 461           The Atmel Flexcom is just a wrapper which embeds a SPI controller,
 462           an I2C controller and an USART.
 463           Only one function can be used at a time and is chosen at boot time
 464           according to the device tree.
 465
 466 config K3_AVS0
 467         depends on ARCH_K3 && SPL_DM_REGULATOR
 468         bool "AVS class 0 support for K3 devices"
 469         help
 470           K3 devices have the optimized voltage values for the main voltage
 471           domains stored in efuse within the VTM IP. This driver reads the
 472           optimized voltage from the efuse, so that it can be programmed
 473           to the PMIC on board.
 474
 475 endmenu