drivers/lan91c96.h

   1 /*------------------------------------------------------------------------
   2  * lan91c96.h
   3  *
   4  * (C) Copyright 2002
   5  * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
   6  * Rolf Offermanns <rof@sysgo.de>
   7  * Copyright (C) 2001 Standard Microsystems Corporation (SMSC)
   8  *       Developed by Simple Network Magic Corporation (SNMC)
   9  * Copyright (C) 1996 by Erik Stahlman (ES)
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  24  *
  25  * This file contains register information and access macros for
  26  * the LAN91C96 single chip ethernet controller.  It is a modified
  27  * version of the smc9111.h file.
  28  *
  29  * Information contained in this file was obtained from the LAN91C96
  30  * manual from SMC. To get a copy, if you really want one, you can find
  31  * information under www.smsc.com.
  32  *
  33  * Authors
  34  *      Erik Stahlman                           ( erik@vt.edu )
  35  *      Daris A Nevil                           ( dnevil@snmc.com )
  36  *
  37  * History
  38  * 04/30/03     Mathijs Haarman         Modified smc91111.h (u-boot version)
  39  *                                      for lan91c96
  40  *-------------------------------------------------------------------------
  41  */
  42 #ifndef _LAN91C96_H_
  43 #define _LAN91C96_H_
  44
  45 #include <asm/types.h>
  46 #include <asm/io.h>
  47 #include <config.h>
  48
  49 /*
  50  * This function may be called by the board specific initialisation code
  51  * in order to override the default mac address.
  52  */
  53
  54 void smc_set_mac_addr(const char *addr);
  55
  56
  57 /* I want some simple types */
  58
  59 typedef unsigned char                   byte;
  60 typedef unsigned short                  word;
  61 typedef unsigned long int               dword;
  62
  63 /*
  64  * DEBUGGING LEVELS
  65  *
  66  * 0 for normal operation
  67  * 1 for slightly more details
  68  * >2 for various levels of increasingly useless information
  69  *    2 for interrupt tracking, status flags
  70  *    3 for packet info
  71  *    4 for complete packet dumps
  72  */
  73 /*#define SMC_DEBUG 0 */
  74
  75 /* Because of bank switching, the LAN91xxx uses only 16 I/O ports */
  76
  77 #define SMC_IO_EXTENT   16
  78
  79 #ifdef CONFIG_PXA250
  80
  81 #define SMC_inl(r)      (*((volatile dword *)(SMC_BASE_ADDRESS+( r * 4 ))))
  82 #define SMC_inw(r)      (*((volatile word *)(SMC_BASE_ADDRESS+( r * 4 ))))
  83 #define SMC_inb(p)      ({ \
  84         unsigned int __p = (unsigned int)(SMC_BASE_ADDRESS + (p * 4)); \
  85         unsigned int __v = *(volatile unsigned short *)((__p) & ~1); \
  86         if (__p & 1) __v >>= 8; \
  87         else __v &= 0xff; \
  88         __v; })
  89
  90 #define SMC_outl(d,r)   (*((volatile dword *)(SMC_BASE_ADDRESS+(r * 4))) = d)
  91 #define SMC_outw(d,r)   (*((volatile word *)(SMC_BASE_ADDRESS+(r * 4))) = d)
  92 #define SMC_outb(d,r)   ({      word __d = (byte)(d);  \
  93                                 word __w = SMC_inw((r)&~1);  \
  94                                 __w &= ((r)&1) ? 0x00FF : 0xFF00;  \
  95                                 __w |= ((r)&1) ? __d<<8 : __d;  \
  96                                 SMC_outw(__w,(r)&~1);  \
  97                         })
  98
  99 #define SMC_outsl(r,b,l)        ({      int __i; \
 100                                         dword *__b2; \
 101                                         __b2 = (dword *) b; \
 102                                         for (__i = 0; __i < l; __i++) { \
 103                                             SMC_outl( *(__b2 + __i), r ); \
 104                                         } \
 105                                 })
 106
 107 #define SMC_outsw(r,b,l)        ({      int __i; \
 108                                         word *__b2; \
 109                                         __b2 = (word *) b; \
 110                                         for (__i = 0; __i < l; __i++) { \
 111                                             SMC_outw( *(__b2 + __i), r ); \
 112                                         } \
 113                                 })
 114
 115 #define SMC_insl(r,b,l)         ({      int __i ;  \
 116                                         dword *__b2;  \
 117                                         __b2 = (dword *) b;  \
 118                                         for (__i = 0; __i < l; __i++) {  \
 119                                           *(__b2 + __i) = SMC_inl(r);  \
 120                                           SMC_inl(0);  \
 121                                         };  \
 122                                 })
 123
 124 #define SMC_insw(r,b,l)         ({      int __i ;  \
 125                                         word *__b2;  \
 126                                         __b2 = (word *) b;  \
 127                                         for (__i = 0; __i < l; __i++) {  \
 128                                           *(__b2 + __i) = SMC_inw(r);  \
 129                                           SMC_inw(0);  \
 130                                         };  \
 131                                 })
 132
 133 #define SMC_insb(r,b,l)         ({      int __i ;  \
 134                                         byte *__b2;  \
 135                                         __b2 = (byte *) b;  \
 136                                         for (__i = 0; __i < l; __i++) {  \
 137                                           *(__b2 + __i) = SMC_inb(r);  \
 138                                           SMC_inb(0);  \
 139                                         };  \
 140                                 })
 141
 142 #else /* if not CONFIG_PXA250 */
 143
 144 /*
 145  * We have only 16 Bit PCMCIA access on Socket 0
 146  */
 147
 148 #define SMC_inw(r)      (*((volatile word *)(SMC_BASE_ADDRESS+(r))))
 149 #define  SMC_inb(r)     (((r)&1) ? SMC_inw((r)&~1)>>8 : SMC_inw(r)&0xFF)
 150
 151 #define SMC_outw(d,r)   (*((volatile word *)(SMC_BASE_ADDRESS+(r))) = d)
 152 #define SMC_outb(d,r)   ({      word __d = (byte)(d);  \
 153                                 word __w = SMC_inw((r)&~1);  \
 154                                 __w &= ((r)&1) ? 0x00FF : 0xFF00;  \
 155                                 __w |= ((r)&1) ? __d<<8 : __d;  \
 156                                 SMC_outw(__w,(r)&~1);  \
 157                         })
 158 #if 0
 159 #define SMC_outsw(r,b,l)        outsw(SMC_BASE_ADDRESS+(r), (b), (l))
 160 #else
 161 #define SMC_outsw(r,b,l)        ({      int __i; \
 162                                         word *__b2; \
 163                                         __b2 = (word *) b; \
 164                                         for (__i = 0; __i < l; __i++) { \
 165                                             SMC_outw( *(__b2 + __i), r); \
 166                                         } \
 167                                 })
 168 #endif
 169
 170 #if 0
 171 #define SMC_insw(r,b,l)         insw(SMC_BASE_ADDRESS+(r), (b), (l))
 172 #else
 173 #define SMC_insw(r,b,l)         ({      int __i ;  \
 174                                         word *__b2;  \
 175                                         __b2 = (word *) b;  \
 176                                         for (__i = 0; __i < l; __i++) {  \
 177                                           *(__b2 + __i) = SMC_inw(r);  \
 178                                           SMC_inw(0);  \
 179                                         };  \
 180                                 })
 181 #endif
 182
 183 #endif
 184
 185 /*
 186  ****************************************************************************
 187  *      Bank Select Field
 188  ****************************************************************************
 189  */
 190 #define LAN91C96_BANK_SELECT  14       /* Bank Select Register */
 191 #define LAN91C96_BANKSELECT (0x3UC << 0)
 192 #define BANK0               0x00
 193 #define BANK1               0x01
 194 #define BANK2               0x02
 195 #define BANK3               0x03
 196 #define BANK4               0x04
 197
 198 /*
 199  ****************************************************************************
 200  *      EEPROM Addresses.
 201  ****************************************************************************
 202  */
 203 #define EEPROM_MAC_OFFSET_1    0x6020
 204 #define EEPROM_MAC_OFFSET_2    0x6021
 205 #define EEPROM_MAC_OFFSET_3    0x6022
 206
 207 /*
 208  ****************************************************************************
 209  *      Bank 0 Register Map in I/O Space
 210  ****************************************************************************
 211  */
 212 #define LAN91C96_TCR          0        /* Transmit Control Register */
 213 #define LAN91C96_EPH_STATUS   2        /* EPH Status Register */
 214 #define LAN91C96_RCR          4        /* Receive Control Register */
 215 #define LAN91C96_COUNTER      6        /* Counter Register */
 216 #define LAN91C96_MIR          8        /* Memory Information Register */
 217 #define LAN91C96_MCR          10       /* Memory Configuration Register */
 218
 219 /*
 220  ****************************************************************************
 221  *      Transmit Control Register - Bank 0 - Offset 0
 222  ****************************************************************************
 223  */
 224 #define LAN91C96_TCR_TXENA        (0x1U << 0)
 225 #define LAN91C96_TCR_LOOP         (0x1U << 1)
 226 #define LAN91C96_TCR_FORCOL       (0x1U << 2)
 227 #define LAN91C96_TCR_TXP_EN       (0x1U << 3)
 228 #define LAN91C96_TCR_PAD_EN       (0x1U << 7)
 229 #define LAN91C96_TCR_NOCRC        (0x1U << 8)
 230 #define LAN91C96_TCR_MON_CSN      (0x1U << 10)
 231 #define LAN91C96_TCR_FDUPLX       (0x1U << 11)
 232 #define LAN91C96_TCR_STP_SQET     (0x1U << 12)
 233 #define LAN91C96_TCR_EPH_LOOP     (0x1U << 13)
 234 #define LAN91C96_TCR_ETEN_TYPE    (0x1U << 14)
 235 #define LAN91C96_TCR_FDSE         (0x1U << 15)
 236
 237 /*
 238  ****************************************************************************
 239  *      EPH Status Register - Bank 0 - Offset 2
 240  ****************************************************************************
 241  */
 242 #define LAN91C96_EPHSR_TX_SUC     (0x1U << 0)
 243 #define LAN91C96_EPHSR_SNGL_COL   (0x1U << 1)
 244 #define LAN91C96_EPHSR_MUL_COL    (0x1U << 2)
 245 #define LAN91C96_EPHSR_LTX_MULT   (0x1U << 3)
 246 #define LAN91C96_EPHSR_16COL      (0x1U << 4)
 247 #define LAN91C96_EPHSR_SQET       (0x1U << 5)
 248 #define LAN91C96_EPHSR_LTX_BRD    (0x1U << 6)
 249 #define LAN91C96_EPHSR_TX_DEFR    (0x1U << 7)
 250 #define LAN91C96_EPHSR_WAKEUP     (0x1U << 8)
 251 #define LAN91C96_EPHSR_LATCOL     (0x1U << 9)
 252 #define LAN91C96_EPHSR_LOST_CARR  (0x1U << 10)
 253 #define LAN91C96_EPHSR_EXC_DEF    (0x1U << 11)
 254 #define LAN91C96_EPHSR_CTR_ROL    (0x1U << 12)
 255
 256 #define LAN91C96_EPHSR_LINK_OK    (0x1U << 14)
 257 #define LAN91C96_EPHSR_TX_UNRN    (0x1U << 15)
 258
 259 #define LAN91C96_EPHSR_ERRORS     (LAN91C96_EPHSR_SNGL_COL  |    \
 260                                    LAN91C96_EPHSR_MUL_COL   |    \
 261                                    LAN91C96_EPHSR_16COL     |    \
 262                                    LAN91C96_EPHSR_SQET      |    \
 263                                    LAN91C96_EPHSR_TX_DEFR   |    \
 264                                    LAN91C96_EPHSR_LATCOL    |    \
 265                                    LAN91C96_EPHSR_LOST_CARR |    \
 266                                    LAN91C96_EPHSR_EXC_DEF   |    \
 267                                    LAN91C96_EPHSR_LINK_OK   |    \
 268                                    LAN91C96_EPHSR_TX_UNRN)
 269
 270 /*
 271  ****************************************************************************
 272  *      Receive Control Register - Bank 0 - Offset 4
 273  ****************************************************************************
 274  */
 275 #define LAN91C96_RCR_RX_ABORT     (0x1U << 0)
 276 #define LAN91C96_RCR_PRMS         (0x1U << 1)
 277 #define LAN91C96_RCR_ALMUL        (0x1U << 2)
 278 #define LAN91C96_RCR_RXEN         (0x1U << 8)
 279 #define LAN91C96_RCR_STRIP_CRC    (0x1U << 9)
 280 #define LAN91C96_RCR_FILT_CAR     (0x1U << 14)
 281 #define LAN91C96_RCR_SOFT_RST     (0x1U << 15)
 282
 283 /*
 284  ****************************************************************************
 285  *      Counter Register - Bank 0 - Offset 6
 286  ****************************************************************************
 287  */
 288 #define LAN91C96_ECR_SNGL_COL     (0xFU << 0)
 289 #define LAN91C96_ECR_MULT_COL     (0xFU << 5)
 290 #define LAN91C96_ECR_DEF_TX       (0xFU << 8)
 291 #define LAN91C96_ECR_EXC_DEF_TX   (0xFU << 12)
 292
 293 /*
 294  ****************************************************************************
 295  *      Memory Information Register - Bank 0 - OFfset 8
 296  ****************************************************************************
 297  */
 298 #define LAN91C96_MIR_SIZE        (0x18 << 0)    /* 6144 bytes */
 299
 300 /*
 301  ****************************************************************************
 302  *      Memory Configuration Register - Bank 0 - Offset 10
 303  ****************************************************************************
 304  */
 305 #define LAN91C96_MCR_MEM_RES      (0xFFU << 0)
 306 #define LAN91C96_MCR_MEM_MULT     (0x3U << 9)
 307 #define LAN91C96_MCR_HIGH_ID      (0x3U << 12)
 308
 309 #define LAN91C96_MCR_TRANSMIT_PAGES 0x6
 310
 311 /*
 312  ****************************************************************************
 313  *      Bank 1 Register Map in I/O Space
 314  ****************************************************************************
 315  */
 316 #define LAN91C96_CONFIG       0        /* Configuration Register */
 317 #define LAN91C96_BASE         2        /* Base Address Register */
 318 #define LAN91C96_IA0          4        /* Individual Address Register - 0 */
 319 #define LAN91C96_IA1          5        /* Individual Address Register - 1 */
 320 #define LAN91C96_IA2          6        /* Individual Address Register - 2 */
 321 #define LAN91C96_IA3          7        /* Individual Address Register - 3 */
 322 #define LAN91C96_IA4          8        /* Individual Address Register - 4 */
 323 #define LAN91C96_IA5          9        /* Individual Address Register - 5 */
 324 #define LAN91C96_GEN_PURPOSE  10       /* General Address Registers */
 325 #define LAN91C96_CONTROL      12       /* Control Register */
 326
 327 /*
 328  ****************************************************************************
 329  *      Configuration Register - Bank 1 - Offset 0
 330  ****************************************************************************
 331  */
 332 #define LAN91C96_CR_INT_SEL0      (0x1U << 1)
 333 #define LAN91C96_CR_INT_SEL1      (0x1U << 2)
 334 #define LAN91C96_CR_RES           (0x3U << 3)
 335 #define LAN91C96_CR_DIS_LINK      (0x1U << 6)
 336 #define LAN91C96_CR_16BIT         (0x1U << 7)
 337 #define LAN91C96_CR_AUI_SELECT    (0x1U << 8)
 338 #define LAN91C96_CR_SET_SQLCH     (0x1U << 9)
 339 #define LAN91C96_CR_FULL_STEP     (0x1U << 10)
 340 #define LAN91C96_CR_NO_WAIT       (0x1U << 12)
 341
 342 /*
 343  ****************************************************************************
 344  *      Base Address Register - Bank 1 - Offset 2
 345  ****************************************************************************
 346  */
 347 #define LAN91C96_BAR_RA_BITS      (0x27U << 0)
 348 #define LAN91C96_BAR_ROM_SIZE     (0x1U << 6)
 349 #define LAN91C96_BAR_A_BITS       (0xFFU << 8)
 350
 351 /*
 352  ****************************************************************************
 353  *      Control Register - Bank 1 - Offset 12
 354  ****************************************************************************
 355  */
 356 #define LAN91C96_CTR_STORE        (0x1U << 0)
 357 #define LAN91C96_CTR_RELOAD       (0x1U << 1)
 358 #define LAN91C96_CTR_EEPROM       (0x1U << 2)
 359 #define LAN91C96_CTR_TE_ENABLE    (0x1U << 5)
 360 #define LAN91C96_CTR_CR_ENABLE    (0x1U << 6)
 361 #define LAN91C96_CTR_LE_ENABLE    (0x1U << 7)
 362 #define LAN91C96_CTR_BIT_8        (0x1U << 8)
 363 #define LAN91C96_CTR_AUTO_RELEASE (0x1U << 11)
 364 #define LAN91C96_CTR_WAKEUP_EN    (0x1U << 12)
 365 #define LAN91C96_CTR_PWRDN        (0x1U << 13)
 366 #define LAN91C96_CTR_RCV_BAD      (0x1U << 14)
 367
 368 /*
 369  ****************************************************************************
 370  *      Bank 2 Register Map in I/O Space
 371  ****************************************************************************
 372  */
 373 #define LAN91C96_MMU            0      /* MMU Command Register */
 374 #define LAN91C96_AUTO_TX_START  1      /* Auto Tx Start Register */
 375 #define LAN91C96_PNR            2      /* Packet Number Register */
 376 #define LAN91C96_ARR            3      /* Allocation Result Register */
 377 #define LAN91C96_FIFO           4      /* FIFO Ports Register */
 378 #define LAN91C96_POINTER        6      /* Pointer Register */
 379 #define LAN91C96_DATA_HIGH      8      /* Data High Register */
 380 #define LAN91C96_DATA_LOW       10     /* Data Low Register */
 381 #define LAN91C96_INT_STATS      12     /* Interrupt Status Register - RO */
 382 #define LAN91C96_INT_ACK        12     /* Interrupt Acknowledge Register -WO */
 383 #define LAN91C96_INT_MASK       13     /* Interrupt Mask Register */
 384
 385 /*
 386  ****************************************************************************
 387  *      MMU Command Register - Bank 2 - Offset 0
 388  ****************************************************************************
 389  */
 390 #define LAN91C96_MMUCR_NO_BUSY    (0x1U << 0)
 391 #define LAN91C96_MMUCR_N1         (0x1U << 1)
 392 #define LAN91C96_MMUCR_N2         (0x1U << 2)
 393 #define LAN91C96_MMUCR_COMMAND    (0xFU << 4)
 394 #define LAN91C96_MMUCR_ALLOC_TX   (0x2U << 4)    /* WXYZ = 0010 */
 395 #define LAN91C96_MMUCR_RESET_MMU  (0x4U << 4)    /* WXYZ = 0100 */
 396 #define LAN91C96_MMUCR_REMOVE_RX  (0x6U << 4)    /* WXYZ = 0110 */
 397 #define LAN91C96_MMUCR_REMOVE_TX  (0x7U << 4)    /* WXYZ = 0111 */
 398 #define LAN91C96_MMUCR_RELEASE_RX (0x8U << 4)    /* WXYZ = 1000 */
 399 #define LAN91C96_MMUCR_RELEASE_TX (0xAU << 4)    /* WXYZ = 1010 */
 400 #define LAN91C96_MMUCR_ENQUEUE    (0xCU << 4)    /* WXYZ = 1100 */
 401 #define LAN91C96_MMUCR_RESET_TX   (0xEU << 4)    /* WXYZ = 1110 */
 402
 403 /*
 404  ****************************************************************************
 405  *      Auto Tx Start Register - Bank 2 - Offset 1
 406  ****************************************************************************
 407  */
 408 #define LAN91C96_AUTOTX           (0xFFU << 0)
 409
 410 /*
 411  ****************************************************************************
 412  *      Packet Number Register - Bank 2 - Offset 2
 413  ****************************************************************************
 414  */
 415 #define LAN91C96_PNR_TX           (0x1FU << 0)
 416
 417 /*
 418  ****************************************************************************
 419  *      Allocation Result Register - Bank 2 - Offset 3
 420  ****************************************************************************
 421  */
 422 #define LAN91C96_ARR_ALLOC_PN     (0x7FU << 0)
 423 #define LAN91C96_ARR_FAILED       (0x1U << 7)
 424
 425 /*
 426  ****************************************************************************
 427  *      FIFO Ports Register - Bank 2 - Offset 4
 428  ****************************************************************************
 429  */
 430 #define LAN91C96_FIFO_TX_DONE_PN  (0x1FU << 0)
 431 #define LAN91C96_FIFO_TEMPTY      (0x1U << 7)
 432 #define LAN91C96_FIFO_RX_DONE_PN  (0x1FU << 8)
 433 #define LAN91C96_FIFO_RXEMPTY     (0x1U << 15)
 434
 435 /*
 436  ****************************************************************************
 437  *      Pointer Register - Bank 2 - Offset 6
 438  ****************************************************************************
 439  */
 440 #define LAN91C96_PTR_LOW          (0xFFU << 0)
 441 #define LAN91C96_PTR_HIGH         (0x7U << 8)
 442 #define LAN91C96_PTR_AUTO_TX      (0x1U << 11)
 443 #define LAN91C96_PTR_ETEN         (0x1U << 12)
 444 #define LAN91C96_PTR_READ         (0x1U << 13)
 445 #define LAN91C96_PTR_AUTO_INCR    (0x1U << 14)
 446 #define LAN91C96_PTR_RCV          (0x1U << 15)
 447
 448 #define LAN91C96_PTR_RX_FRAME     (LAN91C96_PTR_RCV       |    \
 449                                    LAN91C96_PTR_AUTO_INCR |    \
 450                                    LAN91C96_PTR_READ)
 451
 452 /*
 453  ****************************************************************************
 454  *      Data Register - Bank 2 - Offset 8
 455  ****************************************************************************
 456  */
 457 #define LAN91C96_CONTROL_CRC      (0x1U << 4)    /* CRC bit */
 458 #define LAN91C96_CONTROL_ODD      (0x1U << 5)    /* ODD bit */
 459
 460 /*
 461  ****************************************************************************
 462  *      Interrupt Status Register - Bank 2 - Offset 12
 463  ****************************************************************************
 464  */
 465 #define LAN91C96_IST_RCV_INT      (0x1U << 0)
 466 #define LAN91C96_IST_TX_INT       (0x1U << 1)
 467 #define LAN91C96_IST_TX_EMPTY_INT (0x1U << 2)
 468 #define LAN91C96_IST_ALLOC_INT    (0x1U << 3)
 469 #define LAN91C96_IST_RX_OVRN_INT  (0x1U << 4)
 470 #define LAN91C96_IST_EPH_INT      (0x1U << 5)
 471 #define LAN91C96_IST_ERCV_INT     (0x1U << 6)
 472 #define LAN91C96_IST_RX_IDLE_INT  (0x1U << 7)
 473
 474 /*
 475  ****************************************************************************
 476  *      Interrupt Acknowledge Register - Bank 2 - Offset 12
 477  ****************************************************************************
 478  */
 479 #define LAN91C96_ACK_TX_INT       (0x1U << 1)
 480 #define LAN91C96_ACK_TX_EMPTY_INT (0x1U << 2)
 481 #define LAN91C96_ACK_RX_OVRN_INT  (0x1U << 4)
 482 #define LAN91C96_ACK_ERCV_INT     (0x1U << 6)
 483
 484 /*
 485  ****************************************************************************
 486  *      Interrupt Mask Register - Bank 2 - Offset 13
 487  ****************************************************************************
 488  */
 489 #define LAN91C96_MSK_RCV_INT      (0x1U << 0)
 490 #define LAN91C96_MSK_TX_INT       (0x1U << 1)
 491 #define LAN91C96_MSK_TX_EMPTY_INT (0x1U << 2)
 492 #define LAN91C96_MSK_ALLOC_INT    (0x1U << 3)
 493 #define LAN91C96_MSK_RX_OVRN_INT  (0x1U << 4)
 494 #define LAN91C96_MSK_EPH_INT      (0x1U << 5)
 495 #define LAN91C96_MSK_ERCV_INT     (0x1U << 6)
 496 #define LAN91C96_MSK_TX_IDLE_INT  (0x1U << 7)
 497
 498 /*
 499  ****************************************************************************
 500  *      Bank 3 Register Map in I/O Space
 501  **************************************************************************
 502  */
 503 #define LAN91C96_MGMT_MDO         (0x1U << 0)
 504 #define LAN91C96_MGMT_MDI         (0x1U << 1)
 505 #define LAN91C96_MGMT_MCLK        (0x1U << 2)
 506 #define LAN91C96_MGMT_MDOE        (0x1U << 3)
 507 #define LAN91C96_MGMT_LOW_ID      (0x3U << 4)
 508 #define LAN91C96_MGMT_IOS0        (0x1U << 8)
 509 #define LAN91C96_MGMT_IOS1        (0x1U << 9)
 510 #define LAN91C96_MGMT_IOS2        (0x1U << 10)
 511 #define LAN91C96_MGMT_nXNDEC      (0x1U << 11)
 512 #define LAN91C96_MGMT_HIGH_ID     (0x3U << 12)
 513
 514 /*
 515  ****************************************************************************
 516  *      Revision Register - Bank 3 - Offset 10
 517  ****************************************************************************
 518  */
 519 #define LAN91C96_REV_REVID        (0xFU << 0)
 520 #define LAN91C96_REV_CHIPID       (0xFU << 4)
 521
 522 /*
 523  ****************************************************************************
 524  *      Early RCV Register - Bank 3 - Offset 12
 525  ****************************************************************************
 526  */
 527 #define LAN91C96_ERCV_THRESHOLD   (0x1FU << 0)
 528 #define LAN91C96_ERCV_RCV_DISCRD  (0x1U << 7)
 529
 530 /*
 531  ****************************************************************************
 532  *      PCMCIA Configuration Registers
 533  ****************************************************************************
 534  */
 535 #define LAN91C96_ECOR    0x8000        /* Ethernet Configuration Register */
 536 #define LAN91C96_ECSR    0x8002        /* Ethernet Configuration and Status */
 537
 538 /*
 539  ****************************************************************************
 540  *      PCMCIA Ethernet Configuration Option Register (ECOR)
 541  ****************************************************************************
 542  */
 543 #define LAN91C96_ECOR_ENABLE       (0x1U << 0)
 544 #define LAN91C96_ECOR_WR_ATTRIB    (0x1U << 2)
 545 #define LAN91C96_ECOR_LEVEL_REQ    (0x1U << 6)
 546 #define LAN91C96_ECOR_SRESET       (0x1U << 7)
 547
 548 /*
 549  ****************************************************************************
 550  *      PCMCIA Ethernet Configuration and Status Register (ECSR)
 551  ****************************************************************************
 552  */
 553 #define LAN91C96_ECSR_INTR        (0x1U << 1)
 554 #define LAN91C96_ECSR_PWRDWN      (0x1U << 2)
 555 #define LAN91C96_ECSR_IOIS8       (0x1U << 5)
 556
 557 /*
 558  ****************************************************************************
 559  *      Receive Frame Status Word - See page 38 of the LAN91C96 specification.
 560  ****************************************************************************
 561  */
 562 #define LAN91C96_TOO_SHORT        (0x1U << 10)
 563 #define LAN91C96_TOO_LONG         (0x1U << 11)
 564 #define LAN91C96_ODD_FRM          (0x1U << 12)
 565 #define LAN91C96_BAD_CRC          (0x1U << 13)
 566 #define LAN91C96_BROD_CAST        (0x1U << 14)
 567 #define LAN91C96_ALGN_ERR         (0x1U << 15)
 568
 569 #define FRAME_FILTER              (LAN91C96_TOO_SHORT | LAN91C96_TOO_LONG  | LAN91C96_BAD_CRC   | LAN91C96_ALGN_ERR)
 570
 571 /*
 572  ****************************************************************************
 573  *      Default MAC Address
 574  ****************************************************************************
 575  */
 576 #define MAC_DEF_HI  0x0800
 577 #define MAC_DEF_MED 0x3333
 578 #define MAC_DEF_LO  0x0100
 579
 580 /*
 581  ****************************************************************************
 582  *      Default I/O Signature - 0x33
 583  ****************************************************************************
 584  */
 585 #define LAN91C96_LOW_SIGNATURE        (0x33U << 0)
 586 #define LAN91C96_HIGH_SIGNATURE       (0x33U << 8)
 587 #define LAN91C96_SIGNATURE (LAN91C96_HIGH_SIGNATURE | LAN91C96_LOW_SIGNATURE)
 588
 589 #define LAN91C96_MAX_PAGES     6        /* Maximum number of 256 pages. */
 590 #define ETHERNET_MAX_LENGTH 1514
 591
 592
 593 /*-------------------------------------------------------------------------
 594  *  I define some macros to make it easier to do somewhat common
 595  * or slightly complicated, repeated tasks.
 596  *-------------------------------------------------------------------------
 597  */
 598
 599 /* select a register bank, 0 to 3  */
 600
 601 #define SMC_SELECT_BANK(x)  { SMC_outw( x, LAN91C96_BANK_SELECT ); }
 602
 603 /* this enables an interrupt in the interrupt mask register */
 604 #define SMC_ENABLE_INT(x) {\
 605                 unsigned char mask;\
 606                 SMC_SELECT_BANK(2);\
 607                 mask = SMC_inb( LAN91C96_INT_MASK );\
 608                 mask |= (x);\
 609                 SMC_outb( mask, LAN91C96_INT_MASK ); \
 610 }
 611
 612 /* this disables an interrupt from the interrupt mask register */
 613
 614 #define SMC_DISABLE_INT(x) {\
 615                 unsigned char mask;\
 616                 SMC_SELECT_BANK(2);\
 617                 mask = SMC_inb( LAN91C96_INT_MASK );\
 618                 mask &= ~(x);\
 619                 SMC_outb( mask, LAN91C96_INT_MASK ); \
 620 }
 621
 622 /*----------------------------------------------------------------------
 623  * Define the interrupts that I want to receive from the card
 624  *
 625  * I want:
 626  *  LAN91C96_IST_EPH_INT, for nasty errors
 627  *  LAN91C96_IST_RCV_INT, for happy received packets
 628  *  LAN91C96_IST_RX_OVRN_INT, because I have to kick the receiver
 629  *-------------------------------------------------------------------------
 630  */
 631 #define SMC_INTERRUPT_MASK   (LAN91C96_IST_EPH_INT | LAN91C96_IST_RX_OVRN_INT | LAN91C96_IST_RCV_INT)
 632
 633 #endif  /* _LAN91C96_H_ */