drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/acpi.h>
  23 #include <linux/amba/bus.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pci-ats.h>
  26 #include <linux/bitmap.h>
  27 #include <linux/slab.h>
  28 #include <linux/debugfs.h>
  29 #include <linux/scatterlist.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/dma-direct.h>
  32 #include <linux/iommu-helper.h>
  33 #include <linux/iommu.h>
  34 #include <linux/delay.h>
  35 #include <linux/amd-iommu.h>
  36 #include <linux/notifier.h>
  37 #include <linux/export.h>
  38 #include <linux/irq.h>
  39 #include <linux/msi.h>
  40 #include <linux/dma-contiguous.h>
  41 #include <linux/irqdomain.h>
  42 #include <linux/percpu.h>
  43 #include <linux/iova.h>
  44 #include <asm/irq_remapping.h>
  45 #include <asm/io_apic.h>
  46 #include <asm/apic.h>
  47 #include <asm/hw_irq.h>
  48 #include <asm/msidef.h>
  49 #include <asm/proto.h>
  50 #include <asm/iommu.h>
  51 #include <asm/gart.h>
  52 #include <asm/dma.h>
  53
  54 #include "amd_iommu_proto.h"
  55 #include "amd_iommu_types.h"
  56 #include "irq_remapping.h"
  57
  58 #define AMD_IOMMU_MAPPING_ERROR 0
  59
  60 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  61
  62 #define LOOP_TIMEOUT    100000
  63
  64 /* IO virtual address start page frame number */
  65 #define IOVA_START_PFN          (1)
  66 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  67
  68 /* Reserved IOVA ranges */
  69 #define MSI_RANGE_START         (0xfee00000)
  70 #define MSI_RANGE_END           (0xfeefffff)
  71 #define HT_RANGE_START          (0xfd00000000ULL)
  72 #define HT_RANGE_END            (0xffffffffffULL)
  73
  74 /*
  75  * This bitmap is used to advertise the page sizes our hardware support
  76  * to the IOMMU core, which will then use this information to split
  77  * physically contiguous memory regions it is mapping into page sizes
  78  * that we support.
  79  *
  80  * 512GB Pages are not supported due to a hardware bug
  81  */
  82 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  83
  84 static DEFINE_SPINLOCK(amd_iommu_devtable_lock);
  85 static DEFINE_SPINLOCK(pd_bitmap_lock);
  86
  87 /* List of all available dev_data structures */
  88 static LLIST_HEAD(dev_data_list);
  89
  90 LIST_HEAD(ioapic_map);
  91 LIST_HEAD(hpet_map);
  92 LIST_HEAD(acpihid_map);
  93
  94 /*
  95  * Domain for untranslated devices - only allocated
  96  * if iommu=pt passed on kernel cmd line.
  97  */
  98 const struct iommu_ops amd_iommu_ops;
  99
 100 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
 101 int amd_iommu_max_glx_val = -1;
 102
 103 static const struct dma_map_ops amd_iommu_dma_ops;
 104
 105 /*
 106  * general struct to manage commands send to an IOMMU
 107  */
 108 struct iommu_cmd {
 109         u32 data[4];
 110 };
 111
 112 struct kmem_cache *amd_iommu_irq_cache;
 113
 114 static void update_domain(struct protection_domain *domain);
 115 static int protection_domain_init(struct protection_domain *domain);
 116 static void detach_device(struct device *dev);
 117 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 118
 119 /*
 120  * Data container for a dma_ops specific protection domain
 121  */
 122 struct dma_ops_domain {
 123         /* generic protection domain information */
 124         struct protection_domain domain;
 125
 126         /* IOVA RB-Tree */
 127         struct iova_domain iovad;
 128 };
 129
 130 static struct iova_domain reserved_iova_ranges;
 131 static struct lock_class_key reserved_rbtree_key;
 132
 133 /****************************************************************************
 134  *
 135  * Helper functions
 136  *
 137  ****************************************************************************/
 138
 139 static inline int match_hid_uid(struct device *dev,
 140                                 struct acpihid_map_entry *entry)
 141 {
 142         const char *hid, *uid;
 143
 144         hid = acpi_device_hid(ACPI_COMPANION(dev));
 145         uid = acpi_device_uid(ACPI_COMPANION(dev));
 146
 147         if (!hid || !(*hid))
 148                 return -ENODEV;
 149
 150         if (!uid || !(*uid))
 151                 return strcmp(hid, entry->hid);
 152
 153         if (!(*entry->uid))
 154                 return strcmp(hid, entry->hid);
 155
 156         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 157 }
 158
 159 static inline u16 get_pci_device_id(struct device *dev)
 160 {
 161         struct pci_dev *pdev = to_pci_dev(dev);
 162
 163         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 164 }
 165
 166 static inline int get_acpihid_device_id(struct device *dev,
 167                                         struct acpihid_map_entry **entry)
 168 {
 169         struct acpihid_map_entry *p;
 170
 171         list_for_each_entry(p, &acpihid_map, list) {
 172                 if (!match_hid_uid(dev, p)) {
 173                         if (entry)
 174                                 *entry = p;
 175                         return p->devid;
 176                 }
 177         }
 178         return -EINVAL;
 179 }
 180
 181 static inline int get_device_id(struct device *dev)
 182 {
 183         int devid;
 184
 185         if (dev_is_pci(dev))
 186                 devid = get_pci_device_id(dev);
 187         else
 188                 devid = get_acpihid_device_id(dev, NULL);
 189
 190         return devid;
 191 }
 192
 193 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 194 {
 195         return container_of(dom, struct protection_domain, domain);
 196 }
 197
 198 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 199 {
 200         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 201         return container_of(domain, struct dma_ops_domain, domain);
 202 }
 203
 204 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 205 {
 206         struct iommu_dev_data *dev_data;
 207
 208         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 209         if (!dev_data)
 210                 return NULL;
 211
 212         dev_data->devid = devid;
 213         ratelimit_default_init(&dev_data->rs);
 214
 215         llist_add(&dev_data->dev_data_list, &dev_data_list);
 216         return dev_data;
 217 }
 218
 219 static struct iommu_dev_data *search_dev_data(u16 devid)
 220 {
 221         struct iommu_dev_data *dev_data;
 222         struct llist_node *node;
 223
 224         if (llist_empty(&dev_data_list))
 225                 return NULL;
 226
 227         node = dev_data_list.first;
 228         llist_for_each_entry(dev_data, node, dev_data_list) {
 229                 if (dev_data->devid == devid)
 230                         return dev_data;
 231         }
 232
 233         return NULL;
 234 }
 235
 236 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 237 {
 238         *(u16 *)data = alias;
 239         return 0;
 240 }
 241
 242 static u16 get_alias(struct device *dev)
 243 {
 244         struct pci_dev *pdev = to_pci_dev(dev);
 245         u16 devid, ivrs_alias, pci_alias;
 246
 247         /* The callers make sure that get_device_id() does not fail here */
 248         devid = get_device_id(dev);
 249
 250         /* For ACPI HID devices, we simply return the devid as such */
 251         if (!dev_is_pci(dev))
 252                 return devid;
 253
 254         ivrs_alias = amd_iommu_alias_table[devid];
 255
 256         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 257
 258         if (ivrs_alias == pci_alias)
 259                 return ivrs_alias;
 260
 261         /*
 262          * DMA alias showdown
 263          *
 264          * The IVRS is fairly reliable in telling us about aliases, but it
 265          * can't know about every screwy device.  If we don't have an IVRS
 266          * reported alias, use the PCI reported alias.  In that case we may
 267          * still need to initialize the rlookup and dev_table entries if the
 268          * alias is to a non-existent device.
 269          */
 270         if (ivrs_alias == devid) {
 271                 if (!amd_iommu_rlookup_table[pci_alias]) {
 272                         amd_iommu_rlookup_table[pci_alias] =
 273                                 amd_iommu_rlookup_table[devid];
 274                         memcpy(amd_iommu_dev_table[pci_alias].data,
 275                                amd_iommu_dev_table[devid].data,
 276                                sizeof(amd_iommu_dev_table[pci_alias].data));
 277                 }
 278
 279                 return pci_alias;
 280         }
 281
 282         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 283                 "for device %s[%04x:%04x], kernel reported alias "
 284                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 285                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 286                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 287                 PCI_FUNC(pci_alias));
 288
 289         /*
 290          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 291          * bus, then the IVRS table may know about a quirk that we don't.
 292          */
 293         if (pci_alias == devid &&
 294             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 295                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 296                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 297                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 298                         dev_name(dev));
 299         }
 300
 301         return ivrs_alias;
 302 }
 303
 304 static struct iommu_dev_data *find_dev_data(u16 devid)
 305 {
 306         struct iommu_dev_data *dev_data;
 307         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 308
 309         dev_data = search_dev_data(devid);
 310
 311         if (dev_data == NULL) {
 312                 dev_data = alloc_dev_data(devid);
 313                 if (!dev_data)
 314                         return NULL;
 315
 316                 if (translation_pre_enabled(iommu))
 317                         dev_data->defer_attach = true;
 318         }
 319
 320         return dev_data;
 321 }
 322
 323 struct iommu_dev_data *get_dev_data(struct device *dev)
 324 {
 325         return dev->archdata.iommu;
 326 }
 327 EXPORT_SYMBOL(get_dev_data);
 328
 329 /*
 330 * Find or create an IOMMU group for a acpihid device.
 331 */
 332 static struct iommu_group *acpihid_device_group(struct device *dev)
 333 {
 334         struct acpihid_map_entry *p, *entry = NULL;
 335         int devid;
 336
 337         devid = get_acpihid_device_id(dev, &entry);
 338         if (devid < 0)
 339                 return ERR_PTR(devid);
 340
 341         list_for_each_entry(p, &acpihid_map, list) {
 342                 if ((devid == p->devid) && p->group)
 343                         entry->group = p->group;
 344         }
 345
 346         if (!entry->group)
 347                 entry->group = generic_device_group(dev);
 348         else
 349                 iommu_group_ref_get(entry->group);
 350
 351         return entry->group;
 352 }
 353
 354 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 355 {
 356         static const int caps[] = {
 357                 PCI_EXT_CAP_ID_ATS,
 358                 PCI_EXT_CAP_ID_PRI,
 359                 PCI_EXT_CAP_ID_PASID,
 360         };
 361         int i, pos;
 362
 363         if (pci_ats_disabled())
 364                 return false;
 365
 366         for (i = 0; i < 3; ++i) {
 367                 pos = pci_find_ext_capability(pdev, caps[i]);
 368                 if (pos == 0)
 369                         return false;
 370         }
 371
 372         return true;
 373 }
 374
 375 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 376 {
 377         struct iommu_dev_data *dev_data;
 378
 379         dev_data = get_dev_data(&pdev->dev);
 380
 381         return dev_data->errata & (1 << erratum) ? true : false;
 382 }
 383
 384 /*
 385  * This function checks if the driver got a valid device from the caller to
 386  * avoid dereferencing invalid pointers.
 387  */
 388 static bool check_device(struct device *dev)
 389 {
 390         int devid;
 391
 392         if (!dev || !dev->dma_mask)
 393                 return false;
 394
 395         devid = get_device_id(dev);
 396         if (devid < 0)
 397                 return false;
 398
 399         /* Out of our scope? */
 400         if (devid > amd_iommu_last_bdf)
 401                 return false;
 402
 403         if (amd_iommu_rlookup_table[devid] == NULL)
 404                 return false;
 405
 406         return true;
 407 }
 408
 409 static void init_iommu_group(struct device *dev)
 410 {
 411         struct iommu_group *group;
 412
 413         group = iommu_group_get_for_dev(dev);
 414         if (IS_ERR(group))
 415                 return;
 416
 417         iommu_group_put(group);
 418 }
 419
 420 static int iommu_init_device(struct device *dev)
 421 {
 422         struct iommu_dev_data *dev_data;
 423         struct amd_iommu *iommu;
 424         int devid;
 425
 426         if (dev->archdata.iommu)
 427                 return 0;
 428
 429         devid = get_device_id(dev);
 430         if (devid < 0)
 431                 return devid;
 432
 433         iommu = amd_iommu_rlookup_table[devid];
 434
 435         dev_data = find_dev_data(devid);
 436         if (!dev_data)
 437                 return -ENOMEM;
 438
 439         dev_data->alias = get_alias(dev);
 440
 441         if (dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 442                 struct amd_iommu *iommu;
 443
 444                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 445                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 446         }
 447
 448         dev->archdata.iommu = dev_data;
 449
 450         iommu_device_link(&iommu->iommu, dev);
 451
 452         return 0;
 453 }
 454
 455 static void iommu_ignore_device(struct device *dev)
 456 {
 457         u16 alias;
 458         int devid;
 459
 460         devid = get_device_id(dev);
 461         if (devid < 0)
 462                 return;
 463
 464         alias = get_alias(dev);
 465
 466         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 467         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 468
 469         amd_iommu_rlookup_table[devid] = NULL;
 470         amd_iommu_rlookup_table[alias] = NULL;
 471 }
 472
 473 static void iommu_uninit_device(struct device *dev)
 474 {
 475         struct iommu_dev_data *dev_data;
 476         struct amd_iommu *iommu;
 477         int devid;
 478
 479         devid = get_device_id(dev);
 480         if (devid < 0)
 481                 return;
 482
 483         iommu = amd_iommu_rlookup_table[devid];
 484
 485         dev_data = search_dev_data(devid);
 486         if (!dev_data)
 487                 return;
 488
 489         if (dev_data->domain)
 490                 detach_device(dev);
 491
 492         iommu_device_unlink(&iommu->iommu, dev);
 493
 494         iommu_group_remove_device(dev);
 495
 496         /* Remove dma-ops */
 497         dev->dma_ops = NULL;
 498
 499         /*
 500          * We keep dev_data around for unplugged devices and reuse it when the
 501          * device is re-plugged - not doing so would introduce a ton of races.
 502          */
 503 }
 504
 505 /****************************************************************************
 506  *
 507  * Interrupt handling functions
 508  *
 509  ****************************************************************************/
 510
 511 static void dump_dte_entry(u16 devid)
 512 {
 513         int i;
 514
 515         for (i = 0; i < 4; ++i)
 516                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 517                         amd_iommu_dev_table[devid].data[i]);
 518 }
 519
 520 static void dump_command(unsigned long phys_addr)
 521 {
 522         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 523         int i;
 524
 525         for (i = 0; i < 4; ++i)
 526                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 527 }
 528
 529 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 530                                         u64 address, int flags)
 531 {
 532         struct iommu_dev_data *dev_data = NULL;
 533         struct pci_dev *pdev;
 534
 535         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 536                                            devid & 0xff);
 537         if (pdev)
 538                 dev_data = get_dev_data(&pdev->dev);
 539
 540         if (dev_data && __ratelimit(&dev_data->rs)) {
 541                 dev_err(&pdev->dev, "AMD-Vi: Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 542                         domain_id, address, flags);
 543         } else if (printk_ratelimit()) {
 544                 pr_err("AMD-Vi: Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 545                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 546                         domain_id, address, flags);
 547         }
 548
 549         if (pdev)
 550                 pci_dev_put(pdev);
 551 }
 552
 553 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 554 {
 555         struct device *dev = iommu->iommu.dev;
 556         int type, devid, pasid, flags, tag;
 557         volatile u32 *event = __evt;
 558         int count = 0;
 559         u64 address;
 560
 561 retry:
 562         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 563         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 564         pasid   = PPR_PASID(*(u64 *)&event[0]);
 565         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 566         address = (u64)(((u64)event[3]) << 32) | event[2];
 567
 568         if (type == 0) {
 569                 /* Did we hit the erratum? */
 570                 if (++count == LOOP_TIMEOUT) {
 571                         pr_err("AMD-Vi: No event written to event log\n");
 572                         return;
 573                 }
 574                 udelay(1);
 575                 goto retry;
 576         }
 577
 578         if (type == EVENT_TYPE_IO_FAULT) {
 579                 amd_iommu_report_page_fault(devid, pasid, address, flags);
 580                 return;
 581         } else {
 582                 dev_err(dev, "AMD-Vi: Event logged [");
 583         }
 584
 585         switch (type) {
 586         case EVENT_TYPE_ILL_DEV:
 587                 dev_err(dev, "ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x pasid=0x%05x address=0x%016llx flags=0x%04x]\n",
 588                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 589                         pasid, address, flags);
 590                 dump_dte_entry(devid);
 591                 break;
 592         case EVENT_TYPE_DEV_TAB_ERR:
 593                 dev_err(dev, "DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 594                         "address=0x%016llx flags=0x%04x]\n",
 595                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 596                         address, flags);
 597                 break;
 598         case EVENT_TYPE_PAGE_TAB_ERR:
 599                 dev_err(dev, "PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 600                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 601                         pasid, address, flags);
 602                 break;
 603         case EVENT_TYPE_ILL_CMD:
 604                 dev_err(dev, "ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 605                 dump_command(address);
 606                 break;
 607         case EVENT_TYPE_CMD_HARD_ERR:
 608                 dev_err(dev, "COMMAND_HARDWARE_ERROR address=0x%016llx flags=0x%04x]\n",
 609                         address, flags);
 610                 break;
 611         case EVENT_TYPE_IOTLB_INV_TO:
 612                 dev_err(dev, "IOTLB_INV_TIMEOUT device=%02x:%02x.%x address=0x%016llx]\n",
 613                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 614                         address);
 615                 break;
 616         case EVENT_TYPE_INV_DEV_REQ:
 617                 dev_err(dev, "INVALID_DEVICE_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%016llx flags=0x%04x]\n",
 618                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 619                         pasid, address, flags);
 620                 break;
 621         case EVENT_TYPE_INV_PPR_REQ:
 622                 pasid = ((event[0] >> 16) & 0xFFFF)
 623                         | ((event[1] << 6) & 0xF0000);
 624                 tag = event[1] & 0x03FF;
 625                 dev_err(dev, "INVALID_PPR_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%016llx flags=0x%04x]\n",
 626                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 627                         pasid, address, flags);
 628                 break;
 629         default:
 630                 dev_err(dev, "UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 631                         event[0], event[1], event[2], event[3]);
 632         }
 633
 634         memset(__evt, 0, 4 * sizeof(u32));
 635 }
 636
 637 static void iommu_poll_events(struct amd_iommu *iommu)
 638 {
 639         u32 head, tail;
 640
 641         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 642         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 643
 644         while (head != tail) {
 645                 iommu_print_event(iommu, iommu->evt_buf + head);
 646                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 647         }
 648
 649         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 650 }
 651
 652 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 653 {
 654         struct amd_iommu_fault fault;
 655
 656         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 657                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 658                 return;
 659         }
 660
 661         fault.address   = raw[1];
 662         fault.pasid     = PPR_PASID(raw[0]);
 663         fault.device_id = PPR_DEVID(raw[0]);
 664         fault.tag       = PPR_TAG(raw[0]);
 665         fault.flags     = PPR_FLAGS(raw[0]);
 666
 667         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 668 }
 669
 670 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 671 {
 672         u32 head, tail;
 673
 674         if (iommu->ppr_log == NULL)
 675                 return;
 676
 677         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 678         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 679
 680         while (head != tail) {
 681                 volatile u64 *raw;
 682                 u64 entry[2];
 683                 int i;
 684
 685                 raw = (u64 *)(iommu->ppr_log + head);
 686
 687                 /*
 688                  * Hardware bug: Interrupt may arrive before the entry is
 689                  * written to memory. If this happens we need to wait for the
 690                  * entry to arrive.
 691                  */
 692                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 693                         if (PPR_REQ_TYPE(raw[0]) != 0)
 694                                 break;
 695                         udelay(1);
 696                 }
 697
 698                 /* Avoid memcpy function-call overhead */
 699                 entry[0] = raw[0];
 700                 entry[1] = raw[1];
 701
 702                 /*
 703                  * To detect the hardware bug we need to clear the entry
 704                  * back to zero.
 705                  */
 706                 raw[0] = raw[1] = 0UL;
 707
 708                 /* Update head pointer of hardware ring-buffer */
 709                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 710                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 711
 712                 /* Handle PPR entry */
 713                 iommu_handle_ppr_entry(iommu, entry);
 714
 715                 /* Refresh ring-buffer information */
 716                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 717                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 718         }
 719 }
 720
 721 #ifdef CONFIG_IRQ_REMAP
 722 static int (*iommu_ga_log_notifier)(u32);
 723
 724 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 725 {
 726         iommu_ga_log_notifier = notifier;
 727
 728         return 0;
 729 }
 730 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 731
 732 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 733 {
 734         u32 head, tail, cnt = 0;
 735
 736         if (iommu->ga_log == NULL)
 737                 return;
 738
 739         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 740         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 741
 742         while (head != tail) {
 743                 volatile u64 *raw;
 744                 u64 log_entry;
 745
 746                 raw = (u64 *)(iommu->ga_log + head);
 747                 cnt++;
 748
 749                 /* Avoid memcpy function-call overhead */
 750                 log_entry = *raw;
 751
 752                 /* Update head pointer of hardware ring-buffer */
 753                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 754                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 755
 756                 /* Handle GA entry */
 757                 switch (GA_REQ_TYPE(log_entry)) {
 758                 case GA_GUEST_NR:
 759                         if (!iommu_ga_log_notifier)
 760                                 break;
 761
 762                         pr_debug("AMD-Vi: %s: devid=%#x, ga_tag=%#x\n",
 763                                  __func__, GA_DEVID(log_entry),
 764                                  GA_TAG(log_entry));
 765
 766                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 767                                 pr_err("AMD-Vi: GA log notifier failed.\n");
 768                         break;
 769                 default:
 770                         break;
 771                 }
 772         }
 773 }
 774 #endif /* CONFIG_IRQ_REMAP */
 775
 776 #define AMD_IOMMU_INT_MASK      \
 777         (MMIO_STATUS_EVT_INT_MASK | \
 778          MMIO_STATUS_PPR_INT_MASK | \
 779          MMIO_STATUS_GALOG_INT_MASK)
 780
 781 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 782 {
 783         struct amd_iommu *iommu = (struct amd_iommu *) data;
 784         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 785
 786         while (status & AMD_IOMMU_INT_MASK) {
 787                 /* Enable EVT and PPR and GA interrupts again */
 788                 writel(AMD_IOMMU_INT_MASK,
 789                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 790
 791                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 792                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 793                         iommu_poll_events(iommu);
 794                 }
 795
 796                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 797                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 798                         iommu_poll_ppr_log(iommu);
 799                 }
 800
 801 #ifdef CONFIG_IRQ_REMAP
 802                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 803                         pr_devel("AMD-Vi: Processing IOMMU GA Log\n");
 804                         iommu_poll_ga_log(iommu);
 805                 }
 806 #endif
 807
 808                 /*
 809                  * Hardware bug: ERBT1312
 810                  * When re-enabling interrupt (by writing 1
 811                  * to clear the bit), the hardware might also try to set
 812                  * the interrupt bit in the event status register.
 813                  * In this scenario, the bit will be set, and disable
 814                  * subsequent interrupts.
 815                  *
 816                  * Workaround: The IOMMU driver should read back the
 817                  * status register and check if the interrupt bits are cleared.
 818                  * If not, driver will need to go through the interrupt handler
 819                  * again and re-clear the bits
 820                  */
 821                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 822         }
 823         return IRQ_HANDLED;
 824 }
 825
 826 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 827 {
 828         return IRQ_WAKE_THREAD;
 829 }
 830
 831 /****************************************************************************
 832  *
 833  * IOMMU command queuing functions
 834  *
 835  ****************************************************************************/
 836
 837 static int wait_on_sem(volatile u64 *sem)
 838 {
 839         int i = 0;
 840
 841         while (*sem == 0 && i < LOOP_TIMEOUT) {
 842                 udelay(1);
 843                 i += 1;
 844         }
 845
 846         if (i == LOOP_TIMEOUT) {
 847                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 848                 return -EIO;
 849         }
 850
 851         return 0;
 852 }
 853
 854 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 855                                struct iommu_cmd *cmd)
 856 {
 857         u8 *target;
 858
 859         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 860
 861         iommu->cmd_buf_tail += sizeof(*cmd);
 862         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 863
 864         /* Copy command to buffer */
 865         memcpy(target, cmd, sizeof(*cmd));
 866
 867         /* Tell the IOMMU about it */
 868         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 869 }
 870
 871 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 872 {
 873         u64 paddr = iommu_virt_to_phys((void *)address);
 874
 875         WARN_ON(address & 0x7ULL);
 876
 877         memset(cmd, 0, sizeof(*cmd));
 878         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 879         cmd->data[1] = upper_32_bits(paddr);
 880         cmd->data[2] = 1;
 881         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 882 }
 883
 884 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 885 {
 886         memset(cmd, 0, sizeof(*cmd));
 887         cmd->data[0] = devid;
 888         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 889 }
 890
 891 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 892                                   size_t size, u16 domid, int pde)
 893 {
 894         u64 pages;
 895         bool s;
 896
 897         pages = iommu_num_pages(address, size, PAGE_SIZE);
 898         s     = false;
 899
 900         if (pages > 1) {
 901                 /*
 902                  * If we have to flush more than one page, flush all
 903                  * TLB entries for this domain
 904                  */
 905                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 906                 s = true;
 907         }
 908
 909         address &= PAGE_MASK;
 910
 911         memset(cmd, 0, sizeof(*cmd));
 912         cmd->data[1] |= domid;
 913         cmd->data[2]  = lower_32_bits(address);
 914         cmd->data[3]  = upper_32_bits(address);
 915         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 916         if (s) /* size bit - we flush more than one 4kb page */
 917                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 918         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 919                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 920 }
 921
 922 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 923                                   u64 address, size_t size)
 924 {
 925         u64 pages;
 926         bool s;
 927
 928         pages = iommu_num_pages(address, size, PAGE_SIZE);
 929         s     = false;
 930
 931         if (pages > 1) {
 932                 /*
 933                  * If we have to flush more than one page, flush all
 934                  * TLB entries for this domain
 935                  */
 936                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 937                 s = true;
 938         }
 939
 940         address &= PAGE_MASK;
 941
 942         memset(cmd, 0, sizeof(*cmd));
 943         cmd->data[0]  = devid;
 944         cmd->data[0] |= (qdep & 0xff) << 24;
 945         cmd->data[1]  = devid;
 946         cmd->data[2]  = lower_32_bits(address);
 947         cmd->data[3]  = upper_32_bits(address);
 948         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 949         if (s)
 950                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 951 }
 952
 953 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 954                                   u64 address, bool size)
 955 {
 956         memset(cmd, 0, sizeof(*cmd));
 957
 958         address &= ~(0xfffULL);
 959
 960         cmd->data[0]  = pasid;
 961         cmd->data[1]  = domid;
 962         cmd->data[2]  = lower_32_bits(address);
 963         cmd->data[3]  = upper_32_bits(address);
 964         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 965         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 966         if (size)
 967                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 968         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 969 }
 970
 971 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 972                                   int qdep, u64 address, bool size)
 973 {
 974         memset(cmd, 0, sizeof(*cmd));
 975
 976         address &= ~(0xfffULL);
 977
 978         cmd->data[0]  = devid;
 979         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 980         cmd->data[0] |= (qdep  & 0xff) << 24;
 981         cmd->data[1]  = devid;
 982         cmd->data[1] |= (pasid & 0xff) << 16;
 983         cmd->data[2]  = lower_32_bits(address);
 984         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 985         cmd->data[3]  = upper_32_bits(address);
 986         if (size)
 987                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 988         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 989 }
 990
 991 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 992                                int status, int tag, bool gn)
 993 {
 994         memset(cmd, 0, sizeof(*cmd));
 995
 996         cmd->data[0]  = devid;
 997         if (gn) {
 998                 cmd->data[1]  = pasid;
 999                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
1000         }
1001         cmd->data[3]  = tag & 0x1ff;
1002         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1003
1004         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1005 }
1006
1007 static void build_inv_all(struct iommu_cmd *cmd)
1008 {
1009         memset(cmd, 0, sizeof(*cmd));
1010         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1011 }
1012
1013 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1014 {
1015         memset(cmd, 0, sizeof(*cmd));
1016         cmd->data[0] = devid;
1017         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1018 }
1019
1020 /*
1021  * Writes the command to the IOMMUs command buffer and informs the
1022  * hardware about the new command.
1023  */
1024 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1025                                       struct iommu_cmd *cmd,
1026                                       bool sync)
1027 {
1028         unsigned int count = 0;
1029         u32 left, next_tail;
1030
1031         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1032 again:
1033         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1034
1035         if (left <= 0x20) {
1036                 /* Skip udelay() the first time around */
1037                 if (count++) {
1038                         if (count == LOOP_TIMEOUT) {
1039                                 pr_err("AMD-Vi: Command buffer timeout\n");
1040                                 return -EIO;
1041                         }
1042
1043                         udelay(1);
1044                 }
1045
1046                 /* Update head and recheck remaining space */
1047                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1048                                             MMIO_CMD_HEAD_OFFSET);
1049
1050                 goto again;
1051         }
1052
1053         copy_cmd_to_buffer(iommu, cmd);
1054
1055         /* Do we need to make sure all commands are processed? */
1056         iommu->need_sync = sync;
1057
1058         return 0;
1059 }
1060
1061 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1062                                     struct iommu_cmd *cmd,
1063                                     bool sync)
1064 {
1065         unsigned long flags;
1066         int ret;
1067
1068         raw_spin_lock_irqsave(&iommu->lock, flags);
1069         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1070         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1071
1072         return ret;
1073 }
1074
1075 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1076 {
1077         return iommu_queue_command_sync(iommu, cmd, true);
1078 }
1079
1080 /*
1081  * This function queues a completion wait command into the command
1082  * buffer of an IOMMU
1083  */
1084 static int iommu_completion_wait(struct amd_iommu *iommu)
1085 {
1086         struct iommu_cmd cmd;
1087         unsigned long flags;
1088         int ret;
1089
1090         if (!iommu->need_sync)
1091                 return 0;
1092
1093
1094         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1095
1096         raw_spin_lock_irqsave(&iommu->lock, flags);
1097
1098         iommu->cmd_sem = 0;
1099
1100         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1101         if (ret)
1102                 goto out_unlock;
1103
1104         ret = wait_on_sem(&iommu->cmd_sem);
1105
1106 out_unlock:
1107         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1108
1109         return ret;
1110 }
1111
1112 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1113 {
1114         struct iommu_cmd cmd;
1115
1116         build_inv_dte(&cmd, devid);
1117
1118         return iommu_queue_command(iommu, &cmd);
1119 }
1120
1121 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1122 {
1123         u32 devid;
1124
1125         for (devid = 0; devid <= 0xffff; ++devid)
1126                 iommu_flush_dte(iommu, devid);
1127
1128         iommu_completion_wait(iommu);
1129 }
1130
1131 /*
1132  * This function uses heavy locking and may disable irqs for some time. But
1133  * this is no issue because it is only called during resume.
1134  */
1135 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1136 {
1137         u32 dom_id;
1138
1139         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1140                 struct iommu_cmd cmd;
1141                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1142                                       dom_id, 1);
1143                 iommu_queue_command(iommu, &cmd);
1144         }
1145
1146         iommu_completion_wait(iommu);
1147 }
1148
1149 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1150 {
1151         struct iommu_cmd cmd;
1152
1153         build_inv_all(&cmd);
1154
1155         iommu_queue_command(iommu, &cmd);
1156         iommu_completion_wait(iommu);
1157 }
1158
1159 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1160 {
1161         struct iommu_cmd cmd;
1162
1163         build_inv_irt(&cmd, devid);
1164
1165         iommu_queue_command(iommu, &cmd);
1166 }
1167
1168 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1169 {
1170         u32 devid;
1171
1172         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1173                 iommu_flush_irt(iommu, devid);
1174
1175         iommu_completion_wait(iommu);
1176 }
1177
1178 void iommu_flush_all_caches(struct amd_iommu *iommu)
1179 {
1180         if (iommu_feature(iommu, FEATURE_IA)) {
1181                 amd_iommu_flush_all(iommu);
1182         } else {
1183                 amd_iommu_flush_dte_all(iommu);
1184                 amd_iommu_flush_irt_all(iommu);
1185                 amd_iommu_flush_tlb_all(iommu);
1186         }
1187 }
1188
1189 /*
1190  * Command send function for flushing on-device TLB
1191  */
1192 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1193                               u64 address, size_t size)
1194 {
1195         struct amd_iommu *iommu;
1196         struct iommu_cmd cmd;
1197         int qdep;
1198
1199         qdep     = dev_data->ats.qdep;
1200         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1201
1202         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1203
1204         return iommu_queue_command(iommu, &cmd);
1205 }
1206
1207 /*
1208  * Command send function for invalidating a device table entry
1209  */
1210 static int device_flush_dte(struct iommu_dev_data *dev_data)
1211 {
1212         struct amd_iommu *iommu;
1213         u16 alias;
1214         int ret;
1215
1216         iommu = amd_iommu_rlookup_table[dev_data->devid];
1217         alias = dev_data->alias;
1218
1219         ret = iommu_flush_dte(iommu, dev_data->devid);
1220         if (!ret && alias != dev_data->devid)
1221                 ret = iommu_flush_dte(iommu, alias);
1222         if (ret)
1223                 return ret;
1224
1225         if (dev_data->ats.enabled)
1226                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1227
1228         return ret;
1229 }
1230
1231 /*
1232  * TLB invalidation function which is called from the mapping functions.
1233  * It invalidates a single PTE if the range to flush is within a single
1234  * page. Otherwise it flushes the whole TLB of the IOMMU.
1235  */
1236 static void __domain_flush_pages(struct protection_domain *domain,
1237                                  u64 address, size_t size, int pde)
1238 {
1239         struct iommu_dev_data *dev_data;
1240         struct iommu_cmd cmd;
1241         int ret = 0, i;
1242
1243         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1244
1245         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1246                 if (!domain->dev_iommu[i])
1247                         continue;
1248
1249                 /*
1250                  * Devices of this domain are behind this IOMMU
1251                  * We need a TLB flush
1252                  */
1253                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1254         }
1255
1256         list_for_each_entry(dev_data, &domain->dev_list, list) {
1257
1258                 if (!dev_data->ats.enabled)
1259                         continue;
1260
1261                 ret |= device_flush_iotlb(dev_data, address, size);
1262         }
1263
1264         WARN_ON(ret);
1265 }
1266
1267 static void domain_flush_pages(struct protection_domain *domain,
1268                                u64 address, size_t size)
1269 {
1270         __domain_flush_pages(domain, address, size, 0);
1271 }
1272
1273 /* Flush the whole IO/TLB for a given protection domain */
1274 static void domain_flush_tlb(struct protection_domain *domain)
1275 {
1276         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1277 }
1278
1279 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1280 static void domain_flush_tlb_pde(struct protection_domain *domain)
1281 {
1282         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1283 }
1284
1285 static void domain_flush_complete(struct protection_domain *domain)
1286 {
1287         int i;
1288
1289         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1290                 if (domain && !domain->dev_iommu[i])
1291                         continue;
1292
1293                 /*
1294                  * Devices of this domain are behind this IOMMU
1295                  * We need to wait for completion of all commands.
1296                  */
1297                 iommu_completion_wait(amd_iommus[i]);
1298         }
1299 }
1300
1301
1302 /*
1303  * This function flushes the DTEs for all devices in domain
1304  */
1305 static void domain_flush_devices(struct protection_domain *domain)
1306 {
1307         struct iommu_dev_data *dev_data;
1308
1309         list_for_each_entry(dev_data, &domain->dev_list, list)
1310                 device_flush_dte(dev_data);
1311 }
1312
1313 /****************************************************************************
1314  *
1315  * The functions below are used the create the page table mappings for
1316  * unity mapped regions.
1317  *
1318  ****************************************************************************/
1319
1320 static void free_page_list(struct page *freelist)
1321 {
1322         while (freelist != NULL) {
1323                 unsigned long p = (unsigned long)page_address(freelist);
1324                 freelist = freelist->freelist;
1325                 free_page(p);
1326         }
1327 }
1328
1329 static struct page *free_pt_page(unsigned long pt, struct page *freelist)
1330 {
1331         struct page *p = virt_to_page((void *)pt);
1332
1333         p->freelist = freelist;
1334
1335         return p;
1336 }
1337
1338 #define DEFINE_FREE_PT_FN(LVL, FN)                                              \
1339 static struct page *free_pt_##LVL (unsigned long __pt, struct page *freelist)   \
1340 {                                                                               \
1341         unsigned long p;                                                        \
1342         u64 *pt;                                                                \
1343         int i;                                                                  \
1344                                                                                 \
1345         pt = (u64 *)__pt;                                                       \
1346                                                                                 \
1347         for (i = 0; i < 512; ++i) {                                             \
1348                 /* PTE present? */                                              \
1349                 if (!IOMMU_PTE_PRESENT(pt[i]))                                  \
1350                         continue;                                               \
1351                                                                                 \
1352                 /* Large PTE? */                                                \
1353                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                                 \
1354                     PM_PTE_LEVEL(pt[i]) == 7)                                   \
1355                         continue;                                               \
1356                                                                                 \
1357                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);                       \
1358                 freelist = FN(p, freelist);                                     \
1359         }                                                                       \
1360                                                                                 \
1361         return free_pt_page((unsigned long)pt, freelist);                       \
1362 }
1363
1364 DEFINE_FREE_PT_FN(l2, free_pt_page)
1365 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1366 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1367 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1368 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1369
1370 static struct page *free_sub_pt(unsigned long root, int mode,
1371                                 struct page *freelist)
1372 {
1373         switch (mode) {
1374         case PAGE_MODE_NONE:
1375         case PAGE_MODE_7_LEVEL:
1376                 break;
1377         case PAGE_MODE_1_LEVEL:
1378                 freelist = free_pt_page(root, freelist);
1379                 break;
1380         case PAGE_MODE_2_LEVEL:
1381                 freelist = free_pt_l2(root, freelist);
1382                 break;
1383         case PAGE_MODE_3_LEVEL:
1384                 freelist = free_pt_l3(root, freelist);
1385                 break;
1386         case PAGE_MODE_4_LEVEL:
1387                 freelist = free_pt_l4(root, freelist);
1388                 break;
1389         case PAGE_MODE_5_LEVEL:
1390                 freelist = free_pt_l5(root, freelist);
1391                 break;
1392         case PAGE_MODE_6_LEVEL:
1393                 freelist = free_pt_l6(root, freelist);
1394                 break;
1395         default:
1396                 BUG();
1397         }
1398
1399         return freelist;
1400 }
1401
1402 static void free_pagetable(struct protection_domain *domain)
1403 {
1404         unsigned long root = (unsigned long)domain->pt_root;
1405         struct page *freelist = NULL;
1406
1407         BUG_ON(domain->mode < PAGE_MODE_NONE ||
1408                domain->mode > PAGE_MODE_6_LEVEL);
1409
1410         free_sub_pt(root, domain->mode, freelist);
1411
1412         free_page_list(freelist);
1413 }
1414
1415 /*
1416  * This function is used to add another level to an IO page table. Adding
1417  * another level increases the size of the address space by 9 bits to a size up
1418  * to 64 bits.
1419  */
1420 static bool increase_address_space(struct protection_domain *domain,
1421                                    gfp_t gfp)
1422 {
1423         u64 *pte;
1424
1425         if (domain->mode == PAGE_MODE_6_LEVEL)
1426                 /* address space already 64 bit large */
1427                 return false;
1428
1429         pte = (void *)get_zeroed_page(gfp);
1430         if (!pte)
1431                 return false;
1432
1433         *pte             = PM_LEVEL_PDE(domain->mode,
1434                                         iommu_virt_to_phys(domain->pt_root));
1435         domain->pt_root  = pte;
1436         domain->mode    += 1;
1437         domain->updated  = true;
1438
1439         return true;
1440 }
1441
1442 static u64 *alloc_pte(struct protection_domain *domain,
1443                       unsigned long address,
1444                       unsigned long page_size,
1445                       u64 **pte_page,
1446                       gfp_t gfp)
1447 {
1448         int level, end_lvl;
1449         u64 *pte, *page;
1450
1451         BUG_ON(!is_power_of_2(page_size));
1452
1453         while (address > PM_LEVEL_SIZE(domain->mode))
1454                 increase_address_space(domain, gfp);
1455
1456         level   = domain->mode - 1;
1457         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1458         address = PAGE_SIZE_ALIGN(address, page_size);
1459         end_lvl = PAGE_SIZE_LEVEL(page_size);
1460
1461         while (level > end_lvl) {
1462                 u64 __pte, __npte;
1463                 int pte_level;
1464
1465                 __pte     = *pte;
1466                 pte_level = PM_PTE_LEVEL(__pte);
1467
1468                 if (!IOMMU_PTE_PRESENT(__pte) ||
1469                     pte_level == PAGE_MODE_7_LEVEL) {
1470                         page = (u64 *)get_zeroed_page(gfp);
1471                         if (!page)
1472                                 return NULL;
1473
1474                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1475
1476                         /* pte could have been changed somewhere. */
1477                         if (cmpxchg64(pte, __pte, __npte) != __pte)
1478                                 free_page((unsigned long)page);
1479                         else if (pte_level == PAGE_MODE_7_LEVEL)
1480                                 domain->updated = true;
1481
1482                         continue;
1483                 }
1484
1485                 /* No level skipping support yet */
1486                 if (pte_level != level)
1487                         return NULL;
1488
1489                 level -= 1;
1490
1491                 pte = IOMMU_PTE_PAGE(__pte);
1492
1493                 if (pte_page && level == end_lvl)
1494                         *pte_page = pte;
1495
1496                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1497         }
1498
1499         return pte;
1500 }
1501
1502 /*
1503  * This function checks if there is a PTE for a given dma address. If
1504  * there is one, it returns the pointer to it.
1505  */
1506 static u64 *fetch_pte(struct protection_domain *domain,
1507                       unsigned long address,
1508                       unsigned long *page_size)
1509 {
1510         int level;
1511         u64 *pte;
1512
1513         *page_size = 0;
1514
1515         if (address > PM_LEVEL_SIZE(domain->mode))
1516                 return NULL;
1517
1518         level      =  domain->mode - 1;
1519         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1520         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1521
1522         while (level > 0) {
1523
1524                 /* Not Present */
1525                 if (!IOMMU_PTE_PRESENT(*pte))
1526                         return NULL;
1527
1528                 /* Large PTE */
1529                 if (PM_PTE_LEVEL(*pte) == 7 ||
1530                     PM_PTE_LEVEL(*pte) == 0)
1531                         break;
1532
1533                 /* No level skipping support yet */
1534                 if (PM_PTE_LEVEL(*pte) != level)
1535                         return NULL;
1536
1537                 level -= 1;
1538
1539                 /* Walk to the next level */
1540                 pte        = IOMMU_PTE_PAGE(*pte);
1541                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1542                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1543         }
1544
1545         if (PM_PTE_LEVEL(*pte) == 0x07) {
1546                 unsigned long pte_mask;
1547
1548                 /*
1549                  * If we have a series of large PTEs, make
1550                  * sure to return a pointer to the first one.
1551                  */
1552                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1553                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1554                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1555         }
1556
1557         return pte;
1558 }
1559
1560 static struct page *free_clear_pte(u64 *pte, u64 pteval, struct page *freelist)
1561 {
1562         unsigned long pt;
1563         int mode;
1564
1565         while (cmpxchg64(pte, pteval, 0) != pteval) {
1566                 pr_warn("AMD-Vi: IOMMU pte changed since we read it\n");
1567                 pteval = *pte;
1568         }
1569
1570         if (!IOMMU_PTE_PRESENT(pteval))
1571                 return freelist;
1572
1573         pt   = (unsigned long)IOMMU_PTE_PAGE(pteval);
1574         mode = IOMMU_PTE_MODE(pteval);
1575
1576         return free_sub_pt(pt, mode, freelist);
1577 }
1578
1579 /*
1580  * Generic mapping functions. It maps a physical address into a DMA
1581  * address space. It allocates the page table pages if necessary.
1582  * In the future it can be extended to a generic mapping function
1583  * supporting all features of AMD IOMMU page tables like level skipping
1584  * and full 64 bit address spaces.
1585  */
1586 static int iommu_map_page(struct protection_domain *dom,
1587                           unsigned long bus_addr,
1588                           unsigned long phys_addr,
1589                           unsigned long page_size,
1590                           int prot,
1591                           gfp_t gfp)
1592 {
1593         struct page *freelist = NULL;
1594         u64 __pte, *pte;
1595         int i, count;
1596
1597         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1598         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1599
1600         if (!(prot & IOMMU_PROT_MASK))
1601                 return -EINVAL;
1602
1603         count = PAGE_SIZE_PTE_COUNT(page_size);
1604         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1605
1606         if (!pte)
1607                 return -ENOMEM;
1608
1609         for (i = 0; i < count; ++i)
1610                 freelist = free_clear_pte(&pte[i], pte[i], freelist);
1611
1612         if (freelist != NULL)
1613                 dom->updated = true;
1614
1615         if (count > 1) {
1616                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1617                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1618         } else
1619                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1620
1621         if (prot & IOMMU_PROT_IR)
1622                 __pte |= IOMMU_PTE_IR;
1623         if (prot & IOMMU_PROT_IW)
1624                 __pte |= IOMMU_PTE_IW;
1625
1626         for (i = 0; i < count; ++i)
1627                 pte[i] = __pte;
1628
1629         update_domain(dom);
1630
1631         /* Everything flushed out, free pages now */
1632         free_page_list(freelist);
1633
1634         return 0;
1635 }
1636
1637 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1638                                       unsigned long bus_addr,
1639                                       unsigned long page_size)
1640 {
1641         unsigned long long unmapped;
1642         unsigned long unmap_size;
1643         u64 *pte;
1644
1645         BUG_ON(!is_power_of_2(page_size));
1646
1647         unmapped = 0;
1648
1649         while (unmapped < page_size) {
1650
1651                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1652
1653                 if (pte) {
1654                         int i, count;
1655
1656                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1657                         for (i = 0; i < count; i++)
1658                                 pte[i] = 0ULL;
1659                 }
1660
1661                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1662                 unmapped += unmap_size;
1663         }
1664
1665         BUG_ON(unmapped && !is_power_of_2(unmapped));
1666
1667         return unmapped;
1668 }
1669
1670 /****************************************************************************
1671  *
1672  * The next functions belong to the address allocator for the dma_ops
1673  * interface functions.
1674  *
1675  ****************************************************************************/
1676
1677
1678 static unsigned long dma_ops_alloc_iova(struct device *dev,
1679                                         struct dma_ops_domain *dma_dom,
1680                                         unsigned int pages, u64 dma_mask)
1681 {
1682         unsigned long pfn = 0;
1683
1684         pages = __roundup_pow_of_two(pages);
1685
1686         if (dma_mask > DMA_BIT_MASK(32))
1687                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1688                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1689
1690         if (!pfn)
1691                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1692                                       IOVA_PFN(dma_mask), true);
1693
1694         return (pfn << PAGE_SHIFT);
1695 }
1696
1697 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1698                               unsigned long address,
1699                               unsigned int pages)
1700 {
1701         pages = __roundup_pow_of_two(pages);
1702         address >>= PAGE_SHIFT;
1703
1704         free_iova_fast(&dma_dom->iovad, address, pages);
1705 }
1706
1707 /****************************************************************************
1708  *
1709  * The next functions belong to the domain allocation. A domain is
1710  * allocated for every IOMMU as the default domain. If device isolation
1711  * is enabled, every device get its own domain. The most important thing
1712  * about domains is the page table mapping the DMA address space they
1713  * contain.
1714  *
1715  ****************************************************************************/
1716
1717 /*
1718  * This function adds a protection domain to the global protection domain list
1719  */
1720 static void add_domain_to_list(struct protection_domain *domain)
1721 {
1722         unsigned long flags;
1723
1724         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1725         list_add(&domain->list, &amd_iommu_pd_list);
1726         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1727 }
1728
1729 /*
1730  * This function removes a protection domain to the global
1731  * protection domain list
1732  */
1733 static void del_domain_from_list(struct protection_domain *domain)
1734 {
1735         unsigned long flags;
1736
1737         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1738         list_del(&domain->list);
1739         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1740 }
1741
1742 static u16 domain_id_alloc(void)
1743 {
1744         int id;
1745
1746         spin_lock(&pd_bitmap_lock);
1747         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1748         BUG_ON(id == 0);
1749         if (id > 0 && id < MAX_DOMAIN_ID)
1750                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1751         else
1752                 id = 0;
1753         spin_unlock(&pd_bitmap_lock);
1754
1755         return id;
1756 }
1757
1758 static void domain_id_free(int id)
1759 {
1760         spin_lock(&pd_bitmap_lock);
1761         if (id > 0 && id < MAX_DOMAIN_ID)
1762                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1763         spin_unlock(&pd_bitmap_lock);
1764 }
1765
1766 static void free_gcr3_tbl_level1(u64 *tbl)
1767 {
1768         u64 *ptr;
1769         int i;
1770
1771         for (i = 0; i < 512; ++i) {
1772                 if (!(tbl[i] & GCR3_VALID))
1773                         continue;
1774
1775                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1776
1777                 free_page((unsigned long)ptr);
1778         }
1779 }
1780
1781 static void free_gcr3_tbl_level2(u64 *tbl)
1782 {
1783         u64 *ptr;
1784         int i;
1785
1786         for (i = 0; i < 512; ++i) {
1787                 if (!(tbl[i] & GCR3_VALID))
1788                         continue;
1789
1790                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1791
1792                 free_gcr3_tbl_level1(ptr);
1793         }
1794 }
1795
1796 static void free_gcr3_table(struct protection_domain *domain)
1797 {
1798         if (domain->glx == 2)
1799                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1800         else if (domain->glx == 1)
1801                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1802         else
1803                 BUG_ON(domain->glx != 0);
1804
1805         free_page((unsigned long)domain->gcr3_tbl);
1806 }
1807
1808 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1809 {
1810         domain_flush_tlb(&dom->domain);
1811         domain_flush_complete(&dom->domain);
1812 }
1813
1814 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1815 {
1816         struct dma_ops_domain *dom;
1817
1818         dom = container_of(iovad, struct dma_ops_domain, iovad);
1819
1820         dma_ops_domain_flush_tlb(dom);
1821 }
1822
1823 /*
1824  * Free a domain, only used if something went wrong in the
1825  * allocation path and we need to free an already allocated page table
1826  */
1827 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1828 {
1829         if (!dom)
1830                 return;
1831
1832         del_domain_from_list(&dom->domain);
1833
1834         put_iova_domain(&dom->iovad);
1835
1836         free_pagetable(&dom->domain);
1837
1838         if (dom->domain.id)
1839                 domain_id_free(dom->domain.id);
1840
1841         kfree(dom);
1842 }
1843
1844 /*
1845  * Allocates a new protection domain usable for the dma_ops functions.
1846  * It also initializes the page table and the address allocator data
1847  * structures required for the dma_ops interface
1848  */
1849 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1850 {
1851         struct dma_ops_domain *dma_dom;
1852
1853         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1854         if (!dma_dom)
1855                 return NULL;
1856
1857         if (protection_domain_init(&dma_dom->domain))
1858                 goto free_dma_dom;
1859
1860         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1861         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1862         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1863         if (!dma_dom->domain.pt_root)
1864                 goto free_dma_dom;
1865
1866         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1867
1868         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1869                 goto free_dma_dom;
1870
1871         /* Initialize reserved ranges */
1872         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1873
1874         add_domain_to_list(&dma_dom->domain);
1875
1876         return dma_dom;
1877
1878 free_dma_dom:
1879         dma_ops_domain_free(dma_dom);
1880
1881         return NULL;
1882 }
1883
1884 /*
1885  * little helper function to check whether a given protection domain is a
1886  * dma_ops domain
1887  */
1888 static bool dma_ops_domain(struct protection_domain *domain)
1889 {
1890         return domain->flags & PD_DMA_OPS_MASK;
1891 }
1892
1893 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1894                           bool ats, bool ppr)
1895 {
1896         u64 pte_root = 0;
1897         u64 flags = 0;
1898
1899         if (domain->mode != PAGE_MODE_NONE)
1900                 pte_root = iommu_virt_to_phys(domain->pt_root);
1901
1902         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1903                     << DEV_ENTRY_MODE_SHIFT;
1904         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1905
1906         flags = amd_iommu_dev_table[devid].data[1];
1907
1908         if (ats)
1909                 flags |= DTE_FLAG_IOTLB;
1910
1911         if (ppr) {
1912                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1913
1914                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1915                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1916         }
1917
1918         if (domain->flags & PD_IOMMUV2_MASK) {
1919                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1920                 u64 glx  = domain->glx;
1921                 u64 tmp;
1922
1923                 pte_root |= DTE_FLAG_GV;
1924                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1925
1926                 /* First mask out possible old values for GCR3 table */
1927                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1928                 flags    &= ~tmp;
1929
1930                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1931                 flags    &= ~tmp;
1932
1933                 /* Encode GCR3 table into DTE */
1934                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1935                 pte_root |= tmp;
1936
1937                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1938                 flags    |= tmp;
1939
1940                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1941                 flags    |= tmp;
1942         }
1943
1944         flags &= ~DEV_DOMID_MASK;
1945         flags |= domain->id;
1946
1947         amd_iommu_dev_table[devid].data[1]  = flags;
1948         amd_iommu_dev_table[devid].data[0]  = pte_root;
1949 }
1950
1951 static void clear_dte_entry(u16 devid)
1952 {
1953         /* remove entry from the device table seen by the hardware */
1954         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
1955         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1956
1957         amd_iommu_apply_erratum_63(devid);
1958 }
1959
1960 static void do_attach(struct iommu_dev_data *dev_data,
1961                       struct protection_domain *domain)
1962 {
1963         struct amd_iommu *iommu;
1964         u16 alias;
1965         bool ats;
1966
1967         iommu = amd_iommu_rlookup_table[dev_data->devid];
1968         alias = dev_data->alias;
1969         ats   = dev_data->ats.enabled;
1970
1971         /* Update data structures */
1972         dev_data->domain = domain;
1973         list_add(&dev_data->list, &domain->dev_list);
1974
1975         /* Do reference counting */
1976         domain->dev_iommu[iommu->index] += 1;
1977         domain->dev_cnt                 += 1;
1978
1979         /* Update device table */
1980         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
1981         if (alias != dev_data->devid)
1982                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
1983
1984         device_flush_dte(dev_data);
1985 }
1986
1987 static void do_detach(struct iommu_dev_data *dev_data)
1988 {
1989         struct amd_iommu *iommu;
1990         u16 alias;
1991
1992         iommu = amd_iommu_rlookup_table[dev_data->devid];
1993         alias = dev_data->alias;
1994
1995         /* decrease reference counters */
1996         dev_data->domain->dev_iommu[iommu->index] -= 1;
1997         dev_data->domain->dev_cnt                 -= 1;
1998
1999         /* Update data structures */
2000         dev_data->domain = NULL;
2001         list_del(&dev_data->list);
2002         clear_dte_entry(dev_data->devid);
2003         if (alias != dev_data->devid)
2004                 clear_dte_entry(alias);
2005
2006         /* Flush the DTE entry */
2007         device_flush_dte(dev_data);
2008 }
2009
2010 /*
2011  * If a device is not yet associated with a domain, this function makes the
2012  * device visible in the domain
2013  */
2014 static int __attach_device(struct iommu_dev_data *dev_data,
2015                            struct protection_domain *domain)
2016 {
2017         int ret;
2018
2019         /* lock domain */
2020         spin_lock(&domain->lock);
2021
2022         ret = -EBUSY;
2023         if (dev_data->domain != NULL)
2024                 goto out_unlock;
2025
2026         /* Attach alias group root */
2027         do_attach(dev_data, domain);
2028
2029         ret = 0;
2030
2031 out_unlock:
2032
2033         /* ready */
2034         spin_unlock(&domain->lock);
2035
2036         return ret;
2037 }
2038
2039
2040 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2041 {
2042         pci_disable_ats(pdev);
2043         pci_disable_pri(pdev);
2044         pci_disable_pasid(pdev);
2045 }
2046
2047 /* FIXME: Change generic reset-function to do the same */
2048 static int pri_reset_while_enabled(struct pci_dev *pdev)
2049 {
2050         u16 control;
2051         int pos;
2052
2053         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2054         if (!pos)
2055                 return -EINVAL;
2056
2057         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2058         control |= PCI_PRI_CTRL_RESET;
2059         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2060
2061         return 0;
2062 }
2063
2064 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2065 {
2066         bool reset_enable;
2067         int reqs, ret;
2068
2069         /* FIXME: Hardcode number of outstanding requests for now */
2070         reqs = 32;
2071         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2072                 reqs = 1;
2073         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2074
2075         /* Only allow access to user-accessible pages */
2076         ret = pci_enable_pasid(pdev, 0);
2077         if (ret)
2078                 goto out_err;
2079
2080         /* First reset the PRI state of the device */
2081         ret = pci_reset_pri(pdev);
2082         if (ret)
2083                 goto out_err;
2084
2085         /* Enable PRI */
2086         ret = pci_enable_pri(pdev, reqs);
2087         if (ret)
2088                 goto out_err;
2089
2090         if (reset_enable) {
2091                 ret = pri_reset_while_enabled(pdev);
2092                 if (ret)
2093                         goto out_err;
2094         }
2095
2096         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2097         if (ret)
2098                 goto out_err;
2099
2100         return 0;
2101
2102 out_err:
2103         pci_disable_pri(pdev);
2104         pci_disable_pasid(pdev);
2105
2106         return ret;
2107 }
2108
2109 /* FIXME: Move this to PCI code */
2110 #define PCI_PRI_TLP_OFF         (1 << 15)
2111
2112 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2113 {
2114         u16 status;
2115         int pos;
2116
2117         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2118         if (!pos)
2119                 return false;
2120
2121         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2122
2123         return (status & PCI_PRI_TLP_OFF) ? true : false;
2124 }
2125
2126 /*
2127  * If a device is not yet associated with a domain, this function makes the
2128  * device visible in the domain
2129  */
2130 static int attach_device(struct device *dev,
2131                          struct protection_domain *domain)
2132 {
2133         struct pci_dev *pdev;
2134         struct iommu_dev_data *dev_data;
2135         unsigned long flags;
2136         int ret;
2137
2138         dev_data = get_dev_data(dev);
2139
2140         if (!dev_is_pci(dev))
2141                 goto skip_ats_check;
2142
2143         pdev = to_pci_dev(dev);
2144         if (domain->flags & PD_IOMMUV2_MASK) {
2145                 if (!dev_data->passthrough)
2146                         return -EINVAL;
2147
2148                 if (dev_data->iommu_v2) {
2149                         if (pdev_iommuv2_enable(pdev) != 0)
2150                                 return -EINVAL;
2151
2152                         dev_data->ats.enabled = true;
2153                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2154                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2155                 }
2156         } else if (amd_iommu_iotlb_sup &&
2157                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2158                 dev_data->ats.enabled = true;
2159                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2160         }
2161
2162 skip_ats_check:
2163         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2164         ret = __attach_device(dev_data, domain);
2165         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2166
2167         /*
2168          * We might boot into a crash-kernel here. The crashed kernel
2169          * left the caches in the IOMMU dirty. So we have to flush
2170          * here to evict all dirty stuff.
2171          */
2172         domain_flush_tlb_pde(domain);
2173
2174         return ret;
2175 }
2176
2177 /*
2178  * Removes a device from a protection domain (unlocked)
2179  */
2180 static void __detach_device(struct iommu_dev_data *dev_data)
2181 {
2182         struct protection_domain *domain;
2183
2184         domain = dev_data->domain;
2185
2186         spin_lock(&domain->lock);
2187
2188         do_detach(dev_data);
2189
2190         spin_unlock(&domain->lock);
2191 }
2192
2193 /*
2194  * Removes a device from a protection domain (with devtable_lock held)
2195  */
2196 static void detach_device(struct device *dev)
2197 {
2198         struct protection_domain *domain;
2199         struct iommu_dev_data *dev_data;
2200         unsigned long flags;
2201
2202         dev_data = get_dev_data(dev);
2203         domain   = dev_data->domain;
2204
2205         /*
2206          * First check if the device is still attached. It might already
2207          * be detached from its domain because the generic
2208          * iommu_detach_group code detached it and we try again here in
2209          * our alias handling.
2210          */
2211         if (WARN_ON(!dev_data->domain))
2212                 return;
2213
2214         /* lock device table */
2215         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2216         __detach_device(dev_data);
2217         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2218
2219         if (!dev_is_pci(dev))
2220                 return;
2221
2222         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2223                 pdev_iommuv2_disable(to_pci_dev(dev));
2224         else if (dev_data->ats.enabled)
2225                 pci_disable_ats(to_pci_dev(dev));
2226
2227         dev_data->ats.enabled = false;
2228 }
2229
2230 static int amd_iommu_add_device(struct device *dev)
2231 {
2232         struct iommu_dev_data *dev_data;
2233         struct iommu_domain *domain;
2234         struct amd_iommu *iommu;
2235         int ret, devid;
2236
2237         if (!check_device(dev) || get_dev_data(dev))
2238                 return 0;
2239
2240         devid = get_device_id(dev);
2241         if (devid < 0)
2242                 return devid;
2243
2244         iommu = amd_iommu_rlookup_table[devid];
2245
2246         ret = iommu_init_device(dev);
2247         if (ret) {
2248                 if (ret != -ENOTSUPP)
2249                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2250                                 dev_name(dev));
2251
2252                 iommu_ignore_device(dev);
2253                 dev->dma_ops = &dma_direct_ops;
2254                 goto out;
2255         }
2256         init_iommu_group(dev);
2257
2258         dev_data = get_dev_data(dev);
2259
2260         BUG_ON(!dev_data);
2261
2262         if (iommu_pass_through || dev_data->iommu_v2)
2263                 iommu_request_dm_for_dev(dev);
2264
2265         /* Domains are initialized for this device - have a look what we ended up with */
2266         domain = iommu_get_domain_for_dev(dev);
2267         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2268                 dev_data->passthrough = true;
2269         else
2270                 dev->dma_ops = &amd_iommu_dma_ops;
2271
2272 out:
2273         iommu_completion_wait(iommu);
2274
2275         return 0;
2276 }
2277
2278 static void amd_iommu_remove_device(struct device *dev)
2279 {
2280         struct amd_iommu *iommu;
2281         int devid;
2282
2283         if (!check_device(dev))
2284                 return;
2285
2286         devid = get_device_id(dev);
2287         if (devid < 0)
2288                 return;
2289
2290         iommu = amd_iommu_rlookup_table[devid];
2291
2292         iommu_uninit_device(dev);
2293         iommu_completion_wait(iommu);
2294 }
2295
2296 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2297 {
2298         if (dev_is_pci(dev))
2299                 return pci_device_group(dev);
2300
2301         return acpihid_device_group(dev);
2302 }
2303
2304 /*****************************************************************************
2305  *
2306  * The next functions belong to the dma_ops mapping/unmapping code.
2307  *
2308  *****************************************************************************/
2309
2310 /*
2311  * In the dma_ops path we only have the struct device. This function
2312  * finds the corresponding IOMMU, the protection domain and the
2313  * requestor id for a given device.
2314  * If the device is not yet associated with a domain this is also done
2315  * in this function.
2316  */
2317 static struct protection_domain *get_domain(struct device *dev)
2318 {
2319         struct protection_domain *domain;
2320         struct iommu_domain *io_domain;
2321
2322         if (!check_device(dev))
2323                 return ERR_PTR(-EINVAL);
2324
2325         domain = get_dev_data(dev)->domain;
2326         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2327                 get_dev_data(dev)->defer_attach = false;
2328                 io_domain = iommu_get_domain_for_dev(dev);
2329                 domain = to_pdomain(io_domain);
2330                 attach_device(dev, domain);
2331         }
2332         if (domain == NULL)
2333                 return ERR_PTR(-EBUSY);
2334
2335         if (!dma_ops_domain(domain))
2336                 return ERR_PTR(-EBUSY);
2337
2338         return domain;
2339 }
2340
2341 static void update_device_table(struct protection_domain *domain)
2342 {
2343         struct iommu_dev_data *dev_data;
2344
2345         list_for_each_entry(dev_data, &domain->dev_list, list) {
2346                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2347                               dev_data->iommu_v2);
2348
2349                 if (dev_data->devid == dev_data->alias)
2350                         continue;
2351
2352                 /* There is an alias, update device table entry for it */
2353                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2354                               dev_data->iommu_v2);
2355         }
2356 }
2357
2358 static void update_domain(struct protection_domain *domain)
2359 {
2360         if (!domain->updated)
2361                 return;
2362
2363         update_device_table(domain);
2364
2365         domain_flush_devices(domain);
2366         domain_flush_tlb_pde(domain);
2367
2368         domain->updated = false;
2369 }
2370
2371 static int dir2prot(enum dma_data_direction direction)
2372 {
2373         if (direction == DMA_TO_DEVICE)
2374                 return IOMMU_PROT_IR;
2375         else if (direction == DMA_FROM_DEVICE)
2376                 return IOMMU_PROT_IW;
2377         else if (direction == DMA_BIDIRECTIONAL)
2378                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2379         else
2380                 return 0;
2381 }
2382
2383 /*
2384  * This function contains common code for mapping of a physically
2385  * contiguous memory region into DMA address space. It is used by all
2386  * mapping functions provided with this IOMMU driver.
2387  * Must be called with the domain lock held.
2388  */
2389 static dma_addr_t __map_single(struct device *dev,
2390                                struct dma_ops_domain *dma_dom,
2391                                phys_addr_t paddr,
2392                                size_t size,
2393                                enum dma_data_direction direction,
2394                                u64 dma_mask)
2395 {
2396         dma_addr_t offset = paddr & ~PAGE_MASK;
2397         dma_addr_t address, start, ret;
2398         unsigned int pages;
2399         int prot = 0;
2400         int i;
2401
2402         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2403         paddr &= PAGE_MASK;
2404
2405         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2406         if (address == AMD_IOMMU_MAPPING_ERROR)
2407                 goto out;
2408
2409         prot = dir2prot(direction);
2410
2411         start = address;
2412         for (i = 0; i < pages; ++i) {
2413                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2414                                      PAGE_SIZE, prot, GFP_ATOMIC);
2415                 if (ret)
2416                         goto out_unmap;
2417
2418                 paddr += PAGE_SIZE;
2419                 start += PAGE_SIZE;
2420         }
2421         address += offset;
2422
2423         if (unlikely(amd_iommu_np_cache)) {
2424                 domain_flush_pages(&dma_dom->domain, address, size);
2425                 domain_flush_complete(&dma_dom->domain);
2426         }
2427
2428 out:
2429         return address;
2430
2431 out_unmap:
2432
2433         for (--i; i >= 0; --i) {
2434                 start -= PAGE_SIZE;
2435                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2436         }
2437
2438         domain_flush_tlb(&dma_dom->domain);
2439         domain_flush_complete(&dma_dom->domain);
2440
2441         dma_ops_free_iova(dma_dom, address, pages);
2442
2443         return AMD_IOMMU_MAPPING_ERROR;
2444 }
2445
2446 /*
2447  * Does the reverse of the __map_single function. Must be called with
2448  * the domain lock held too
2449  */
2450 static void __unmap_single(struct dma_ops_domain *dma_dom,
2451                            dma_addr_t dma_addr,
2452                            size_t size,
2453                            int dir)
2454 {
2455         dma_addr_t i, start;
2456         unsigned int pages;
2457
2458         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2459         dma_addr &= PAGE_MASK;
2460         start = dma_addr;
2461
2462         for (i = 0; i < pages; ++i) {
2463                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2464                 start += PAGE_SIZE;
2465         }
2466
2467         if (amd_iommu_unmap_flush) {
2468                 domain_flush_tlb(&dma_dom->domain);
2469                 domain_flush_complete(&dma_dom->domain);
2470                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2471         } else {
2472                 pages = __roundup_pow_of_two(pages);
2473                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2474         }
2475 }
2476
2477 /*
2478  * The exported map_single function for dma_ops.
2479  */
2480 static dma_addr_t map_page(struct device *dev, struct page *page,
2481                            unsigned long offset, size_t size,
2482                            enum dma_data_direction dir,
2483                            unsigned long attrs)
2484 {
2485         phys_addr_t paddr = page_to_phys(page) + offset;
2486         struct protection_domain *domain;
2487         struct dma_ops_domain *dma_dom;
2488         u64 dma_mask;
2489
2490         domain = get_domain(dev);
2491         if (PTR_ERR(domain) == -EINVAL)
2492                 return (dma_addr_t)paddr;
2493         else if (IS_ERR(domain))
2494                 return AMD_IOMMU_MAPPING_ERROR;
2495
2496         dma_mask = *dev->dma_mask;
2497         dma_dom = to_dma_ops_domain(domain);
2498
2499         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2500 }
2501
2502 /*
2503  * The exported unmap_single function for dma_ops.
2504  */
2505 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2506                        enum dma_data_direction dir, unsigned long attrs)
2507 {
2508         struct protection_domain *domain;
2509         struct dma_ops_domain *dma_dom;
2510
2511         domain = get_domain(dev);
2512         if (IS_ERR(domain))
2513                 return;
2514
2515         dma_dom = to_dma_ops_domain(domain);
2516
2517         __unmap_single(dma_dom, dma_addr, size, dir);
2518 }
2519
2520 static int sg_num_pages(struct device *dev,
2521                         struct scatterlist *sglist,
2522                         int nelems)
2523 {
2524         unsigned long mask, boundary_size;
2525         struct scatterlist *s;
2526         int i, npages = 0;
2527
2528         mask          = dma_get_seg_boundary(dev);
2529         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2530                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2531
2532         for_each_sg(sglist, s, nelems, i) {
2533                 int p, n;
2534
2535                 s->dma_address = npages << PAGE_SHIFT;
2536                 p = npages % boundary_size;
2537                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2538                 if (p + n > boundary_size)
2539                         npages += boundary_size - p;
2540                 npages += n;
2541         }
2542
2543         return npages;
2544 }
2545
2546 /*
2547  * The exported map_sg function for dma_ops (handles scatter-gather
2548  * lists).
2549  */
2550 static int map_sg(struct device *dev, struct scatterlist *sglist,
2551                   int nelems, enum dma_data_direction direction,
2552                   unsigned long attrs)
2553 {
2554         int mapped_pages = 0, npages = 0, prot = 0, i;
2555         struct protection_domain *domain;
2556         struct dma_ops_domain *dma_dom;
2557         struct scatterlist *s;
2558         unsigned long address;
2559         u64 dma_mask;
2560
2561         domain = get_domain(dev);
2562         if (IS_ERR(domain))
2563                 return 0;
2564
2565         dma_dom  = to_dma_ops_domain(domain);
2566         dma_mask = *dev->dma_mask;
2567
2568         npages = sg_num_pages(dev, sglist, nelems);
2569
2570         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2571         if (address == AMD_IOMMU_MAPPING_ERROR)
2572                 goto out_err;
2573
2574         prot = dir2prot(direction);
2575
2576         /* Map all sg entries */
2577         for_each_sg(sglist, s, nelems, i) {
2578                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2579
2580                 for (j = 0; j < pages; ++j) {
2581                         unsigned long bus_addr, phys_addr;
2582                         int ret;
2583
2584                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2585                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2586                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2587                         if (ret)
2588                                 goto out_unmap;
2589
2590                         mapped_pages += 1;
2591                 }
2592         }
2593
2594         /* Everything is mapped - write the right values into s->dma_address */
2595         for_each_sg(sglist, s, nelems, i) {
2596                 s->dma_address += address + s->offset;
2597                 s->dma_length   = s->length;
2598         }
2599
2600         return nelems;
2601
2602 out_unmap:
2603         pr_err("%s: IOMMU mapping error in map_sg (io-pages: %d)\n",
2604                dev_name(dev), npages);
2605
2606         for_each_sg(sglist, s, nelems, i) {
2607                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2608
2609                 for (j = 0; j < pages; ++j) {
2610                         unsigned long bus_addr;
2611
2612                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2613                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2614
2615                         if (--mapped_pages)
2616                                 goto out_free_iova;
2617                 }
2618         }
2619
2620 out_free_iova:
2621         free_iova_fast(&dma_dom->iovad, address, npages);
2622
2623 out_err:
2624         return 0;
2625 }
2626
2627 /*
2628  * The exported map_sg function for dma_ops (handles scatter-gather
2629  * lists).
2630  */
2631 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2632                      int nelems, enum dma_data_direction dir,
2633                      unsigned long attrs)
2634 {
2635         struct protection_domain *domain;
2636         struct dma_ops_domain *dma_dom;
2637         unsigned long startaddr;
2638         int npages = 2;
2639
2640         domain = get_domain(dev);
2641         if (IS_ERR(domain))
2642                 return;
2643
2644         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2645         dma_dom   = to_dma_ops_domain(domain);
2646         npages    = sg_num_pages(dev, sglist, nelems);
2647
2648         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2649 }
2650
2651 /*
2652  * The exported alloc_coherent function for dma_ops.
2653  */
2654 static void *alloc_coherent(struct device *dev, size_t size,
2655                             dma_addr_t *dma_addr, gfp_t flag,
2656                             unsigned long attrs)
2657 {
2658         u64 dma_mask = dev->coherent_dma_mask;
2659         struct protection_domain *domain;
2660         struct dma_ops_domain *dma_dom;
2661         struct page *page;
2662
2663         domain = get_domain(dev);
2664         if (PTR_ERR(domain) == -EINVAL) {
2665                 page = alloc_pages(flag, get_order(size));
2666                 *dma_addr = page_to_phys(page);
2667                 return page_address(page);
2668         } else if (IS_ERR(domain))
2669                 return NULL;
2670
2671         dma_dom   = to_dma_ops_domain(domain);
2672         size      = PAGE_ALIGN(size);
2673         dma_mask  = dev->coherent_dma_mask;
2674         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2675         flag     |= __GFP_ZERO;
2676
2677         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2678         if (!page) {
2679                 if (!gfpflags_allow_blocking(flag))
2680                         return NULL;
2681
2682                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2683                                         get_order(size), flag & __GFP_NOWARN);
2684                 if (!page)
2685                         return NULL;
2686         }
2687
2688         if (!dma_mask)
2689                 dma_mask = *dev->dma_mask;
2690
2691         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2692                                  size, DMA_BIDIRECTIONAL, dma_mask);
2693
2694         if (*dma_addr == AMD_IOMMU_MAPPING_ERROR)
2695                 goto out_free;
2696
2697         return page_address(page);
2698
2699 out_free:
2700
2701         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2702                 __free_pages(page, get_order(size));
2703
2704         return NULL;
2705 }
2706
2707 /*
2708  * The exported free_coherent function for dma_ops.
2709  */
2710 static void free_coherent(struct device *dev, size_t size,
2711                           void *virt_addr, dma_addr_t dma_addr,
2712                           unsigned long attrs)
2713 {
2714         struct protection_domain *domain;
2715         struct dma_ops_domain *dma_dom;
2716         struct page *page;
2717
2718         page = virt_to_page(virt_addr);
2719         size = PAGE_ALIGN(size);
2720
2721         domain = get_domain(dev);
2722         if (IS_ERR(domain))
2723                 goto free_mem;
2724
2725         dma_dom = to_dma_ops_domain(domain);
2726
2727         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2728
2729 free_mem:
2730         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2731                 __free_pages(page, get_order(size));
2732 }
2733
2734 /*
2735  * This function is called by the DMA layer to find out if we can handle a
2736  * particular device. It is part of the dma_ops.
2737  */
2738 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2739 {
2740         if (!dma_direct_supported(dev, mask))
2741                 return 0;
2742         return check_device(dev);
2743 }
2744
2745 static int amd_iommu_mapping_error(struct device *dev, dma_addr_t dma_addr)
2746 {
2747         return dma_addr == AMD_IOMMU_MAPPING_ERROR;
2748 }
2749
2750 static const struct dma_map_ops amd_iommu_dma_ops = {
2751         .alloc          = alloc_coherent,
2752         .free           = free_coherent,
2753         .map_page       = map_page,
2754         .unmap_page     = unmap_page,
2755         .map_sg         = map_sg,
2756         .unmap_sg       = unmap_sg,
2757         .dma_supported  = amd_iommu_dma_supported,
2758         .mapping_error  = amd_iommu_mapping_error,
2759 };
2760
2761 static int init_reserved_iova_ranges(void)
2762 {
2763         struct pci_dev *pdev = NULL;
2764         struct iova *val;
2765
2766         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2767
2768         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2769                           &reserved_rbtree_key);
2770
2771         /* MSI memory range */
2772         val = reserve_iova(&reserved_iova_ranges,
2773                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2774         if (!val) {
2775                 pr_err("Reserving MSI range failed\n");
2776                 return -ENOMEM;
2777         }
2778
2779         /* HT memory range */
2780         val = reserve_iova(&reserved_iova_ranges,
2781                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2782         if (!val) {
2783                 pr_err("Reserving HT range failed\n");
2784                 return -ENOMEM;
2785         }
2786
2787         /*
2788          * Memory used for PCI resources
2789          * FIXME: Check whether we can reserve the PCI-hole completly
2790          */
2791         for_each_pci_dev(pdev) {
2792                 int i;
2793
2794                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2795                         struct resource *r = &pdev->resource[i];
2796
2797                         if (!(r->flags & IORESOURCE_MEM))
2798                                 continue;
2799
2800                         val = reserve_iova(&reserved_iova_ranges,
2801                                            IOVA_PFN(r->start),
2802                                            IOVA_PFN(r->end));
2803                         if (!val) {
2804                                 pr_err("Reserve pci-resource range failed\n");
2805                                 return -ENOMEM;
2806                         }
2807                 }
2808         }
2809
2810         return 0;
2811 }
2812
2813 int __init amd_iommu_init_api(void)
2814 {
2815         int ret, err = 0;
2816
2817         ret = iova_cache_get();
2818         if (ret)
2819                 return ret;
2820
2821         ret = init_reserved_iova_ranges();
2822         if (ret)
2823                 return ret;
2824
2825         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2826         if (err)
2827                 return err;
2828 #ifdef CONFIG_ARM_AMBA
2829         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2830         if (err)
2831                 return err;
2832 #endif
2833         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2834         if (err)
2835                 return err;
2836
2837         return 0;
2838 }
2839
2840 int __init amd_iommu_init_dma_ops(void)
2841 {
2842         swiotlb        = (iommu_pass_through || sme_me_mask) ? 1 : 0;
2843         iommu_detected = 1;
2844
2845         /*
2846          * In case we don't initialize SWIOTLB (actually the common case
2847          * when AMD IOMMU is enabled and SME is not active), make sure there
2848          * are global dma_ops set as a fall-back for devices not handled by
2849          * this driver (for example non-PCI devices). When SME is active,
2850          * make sure that swiotlb variable remains set so the global dma_ops
2851          * continue to be SWIOTLB.
2852          */
2853         if (!swiotlb)
2854                 dma_ops = &dma_direct_ops;
2855
2856         if (amd_iommu_unmap_flush)
2857                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2858         else
2859                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2860
2861         return 0;
2862
2863 }
2864
2865 /*****************************************************************************
2866  *
2867  * The following functions belong to the exported interface of AMD IOMMU
2868  *
2869  * This interface allows access to lower level functions of the IOMMU
2870  * like protection domain handling and assignement of devices to domains
2871  * which is not possible with the dma_ops interface.
2872  *
2873  *****************************************************************************/
2874
2875 static void cleanup_domain(struct protection_domain *domain)
2876 {
2877         struct iommu_dev_data *entry;
2878         unsigned long flags;
2879
2880         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2881
2882         while (!list_empty(&domain->dev_list)) {
2883                 entry = list_first_entry(&domain->dev_list,
2884                                          struct iommu_dev_data, list);
2885                 BUG_ON(!entry->domain);
2886                 __detach_device(entry);
2887         }
2888
2889         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2890 }
2891
2892 static void protection_domain_free(struct protection_domain *domain)
2893 {
2894         if (!domain)
2895                 return;
2896
2897         del_domain_from_list(domain);
2898
2899         if (domain->id)
2900                 domain_id_free(domain->id);
2901
2902         kfree(domain);
2903 }
2904
2905 static int protection_domain_init(struct protection_domain *domain)
2906 {
2907         spin_lock_init(&domain->lock);
2908         mutex_init(&domain->api_lock);
2909         domain->id = domain_id_alloc();
2910         if (!domain->id)
2911                 return -ENOMEM;
2912         INIT_LIST_HEAD(&domain->dev_list);
2913
2914         return 0;
2915 }
2916
2917 static struct protection_domain *protection_domain_alloc(void)
2918 {
2919         struct protection_domain *domain;
2920
2921         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2922         if (!domain)
2923                 return NULL;
2924
2925         if (protection_domain_init(domain))
2926                 goto out_err;
2927
2928         add_domain_to_list(domain);
2929
2930         return domain;
2931
2932 out_err:
2933         kfree(domain);
2934
2935         return NULL;
2936 }
2937
2938 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2939 {
2940         struct protection_domain *pdomain;
2941         struct dma_ops_domain *dma_domain;
2942
2943         switch (type) {
2944         case IOMMU_DOMAIN_UNMANAGED:
2945                 pdomain = protection_domain_alloc();
2946                 if (!pdomain)
2947                         return NULL;
2948
2949                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2950                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2951                 if (!pdomain->pt_root) {
2952                         protection_domain_free(pdomain);
2953                         return NULL;
2954                 }
2955
2956                 pdomain->domain.geometry.aperture_start = 0;
2957                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2958                 pdomain->domain.geometry.force_aperture = true;
2959
2960                 break;
2961         case IOMMU_DOMAIN_DMA:
2962                 dma_domain = dma_ops_domain_alloc();
2963                 if (!dma_domain) {
2964                         pr_err("AMD-Vi: Failed to allocate\n");
2965                         return NULL;
2966                 }
2967                 pdomain = &dma_domain->domain;
2968                 break;
2969         case IOMMU_DOMAIN_IDENTITY:
2970                 pdomain = protection_domain_alloc();
2971                 if (!pdomain)
2972                         return NULL;
2973
2974                 pdomain->mode = PAGE_MODE_NONE;
2975                 break;
2976         default:
2977                 return NULL;
2978         }
2979
2980         return &pdomain->domain;
2981 }
2982
2983 static void amd_iommu_domain_free(struct iommu_domain *dom)
2984 {
2985         struct protection_domain *domain;
2986         struct dma_ops_domain *dma_dom;
2987
2988         domain = to_pdomain(dom);
2989
2990         if (domain->dev_cnt > 0)
2991                 cleanup_domain(domain);
2992
2993         BUG_ON(domain->dev_cnt != 0);
2994
2995         if (!dom)
2996                 return;
2997
2998         switch (dom->type) {
2999         case IOMMU_DOMAIN_DMA:
3000                 /* Now release the domain */
3001                 dma_dom = to_dma_ops_domain(domain);
3002                 dma_ops_domain_free(dma_dom);
3003                 break;
3004         default:
3005                 if (domain->mode != PAGE_MODE_NONE)
3006                         free_pagetable(domain);
3007
3008                 if (domain->flags & PD_IOMMUV2_MASK)
3009                         free_gcr3_table(domain);
3010
3011                 protection_domain_free(domain);
3012                 break;
3013         }
3014 }
3015
3016 static void amd_iommu_detach_device(struct iommu_domain *dom,
3017                                     struct device *dev)
3018 {
3019         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3020         struct amd_iommu *iommu;
3021         int devid;
3022
3023         if (!check_device(dev))
3024                 return;
3025
3026         devid = get_device_id(dev);
3027         if (devid < 0)
3028                 return;
3029
3030         if (dev_data->domain != NULL)
3031                 detach_device(dev);
3032
3033         iommu = amd_iommu_rlookup_table[devid];
3034         if (!iommu)
3035                 return;
3036
3037 #ifdef CONFIG_IRQ_REMAP
3038         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3039             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3040                 dev_data->use_vapic = 0;
3041 #endif
3042
3043         iommu_completion_wait(iommu);
3044 }
3045
3046 static int amd_iommu_attach_device(struct iommu_domain *dom,
3047                                    struct device *dev)
3048 {
3049         struct protection_domain *domain = to_pdomain(dom);
3050         struct iommu_dev_data *dev_data;
3051         struct amd_iommu *iommu;
3052         int ret;
3053
3054         if (!check_device(dev))
3055                 return -EINVAL;
3056
3057         dev_data = dev->archdata.iommu;
3058
3059         iommu = amd_iommu_rlookup_table[dev_data->devid];
3060         if (!iommu)
3061                 return -EINVAL;
3062
3063         if (dev_data->domain)
3064                 detach_device(dev);
3065
3066         ret = attach_device(dev, domain);
3067
3068 #ifdef CONFIG_IRQ_REMAP
3069         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3070                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3071                         dev_data->use_vapic = 1;
3072                 else
3073                         dev_data->use_vapic = 0;
3074         }
3075 #endif
3076
3077         iommu_completion_wait(iommu);
3078
3079         return ret;
3080 }
3081
3082 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3083                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3084 {
3085         struct protection_domain *domain = to_pdomain(dom);
3086         int prot = 0;
3087         int ret;
3088
3089         if (domain->mode == PAGE_MODE_NONE)
3090                 return -EINVAL;
3091
3092         if (iommu_prot & IOMMU_READ)
3093                 prot |= IOMMU_PROT_IR;
3094         if (iommu_prot & IOMMU_WRITE)
3095                 prot |= IOMMU_PROT_IW;
3096
3097         mutex_lock(&domain->api_lock);
3098         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3099         mutex_unlock(&domain->api_lock);
3100
3101         return ret;
3102 }
3103
3104 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3105                            size_t page_size)
3106 {
3107         struct protection_domain *domain = to_pdomain(dom);
3108         size_t unmap_size;
3109
3110         if (domain->mode == PAGE_MODE_NONE)
3111                 return 0;
3112
3113         mutex_lock(&domain->api_lock);
3114         unmap_size = iommu_unmap_page(domain, iova, page_size);
3115         mutex_unlock(&domain->api_lock);
3116
3117         return unmap_size;
3118 }
3119
3120 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3121                                           dma_addr_t iova)
3122 {
3123         struct protection_domain *domain = to_pdomain(dom);
3124         unsigned long offset_mask, pte_pgsize;
3125         u64 *pte, __pte;
3126
3127         if (domain->mode == PAGE_MODE_NONE)
3128                 return iova;
3129
3130         pte = fetch_pte(domain, iova, &pte_pgsize);
3131
3132         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3133                 return 0;
3134
3135         offset_mask = pte_pgsize - 1;
3136         __pte       = __sme_clr(*pte & PM_ADDR_MASK);
3137
3138         return (__pte & ~offset_mask) | (iova & offset_mask);
3139 }
3140
3141 static bool amd_iommu_capable(enum iommu_cap cap)
3142 {
3143         switch (cap) {
3144         case IOMMU_CAP_CACHE_COHERENCY:
3145                 return true;
3146         case IOMMU_CAP_INTR_REMAP:
3147                 return (irq_remapping_enabled == 1);
3148         case IOMMU_CAP_NOEXEC:
3149                 return false;
3150         default:
3151                 break;
3152         }
3153
3154         return false;
3155 }
3156
3157 static void amd_iommu_get_resv_regions(struct device *dev,
3158                                        struct list_head *head)
3159 {
3160         struct iommu_resv_region *region;
3161         struct unity_map_entry *entry;
3162         int devid;
3163
3164         devid = get_device_id(dev);
3165         if (devid < 0)
3166                 return;
3167
3168         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3169                 size_t length;
3170                 int prot = 0;
3171
3172                 if (devid < entry->devid_start || devid > entry->devid_end)
3173                         continue;
3174
3175                 length = entry->address_end - entry->address_start;
3176                 if (entry->prot & IOMMU_PROT_IR)
3177                         prot |= IOMMU_READ;
3178                 if (entry->prot & IOMMU_PROT_IW)
3179                         prot |= IOMMU_WRITE;
3180
3181                 region = iommu_alloc_resv_region(entry->address_start,
3182                                                  length, prot,
3183                                                  IOMMU_RESV_DIRECT);
3184                 if (!region) {
3185                         pr_err("Out of memory allocating dm-regions for %s\n",
3186                                 dev_name(dev));
3187                         return;
3188                 }
3189                 list_add_tail(&region->list, head);
3190         }
3191
3192         region = iommu_alloc_resv_region(MSI_RANGE_START,
3193                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3194                                          0, IOMMU_RESV_MSI);
3195         if (!region)
3196                 return;
3197         list_add_tail(&region->list, head);
3198
3199         region = iommu_alloc_resv_region(HT_RANGE_START,
3200                                          HT_RANGE_END - HT_RANGE_START + 1,
3201                                          0, IOMMU_RESV_RESERVED);
3202         if (!region)
3203                 return;
3204         list_add_tail(&region->list, head);
3205 }
3206
3207 static void amd_iommu_put_resv_regions(struct device *dev,
3208                                      struct list_head *head)
3209 {
3210         struct iommu_resv_region *entry, *next;
3211
3212         list_for_each_entry_safe(entry, next, head, list)
3213                 kfree(entry);
3214 }
3215
3216 static void amd_iommu_apply_resv_region(struct device *dev,
3217                                       struct iommu_domain *domain,
3218                                       struct iommu_resv_region *region)
3219 {
3220         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3221         unsigned long start, end;
3222
3223         start = IOVA_PFN(region->start);
3224         end   = IOVA_PFN(region->start + region->length - 1);
3225
3226         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3227 }
3228
3229 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3230                                          struct device *dev)
3231 {
3232         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3233         return dev_data->defer_attach;
3234 }
3235
3236 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3237 {
3238         struct protection_domain *dom = to_pdomain(domain);
3239
3240         domain_flush_tlb_pde(dom);
3241         domain_flush_complete(dom);
3242 }
3243
3244 static void amd_iommu_iotlb_range_add(struct iommu_domain *domain,
3245                                       unsigned long iova, size_t size)
3246 {
3247 }
3248
3249 const struct iommu_ops amd_iommu_ops = {
3250         .capable = amd_iommu_capable,
3251         .domain_alloc = amd_iommu_domain_alloc,
3252         .domain_free  = amd_iommu_domain_free,
3253         .attach_dev = amd_iommu_attach_device,
3254         .detach_dev = amd_iommu_detach_device,
3255         .map = amd_iommu_map,
3256         .unmap = amd_iommu_unmap,
3257         .iova_to_phys = amd_iommu_iova_to_phys,
3258         .add_device = amd_iommu_add_device,
3259         .remove_device = amd_iommu_remove_device,
3260         .device_group = amd_iommu_device_group,
3261         .get_resv_regions = amd_iommu_get_resv_regions,
3262         .put_resv_regions = amd_iommu_put_resv_regions,
3263         .apply_resv_region = amd_iommu_apply_resv_region,
3264         .is_attach_deferred = amd_iommu_is_attach_deferred,
3265         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3266         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3267         .iotlb_range_add = amd_iommu_iotlb_range_add,
3268         .iotlb_sync = amd_iommu_flush_iotlb_all,
3269 };
3270
3271 /*****************************************************************************
3272  *
3273  * The next functions do a basic initialization of IOMMU for pass through
3274  * mode
3275  *
3276  * In passthrough mode the IOMMU is initialized and enabled but not used for
3277  * DMA-API translation.
3278  *
3279  *****************************************************************************/
3280
3281 /* IOMMUv2 specific functions */
3282 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3283 {
3284         return atomic_notifier_chain_register(&ppr_notifier, nb);
3285 }
3286 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3287
3288 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3289 {
3290         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3291 }
3292 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3293
3294 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3295 {
3296         struct protection_domain *domain = to_pdomain(dom);
3297         unsigned long flags;
3298
3299         spin_lock_irqsave(&domain->lock, flags);
3300
3301         /* Update data structure */
3302         domain->mode    = PAGE_MODE_NONE;
3303         domain->updated = true;
3304
3305         /* Make changes visible to IOMMUs */
3306         update_domain(domain);
3307
3308         /* Page-table is not visible to IOMMU anymore, so free it */
3309         free_pagetable(domain);
3310
3311         spin_unlock_irqrestore(&domain->lock, flags);
3312 }
3313 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3314
3315 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3316 {
3317         struct protection_domain *domain = to_pdomain(dom);
3318         unsigned long flags;
3319         int levels, ret;
3320
3321         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3322                 return -EINVAL;
3323
3324         /* Number of GCR3 table levels required */
3325         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3326                 levels += 1;
3327
3328         if (levels > amd_iommu_max_glx_val)
3329                 return -EINVAL;
3330
3331         spin_lock_irqsave(&domain->lock, flags);
3332
3333         /*
3334          * Save us all sanity checks whether devices already in the
3335          * domain support IOMMUv2. Just force that the domain has no
3336          * devices attached when it is switched into IOMMUv2 mode.
3337          */
3338         ret = -EBUSY;
3339         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3340                 goto out;
3341
3342         ret = -ENOMEM;
3343         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3344         if (domain->gcr3_tbl == NULL)
3345                 goto out;
3346
3347         domain->glx      = levels;
3348         domain->flags   |= PD_IOMMUV2_MASK;
3349         domain->updated  = true;
3350
3351         update_domain(domain);
3352
3353         ret = 0;
3354
3355 out:
3356         spin_unlock_irqrestore(&domain->lock, flags);
3357
3358         return ret;
3359 }
3360 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3361
3362 static int __flush_pasid(struct protection_domain *domain, int pasid,
3363                          u64 address, bool size)
3364 {
3365         struct iommu_dev_data *dev_data;
3366         struct iommu_cmd cmd;
3367         int i, ret;
3368
3369         if (!(domain->flags & PD_IOMMUV2_MASK))
3370                 return -EINVAL;
3371
3372         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3373
3374         /*
3375          * IOMMU TLB needs to be flushed before Device TLB to
3376          * prevent device TLB refill from IOMMU TLB
3377          */
3378         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3379                 if (domain->dev_iommu[i] == 0)
3380                         continue;
3381
3382                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3383                 if (ret != 0)
3384                         goto out;
3385         }
3386
3387         /* Wait until IOMMU TLB flushes are complete */
3388         domain_flush_complete(domain);
3389
3390         /* Now flush device TLBs */
3391         list_for_each_entry(dev_data, &domain->dev_list, list) {
3392                 struct amd_iommu *iommu;
3393                 int qdep;
3394
3395                 /*
3396                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3397                  * domain.
3398                  */
3399                 if (!dev_data->ats.enabled)
3400                         continue;
3401
3402                 qdep  = dev_data->ats.qdep;
3403                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3404
3405                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3406                                       qdep, address, size);
3407
3408                 ret = iommu_queue_command(iommu, &cmd);
3409                 if (ret != 0)
3410                         goto out;
3411         }
3412
3413         /* Wait until all device TLBs are flushed */
3414         domain_flush_complete(domain);
3415
3416         ret = 0;
3417
3418 out:
3419
3420         return ret;
3421 }
3422
3423 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3424                                   u64 address)
3425 {
3426         return __flush_pasid(domain, pasid, address, false);
3427 }
3428
3429 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3430                          u64 address)
3431 {
3432         struct protection_domain *domain = to_pdomain(dom);
3433         unsigned long flags;
3434         int ret;
3435
3436         spin_lock_irqsave(&domain->lock, flags);
3437         ret = __amd_iommu_flush_page(domain, pasid, address);
3438         spin_unlock_irqrestore(&domain->lock, flags);
3439
3440         return ret;
3441 }
3442 EXPORT_SYMBOL(amd_iommu_flush_page);
3443
3444 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3445 {
3446         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3447                              true);
3448 }
3449
3450 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3451 {
3452         struct protection_domain *domain = to_pdomain(dom);
3453         unsigned long flags;
3454         int ret;
3455
3456         spin_lock_irqsave(&domain->lock, flags);
3457         ret = __amd_iommu_flush_tlb(domain, pasid);
3458         spin_unlock_irqrestore(&domain->lock, flags);
3459
3460         return ret;
3461 }
3462 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3463
3464 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3465 {
3466         int index;
3467         u64 *pte;
3468
3469         while (true) {
3470
3471                 index = (pasid >> (9 * level)) & 0x1ff;
3472                 pte   = &root[index];
3473
3474                 if (level == 0)
3475                         break;
3476
3477                 if (!(*pte & GCR3_VALID)) {
3478                         if (!alloc)
3479                                 return NULL;
3480
3481                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3482                         if (root == NULL)
3483                                 return NULL;
3484
3485                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3486                 }
3487
3488                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3489
3490                 level -= 1;
3491         }
3492
3493         return pte;
3494 }
3495
3496 static int __set_gcr3(struct protection_domain *domain, int pasid,
3497                       unsigned long cr3)
3498 {
3499         u64 *pte;
3500
3501         if (domain->mode != PAGE_MODE_NONE)
3502                 return -EINVAL;
3503
3504         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3505         if (pte == NULL)
3506                 return -ENOMEM;
3507
3508         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3509
3510         return __amd_iommu_flush_tlb(domain, pasid);
3511 }
3512
3513 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3514 {
3515         u64 *pte;
3516
3517         if (domain->mode != PAGE_MODE_NONE)
3518                 return -EINVAL;
3519
3520         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3521         if (pte == NULL)
3522                 return 0;
3523
3524         *pte = 0;
3525
3526         return __amd_iommu_flush_tlb(domain, pasid);
3527 }
3528
3529 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3530                               unsigned long cr3)
3531 {
3532         struct protection_domain *domain = to_pdomain(dom);
3533         unsigned long flags;
3534         int ret;
3535
3536         spin_lock_irqsave(&domain->lock, flags);
3537         ret = __set_gcr3(domain, pasid, cr3);
3538         spin_unlock_irqrestore(&domain->lock, flags);
3539
3540         return ret;
3541 }
3542 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3543
3544 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3545 {
3546         struct protection_domain *domain = to_pdomain(dom);
3547         unsigned long flags;
3548         int ret;
3549
3550         spin_lock_irqsave(&domain->lock, flags);
3551         ret = __clear_gcr3(domain, pasid);
3552         spin_unlock_irqrestore(&domain->lock, flags);
3553
3554         return ret;
3555 }
3556 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3557
3558 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3559                            int status, int tag)
3560 {
3561         struct iommu_dev_data *dev_data;
3562         struct amd_iommu *iommu;
3563         struct iommu_cmd cmd;
3564
3565         dev_data = get_dev_data(&pdev->dev);
3566         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3567
3568         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3569                            tag, dev_data->pri_tlp);
3570
3571         return iommu_queue_command(iommu, &cmd);
3572 }
3573 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3574
3575 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3576 {
3577         struct protection_domain *pdomain;
3578
3579         pdomain = get_domain(&pdev->dev);
3580         if (IS_ERR(pdomain))
3581                 return NULL;
3582
3583         /* Only return IOMMUv2 domains */
3584         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3585                 return NULL;
3586
3587         return &pdomain->domain;
3588 }
3589 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3590
3591 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3592 {
3593         struct iommu_dev_data *dev_data;
3594
3595         if (!amd_iommu_v2_supported())
3596                 return;
3597
3598         dev_data = get_dev_data(&pdev->dev);
3599         dev_data->errata |= (1 << erratum);
3600 }
3601 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3602
3603 int amd_iommu_device_info(struct pci_dev *pdev,
3604                           struct amd_iommu_device_info *info)
3605 {
3606         int max_pasids;
3607         int pos;
3608
3609         if (pdev == NULL || info == NULL)
3610                 return -EINVAL;
3611
3612         if (!amd_iommu_v2_supported())
3613                 return -EINVAL;
3614
3615         memset(info, 0, sizeof(*info));
3616
3617         if (!pci_ats_disabled()) {
3618                 pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3619                 if (pos)
3620                         info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3621         }
3622
3623         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3624         if (pos)
3625                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3626
3627         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3628         if (pos) {
3629                 int features;
3630
3631                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3632                 max_pasids = min(max_pasids, (1 << 20));
3633
3634                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3635                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3636
3637                 features = pci_pasid_features(pdev);
3638                 if (features & PCI_PASID_CAP_EXEC)
3639                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3640                 if (features & PCI_PASID_CAP_PRIV)
3641                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3642         }
3643
3644         return 0;
3645 }
3646 EXPORT_SYMBOL(amd_iommu_device_info);
3647
3648 #ifdef CONFIG_IRQ_REMAP
3649
3650 /*****************************************************************************
3651  *
3652  * Interrupt Remapping Implementation
3653  *
3654  *****************************************************************************/
3655
3656 static struct irq_chip amd_ir_chip;
3657 static DEFINE_SPINLOCK(iommu_table_lock);
3658
3659 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3660 {
3661         u64 dte;
3662
3663         dte     = amd_iommu_dev_table[devid].data[2];
3664         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3665         dte     |= iommu_virt_to_phys(table->table);
3666         dte     |= DTE_IRQ_REMAP_INTCTL;
3667         dte     |= DTE_IRQ_TABLE_LEN;
3668         dte     |= DTE_IRQ_REMAP_ENABLE;
3669
3670         amd_iommu_dev_table[devid].data[2] = dte;
3671 }
3672
3673 static struct irq_remap_table *get_irq_table(u16 devid)
3674 {
3675         struct irq_remap_table *table;
3676
3677         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3678                       "%s: no iommu for devid %x\n", __func__, devid))
3679                 return NULL;
3680
3681         table = irq_lookup_table[devid];
3682         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3683                 return NULL;
3684
3685         return table;
3686 }
3687
3688 static struct irq_remap_table *__alloc_irq_table(void)
3689 {
3690         struct irq_remap_table *table;
3691
3692         table = kzalloc(sizeof(*table), GFP_KERNEL);
3693         if (!table)
3694                 return NULL;
3695
3696         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3697         if (!table->table) {
3698                 kfree(table);
3699                 return NULL;
3700         }
3701         raw_spin_lock_init(&table->lock);
3702
3703         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3704                 memset(table->table, 0,
3705                        MAX_IRQS_PER_TABLE * sizeof(u32));
3706         else
3707                 memset(table->table, 0,
3708                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3709         return table;
3710 }
3711
3712 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3713                                   struct irq_remap_table *table)
3714 {
3715         irq_lookup_table[devid] = table;
3716         set_dte_irq_entry(devid, table);
3717         iommu_flush_dte(iommu, devid);
3718 }
3719
3720 static struct irq_remap_table *alloc_irq_table(u16 devid)
3721 {
3722         struct irq_remap_table *table = NULL;
3723         struct irq_remap_table *new_table = NULL;
3724         struct amd_iommu *iommu;
3725         unsigned long flags;
3726         u16 alias;
3727
3728         spin_lock_irqsave(&iommu_table_lock, flags);
3729
3730         iommu = amd_iommu_rlookup_table[devid];
3731         if (!iommu)
3732                 goto out_unlock;
3733
3734         table = irq_lookup_table[devid];
3735         if (table)
3736                 goto out_unlock;
3737
3738         alias = amd_iommu_alias_table[devid];
3739         table = irq_lookup_table[alias];
3740         if (table) {
3741                 set_remap_table_entry(iommu, devid, table);
3742                 goto out_wait;
3743         }
3744         spin_unlock_irqrestore(&iommu_table_lock, flags);
3745
3746         /* Nothing there yet, allocate new irq remapping table */
3747         new_table = __alloc_irq_table();
3748         if (!new_table)
3749                 return NULL;
3750
3751         spin_lock_irqsave(&iommu_table_lock, flags);
3752
3753         table = irq_lookup_table[devid];
3754         if (table)
3755                 goto out_unlock;
3756
3757         table = irq_lookup_table[alias];
3758         if (table) {
3759                 set_remap_table_entry(iommu, devid, table);
3760                 goto out_wait;
3761         }
3762
3763         table = new_table;
3764         new_table = NULL;
3765
3766         set_remap_table_entry(iommu, devid, table);
3767         if (devid != alias)
3768                 set_remap_table_entry(iommu, alias, table);
3769
3770 out_wait:
3771         iommu_completion_wait(iommu);
3772
3773 out_unlock:
3774         spin_unlock_irqrestore(&iommu_table_lock, flags);
3775
3776         if (new_table) {
3777                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3778                 kfree(new_table);
3779         }
3780         return table;
3781 }
3782
3783 static int alloc_irq_index(u16 devid, int count, bool align)
3784 {
3785         struct irq_remap_table *table;
3786         int index, c, alignment = 1;
3787         unsigned long flags;
3788         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3789
3790         if (!iommu)
3791                 return -ENODEV;
3792
3793         table = alloc_irq_table(devid);
3794         if (!table)
3795                 return -ENODEV;
3796
3797         if (align)
3798                 alignment = roundup_pow_of_two(count);
3799
3800         raw_spin_lock_irqsave(&table->lock, flags);
3801
3802         /* Scan table for free entries */
3803         for (index = ALIGN(table->min_index, alignment), c = 0;
3804              index < MAX_IRQS_PER_TABLE;) {
3805                 if (!iommu->irte_ops->is_allocated(table, index)) {
3806                         c += 1;
3807                 } else {
3808                         c     = 0;
3809                         index = ALIGN(index + 1, alignment);
3810                         continue;
3811                 }
3812
3813                 if (c == count) {
3814                         for (; c != 0; --c)
3815                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3816
3817                         index -= count - 1;
3818                         goto out;
3819                 }
3820
3821                 index++;
3822         }
3823
3824         index = -ENOSPC;
3825
3826 out:
3827         raw_spin_unlock_irqrestore(&table->lock, flags);
3828
3829         return index;
3830 }
3831
3832 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3833                           struct amd_ir_data *data)
3834 {
3835         struct irq_remap_table *table;
3836         struct amd_iommu *iommu;
3837         unsigned long flags;
3838         struct irte_ga *entry;
3839
3840         iommu = amd_iommu_rlookup_table[devid];
3841         if (iommu == NULL)
3842                 return -EINVAL;
3843
3844         table = get_irq_table(devid);
3845         if (!table)
3846                 return -ENOMEM;
3847
3848         raw_spin_lock_irqsave(&table->lock, flags);
3849
3850         entry = (struct irte_ga *)table->table;
3851         entry = &entry[index];
3852         entry->lo.fields_remap.valid = 0;
3853         entry->hi.val = irte->hi.val;
3854         entry->lo.val = irte->lo.val;
3855         entry->lo.fields_remap.valid = 1;
3856         if (data)
3857                 data->ref = entry;
3858
3859         raw_spin_unlock_irqrestore(&table->lock, flags);
3860
3861         iommu_flush_irt(iommu, devid);
3862         iommu_completion_wait(iommu);
3863
3864         return 0;
3865 }
3866
3867 static int modify_irte(u16 devid, int index, union irte *irte)
3868 {
3869         struct irq_remap_table *table;
3870         struct amd_iommu *iommu;
3871         unsigned long flags;
3872
3873         iommu = amd_iommu_rlookup_table[devid];
3874         if (iommu == NULL)
3875                 return -EINVAL;
3876
3877         table = get_irq_table(devid);
3878         if (!table)
3879                 return -ENOMEM;
3880
3881         raw_spin_lock_irqsave(&table->lock, flags);
3882         table->table[index] = irte->val;
3883         raw_spin_unlock_irqrestore(&table->lock, flags);
3884
3885         iommu_flush_irt(iommu, devid);
3886         iommu_completion_wait(iommu);
3887
3888         return 0;
3889 }
3890
3891 static void free_irte(u16 devid, int index)
3892 {
3893         struct irq_remap_table *table;
3894         struct amd_iommu *iommu;
3895         unsigned long flags;
3896
3897         iommu = amd_iommu_rlookup_table[devid];
3898         if (iommu == NULL)
3899                 return;
3900
3901         table = get_irq_table(devid);
3902         if (!table)
3903                 return;
3904
3905         raw_spin_lock_irqsave(&table->lock, flags);
3906         iommu->irte_ops->clear_allocated(table, index);
3907         raw_spin_unlock_irqrestore(&table->lock, flags);
3908
3909         iommu_flush_irt(iommu, devid);
3910         iommu_completion_wait(iommu);
3911 }
3912
3913 static void irte_prepare(void *entry,
3914                          u32 delivery_mode, u32 dest_mode,
3915                          u8 vector, u32 dest_apicid, int devid)
3916 {
3917         union irte *irte = (union irte *) entry;
3918
3919         irte->val                = 0;
3920         irte->fields.vector      = vector;
3921         irte->fields.int_type    = delivery_mode;
3922         irte->fields.destination = dest_apicid;
3923         irte->fields.dm          = dest_mode;
3924         irte->fields.valid       = 1;
3925 }
3926
3927 static void irte_ga_prepare(void *entry,
3928                             u32 delivery_mode, u32 dest_mode,
3929                             u8 vector, u32 dest_apicid, int devid)
3930 {
3931         struct irte_ga *irte = (struct irte_ga *) entry;
3932
3933         irte->lo.val                      = 0;
3934         irte->hi.val                      = 0;
3935         irte->lo.fields_remap.int_type    = delivery_mode;
3936         irte->lo.fields_remap.dm          = dest_mode;
3937         irte->hi.fields.vector            = vector;
3938         irte->lo.fields_remap.destination = APICID_TO_IRTE_DEST_LO(dest_apicid);
3939         irte->hi.fields.destination       = APICID_TO_IRTE_DEST_HI(dest_apicid);
3940         irte->lo.fields_remap.valid       = 1;
3941 }
3942
3943 static void irte_activate(void *entry, u16 devid, u16 index)
3944 {
3945         union irte *irte = (union irte *) entry;
3946
3947         irte->fields.valid = 1;
3948         modify_irte(devid, index, irte);
3949 }
3950
3951 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3952 {
3953         struct irte_ga *irte = (struct irte_ga *) entry;
3954
3955         irte->lo.fields_remap.valid = 1;
3956         modify_irte_ga(devid, index, irte, NULL);
3957 }
3958
3959 static void irte_deactivate(void *entry, u16 devid, u16 index)
3960 {
3961         union irte *irte = (union irte *) entry;
3962
3963         irte->fields.valid = 0;
3964         modify_irte(devid, index, irte);
3965 }
3966
3967 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3968 {
3969         struct irte_ga *irte = (struct irte_ga *) entry;
3970
3971         irte->lo.fields_remap.valid = 0;
3972         modify_irte_ga(devid, index, irte, NULL);
3973 }
3974
3975 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3976                               u8 vector, u32 dest_apicid)
3977 {
3978         union irte *irte = (union irte *) entry;
3979
3980         irte->fields.vector = vector;
3981         irte->fields.destination = dest_apicid;
3982         modify_irte(devid, index, irte);
3983 }
3984
3985 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3986                                  u8 vector, u32 dest_apicid)
3987 {
3988         struct irte_ga *irte = (struct irte_ga *) entry;
3989
3990         if (!irte->lo.fields_remap.guest_mode) {
3991                 irte->hi.fields.vector = vector;
3992                 irte->lo.fields_remap.destination =
3993                                         APICID_TO_IRTE_DEST_LO(dest_apicid);
3994                 irte->hi.fields.destination =
3995                                         APICID_TO_IRTE_DEST_HI(dest_apicid);
3996                 modify_irte_ga(devid, index, irte, NULL);
3997         }
3998 }
3999
4000 #define IRTE_ALLOCATED (~1U)
4001 static void irte_set_allocated(struct irq_remap_table *table, int index)
4002 {
4003         table->table[index] = IRTE_ALLOCATED;
4004 }
4005
4006 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
4007 {
4008         struct irte_ga *ptr = (struct irte_ga *)table->table;
4009         struct irte_ga *irte = &ptr[index];
4010
4011         memset(&irte->lo.val, 0, sizeof(u64));
4012         memset(&irte->hi.val, 0, sizeof(u64));
4013         irte->hi.fields.vector = 0xff;
4014 }
4015
4016 static bool irte_is_allocated(struct irq_remap_table *table, int index)
4017 {
4018         union irte *ptr = (union irte *)table->table;
4019         union irte *irte = &ptr[index];
4020
4021         return irte->val != 0;
4022 }
4023
4024 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
4025 {
4026         struct irte_ga *ptr = (struct irte_ga *)table->table;
4027         struct irte_ga *irte = &ptr[index];
4028
4029         return irte->hi.fields.vector != 0;
4030 }
4031
4032 static void irte_clear_allocated(struct irq_remap_table *table, int index)
4033 {
4034         table->table[index] = 0;
4035 }
4036
4037 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
4038 {
4039         struct irte_ga *ptr = (struct irte_ga *)table->table;
4040         struct irte_ga *irte = &ptr[index];
4041
4042         memset(&irte->lo.val, 0, sizeof(u64));
4043         memset(&irte->hi.val, 0, sizeof(u64));
4044 }
4045
4046 static int get_devid(struct irq_alloc_info *info)
4047 {
4048         int devid = -1;
4049
4050         switch (info->type) {
4051         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4052                 devid     = get_ioapic_devid(info->ioapic_id);
4053                 break;
4054         case X86_IRQ_ALLOC_TYPE_HPET:
4055                 devid     = get_hpet_devid(info->hpet_id);
4056                 break;
4057         case X86_IRQ_ALLOC_TYPE_MSI:
4058         case X86_IRQ_ALLOC_TYPE_MSIX:
4059                 devid = get_device_id(&info->msi_dev->dev);
4060                 break;
4061         default:
4062                 BUG_ON(1);
4063                 break;
4064         }
4065
4066         return devid;
4067 }
4068
4069 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4070 {
4071         struct amd_iommu *iommu;
4072         int devid;
4073
4074         if (!info)
4075                 return NULL;
4076
4077         devid = get_devid(info);
4078         if (devid >= 0) {
4079                 iommu = amd_iommu_rlookup_table[devid];
4080                 if (iommu)
4081                         return iommu->ir_domain;
4082         }
4083
4084         return NULL;
4085 }
4086
4087 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4088 {
4089         struct amd_iommu *iommu;
4090         int devid;
4091
4092         if (!info)
4093                 return NULL;
4094
4095         switch (info->type) {
4096         case X86_IRQ_ALLOC_TYPE_MSI:
4097         case X86_IRQ_ALLOC_TYPE_MSIX:
4098                 devid = get_device_id(&info->msi_dev->dev);
4099                 if (devid < 0)
4100                         return NULL;
4101
4102                 iommu = amd_iommu_rlookup_table[devid];
4103                 if (iommu)
4104                         return iommu->msi_domain;
4105                 break;
4106         default:
4107                 break;
4108         }
4109
4110         return NULL;
4111 }
4112
4113 struct irq_remap_ops amd_iommu_irq_ops = {
4114         .prepare                = amd_iommu_prepare,
4115         .enable                 = amd_iommu_enable,
4116         .disable                = amd_iommu_disable,
4117         .reenable               = amd_iommu_reenable,
4118         .enable_faulting        = amd_iommu_enable_faulting,
4119         .get_ir_irq_domain      = get_ir_irq_domain,
4120         .get_irq_domain         = get_irq_domain,
4121 };
4122
4123 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4124                                        struct irq_cfg *irq_cfg,
4125                                        struct irq_alloc_info *info,
4126                                        int devid, int index, int sub_handle)
4127 {
4128         struct irq_2_irte *irte_info = &data->irq_2_irte;
4129         struct msi_msg *msg = &data->msi_entry;
4130         struct IO_APIC_route_entry *entry;
4131         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4132
4133         if (!iommu)
4134                 return;
4135
4136         data->irq_2_irte.devid = devid;
4137         data->irq_2_irte.index = index + sub_handle;
4138         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4139                                  apic->irq_dest_mode, irq_cfg->vector,
4140                                  irq_cfg->dest_apicid, devid);
4141
4142         switch (info->type) {
4143         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4144                 /* Setup IOAPIC entry */
4145                 entry = info->ioapic_entry;
4146                 info->ioapic_entry = NULL;
4147                 memset(entry, 0, sizeof(*entry));
4148                 entry->vector        = index;
4149                 entry->mask          = 0;
4150                 entry->trigger       = info->ioapic_trigger;
4151                 entry->polarity      = info->ioapic_polarity;
4152                 /* Mask level triggered irqs. */
4153                 if (info->ioapic_trigger)
4154                         entry->mask = 1;
4155                 break;
4156
4157         case X86_IRQ_ALLOC_TYPE_HPET:
4158         case X86_IRQ_ALLOC_TYPE_MSI:
4159         case X86_IRQ_ALLOC_TYPE_MSIX:
4160                 msg->address_hi = MSI_ADDR_BASE_HI;
4161                 msg->address_lo = MSI_ADDR_BASE_LO;
4162                 msg->data = irte_info->index;
4163                 break;
4164
4165         default:
4166                 BUG_ON(1);
4167                 break;
4168         }
4169 }
4170
4171 struct amd_irte_ops irte_32_ops = {
4172         .prepare = irte_prepare,
4173         .activate = irte_activate,
4174         .deactivate = irte_deactivate,
4175         .set_affinity = irte_set_affinity,
4176         .set_allocated = irte_set_allocated,
4177         .is_allocated = irte_is_allocated,
4178         .clear_allocated = irte_clear_allocated,
4179 };
4180
4181 struct amd_irte_ops irte_128_ops = {
4182         .prepare = irte_ga_prepare,
4183         .activate = irte_ga_activate,
4184         .deactivate = irte_ga_deactivate,
4185         .set_affinity = irte_ga_set_affinity,
4186         .set_allocated = irte_ga_set_allocated,
4187         .is_allocated = irte_ga_is_allocated,
4188         .clear_allocated = irte_ga_clear_allocated,
4189 };
4190
4191 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4192                                unsigned int nr_irqs, void *arg)
4193 {
4194         struct irq_alloc_info *info = arg;
4195         struct irq_data *irq_data;
4196         struct amd_ir_data *data = NULL;
4197         struct irq_cfg *cfg;
4198         int i, ret, devid;
4199         int index;
4200
4201         if (!info)
4202                 return -EINVAL;
4203         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4204             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4205                 return -EINVAL;
4206
4207         /*
4208          * With IRQ remapping enabled, don't need contiguous CPU vectors
4209          * to support multiple MSI interrupts.
4210          */
4211         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4212                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4213
4214         devid = get_devid(info);
4215         if (devid < 0)
4216                 return -EINVAL;
4217
4218         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4219         if (ret < 0)
4220                 return ret;
4221
4222         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4223                 struct irq_remap_table *table;
4224                 struct amd_iommu *iommu;
4225
4226                 table = alloc_irq_table(devid);
4227                 if (table) {
4228                         if (!table->min_index) {
4229                                 /*
4230                                  * Keep the first 32 indexes free for IOAPIC
4231                                  * interrupts.
4232                                  */
4233                                 table->min_index = 32;
4234                                 iommu = amd_iommu_rlookup_table[devid];
4235                                 for (i = 0; i < 32; ++i)
4236                                         iommu->irte_ops->set_allocated(table, i);
4237                         }
4238                         WARN_ON(table->min_index != 32);
4239                         index = info->ioapic_pin;
4240                 } else {
4241                         index = -ENOMEM;
4242                 }
4243         } else {
4244                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4245
4246                 index = alloc_irq_index(devid, nr_irqs, align);
4247         }
4248         if (index < 0) {
4249                 pr_warn("Failed to allocate IRTE\n");
4250                 ret = index;
4251                 goto out_free_parent;
4252         }
4253
4254         for (i = 0; i < nr_irqs; i++) {
4255                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4256                 cfg = irqd_cfg(irq_data);
4257                 if (!irq_data || !cfg) {
4258                         ret = -EINVAL;
4259                         goto out_free_data;
4260                 }
4261
4262                 ret = -ENOMEM;
4263                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4264                 if (!data)
4265                         goto out_free_data;
4266
4267                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4268                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4269                 else
4270                         data->entry = kzalloc(sizeof(struct irte_ga),
4271                                                      GFP_KERNEL);
4272                 if (!data->entry) {
4273                         kfree(data);
4274                         goto out_free_data;
4275                 }
4276
4277                 irq_data->hwirq = (devid << 16) + i;
4278                 irq_data->chip_data = data;
4279                 irq_data->chip = &amd_ir_chip;
4280                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4281                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4282         }
4283
4284         return 0;
4285
4286 out_free_data:
4287         for (i--; i >= 0; i--) {
4288                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4289                 if (irq_data)
4290                         kfree(irq_data->chip_data);
4291         }
4292         for (i = 0; i < nr_irqs; i++)
4293                 free_irte(devid, index + i);
4294 out_free_parent:
4295         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4296         return ret;
4297 }
4298
4299 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4300                                unsigned int nr_irqs)
4301 {
4302         struct irq_2_irte *irte_info;
4303         struct irq_data *irq_data;
4304         struct amd_ir_data *data;
4305         int i;
4306
4307         for (i = 0; i < nr_irqs; i++) {
4308                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4309                 if (irq_data && irq_data->chip_data) {
4310                         data = irq_data->chip_data;
4311                         irte_info = &data->irq_2_irte;
4312                         free_irte(irte_info->devid, irte_info->index);
4313                         kfree(data->entry);
4314                         kfree(data);
4315                 }
4316         }
4317         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4318 }
4319
4320 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4321                                struct amd_ir_data *ir_data,
4322                                struct irq_2_irte *irte_info,
4323                                struct irq_cfg *cfg);
4324
4325 static int irq_remapping_activate(struct irq_domain *domain,
4326                                   struct irq_data *irq_data, bool reserve)
4327 {
4328         struct amd_ir_data *data = irq_data->chip_data;
4329         struct irq_2_irte *irte_info = &data->irq_2_irte;
4330         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4331         struct irq_cfg *cfg = irqd_cfg(irq_data);
4332
4333         if (!iommu)
4334                 return 0;
4335
4336         iommu->irte_ops->activate(data->entry, irte_info->devid,
4337                                   irte_info->index);
4338         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4339         return 0;
4340 }
4341
4342 static void irq_remapping_deactivate(struct irq_domain *domain,
4343                                      struct irq_data *irq_data)
4344 {
4345         struct amd_ir_data *data = irq_data->chip_data;
4346         struct irq_2_irte *irte_info = &data->irq_2_irte;
4347         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4348
4349         if (iommu)
4350                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4351                                             irte_info->index);
4352 }
4353
4354 static const struct irq_domain_ops amd_ir_domain_ops = {
4355         .alloc = irq_remapping_alloc,
4356         .free = irq_remapping_free,
4357         .activate = irq_remapping_activate,
4358         .deactivate = irq_remapping_deactivate,
4359 };
4360
4361 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4362 {
4363         struct amd_iommu *iommu;
4364         struct amd_iommu_pi_data *pi_data = vcpu_info;
4365         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4366         struct amd_ir_data *ir_data = data->chip_data;
4367         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4368         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4369         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4370
4371         /* Note:
4372          * This device has never been set up for guest mode.
4373          * we should not modify the IRTE
4374          */
4375         if (!dev_data || !dev_data->use_vapic)
4376                 return 0;
4377
4378         pi_data->ir_data = ir_data;
4379
4380         /* Note:
4381          * SVM tries to set up for VAPIC mode, but we are in
4382          * legacy mode. So, we force legacy mode instead.
4383          */
4384         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4385                 pr_debug("AMD-Vi: %s: Fall back to using intr legacy remap\n",
4386                          __func__);
4387                 pi_data->is_guest_mode = false;
4388         }
4389
4390         iommu = amd_iommu_rlookup_table[irte_info->devid];
4391         if (iommu == NULL)
4392                 return -EINVAL;
4393
4394         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4395         if (pi_data->is_guest_mode) {
4396                 /* Setting */
4397                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4398                 irte->hi.fields.vector = vcpu_pi_info->vector;
4399                 irte->lo.fields_vapic.ga_log_intr = 1;
4400                 irte->lo.fields_vapic.guest_mode = 1;
4401                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4402
4403                 ir_data->cached_ga_tag = pi_data->ga_tag;
4404         } else {
4405                 /* Un-Setting */
4406                 struct irq_cfg *cfg = irqd_cfg(data);
4407
4408                 irte->hi.val = 0;
4409                 irte->lo.val = 0;
4410                 irte->hi.fields.vector = cfg->vector;
4411                 irte->lo.fields_remap.guest_mode = 0;
4412                 irte->lo.fields_remap.destination =
4413                                 APICID_TO_IRTE_DEST_LO(cfg->dest_apicid);
4414                 irte->hi.fields.destination =
4415                                 APICID_TO_IRTE_DEST_HI(cfg->dest_apicid);
4416                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4417                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4418
4419                 /*
4420                  * This communicates the ga_tag back to the caller
4421                  * so that it can do all the necessary clean up.
4422                  */
4423                 ir_data->cached_ga_tag = 0;
4424         }
4425
4426         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4427 }
4428
4429
4430 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4431                                struct amd_ir_data *ir_data,
4432                                struct irq_2_irte *irte_info,
4433                                struct irq_cfg *cfg)
4434 {
4435
4436         /*
4437          * Atomically updates the IRTE with the new destination, vector
4438          * and flushes the interrupt entry cache.
4439          */
4440         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4441                                       irte_info->index, cfg->vector,
4442                                       cfg->dest_apicid);
4443 }
4444
4445 static int amd_ir_set_affinity(struct irq_data *data,
4446                                const struct cpumask *mask, bool force)
4447 {
4448         struct amd_ir_data *ir_data = data->chip_data;
4449         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4450         struct irq_cfg *cfg = irqd_cfg(data);
4451         struct irq_data *parent = data->parent_data;
4452         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4453         int ret;
4454
4455         if (!iommu)
4456                 return -ENODEV;
4457
4458         ret = parent->chip->irq_set_affinity(parent, mask, force);
4459         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4460                 return ret;
4461
4462         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4463         /*
4464          * After this point, all the interrupts will start arriving
4465          * at the new destination. So, time to cleanup the previous
4466          * vector allocation.
4467          */
4468         send_cleanup_vector(cfg);
4469
4470         return IRQ_SET_MASK_OK_DONE;
4471 }
4472
4473 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4474 {
4475         struct amd_ir_data *ir_data = irq_data->chip_data;
4476
4477         *msg = ir_data->msi_entry;
4478 }
4479
4480 static struct irq_chip amd_ir_chip = {
4481         .name                   = "AMD-IR",
4482         .irq_ack                = apic_ack_irq,
4483         .irq_set_affinity       = amd_ir_set_affinity,
4484         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4485         .irq_compose_msi_msg    = ir_compose_msi_msg,
4486 };
4487
4488 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4489 {
4490         struct fwnode_handle *fn;
4491
4492         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4493         if (!fn)
4494                 return -ENOMEM;
4495         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4496         irq_domain_free_fwnode(fn);
4497         if (!iommu->ir_domain)
4498                 return -ENOMEM;
4499
4500         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4501         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4502                                                              "AMD-IR-MSI",
4503                                                              iommu->index);
4504         return 0;
4505 }
4506
4507 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4508 {
4509         unsigned long flags;
4510         struct amd_iommu *iommu;
4511         struct irq_remap_table *table;
4512         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4513         int devid = ir_data->irq_2_irte.devid;
4514         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4515         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4516
4517         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4518             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4519                 return 0;
4520
4521         iommu = amd_iommu_rlookup_table[devid];
4522         if (!iommu)
4523                 return -ENODEV;
4524
4525         table = get_irq_table(devid);
4526         if (!table)
4527                 return -ENODEV;
4528
4529         raw_spin_lock_irqsave(&table->lock, flags);
4530
4531         if (ref->lo.fields_vapic.guest_mode) {
4532                 if (cpu >= 0) {
4533                         ref->lo.fields_vapic.destination =
4534                                                 APICID_TO_IRTE_DEST_LO(cpu);
4535                         ref->hi.fields.destination =
4536                                                 APICID_TO_IRTE_DEST_HI(cpu);
4537                 }
4538                 ref->lo.fields_vapic.is_run = is_run;
4539                 barrier();
4540         }
4541
4542         raw_spin_unlock_irqrestore(&table->lock, flags);
4543
4544         iommu_flush_irt(iommu, devid);
4545         iommu_completion_wait(iommu);
4546         return 0;
4547 }
4548 EXPORT_SYMBOL(amd_iommu_update_ga);
4549 #endif