drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <asm/msidef.h>
  35 #include <asm/proto.h>
  36 #include <asm/iommu.h>
  37 #include <asm/gart.h>
  38 #include <asm/dma.h>
  39
  40 #include "amd_iommu_proto.h"
  41 #include "amd_iommu_types.h"
  42
  43 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  44
  45 #define LOOP_TIMEOUT    100000
  46
  47 /*
  48  * This bitmap is used to advertise the page sizes our hardware support
  49  * to the IOMMU core, which will then use this information to split
  50  * physically contiguous memory regions it is mapping into page sizes
  51  * that we support.
  52  *
  53  * Traditionally the IOMMU core just handed us the mappings directly,
  54  * after making sure the size is an order of a 4KiB page and that the
  55  * mapping has natural alignment.
  56  *
  57  * To retain this behavior, we currently advertise that we support
  58  * all page sizes that are an order of 4KiB.
  59  *
  60  * If at some point we'd like to utilize the IOMMU core's new behavior,
  61  * we could change this to advertise the real page sizes we support.
  62  */
  63 #define AMD_IOMMU_PGSIZES       (~0xFFFUL)
  64
  65 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  66
  67 /* A list of preallocated protection domains */
  68 static LIST_HEAD(iommu_pd_list);
  69 static DEFINE_SPINLOCK(iommu_pd_list_lock);
  70
  71 /* List of all available dev_data structures */
  72 static LIST_HEAD(dev_data_list);
  73 static DEFINE_SPINLOCK(dev_data_list_lock);
  74
  75 /*
  76  * Domain for untranslated devices - only allocated
  77  * if iommu=pt passed on kernel cmd line.
  78  */
  79 static struct protection_domain *pt_domain;
  80
  81 static struct iommu_ops amd_iommu_ops;
  82
  83 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  84 int amd_iommu_max_glx_val = -1;
  85
  86 /*
  87  * general struct to manage commands send to an IOMMU
  88  */
  89 struct iommu_cmd {
  90         u32 data[4];
  91 };
  92
  93 static void update_domain(struct protection_domain *domain);
  94 static int __init alloc_passthrough_domain(void);
  95
  96 /****************************************************************************
  97  *
  98  * Helper functions
  99  *
 100  ****************************************************************************/
 101
 102 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 103 {
 104         struct iommu_dev_data *dev_data;
 105         unsigned long flags;
 106
 107         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 108         if (!dev_data)
 109                 return NULL;
 110
 111         dev_data->devid = devid;
 112         atomic_set(&dev_data->bind, 0);
 113
 114         spin_lock_irqsave(&dev_data_list_lock, flags);
 115         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 116         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 117
 118         return dev_data;
 119 }
 120
 121 static void free_dev_data(struct iommu_dev_data *dev_data)
 122 {
 123         unsigned long flags;
 124
 125         spin_lock_irqsave(&dev_data_list_lock, flags);
 126         list_del(&dev_data->dev_data_list);
 127         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 128
 129         kfree(dev_data);
 130 }
 131
 132 static struct iommu_dev_data *search_dev_data(u16 devid)
 133 {
 134         struct iommu_dev_data *dev_data;
 135         unsigned long flags;
 136
 137         spin_lock_irqsave(&dev_data_list_lock, flags);
 138         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 139                 if (dev_data->devid == devid)
 140                         goto out_unlock;
 141         }
 142
 143         dev_data = NULL;
 144
 145 out_unlock:
 146         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 147
 148         return dev_data;
 149 }
 150
 151 static struct iommu_dev_data *find_dev_data(u16 devid)
 152 {
 153         struct iommu_dev_data *dev_data;
 154
 155         dev_data = search_dev_data(devid);
 156
 157         if (dev_data == NULL)
 158                 dev_data = alloc_dev_data(devid);
 159
 160         return dev_data;
 161 }
 162
 163 static inline u16 get_device_id(struct device *dev)
 164 {
 165         struct pci_dev *pdev = to_pci_dev(dev);
 166
 167         return calc_devid(pdev->bus->number, pdev->devfn);
 168 }
 169
 170 static struct iommu_dev_data *get_dev_data(struct device *dev)
 171 {
 172         return dev->archdata.iommu;
 173 }
 174
 175 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 176 {
 177         static const int caps[] = {
 178                 PCI_EXT_CAP_ID_ATS,
 179                 PCI_EXT_CAP_ID_PRI,
 180                 PCI_EXT_CAP_ID_PASID,
 181         };
 182         int i, pos;
 183
 184         for (i = 0; i < 3; ++i) {
 185                 pos = pci_find_ext_capability(pdev, caps[i]);
 186                 if (pos == 0)
 187                         return false;
 188         }
 189
 190         return true;
 191 }
 192
 193 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 194 {
 195         struct iommu_dev_data *dev_data;
 196
 197         dev_data = get_dev_data(&pdev->dev);
 198
 199         return dev_data->errata & (1 << erratum) ? true : false;
 200 }
 201
 202 /*
 203  * In this function the list of preallocated protection domains is traversed to
 204  * find the domain for a specific device
 205  */
 206 static struct dma_ops_domain *find_protection_domain(u16 devid)
 207 {
 208         struct dma_ops_domain *entry, *ret = NULL;
 209         unsigned long flags;
 210         u16 alias = amd_iommu_alias_table[devid];
 211
 212         if (list_empty(&iommu_pd_list))
 213                 return NULL;
 214
 215         spin_lock_irqsave(&iommu_pd_list_lock, flags);
 216
 217         list_for_each_entry(entry, &iommu_pd_list, list) {
 218                 if (entry->target_dev == devid ||
 219                     entry->target_dev == alias) {
 220                         ret = entry;
 221                         break;
 222                 }
 223         }
 224
 225         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
 226
 227         return ret;
 228 }
 229
 230 /*
 231  * This function checks if the driver got a valid device from the caller to
 232  * avoid dereferencing invalid pointers.
 233  */
 234 static bool check_device(struct device *dev)
 235 {
 236         u16 devid;
 237
 238         if (!dev || !dev->dma_mask)
 239                 return false;
 240
 241         /* No device or no PCI device */
 242         if (dev->bus != &pci_bus_type)
 243                 return false;
 244
 245         devid = get_device_id(dev);
 246
 247         /* Out of our scope? */
 248         if (devid > amd_iommu_last_bdf)
 249                 return false;
 250
 251         if (amd_iommu_rlookup_table[devid] == NULL)
 252                 return false;
 253
 254         return true;
 255 }
 256
 257 static void swap_pci_ref(struct pci_dev **from, struct pci_dev *to)
 258 {
 259         pci_dev_put(*from);
 260         *from = to;
 261 }
 262
 263 #define REQ_ACS_FLAGS   (PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF)
 264
 265 static int iommu_init_device(struct device *dev)
 266 {
 267         struct pci_dev *dma_pdev, *pdev = to_pci_dev(dev);
 268         struct iommu_dev_data *dev_data;
 269         struct iommu_group *group;
 270         u16 alias;
 271         int ret;
 272
 273         if (dev->archdata.iommu)
 274                 return 0;
 275
 276         dev_data = find_dev_data(get_device_id(dev));
 277         if (!dev_data)
 278                 return -ENOMEM;
 279
 280         alias = amd_iommu_alias_table[dev_data->devid];
 281         if (alias != dev_data->devid) {
 282                 struct iommu_dev_data *alias_data;
 283
 284                 alias_data = find_dev_data(alias);
 285                 if (alias_data == NULL) {
 286                         pr_err("AMD-Vi: Warning: Unhandled device %s\n",
 287                                         dev_name(dev));
 288                         free_dev_data(dev_data);
 289                         return -ENOTSUPP;
 290                 }
 291                 dev_data->alias_data = alias_data;
 292
 293                 dma_pdev = pci_get_bus_and_slot(alias >> 8, alias & 0xff);
 294         } else
 295                 dma_pdev = pci_dev_get(pdev);
 296
 297         swap_pci_ref(&dma_pdev, pci_get_dma_source(dma_pdev));
 298
 299         if (dma_pdev->multifunction &&
 300             !pci_acs_enabled(dma_pdev, REQ_ACS_FLAGS))
 301                 swap_pci_ref(&dma_pdev,
 302                              pci_get_slot(dma_pdev->bus,
 303                                           PCI_DEVFN(PCI_SLOT(dma_pdev->devfn),
 304                                           0)));
 305
 306         while (!pci_is_root_bus(dma_pdev->bus)) {
 307                 if (pci_acs_path_enabled(dma_pdev->bus->self,
 308                                          NULL, REQ_ACS_FLAGS))
 309                         break;
 310
 311                 swap_pci_ref(&dma_pdev, pci_dev_get(dma_pdev->bus->self));
 312         }
 313
 314         group = iommu_group_get(&dma_pdev->dev);
 315         pci_dev_put(dma_pdev);
 316         if (!group) {
 317                 group = iommu_group_alloc();
 318                 if (IS_ERR(group))
 319                         return PTR_ERR(group);
 320         }
 321
 322         ret = iommu_group_add_device(group, dev);
 323
 324         iommu_group_put(group);
 325
 326         if (ret)
 327                 return ret;
 328
 329         if (pci_iommuv2_capable(pdev)) {
 330                 struct amd_iommu *iommu;
 331
 332                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 333                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 334         }
 335
 336         dev->archdata.iommu = dev_data;
 337
 338         return 0;
 339 }
 340
 341 static void iommu_ignore_device(struct device *dev)
 342 {
 343         u16 devid, alias;
 344
 345         devid = get_device_id(dev);
 346         alias = amd_iommu_alias_table[devid];
 347
 348         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 349         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 350
 351         amd_iommu_rlookup_table[devid] = NULL;
 352         amd_iommu_rlookup_table[alias] = NULL;
 353 }
 354
 355 static void iommu_uninit_device(struct device *dev)
 356 {
 357         iommu_group_remove_device(dev);
 358
 359         /*
 360          * Nothing to do here - we keep dev_data around for unplugged devices
 361          * and reuse it when the device is re-plugged - not doing so would
 362          * introduce a ton of races.
 363          */
 364 }
 365
 366 void __init amd_iommu_uninit_devices(void)
 367 {
 368         struct iommu_dev_data *dev_data, *n;
 369         struct pci_dev *pdev = NULL;
 370
 371         for_each_pci_dev(pdev) {
 372
 373                 if (!check_device(&pdev->dev))
 374                         continue;
 375
 376                 iommu_uninit_device(&pdev->dev);
 377         }
 378
 379         /* Free all of our dev_data structures */
 380         list_for_each_entry_safe(dev_data, n, &dev_data_list, dev_data_list)
 381                 free_dev_data(dev_data);
 382 }
 383
 384 int __init amd_iommu_init_devices(void)
 385 {
 386         struct pci_dev *pdev = NULL;
 387         int ret = 0;
 388
 389         for_each_pci_dev(pdev) {
 390
 391                 if (!check_device(&pdev->dev))
 392                         continue;
 393
 394                 ret = iommu_init_device(&pdev->dev);
 395                 if (ret == -ENOTSUPP)
 396                         iommu_ignore_device(&pdev->dev);
 397                 else if (ret)
 398                         goto out_free;
 399         }
 400
 401         return 0;
 402
 403 out_free:
 404
 405         amd_iommu_uninit_devices();
 406
 407         return ret;
 408 }
 409 #ifdef CONFIG_AMD_IOMMU_STATS
 410
 411 /*
 412  * Initialization code for statistics collection
 413  */
 414
 415 DECLARE_STATS_COUNTER(compl_wait);
 416 DECLARE_STATS_COUNTER(cnt_map_single);
 417 DECLARE_STATS_COUNTER(cnt_unmap_single);
 418 DECLARE_STATS_COUNTER(cnt_map_sg);
 419 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 420 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 421 DECLARE_STATS_COUNTER(cnt_free_coherent);
 422 DECLARE_STATS_COUNTER(cross_page);
 423 DECLARE_STATS_COUNTER(domain_flush_single);
 424 DECLARE_STATS_COUNTER(domain_flush_all);
 425 DECLARE_STATS_COUNTER(alloced_io_mem);
 426 DECLARE_STATS_COUNTER(total_map_requests);
 427 DECLARE_STATS_COUNTER(complete_ppr);
 428 DECLARE_STATS_COUNTER(invalidate_iotlb);
 429 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 430 DECLARE_STATS_COUNTER(pri_requests);
 431
 432
 433 static struct dentry *stats_dir;
 434 static struct dentry *de_fflush;
 435
 436 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 437 {
 438         if (stats_dir == NULL)
 439                 return;
 440
 441         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 442                                        &cnt->value);
 443 }
 444
 445 static void amd_iommu_stats_init(void)
 446 {
 447         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 448         if (stats_dir == NULL)
 449                 return;
 450
 451         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 452                                          (u32 *)&amd_iommu_unmap_flush);
 453
 454         amd_iommu_stats_add(&compl_wait);
 455         amd_iommu_stats_add(&cnt_map_single);
 456         amd_iommu_stats_add(&cnt_unmap_single);
 457         amd_iommu_stats_add(&cnt_map_sg);
 458         amd_iommu_stats_add(&cnt_unmap_sg);
 459         amd_iommu_stats_add(&cnt_alloc_coherent);
 460         amd_iommu_stats_add(&cnt_free_coherent);
 461         amd_iommu_stats_add(&cross_page);
 462         amd_iommu_stats_add(&domain_flush_single);
 463         amd_iommu_stats_add(&domain_flush_all);
 464         amd_iommu_stats_add(&alloced_io_mem);
 465         amd_iommu_stats_add(&total_map_requests);
 466         amd_iommu_stats_add(&complete_ppr);
 467         amd_iommu_stats_add(&invalidate_iotlb);
 468         amd_iommu_stats_add(&invalidate_iotlb_all);
 469         amd_iommu_stats_add(&pri_requests);
 470 }
 471
 472 #endif
 473
 474 /****************************************************************************
 475  *
 476  * Interrupt handling functions
 477  *
 478  ****************************************************************************/
 479
 480 static void dump_dte_entry(u16 devid)
 481 {
 482         int i;
 483
 484         for (i = 0; i < 4; ++i)
 485                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 486                         amd_iommu_dev_table[devid].data[i]);
 487 }
 488
 489 static void dump_command(unsigned long phys_addr)
 490 {
 491         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 492         int i;
 493
 494         for (i = 0; i < 4; ++i)
 495                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 496 }
 497
 498 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 499 {
 500         int type, devid, domid, flags;
 501         volatile u32 *event = __evt;
 502         int count = 0;
 503         u64 address;
 504
 505 retry:
 506         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 507         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 508         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 509         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 510         address = (u64)(((u64)event[3]) << 32) | event[2];
 511
 512         if (type == 0) {
 513                 /* Did we hit the erratum? */
 514                 if (++count == LOOP_TIMEOUT) {
 515                         pr_err("AMD-Vi: No event written to event log\n");
 516                         return;
 517                 }
 518                 udelay(1);
 519                 goto retry;
 520         }
 521
 522         printk(KERN_ERR "AMD-Vi: Event logged [");
 523
 524         switch (type) {
 525         case EVENT_TYPE_ILL_DEV:
 526                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 527                        "address=0x%016llx flags=0x%04x]\n",
 528                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 529                        address, flags);
 530                 dump_dte_entry(devid);
 531                 break;
 532         case EVENT_TYPE_IO_FAULT:
 533                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 534                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 535                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 536                        domid, address, flags);
 537                 break;
 538         case EVENT_TYPE_DEV_TAB_ERR:
 539                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 540                        "address=0x%016llx flags=0x%04x]\n",
 541                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 542                        address, flags);
 543                 break;
 544         case EVENT_TYPE_PAGE_TAB_ERR:
 545                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 546                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 547                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 548                        domid, address, flags);
 549                 break;
 550         case EVENT_TYPE_ILL_CMD:
 551                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 552                 dump_command(address);
 553                 break;
 554         case EVENT_TYPE_CMD_HARD_ERR:
 555                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 556                        "flags=0x%04x]\n", address, flags);
 557                 break;
 558         case EVENT_TYPE_IOTLB_INV_TO:
 559                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 560                        "address=0x%016llx]\n",
 561                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 562                        address);
 563                 break;
 564         case EVENT_TYPE_INV_DEV_REQ:
 565                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 566                        "address=0x%016llx flags=0x%04x]\n",
 567                        PCI_BUS(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 568                        address, flags);
 569                 break;
 570         default:
 571                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 572         }
 573
 574         memset(__evt, 0, 4 * sizeof(u32));
 575 }
 576
 577 static void iommu_poll_events(struct amd_iommu *iommu)
 578 {
 579         u32 head, tail;
 580         unsigned long flags;
 581
 582         spin_lock_irqsave(&iommu->lock, flags);
 583
 584         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 585         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 586
 587         while (head != tail) {
 588                 iommu_print_event(iommu, iommu->evt_buf + head);
 589                 head = (head + EVENT_ENTRY_SIZE) % iommu->evt_buf_size;
 590         }
 591
 592         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 593
 594         spin_unlock_irqrestore(&iommu->lock, flags);
 595 }
 596
 597 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 598 {
 599         struct amd_iommu_fault fault;
 600
 601         INC_STATS_COUNTER(pri_requests);
 602
 603         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 604                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 605                 return;
 606         }
 607
 608         fault.address   = raw[1];
 609         fault.pasid     = PPR_PASID(raw[0]);
 610         fault.device_id = PPR_DEVID(raw[0]);
 611         fault.tag       = PPR_TAG(raw[0]);
 612         fault.flags     = PPR_FLAGS(raw[0]);
 613
 614         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 615 }
 616
 617 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 618 {
 619         unsigned long flags;
 620         u32 head, tail;
 621
 622         if (iommu->ppr_log == NULL)
 623                 return;
 624
 625         /* enable ppr interrupts again */
 626         writel(MMIO_STATUS_PPR_INT_MASK, iommu->mmio_base + MMIO_STATUS_OFFSET);
 627
 628         spin_lock_irqsave(&iommu->lock, flags);
 629
 630         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 631         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 632
 633         while (head != tail) {
 634                 volatile u64 *raw;
 635                 u64 entry[2];
 636                 int i;
 637
 638                 raw = (u64 *)(iommu->ppr_log + head);
 639
 640                 /*
 641                  * Hardware bug: Interrupt may arrive before the entry is
 642                  * written to memory. If this happens we need to wait for the
 643                  * entry to arrive.
 644                  */
 645                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 646                         if (PPR_REQ_TYPE(raw[0]) != 0)
 647                                 break;
 648                         udelay(1);
 649                 }
 650
 651                 /* Avoid memcpy function-call overhead */
 652                 entry[0] = raw[0];
 653                 entry[1] = raw[1];
 654
 655                 /*
 656                  * To detect the hardware bug we need to clear the entry
 657                  * back to zero.
 658                  */
 659                 raw[0] = raw[1] = 0UL;
 660
 661                 /* Update head pointer of hardware ring-buffer */
 662                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 663                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 664
 665                 /*
 666                  * Release iommu->lock because ppr-handling might need to
 667                  * re-aquire it
 668                  */
 669                 spin_unlock_irqrestore(&iommu->lock, flags);
 670
 671                 /* Handle PPR entry */
 672                 iommu_handle_ppr_entry(iommu, entry);
 673
 674                 spin_lock_irqsave(&iommu->lock, flags);
 675
 676                 /* Refresh ring-buffer information */
 677                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 678                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 679         }
 680
 681         spin_unlock_irqrestore(&iommu->lock, flags);
 682 }
 683
 684 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 685 {
 686         struct amd_iommu *iommu;
 687
 688         for_each_iommu(iommu) {
 689                 iommu_poll_events(iommu);
 690                 iommu_poll_ppr_log(iommu);
 691         }
 692
 693         return IRQ_HANDLED;
 694 }
 695
 696 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 697 {
 698         return IRQ_WAKE_THREAD;
 699 }
 700
 701 /****************************************************************************
 702  *
 703  * IOMMU command queuing functions
 704  *
 705  ****************************************************************************/
 706
 707 static int wait_on_sem(volatile u64 *sem)
 708 {
 709         int i = 0;
 710
 711         while (*sem == 0 && i < LOOP_TIMEOUT) {
 712                 udelay(1);
 713                 i += 1;
 714         }
 715
 716         if (i == LOOP_TIMEOUT) {
 717                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 718                 return -EIO;
 719         }
 720
 721         return 0;
 722 }
 723
 724 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 725                                struct iommu_cmd *cmd,
 726                                u32 tail)
 727 {
 728         u8 *target;
 729
 730         target = iommu->cmd_buf + tail;
 731         tail   = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 732
 733         /* Copy command to buffer */
 734         memcpy(target, cmd, sizeof(*cmd));
 735
 736         /* Tell the IOMMU about it */
 737         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 738 }
 739
 740 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 741 {
 742         WARN_ON(address & 0x7ULL);
 743
 744         memset(cmd, 0, sizeof(*cmd));
 745         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 746         cmd->data[1] = upper_32_bits(__pa(address));
 747         cmd->data[2] = 1;
 748         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 749 }
 750
 751 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 752 {
 753         memset(cmd, 0, sizeof(*cmd));
 754         cmd->data[0] = devid;
 755         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 756 }
 757
 758 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 759                                   size_t size, u16 domid, int pde)
 760 {
 761         u64 pages;
 762         int s;
 763
 764         pages = iommu_num_pages(address, size, PAGE_SIZE);
 765         s     = 0;
 766
 767         if (pages > 1) {
 768                 /*
 769                  * If we have to flush more than one page, flush all
 770                  * TLB entries for this domain
 771                  */
 772                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 773                 s = 1;
 774         }
 775
 776         address &= PAGE_MASK;
 777
 778         memset(cmd, 0, sizeof(*cmd));
 779         cmd->data[1] |= domid;
 780         cmd->data[2]  = lower_32_bits(address);
 781         cmd->data[3]  = upper_32_bits(address);
 782         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 783         if (s) /* size bit - we flush more than one 4kb page */
 784                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 785         if (pde) /* PDE bit - we wan't flush everything not only the PTEs */
 786                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 787 }
 788
 789 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 790                                   u64 address, size_t size)
 791 {
 792         u64 pages;
 793         int s;
 794
 795         pages = iommu_num_pages(address, size, PAGE_SIZE);
 796         s     = 0;
 797
 798         if (pages > 1) {
 799                 /*
 800                  * If we have to flush more than one page, flush all
 801                  * TLB entries for this domain
 802                  */
 803                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 804                 s = 1;
 805         }
 806
 807         address &= PAGE_MASK;
 808
 809         memset(cmd, 0, sizeof(*cmd));
 810         cmd->data[0]  = devid;
 811         cmd->data[0] |= (qdep & 0xff) << 24;
 812         cmd->data[1]  = devid;
 813         cmd->data[2]  = lower_32_bits(address);
 814         cmd->data[3]  = upper_32_bits(address);
 815         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 816         if (s)
 817                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 818 }
 819
 820 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 821                                   u64 address, bool size)
 822 {
 823         memset(cmd, 0, sizeof(*cmd));
 824
 825         address &= ~(0xfffULL);
 826
 827         cmd->data[0]  = pasid & PASID_MASK;
 828         cmd->data[1]  = domid;
 829         cmd->data[2]  = lower_32_bits(address);
 830         cmd->data[3]  = upper_32_bits(address);
 831         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 832         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 833         if (size)
 834                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 835         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 836 }
 837
 838 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 839                                   int qdep, u64 address, bool size)
 840 {
 841         memset(cmd, 0, sizeof(*cmd));
 842
 843         address &= ~(0xfffULL);
 844
 845         cmd->data[0]  = devid;
 846         cmd->data[0] |= (pasid & 0xff) << 16;
 847         cmd->data[0] |= (qdep  & 0xff) << 24;
 848         cmd->data[1]  = devid;
 849         cmd->data[1] |= ((pasid >> 8) & 0xfff) << 16;
 850         cmd->data[2]  = lower_32_bits(address);
 851         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 852         cmd->data[3]  = upper_32_bits(address);
 853         if (size)
 854                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 855         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 856 }
 857
 858 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 859                                int status, int tag, bool gn)
 860 {
 861         memset(cmd, 0, sizeof(*cmd));
 862
 863         cmd->data[0]  = devid;
 864         if (gn) {
 865                 cmd->data[1]  = pasid & PASID_MASK;
 866                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 867         }
 868         cmd->data[3]  = tag & 0x1ff;
 869         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 870
 871         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 872 }
 873
 874 static void build_inv_all(struct iommu_cmd *cmd)
 875 {
 876         memset(cmd, 0, sizeof(*cmd));
 877         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 878 }
 879
 880 /*
 881  * Writes the command to the IOMMUs command buffer and informs the
 882  * hardware about the new command.
 883  */
 884 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 885                                     struct iommu_cmd *cmd,
 886                                     bool sync)
 887 {
 888         u32 left, tail, head, next_tail;
 889         unsigned long flags;
 890
 891         WARN_ON(iommu->cmd_buf_size & CMD_BUFFER_UNINITIALIZED);
 892
 893 again:
 894         spin_lock_irqsave(&iommu->lock, flags);
 895
 896         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 897         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 898         next_tail = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 899         left      = (head - next_tail) % iommu->cmd_buf_size;
 900
 901         if (left <= 2) {
 902                 struct iommu_cmd sync_cmd;
 903                 volatile u64 sem = 0;
 904                 int ret;
 905
 906                 build_completion_wait(&sync_cmd, (u64)&sem);
 907                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
 908
 909                 spin_unlock_irqrestore(&iommu->lock, flags);
 910
 911                 if ((ret = wait_on_sem(&sem)) != 0)
 912                         return ret;
 913
 914                 goto again;
 915         }
 916
 917         copy_cmd_to_buffer(iommu, cmd, tail);
 918
 919         /* We need to sync now to make sure all commands are processed */
 920         iommu->need_sync = sync;
 921
 922         spin_unlock_irqrestore(&iommu->lock, flags);
 923
 924         return 0;
 925 }
 926
 927 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
 928 {
 929         return iommu_queue_command_sync(iommu, cmd, true);
 930 }
 931
 932 /*
 933  * This function queues a completion wait command into the command
 934  * buffer of an IOMMU
 935  */
 936 static int iommu_completion_wait(struct amd_iommu *iommu)
 937 {
 938         struct iommu_cmd cmd;
 939         volatile u64 sem = 0;
 940         int ret;
 941
 942         if (!iommu->need_sync)
 943                 return 0;
 944
 945         build_completion_wait(&cmd, (u64)&sem);
 946
 947         ret = iommu_queue_command_sync(iommu, &cmd, false);
 948         if (ret)
 949                 return ret;
 950
 951         return wait_on_sem(&sem);
 952 }
 953
 954 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
 955 {
 956         struct iommu_cmd cmd;
 957
 958         build_inv_dte(&cmd, devid);
 959
 960         return iommu_queue_command(iommu, &cmd);
 961 }
 962
 963 static void iommu_flush_dte_all(struct amd_iommu *iommu)
 964 {
 965         u32 devid;
 966
 967         for (devid = 0; devid <= 0xffff; ++devid)
 968                 iommu_flush_dte(iommu, devid);
 969
 970         iommu_completion_wait(iommu);
 971 }
 972
 973 /*
 974  * This function uses heavy locking and may disable irqs for some time. But
 975  * this is no issue because it is only called during resume.
 976  */
 977 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
 978 {
 979         u32 dom_id;
 980
 981         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
 982                 struct iommu_cmd cmd;
 983                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
 984                                       dom_id, 1);
 985                 iommu_queue_command(iommu, &cmd);
 986         }
 987
 988         iommu_completion_wait(iommu);
 989 }
 990
 991 static void iommu_flush_all(struct amd_iommu *iommu)
 992 {
 993         struct iommu_cmd cmd;
 994
 995         build_inv_all(&cmd);
 996
 997         iommu_queue_command(iommu, &cmd);
 998         iommu_completion_wait(iommu);
 999 }
1000
1001 void iommu_flush_all_caches(struct amd_iommu *iommu)
1002 {
1003         if (iommu_feature(iommu, FEATURE_IA)) {
1004                 iommu_flush_all(iommu);
1005         } else {
1006                 iommu_flush_dte_all(iommu);
1007                 iommu_flush_tlb_all(iommu);
1008         }
1009 }
1010
1011 /*
1012  * Command send function for flushing on-device TLB
1013  */
1014 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1015                               u64 address, size_t size)
1016 {
1017         struct amd_iommu *iommu;
1018         struct iommu_cmd cmd;
1019         int qdep;
1020
1021         qdep     = dev_data->ats.qdep;
1022         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1023
1024         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1025
1026         return iommu_queue_command(iommu, &cmd);
1027 }
1028
1029 /*
1030  * Command send function for invalidating a device table entry
1031  */
1032 static int device_flush_dte(struct iommu_dev_data *dev_data)
1033 {
1034         struct amd_iommu *iommu;
1035         int ret;
1036
1037         iommu = amd_iommu_rlookup_table[dev_data->devid];
1038
1039         ret = iommu_flush_dte(iommu, dev_data->devid);
1040         if (ret)
1041                 return ret;
1042
1043         if (dev_data->ats.enabled)
1044                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1045
1046         return ret;
1047 }
1048
1049 /*
1050  * TLB invalidation function which is called from the mapping functions.
1051  * It invalidates a single PTE if the range to flush is within a single
1052  * page. Otherwise it flushes the whole TLB of the IOMMU.
1053  */
1054 static void __domain_flush_pages(struct protection_domain *domain,
1055                                  u64 address, size_t size, int pde)
1056 {
1057         struct iommu_dev_data *dev_data;
1058         struct iommu_cmd cmd;
1059         int ret = 0, i;
1060
1061         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1062
1063         for (i = 0; i < amd_iommus_present; ++i) {
1064                 if (!domain->dev_iommu[i])
1065                         continue;
1066
1067                 /*
1068                  * Devices of this domain are behind this IOMMU
1069                  * We need a TLB flush
1070                  */
1071                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1072         }
1073
1074         list_for_each_entry(dev_data, &domain->dev_list, list) {
1075
1076                 if (!dev_data->ats.enabled)
1077                         continue;
1078
1079                 ret |= device_flush_iotlb(dev_data, address, size);
1080         }
1081
1082         WARN_ON(ret);
1083 }
1084
1085 static void domain_flush_pages(struct protection_domain *domain,
1086                                u64 address, size_t size)
1087 {
1088         __domain_flush_pages(domain, address, size, 0);
1089 }
1090
1091 /* Flush the whole IO/TLB for a given protection domain */
1092 static void domain_flush_tlb(struct protection_domain *domain)
1093 {
1094         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1095 }
1096
1097 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1098 static void domain_flush_tlb_pde(struct protection_domain *domain)
1099 {
1100         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1101 }
1102
1103 static void domain_flush_complete(struct protection_domain *domain)
1104 {
1105         int i;
1106
1107         for (i = 0; i < amd_iommus_present; ++i) {
1108                 if (!domain->dev_iommu[i])
1109                         continue;
1110
1111                 /*
1112                  * Devices of this domain are behind this IOMMU
1113                  * We need to wait for completion of all commands.
1114                  */
1115                 iommu_completion_wait(amd_iommus[i]);
1116         }
1117 }
1118
1119
1120 /*
1121  * This function flushes the DTEs for all devices in domain
1122  */
1123 static void domain_flush_devices(struct protection_domain *domain)
1124 {
1125         struct iommu_dev_data *dev_data;
1126
1127         list_for_each_entry(dev_data, &domain->dev_list, list)
1128                 device_flush_dte(dev_data);
1129 }
1130
1131 /****************************************************************************
1132  *
1133  * The functions below are used the create the page table mappings for
1134  * unity mapped regions.
1135  *
1136  ****************************************************************************/
1137
1138 /*
1139  * This function is used to add another level to an IO page table. Adding
1140  * another level increases the size of the address space by 9 bits to a size up
1141  * to 64 bits.
1142  */
1143 static bool increase_address_space(struct protection_domain *domain,
1144                                    gfp_t gfp)
1145 {
1146         u64 *pte;
1147
1148         if (domain->mode == PAGE_MODE_6_LEVEL)
1149                 /* address space already 64 bit large */
1150                 return false;
1151
1152         pte = (void *)get_zeroed_page(gfp);
1153         if (!pte)
1154                 return false;
1155
1156         *pte             = PM_LEVEL_PDE(domain->mode,
1157                                         virt_to_phys(domain->pt_root));
1158         domain->pt_root  = pte;
1159         domain->mode    += 1;
1160         domain->updated  = true;
1161
1162         return true;
1163 }
1164
1165 static u64 *alloc_pte(struct protection_domain *domain,
1166                       unsigned long address,
1167                       unsigned long page_size,
1168                       u64 **pte_page,
1169                       gfp_t gfp)
1170 {
1171         int level, end_lvl;
1172         u64 *pte, *page;
1173
1174         BUG_ON(!is_power_of_2(page_size));
1175
1176         while (address > PM_LEVEL_SIZE(domain->mode))
1177                 increase_address_space(domain, gfp);
1178
1179         level   = domain->mode - 1;
1180         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1181         address = PAGE_SIZE_ALIGN(address, page_size);
1182         end_lvl = PAGE_SIZE_LEVEL(page_size);
1183
1184         while (level > end_lvl) {
1185                 if (!IOMMU_PTE_PRESENT(*pte)) {
1186                         page = (u64 *)get_zeroed_page(gfp);
1187                         if (!page)
1188                                 return NULL;
1189                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1190                 }
1191
1192                 /* No level skipping support yet */
1193                 if (PM_PTE_LEVEL(*pte) != level)
1194                         return NULL;
1195
1196                 level -= 1;
1197
1198                 pte = IOMMU_PTE_PAGE(*pte);
1199
1200                 if (pte_page && level == end_lvl)
1201                         *pte_page = pte;
1202
1203                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1204         }
1205
1206         return pte;
1207 }
1208
1209 /*
1210  * This function checks if there is a PTE for a given dma address. If
1211  * there is one, it returns the pointer to it.
1212  */
1213 static u64 *fetch_pte(struct protection_domain *domain, unsigned long address)
1214 {
1215         int level;
1216         u64 *pte;
1217
1218         if (address > PM_LEVEL_SIZE(domain->mode))
1219                 return NULL;
1220
1221         level   =  domain->mode - 1;
1222         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1223
1224         while (level > 0) {
1225
1226                 /* Not Present */
1227                 if (!IOMMU_PTE_PRESENT(*pte))
1228                         return NULL;
1229
1230                 /* Large PTE */
1231                 if (PM_PTE_LEVEL(*pte) == 0x07) {
1232                         unsigned long pte_mask, __pte;
1233
1234                         /*
1235                          * If we have a series of large PTEs, make
1236                          * sure to return a pointer to the first one.
1237                          */
1238                         pte_mask = PTE_PAGE_SIZE(*pte);
1239                         pte_mask = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1240                         __pte    = ((unsigned long)pte) & pte_mask;
1241
1242                         return (u64 *)__pte;
1243                 }
1244
1245                 /* No level skipping support yet */
1246                 if (PM_PTE_LEVEL(*pte) != level)
1247                         return NULL;
1248
1249                 level -= 1;
1250
1251                 /* Walk to the next level */
1252                 pte = IOMMU_PTE_PAGE(*pte);
1253                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1254         }
1255
1256         return pte;
1257 }
1258
1259 /*
1260  * Generic mapping functions. It maps a physical address into a DMA
1261  * address space. It allocates the page table pages if necessary.
1262  * In the future it can be extended to a generic mapping function
1263  * supporting all features of AMD IOMMU page tables like level skipping
1264  * and full 64 bit address spaces.
1265  */
1266 static int iommu_map_page(struct protection_domain *dom,
1267                           unsigned long bus_addr,
1268                           unsigned long phys_addr,
1269                           int prot,
1270                           unsigned long page_size)
1271 {
1272         u64 __pte, *pte;
1273         int i, count;
1274
1275         if (!(prot & IOMMU_PROT_MASK))
1276                 return -EINVAL;
1277
1278         bus_addr  = PAGE_ALIGN(bus_addr);
1279         phys_addr = PAGE_ALIGN(phys_addr);
1280         count     = PAGE_SIZE_PTE_COUNT(page_size);
1281         pte       = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1282
1283         for (i = 0; i < count; ++i)
1284                 if (IOMMU_PTE_PRESENT(pte[i]))
1285                         return -EBUSY;
1286
1287         if (page_size > PAGE_SIZE) {
1288                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1289                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1290         } else
1291                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1292
1293         if (prot & IOMMU_PROT_IR)
1294                 __pte |= IOMMU_PTE_IR;
1295         if (prot & IOMMU_PROT_IW)
1296                 __pte |= IOMMU_PTE_IW;
1297
1298         for (i = 0; i < count; ++i)
1299                 pte[i] = __pte;
1300
1301         update_domain(dom);
1302
1303         return 0;
1304 }
1305
1306 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1307                                       unsigned long bus_addr,
1308                                       unsigned long page_size)
1309 {
1310         unsigned long long unmap_size, unmapped;
1311         u64 *pte;
1312
1313         BUG_ON(!is_power_of_2(page_size));
1314
1315         unmapped = 0;
1316
1317         while (unmapped < page_size) {
1318
1319                 pte = fetch_pte(dom, bus_addr);
1320
1321                 if (!pte) {
1322                         /*
1323                          * No PTE for this address
1324                          * move forward in 4kb steps
1325                          */
1326                         unmap_size = PAGE_SIZE;
1327                 } else if (PM_PTE_LEVEL(*pte) == 0) {
1328                         /* 4kb PTE found for this address */
1329                         unmap_size = PAGE_SIZE;
1330                         *pte       = 0ULL;
1331                 } else {
1332                         int count, i;
1333
1334                         /* Large PTE found which maps this address */
1335                         unmap_size = PTE_PAGE_SIZE(*pte);
1336                         count      = PAGE_SIZE_PTE_COUNT(unmap_size);
1337                         for (i = 0; i < count; i++)
1338                                 pte[i] = 0ULL;
1339                 }
1340
1341                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1342                 unmapped += unmap_size;
1343         }
1344
1345         BUG_ON(!is_power_of_2(unmapped));
1346
1347         return unmapped;
1348 }
1349
1350 /*
1351  * This function checks if a specific unity mapping entry is needed for
1352  * this specific IOMMU.
1353  */
1354 static int iommu_for_unity_map(struct amd_iommu *iommu,
1355                                struct unity_map_entry *entry)
1356 {
1357         u16 bdf, i;
1358
1359         for (i = entry->devid_start; i <= entry->devid_end; ++i) {
1360                 bdf = amd_iommu_alias_table[i];
1361                 if (amd_iommu_rlookup_table[bdf] == iommu)
1362                         return 1;
1363         }
1364
1365         return 0;
1366 }
1367
1368 /*
1369  * This function actually applies the mapping to the page table of the
1370  * dma_ops domain.
1371  */
1372 static int dma_ops_unity_map(struct dma_ops_domain *dma_dom,
1373                              struct unity_map_entry *e)
1374 {
1375         u64 addr;
1376         int ret;
1377
1378         for (addr = e->address_start; addr < e->address_end;
1379              addr += PAGE_SIZE) {
1380                 ret = iommu_map_page(&dma_dom->domain, addr, addr, e->prot,
1381                                      PAGE_SIZE);
1382                 if (ret)
1383                         return ret;
1384                 /*
1385                  * if unity mapping is in aperture range mark the page
1386                  * as allocated in the aperture
1387                  */
1388                 if (addr < dma_dom->aperture_size)
1389                         __set_bit(addr >> PAGE_SHIFT,
1390                                   dma_dom->aperture[0]->bitmap);
1391         }
1392
1393         return 0;
1394 }
1395
1396 /*
1397  * Init the unity mappings for a specific IOMMU in the system
1398  *
1399  * Basically iterates over all unity mapping entries and applies them to
1400  * the default domain DMA of that IOMMU if necessary.
1401  */
1402 static int iommu_init_unity_mappings(struct amd_iommu *iommu)
1403 {
1404         struct unity_map_entry *entry;
1405         int ret;
1406
1407         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
1408                 if (!iommu_for_unity_map(iommu, entry))
1409                         continue;
1410                 ret = dma_ops_unity_map(iommu->default_dom, entry);
1411                 if (ret)
1412                         return ret;
1413         }
1414
1415         return 0;
1416 }
1417
1418 /*
1419  * Inits the unity mappings required for a specific device
1420  */
1421 static int init_unity_mappings_for_device(struct dma_ops_domain *dma_dom,
1422                                           u16 devid)
1423 {
1424         struct unity_map_entry *e;
1425         int ret;
1426
1427         list_for_each_entry(e, &amd_iommu_unity_map, list) {
1428                 if (!(devid >= e->devid_start && devid <= e->devid_end))
1429                         continue;
1430                 ret = dma_ops_unity_map(dma_dom, e);
1431                 if (ret)
1432                         return ret;
1433         }
1434
1435         return 0;
1436 }
1437
1438 /****************************************************************************
1439  *
1440  * The next functions belong to the address allocator for the dma_ops
1441  * interface functions. They work like the allocators in the other IOMMU
1442  * drivers. Its basically a bitmap which marks the allocated pages in
1443  * the aperture. Maybe it could be enhanced in the future to a more
1444  * efficient allocator.
1445  *
1446  ****************************************************************************/
1447
1448 /*
1449  * The address allocator core functions.
1450  *
1451  * called with domain->lock held
1452  */
1453
1454 /*
1455  * Used to reserve address ranges in the aperture (e.g. for exclusion
1456  * ranges.
1457  */
1458 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1459                                       unsigned long start_page,
1460                                       unsigned int pages)
1461 {
1462         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1463
1464         if (start_page + pages > last_page)
1465                 pages = last_page - start_page;
1466
1467         for (i = start_page; i < start_page + pages; ++i) {
1468                 int index = i / APERTURE_RANGE_PAGES;
1469                 int page  = i % APERTURE_RANGE_PAGES;
1470                 __set_bit(page, dom->aperture[index]->bitmap);
1471         }
1472 }
1473
1474 /*
1475  * This function is used to add a new aperture range to an existing
1476  * aperture in case of dma_ops domain allocation or address allocation
1477  * failure.
1478  */
1479 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1480                            bool populate, gfp_t gfp)
1481 {
1482         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1483         struct amd_iommu *iommu;
1484         unsigned long i, old_size;
1485
1486 #ifdef CONFIG_IOMMU_STRESS
1487         populate = false;
1488 #endif
1489
1490         if (index >= APERTURE_MAX_RANGES)
1491                 return -ENOMEM;
1492
1493         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1494         if (!dma_dom->aperture[index])
1495                 return -ENOMEM;
1496
1497         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1498         if (!dma_dom->aperture[index]->bitmap)
1499                 goto out_free;
1500
1501         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1502
1503         if (populate) {
1504                 unsigned long address = dma_dom->aperture_size;
1505                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1506                 u64 *pte, *pte_page;
1507
1508                 for (i = 0; i < num_ptes; ++i) {
1509                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1510                                         &pte_page, gfp);
1511                         if (!pte)
1512                                 goto out_free;
1513
1514                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1515
1516                         address += APERTURE_RANGE_SIZE / 64;
1517                 }
1518         }
1519
1520         old_size                = dma_dom->aperture_size;
1521         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1522
1523         /* Reserve address range used for MSI messages */
1524         if (old_size < MSI_ADDR_BASE_LO &&
1525             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1526                 unsigned long spage;
1527                 int pages;
1528
1529                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1530                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1531
1532                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1533         }
1534
1535         /* Initialize the exclusion range if necessary */
1536         for_each_iommu(iommu) {
1537                 if (iommu->exclusion_start &&
1538                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1539                     && iommu->exclusion_start < dma_dom->aperture_size) {
1540                         unsigned long startpage;
1541                         int pages = iommu_num_pages(iommu->exclusion_start,
1542                                                     iommu->exclusion_length,
1543                                                     PAGE_SIZE);
1544                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1545                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1546                 }
1547         }
1548
1549         /*
1550          * Check for areas already mapped as present in the new aperture
1551          * range and mark those pages as reserved in the allocator. Such
1552          * mappings may already exist as a result of requested unity
1553          * mappings for devices.
1554          */
1555         for (i = dma_dom->aperture[index]->offset;
1556              i < dma_dom->aperture_size;
1557              i += PAGE_SIZE) {
1558                 u64 *pte = fetch_pte(&dma_dom->domain, i);
1559                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1560                         continue;
1561
1562                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT, 1);
1563         }
1564
1565         update_domain(&dma_dom->domain);
1566
1567         return 0;
1568
1569 out_free:
1570         update_domain(&dma_dom->domain);
1571
1572         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1573
1574         kfree(dma_dom->aperture[index]);
1575         dma_dom->aperture[index] = NULL;
1576
1577         return -ENOMEM;
1578 }
1579
1580 static unsigned long dma_ops_area_alloc(struct device *dev,
1581                                         struct dma_ops_domain *dom,
1582                                         unsigned int pages,
1583                                         unsigned long align_mask,
1584                                         u64 dma_mask,
1585                                         unsigned long start)
1586 {
1587         unsigned long next_bit = dom->next_address % APERTURE_RANGE_SIZE;
1588         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1589         int i = start >> APERTURE_RANGE_SHIFT;
1590         unsigned long boundary_size;
1591         unsigned long address = -1;
1592         unsigned long limit;
1593
1594         next_bit >>= PAGE_SHIFT;
1595
1596         boundary_size = ALIGN(dma_get_seg_boundary(dev) + 1,
1597                         PAGE_SIZE) >> PAGE_SHIFT;
1598
1599         for (;i < max_index; ++i) {
1600                 unsigned long offset = dom->aperture[i]->offset >> PAGE_SHIFT;
1601
1602                 if (dom->aperture[i]->offset >= dma_mask)
1603                         break;
1604
1605                 limit = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1606                                                dma_mask >> PAGE_SHIFT);
1607
1608                 address = iommu_area_alloc(dom->aperture[i]->bitmap,
1609                                            limit, next_bit, pages, 0,
1610                                             boundary_size, align_mask);
1611                 if (address != -1) {
1612                         address = dom->aperture[i]->offset +
1613                                   (address << PAGE_SHIFT);
1614                         dom->next_address = address + (pages << PAGE_SHIFT);
1615                         break;
1616                 }
1617
1618                 next_bit = 0;
1619         }
1620
1621         return address;
1622 }
1623
1624 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1625                                              struct dma_ops_domain *dom,
1626                                              unsigned int pages,
1627                                              unsigned long align_mask,
1628                                              u64 dma_mask)
1629 {
1630         unsigned long address;
1631
1632 #ifdef CONFIG_IOMMU_STRESS
1633         dom->next_address = 0;
1634         dom->need_flush = true;
1635 #endif
1636
1637         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1638                                      dma_mask, dom->next_address);
1639
1640         if (address == -1) {
1641                 dom->next_address = 0;
1642                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1643                                              dma_mask, 0);
1644                 dom->need_flush = true;
1645         }
1646
1647         if (unlikely(address == -1))
1648                 address = DMA_ERROR_CODE;
1649
1650         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1651
1652         return address;
1653 }
1654
1655 /*
1656  * The address free function.
1657  *
1658  * called with domain->lock held
1659  */
1660 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1661                                    unsigned long address,
1662                                    unsigned int pages)
1663 {
1664         unsigned i = address >> APERTURE_RANGE_SHIFT;
1665         struct aperture_range *range = dom->aperture[i];
1666
1667         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1668
1669 #ifdef CONFIG_IOMMU_STRESS
1670         if (i < 4)
1671                 return;
1672 #endif
1673
1674         if (address >= dom->next_address)
1675                 dom->need_flush = true;
1676
1677         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1678
1679         bitmap_clear(range->bitmap, address, pages);
1680
1681 }
1682
1683 /****************************************************************************
1684  *
1685  * The next functions belong to the domain allocation. A domain is
1686  * allocated for every IOMMU as the default domain. If device isolation
1687  * is enabled, every device get its own domain. The most important thing
1688  * about domains is the page table mapping the DMA address space they
1689  * contain.
1690  *
1691  ****************************************************************************/
1692
1693 /*
1694  * This function adds a protection domain to the global protection domain list
1695  */
1696 static void add_domain_to_list(struct protection_domain *domain)
1697 {
1698         unsigned long flags;
1699
1700         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1701         list_add(&domain->list, &amd_iommu_pd_list);
1702         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1703 }
1704
1705 /*
1706  * This function removes a protection domain to the global
1707  * protection domain list
1708  */
1709 static void del_domain_from_list(struct protection_domain *domain)
1710 {
1711         unsigned long flags;
1712
1713         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1714         list_del(&domain->list);
1715         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1716 }
1717
1718 static u16 domain_id_alloc(void)
1719 {
1720         unsigned long flags;
1721         int id;
1722
1723         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1724         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1725         BUG_ON(id == 0);
1726         if (id > 0 && id < MAX_DOMAIN_ID)
1727                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1728         else
1729                 id = 0;
1730         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1731
1732         return id;
1733 }
1734
1735 static void domain_id_free(int id)
1736 {
1737         unsigned long flags;
1738
1739         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1740         if (id > 0 && id < MAX_DOMAIN_ID)
1741                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1742         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1743 }
1744
1745 static void free_pagetable(struct protection_domain *domain)
1746 {
1747         int i, j;
1748         u64 *p1, *p2, *p3;
1749
1750         p1 = domain->pt_root;
1751
1752         if (!p1)
1753                 return;
1754
1755         for (i = 0; i < 512; ++i) {
1756                 if (!IOMMU_PTE_PRESENT(p1[i]))
1757                         continue;
1758
1759                 p2 = IOMMU_PTE_PAGE(p1[i]);
1760                 for (j = 0; j < 512; ++j) {
1761                         if (!IOMMU_PTE_PRESENT(p2[j]))
1762                                 continue;
1763                         p3 = IOMMU_PTE_PAGE(p2[j]);
1764                         free_page((unsigned long)p3);
1765                 }
1766
1767                 free_page((unsigned long)p2);
1768         }
1769
1770         free_page((unsigned long)p1);
1771
1772         domain->pt_root = NULL;
1773 }
1774
1775 static void free_gcr3_tbl_level1(u64 *tbl)
1776 {
1777         u64 *ptr;
1778         int i;
1779
1780         for (i = 0; i < 512; ++i) {
1781                 if (!(tbl[i] & GCR3_VALID))
1782                         continue;
1783
1784                 ptr = __va(tbl[i] & PAGE_MASK);
1785
1786                 free_page((unsigned long)ptr);
1787         }
1788 }
1789
1790 static void free_gcr3_tbl_level2(u64 *tbl)
1791 {
1792         u64 *ptr;
1793         int i;
1794
1795         for (i = 0; i < 512; ++i) {
1796                 if (!(tbl[i] & GCR3_VALID))
1797                         continue;
1798
1799                 ptr = __va(tbl[i] & PAGE_MASK);
1800
1801                 free_gcr3_tbl_level1(ptr);
1802         }
1803 }
1804
1805 static void free_gcr3_table(struct protection_domain *domain)
1806 {
1807         if (domain->glx == 2)
1808                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1809         else if (domain->glx == 1)
1810                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1811         else if (domain->glx != 0)
1812                 BUG();
1813
1814         free_page((unsigned long)domain->gcr3_tbl);
1815 }
1816
1817 /*
1818  * Free a domain, only used if something went wrong in the
1819  * allocation path and we need to free an already allocated page table
1820  */
1821 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1822 {
1823         int i;
1824
1825         if (!dom)
1826                 return;
1827
1828         del_domain_from_list(&dom->domain);
1829
1830         free_pagetable(&dom->domain);
1831
1832         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1833                 if (!dom->aperture[i])
1834                         continue;
1835                 free_page((unsigned long)dom->aperture[i]->bitmap);
1836                 kfree(dom->aperture[i]);
1837         }
1838
1839         kfree(dom);
1840 }
1841
1842 /*
1843  * Allocates a new protection domain usable for the dma_ops functions.
1844  * It also initializes the page table and the address allocator data
1845  * structures required for the dma_ops interface
1846  */
1847 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1848 {
1849         struct dma_ops_domain *dma_dom;
1850
1851         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1852         if (!dma_dom)
1853                 return NULL;
1854
1855         spin_lock_init(&dma_dom->domain.lock);
1856
1857         dma_dom->domain.id = domain_id_alloc();
1858         if (dma_dom->domain.id == 0)
1859                 goto free_dma_dom;
1860         INIT_LIST_HEAD(&dma_dom->domain.dev_list);
1861         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
1862         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1863         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1864         dma_dom->domain.priv = dma_dom;
1865         if (!dma_dom->domain.pt_root)
1866                 goto free_dma_dom;
1867
1868         dma_dom->need_flush = false;
1869         dma_dom->target_dev = 0xffff;
1870
1871         add_domain_to_list(&dma_dom->domain);
1872
1873         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
1874                 goto free_dma_dom;
1875
1876         /*
1877          * mark the first page as allocated so we never return 0 as
1878          * a valid dma-address. So we can use 0 as error value
1879          */
1880         dma_dom->aperture[0]->bitmap[0] = 1;
1881         dma_dom->next_address = 0;
1882
1883
1884         return dma_dom;
1885
1886 free_dma_dom:
1887         dma_ops_domain_free(dma_dom);
1888
1889         return NULL;
1890 }
1891
1892 /*
1893  * little helper function to check whether a given protection domain is a
1894  * dma_ops domain
1895  */
1896 static bool dma_ops_domain(struct protection_domain *domain)
1897 {
1898         return domain->flags & PD_DMA_OPS_MASK;
1899 }
1900
1901 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
1902 {
1903         u64 pte_root = 0;
1904         u64 flags = 0;
1905
1906         if (domain->mode != PAGE_MODE_NONE)
1907                 pte_root = virt_to_phys(domain->pt_root);
1908
1909         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1910                     << DEV_ENTRY_MODE_SHIFT;
1911         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
1912
1913         flags = amd_iommu_dev_table[devid].data[1];
1914
1915         if (ats)
1916                 flags |= DTE_FLAG_IOTLB;
1917
1918         if (domain->flags & PD_IOMMUV2_MASK) {
1919                 u64 gcr3 = __pa(domain->gcr3_tbl);
1920                 u64 glx  = domain->glx;
1921                 u64 tmp;
1922
1923                 pte_root |= DTE_FLAG_GV;
1924                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1925
1926                 /* First mask out possible old values for GCR3 table */
1927                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1928                 flags    &= ~tmp;
1929
1930                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1931                 flags    &= ~tmp;
1932
1933                 /* Encode GCR3 table into DTE */
1934                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1935                 pte_root |= tmp;
1936
1937                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1938                 flags    |= tmp;
1939
1940                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1941                 flags    |= tmp;
1942         }
1943
1944         flags &= ~(0xffffUL);
1945         flags |= domain->id;
1946
1947         amd_iommu_dev_table[devid].data[1]  = flags;
1948         amd_iommu_dev_table[devid].data[0]  = pte_root;
1949 }
1950
1951 static void clear_dte_entry(u16 devid)
1952 {
1953         /* remove entry from the device table seen by the hardware */
1954         amd_iommu_dev_table[devid].data[0] = IOMMU_PTE_P | IOMMU_PTE_TV;
1955         amd_iommu_dev_table[devid].data[1] = 0;
1956
1957         amd_iommu_apply_erratum_63(devid);
1958 }
1959
1960 static void do_attach(struct iommu_dev_data *dev_data,
1961                       struct protection_domain *domain)
1962 {
1963         struct amd_iommu *iommu;
1964         bool ats;
1965
1966         iommu = amd_iommu_rlookup_table[dev_data->devid];
1967         ats   = dev_data->ats.enabled;
1968
1969         /* Update data structures */
1970         dev_data->domain = domain;
1971         list_add(&dev_data->list, &domain->dev_list);
1972         set_dte_entry(dev_data->devid, domain, ats);
1973
1974         /* Do reference counting */
1975         domain->dev_iommu[iommu->index] += 1;
1976         domain->dev_cnt                 += 1;
1977
1978         /* Flush the DTE entry */
1979         device_flush_dte(dev_data);
1980 }
1981
1982 static void do_detach(struct iommu_dev_data *dev_data)
1983 {
1984         struct amd_iommu *iommu;
1985
1986         iommu = amd_iommu_rlookup_table[dev_data->devid];
1987
1988         /* decrease reference counters */
1989         dev_data->domain->dev_iommu[iommu->index] -= 1;
1990         dev_data->domain->dev_cnt                 -= 1;
1991
1992         /* Update data structures */
1993         dev_data->domain = NULL;
1994         list_del(&dev_data->list);
1995         clear_dte_entry(dev_data->devid);
1996
1997         /* Flush the DTE entry */
1998         device_flush_dte(dev_data);
1999 }
2000
2001 /*
2002  * If a device is not yet associated with a domain, this function does
2003  * assigns it visible for the hardware
2004  */
2005 static int __attach_device(struct iommu_dev_data *dev_data,
2006                            struct protection_domain *domain)
2007 {
2008         int ret;
2009
2010         /* lock domain */
2011         spin_lock(&domain->lock);
2012
2013         if (dev_data->alias_data != NULL) {
2014                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2015
2016                 /* Some sanity checks */
2017                 ret = -EBUSY;
2018                 if (alias_data->domain != NULL &&
2019                                 alias_data->domain != domain)
2020                         goto out_unlock;
2021
2022                 if (dev_data->domain != NULL &&
2023                                 dev_data->domain != domain)
2024                         goto out_unlock;
2025
2026                 /* Do real assignment */
2027                 if (alias_data->domain == NULL)
2028                         do_attach(alias_data, domain);
2029
2030                 atomic_inc(&alias_data->bind);
2031         }
2032
2033         if (dev_data->domain == NULL)
2034                 do_attach(dev_data, domain);
2035
2036         atomic_inc(&dev_data->bind);
2037
2038         ret = 0;
2039
2040 out_unlock:
2041
2042         /* ready */
2043         spin_unlock(&domain->lock);
2044
2045         return ret;
2046 }
2047
2048
2049 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2050 {
2051         pci_disable_ats(pdev);
2052         pci_disable_pri(pdev);
2053         pci_disable_pasid(pdev);
2054 }
2055
2056 /* FIXME: Change generic reset-function to do the same */
2057 static int pri_reset_while_enabled(struct pci_dev *pdev)
2058 {
2059         u16 control;
2060         int pos;
2061
2062         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2063         if (!pos)
2064                 return -EINVAL;
2065
2066         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2067         control |= PCI_PRI_CTRL_RESET;
2068         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2069
2070         return 0;
2071 }
2072
2073 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2074 {
2075         bool reset_enable;
2076         int reqs, ret;
2077
2078         /* FIXME: Hardcode number of outstanding requests for now */
2079         reqs = 32;
2080         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2081                 reqs = 1;
2082         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2083
2084         /* Only allow access to user-accessible pages */
2085         ret = pci_enable_pasid(pdev, 0);
2086         if (ret)
2087                 goto out_err;
2088
2089         /* First reset the PRI state of the device */
2090         ret = pci_reset_pri(pdev);
2091         if (ret)
2092                 goto out_err;
2093
2094         /* Enable PRI */
2095         ret = pci_enable_pri(pdev, reqs);
2096         if (ret)
2097                 goto out_err;
2098
2099         if (reset_enable) {
2100                 ret = pri_reset_while_enabled(pdev);
2101                 if (ret)
2102                         goto out_err;
2103         }
2104
2105         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2106         if (ret)
2107                 goto out_err;
2108
2109         return 0;
2110
2111 out_err:
2112         pci_disable_pri(pdev);
2113         pci_disable_pasid(pdev);
2114
2115         return ret;
2116 }
2117
2118 /* FIXME: Move this to PCI code */
2119 #define PCI_PRI_TLP_OFF         (1 << 15)
2120
2121 bool pci_pri_tlp_required(struct pci_dev *pdev)
2122 {
2123         u16 status;
2124         int pos;
2125
2126         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2127         if (!pos)
2128                 return false;
2129
2130         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2131
2132         return (status & PCI_PRI_TLP_OFF) ? true : false;
2133 }
2134
2135 /*
2136  * If a device is not yet associated with a domain, this function does
2137  * assigns it visible for the hardware
2138  */
2139 static int attach_device(struct device *dev,
2140                          struct protection_domain *domain)
2141 {
2142         struct pci_dev *pdev = to_pci_dev(dev);
2143         struct iommu_dev_data *dev_data;
2144         unsigned long flags;
2145         int ret;
2146
2147         dev_data = get_dev_data(dev);
2148
2149         if (domain->flags & PD_IOMMUV2_MASK) {
2150                 if (!dev_data->iommu_v2 || !dev_data->passthrough)
2151                         return -EINVAL;
2152
2153                 if (pdev_iommuv2_enable(pdev) != 0)
2154                         return -EINVAL;
2155
2156                 dev_data->ats.enabled = true;
2157                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2158                 dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2159         } else if (amd_iommu_iotlb_sup &&
2160                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2161                 dev_data->ats.enabled = true;
2162                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2163         }
2164
2165         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2166         ret = __attach_device(dev_data, domain);
2167         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2168
2169         /*
2170          * We might boot into a crash-kernel here. The crashed kernel
2171          * left the caches in the IOMMU dirty. So we have to flush
2172          * here to evict all dirty stuff.
2173          */
2174         domain_flush_tlb_pde(domain);
2175
2176         return ret;
2177 }
2178
2179 /*
2180  * Removes a device from a protection domain (unlocked)
2181  */
2182 static void __detach_device(struct iommu_dev_data *dev_data)
2183 {
2184         struct protection_domain *domain;
2185         unsigned long flags;
2186
2187         BUG_ON(!dev_data->domain);
2188
2189         domain = dev_data->domain;
2190
2191         spin_lock_irqsave(&domain->lock, flags);
2192
2193         if (dev_data->alias_data != NULL) {
2194                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2195
2196                 if (atomic_dec_and_test(&alias_data->bind))
2197                         do_detach(alias_data);
2198         }
2199
2200         if (atomic_dec_and_test(&dev_data->bind))
2201                 do_detach(dev_data);
2202
2203         spin_unlock_irqrestore(&domain->lock, flags);
2204
2205         /*
2206          * If we run in passthrough mode the device must be assigned to the
2207          * passthrough domain if it is detached from any other domain.
2208          * Make sure we can deassign from the pt_domain itself.
2209          */
2210         if (dev_data->passthrough &&
2211             (dev_data->domain == NULL && domain != pt_domain))
2212                 __attach_device(dev_data, pt_domain);
2213 }
2214
2215 /*
2216  * Removes a device from a protection domain (with devtable_lock held)
2217  */
2218 static void detach_device(struct device *dev)
2219 {
2220         struct protection_domain *domain;
2221         struct iommu_dev_data *dev_data;
2222         unsigned long flags;
2223
2224         dev_data = get_dev_data(dev);
2225         domain   = dev_data->domain;
2226
2227         /* lock device table */
2228         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2229         __detach_device(dev_data);
2230         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2231
2232         if (domain->flags & PD_IOMMUV2_MASK)
2233                 pdev_iommuv2_disable(to_pci_dev(dev));
2234         else if (dev_data->ats.enabled)
2235                 pci_disable_ats(to_pci_dev(dev));
2236
2237         dev_data->ats.enabled = false;
2238 }
2239
2240 /*
2241  * Find out the protection domain structure for a given PCI device. This
2242  * will give us the pointer to the page table root for example.
2243  */
2244 static struct protection_domain *domain_for_device(struct device *dev)
2245 {
2246         struct iommu_dev_data *dev_data;
2247         struct protection_domain *dom = NULL;
2248         unsigned long flags;
2249
2250         dev_data   = get_dev_data(dev);
2251
2252         if (dev_data->domain)
2253                 return dev_data->domain;
2254
2255         if (dev_data->alias_data != NULL) {
2256                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2257
2258                 read_lock_irqsave(&amd_iommu_devtable_lock, flags);
2259                 if (alias_data->domain != NULL) {
2260                         __attach_device(dev_data, alias_data->domain);
2261                         dom = alias_data->domain;
2262                 }
2263                 read_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2264         }
2265
2266         return dom;
2267 }
2268
2269 static int device_change_notifier(struct notifier_block *nb,
2270                                   unsigned long action, void *data)
2271 {
2272         struct dma_ops_domain *dma_domain;
2273         struct protection_domain *domain;
2274         struct iommu_dev_data *dev_data;
2275         struct device *dev = data;
2276         struct amd_iommu *iommu;
2277         unsigned long flags;
2278         u16 devid;
2279
2280         if (!check_device(dev))
2281                 return 0;
2282
2283         devid    = get_device_id(dev);
2284         iommu    = amd_iommu_rlookup_table[devid];
2285         dev_data = get_dev_data(dev);
2286
2287         switch (action) {
2288         case BUS_NOTIFY_UNBOUND_DRIVER:
2289
2290                 domain = domain_for_device(dev);
2291
2292                 if (!domain)
2293                         goto out;
2294                 if (dev_data->passthrough)
2295                         break;
2296                 detach_device(dev);
2297                 break;
2298         case BUS_NOTIFY_ADD_DEVICE:
2299
2300                 iommu_init_device(dev);
2301
2302                 domain = domain_for_device(dev);
2303
2304                 /* allocate a protection domain if a device is added */
2305                 dma_domain = find_protection_domain(devid);
2306                 if (dma_domain)
2307                         goto out;
2308                 dma_domain = dma_ops_domain_alloc();
2309                 if (!dma_domain)
2310                         goto out;
2311                 dma_domain->target_dev = devid;
2312
2313                 spin_lock_irqsave(&iommu_pd_list_lock, flags);
2314                 list_add_tail(&dma_domain->list, &iommu_pd_list);
2315                 spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
2316
2317                 break;
2318         case BUS_NOTIFY_DEL_DEVICE:
2319
2320                 iommu_uninit_device(dev);
2321
2322         default:
2323                 goto out;
2324         }
2325
2326         iommu_completion_wait(iommu);
2327
2328 out:
2329         return 0;
2330 }
2331
2332 static struct notifier_block device_nb = {
2333         .notifier_call = device_change_notifier,
2334 };
2335
2336 void amd_iommu_init_notifier(void)
2337 {
2338         bus_register_notifier(&pci_bus_type, &device_nb);
2339 }
2340
2341 /*****************************************************************************
2342  *
2343  * The next functions belong to the dma_ops mapping/unmapping code.
2344  *
2345  *****************************************************************************/
2346
2347 /*
2348  * In the dma_ops path we only have the struct device. This function
2349  * finds the corresponding IOMMU, the protection domain and the
2350  * requestor id for a given device.
2351  * If the device is not yet associated with a domain this is also done
2352  * in this function.
2353  */
2354 static struct protection_domain *get_domain(struct device *dev)
2355 {
2356         struct protection_domain *domain;
2357         struct dma_ops_domain *dma_dom;
2358         u16 devid = get_device_id(dev);
2359
2360         if (!check_device(dev))
2361                 return ERR_PTR(-EINVAL);
2362
2363         domain = domain_for_device(dev);
2364         if (domain != NULL && !dma_ops_domain(domain))
2365                 return ERR_PTR(-EBUSY);
2366
2367         if (domain != NULL)
2368                 return domain;
2369
2370         /* Device not bount yet - bind it */
2371         dma_dom = find_protection_domain(devid);
2372         if (!dma_dom)
2373                 dma_dom = amd_iommu_rlookup_table[devid]->default_dom;
2374         attach_device(dev, &dma_dom->domain);
2375         DUMP_printk("Using protection domain %d for device %s\n",
2376                     dma_dom->domain.id, dev_name(dev));
2377
2378         return &dma_dom->domain;
2379 }
2380
2381 static void update_device_table(struct protection_domain *domain)
2382 {
2383         struct iommu_dev_data *dev_data;
2384
2385         list_for_each_entry(dev_data, &domain->dev_list, list)
2386                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2387 }
2388
2389 static void update_domain(struct protection_domain *domain)
2390 {
2391         if (!domain->updated)
2392                 return;
2393
2394         update_device_table(domain);
2395
2396         domain_flush_devices(domain);
2397         domain_flush_tlb_pde(domain);
2398
2399         domain->updated = false;
2400 }
2401
2402 /*
2403  * This function fetches the PTE for a given address in the aperture
2404  */
2405 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2406                             unsigned long address)
2407 {
2408         struct aperture_range *aperture;
2409         u64 *pte, *pte_page;
2410
2411         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2412         if (!aperture)
2413                 return NULL;
2414
2415         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2416         if (!pte) {
2417                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2418                                 GFP_ATOMIC);
2419                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2420         } else
2421                 pte += PM_LEVEL_INDEX(0, address);
2422
2423         update_domain(&dom->domain);
2424
2425         return pte;
2426 }
2427
2428 /*
2429  * This is the generic map function. It maps one 4kb page at paddr to
2430  * the given address in the DMA address space for the domain.
2431  */
2432 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2433                                      unsigned long address,
2434                                      phys_addr_t paddr,
2435                                      int direction)
2436 {
2437         u64 *pte, __pte;
2438
2439         WARN_ON(address > dom->aperture_size);
2440
2441         paddr &= PAGE_MASK;
2442
2443         pte  = dma_ops_get_pte(dom, address);
2444         if (!pte)
2445                 return DMA_ERROR_CODE;
2446
2447         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2448
2449         if (direction == DMA_TO_DEVICE)
2450                 __pte |= IOMMU_PTE_IR;
2451         else if (direction == DMA_FROM_DEVICE)
2452                 __pte |= IOMMU_PTE_IW;
2453         else if (direction == DMA_BIDIRECTIONAL)
2454                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2455
2456         WARN_ON(*pte);
2457
2458         *pte = __pte;
2459
2460         return (dma_addr_t)address;
2461 }
2462
2463 /*
2464  * The generic unmapping function for on page in the DMA address space.
2465  */
2466 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2467                                  unsigned long address)
2468 {
2469         struct aperture_range *aperture;
2470         u64 *pte;
2471
2472         if (address >= dom->aperture_size)
2473                 return;
2474
2475         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2476         if (!aperture)
2477                 return;
2478
2479         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2480         if (!pte)
2481                 return;
2482
2483         pte += PM_LEVEL_INDEX(0, address);
2484
2485         WARN_ON(!*pte);
2486
2487         *pte = 0ULL;
2488 }
2489
2490 /*
2491  * This function contains common code for mapping of a physically
2492  * contiguous memory region into DMA address space. It is used by all
2493  * mapping functions provided with this IOMMU driver.
2494  * Must be called with the domain lock held.
2495  */
2496 static dma_addr_t __map_single(struct device *dev,
2497                                struct dma_ops_domain *dma_dom,
2498                                phys_addr_t paddr,
2499                                size_t size,
2500                                int dir,
2501                                bool align,
2502                                u64 dma_mask)
2503 {
2504         dma_addr_t offset = paddr & ~PAGE_MASK;
2505         dma_addr_t address, start, ret;
2506         unsigned int pages;
2507         unsigned long align_mask = 0;
2508         int i;
2509
2510         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2511         paddr &= PAGE_MASK;
2512
2513         INC_STATS_COUNTER(total_map_requests);
2514
2515         if (pages > 1)
2516                 INC_STATS_COUNTER(cross_page);
2517
2518         if (align)
2519                 align_mask = (1UL << get_order(size)) - 1;
2520
2521 retry:
2522         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2523                                           dma_mask);
2524         if (unlikely(address == DMA_ERROR_CODE)) {
2525                 /*
2526                  * setting next_address here will let the address
2527                  * allocator only scan the new allocated range in the
2528                  * first run. This is a small optimization.
2529                  */
2530                 dma_dom->next_address = dma_dom->aperture_size;
2531
2532                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2533                         goto out;
2534
2535                 /*
2536                  * aperture was successfully enlarged by 128 MB, try
2537                  * allocation again
2538                  */
2539                 goto retry;
2540         }
2541
2542         start = address;
2543         for (i = 0; i < pages; ++i) {
2544                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2545                 if (ret == DMA_ERROR_CODE)
2546                         goto out_unmap;
2547
2548                 paddr += PAGE_SIZE;
2549                 start += PAGE_SIZE;
2550         }
2551         address += offset;
2552
2553         ADD_STATS_COUNTER(alloced_io_mem, size);
2554
2555         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2556                 domain_flush_tlb(&dma_dom->domain);
2557                 dma_dom->need_flush = false;
2558         } else if (unlikely(amd_iommu_np_cache))
2559                 domain_flush_pages(&dma_dom->domain, address, size);
2560
2561 out:
2562         return address;
2563
2564 out_unmap:
2565
2566         for (--i; i >= 0; --i) {
2567                 start -= PAGE_SIZE;
2568                 dma_ops_domain_unmap(dma_dom, start);
2569         }
2570
2571         dma_ops_free_addresses(dma_dom, address, pages);
2572
2573         return DMA_ERROR_CODE;
2574 }
2575
2576 /*
2577  * Does the reverse of the __map_single function. Must be called with
2578  * the domain lock held too
2579  */
2580 static void __unmap_single(struct dma_ops_domain *dma_dom,
2581                            dma_addr_t dma_addr,
2582                            size_t size,
2583                            int dir)
2584 {
2585         dma_addr_t flush_addr;
2586         dma_addr_t i, start;
2587         unsigned int pages;
2588
2589         if ((dma_addr == DMA_ERROR_CODE) ||
2590             (dma_addr + size > dma_dom->aperture_size))
2591                 return;
2592
2593         flush_addr = dma_addr;
2594         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2595         dma_addr &= PAGE_MASK;
2596         start = dma_addr;
2597
2598         for (i = 0; i < pages; ++i) {
2599                 dma_ops_domain_unmap(dma_dom, start);
2600                 start += PAGE_SIZE;
2601         }
2602
2603         SUB_STATS_COUNTER(alloced_io_mem, size);
2604
2605         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2606
2607         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2608                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2609                 dma_dom->need_flush = false;
2610         }
2611 }
2612
2613 /*
2614  * The exported map_single function for dma_ops.
2615  */
2616 static dma_addr_t map_page(struct device *dev, struct page *page,
2617                            unsigned long offset, size_t size,
2618                            enum dma_data_direction dir,
2619                            struct dma_attrs *attrs)
2620 {
2621         unsigned long flags;
2622         struct protection_domain *domain;
2623         dma_addr_t addr;
2624         u64 dma_mask;
2625         phys_addr_t paddr = page_to_phys(page) + offset;
2626
2627         INC_STATS_COUNTER(cnt_map_single);
2628
2629         domain = get_domain(dev);
2630         if (PTR_ERR(domain) == -EINVAL)
2631                 return (dma_addr_t)paddr;
2632         else if (IS_ERR(domain))
2633                 return DMA_ERROR_CODE;
2634
2635         dma_mask = *dev->dma_mask;
2636
2637         spin_lock_irqsave(&domain->lock, flags);
2638
2639         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2640                             dma_mask);
2641         if (addr == DMA_ERROR_CODE)
2642                 goto out;
2643
2644         domain_flush_complete(domain);
2645
2646 out:
2647         spin_unlock_irqrestore(&domain->lock, flags);
2648
2649         return addr;
2650 }
2651
2652 /*
2653  * The exported unmap_single function for dma_ops.
2654  */
2655 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2656                        enum dma_data_direction dir, struct dma_attrs *attrs)
2657 {
2658         unsigned long flags;
2659         struct protection_domain *domain;
2660
2661         INC_STATS_COUNTER(cnt_unmap_single);
2662
2663         domain = get_domain(dev);
2664         if (IS_ERR(domain))
2665                 return;
2666
2667         spin_lock_irqsave(&domain->lock, flags);
2668
2669         __unmap_single(domain->priv, dma_addr, size, dir);
2670
2671         domain_flush_complete(domain);
2672
2673         spin_unlock_irqrestore(&domain->lock, flags);
2674 }
2675
2676 /*
2677  * This is a special map_sg function which is used if we should map a
2678  * device which is not handled by an AMD IOMMU in the system.
2679  */
2680 static int map_sg_no_iommu(struct device *dev, struct scatterlist *sglist,
2681                            int nelems, int dir)
2682 {
2683         struct scatterlist *s;
2684         int i;
2685
2686         for_each_sg(sglist, s, nelems, i) {
2687                 s->dma_address = (dma_addr_t)sg_phys(s);
2688                 s->dma_length  = s->length;
2689         }
2690
2691         return nelems;
2692 }
2693
2694 /*
2695  * The exported map_sg function for dma_ops (handles scatter-gather
2696  * lists).
2697  */
2698 static int map_sg(struct device *dev, struct scatterlist *sglist,
2699                   int nelems, enum dma_data_direction dir,
2700                   struct dma_attrs *attrs)
2701 {
2702         unsigned long flags;
2703         struct protection_domain *domain;
2704         int i;
2705         struct scatterlist *s;
2706         phys_addr_t paddr;
2707         int mapped_elems = 0;
2708         u64 dma_mask;
2709
2710         INC_STATS_COUNTER(cnt_map_sg);
2711
2712         domain = get_domain(dev);
2713         if (PTR_ERR(domain) == -EINVAL)
2714                 return map_sg_no_iommu(dev, sglist, nelems, dir);
2715         else if (IS_ERR(domain))
2716                 return 0;
2717
2718         dma_mask = *dev->dma_mask;
2719
2720         spin_lock_irqsave(&domain->lock, flags);
2721
2722         for_each_sg(sglist, s, nelems, i) {
2723                 paddr = sg_phys(s);
2724
2725                 s->dma_address = __map_single(dev, domain->priv,
2726                                               paddr, s->length, dir, false,
2727                                               dma_mask);
2728
2729                 if (s->dma_address) {
2730                         s->dma_length = s->length;
2731                         mapped_elems++;
2732                 } else
2733                         goto unmap;
2734         }
2735
2736         domain_flush_complete(domain);
2737
2738 out:
2739         spin_unlock_irqrestore(&domain->lock, flags);
2740
2741         return mapped_elems;
2742 unmap:
2743         for_each_sg(sglist, s, mapped_elems, i) {
2744                 if (s->dma_address)
2745                         __unmap_single(domain->priv, s->dma_address,
2746                                        s->dma_length, dir);
2747                 s->dma_address = s->dma_length = 0;
2748         }
2749
2750         mapped_elems = 0;
2751
2752         goto out;
2753 }
2754
2755 /*
2756  * The exported map_sg function for dma_ops (handles scatter-gather
2757  * lists).
2758  */
2759 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2760                      int nelems, enum dma_data_direction dir,
2761                      struct dma_attrs *attrs)
2762 {
2763         unsigned long flags;
2764         struct protection_domain *domain;
2765         struct scatterlist *s;
2766         int i;
2767
2768         INC_STATS_COUNTER(cnt_unmap_sg);
2769
2770         domain = get_domain(dev);
2771         if (IS_ERR(domain))
2772                 return;
2773
2774         spin_lock_irqsave(&domain->lock, flags);
2775
2776         for_each_sg(sglist, s, nelems, i) {
2777                 __unmap_single(domain->priv, s->dma_address,
2778                                s->dma_length, dir);
2779                 s->dma_address = s->dma_length = 0;
2780         }
2781
2782         domain_flush_complete(domain);
2783
2784         spin_unlock_irqrestore(&domain->lock, flags);
2785 }
2786
2787 /*
2788  * The exported alloc_coherent function for dma_ops.
2789  */
2790 static void *alloc_coherent(struct device *dev, size_t size,
2791                             dma_addr_t *dma_addr, gfp_t flag,
2792                             struct dma_attrs *attrs)
2793 {
2794         unsigned long flags;
2795         void *virt_addr;
2796         struct protection_domain *domain;
2797         phys_addr_t paddr;
2798         u64 dma_mask = dev->coherent_dma_mask;
2799
2800         INC_STATS_COUNTER(cnt_alloc_coherent);
2801
2802         domain = get_domain(dev);
2803         if (PTR_ERR(domain) == -EINVAL) {
2804                 virt_addr = (void *)__get_free_pages(flag, get_order(size));
2805                 *dma_addr = __pa(virt_addr);
2806                 return virt_addr;
2807         } else if (IS_ERR(domain))
2808                 return NULL;
2809
2810         dma_mask  = dev->coherent_dma_mask;
2811         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2812         flag     |= __GFP_ZERO;
2813
2814         virt_addr = (void *)__get_free_pages(flag, get_order(size));
2815         if (!virt_addr)
2816                 return NULL;
2817
2818         paddr = virt_to_phys(virt_addr);
2819
2820         if (!dma_mask)
2821                 dma_mask = *dev->dma_mask;
2822
2823         spin_lock_irqsave(&domain->lock, flags);
2824
2825         *dma_addr = __map_single(dev, domain->priv, paddr,
2826                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2827
2828         if (*dma_addr == DMA_ERROR_CODE) {
2829                 spin_unlock_irqrestore(&domain->lock, flags);
2830                 goto out_free;
2831         }
2832
2833         domain_flush_complete(domain);
2834
2835         spin_unlock_irqrestore(&domain->lock, flags);
2836
2837         return virt_addr;
2838
2839 out_free:
2840
2841         free_pages((unsigned long)virt_addr, get_order(size));
2842
2843         return NULL;
2844 }
2845
2846 /*
2847  * The exported free_coherent function for dma_ops.
2848  */
2849 static void free_coherent(struct device *dev, size_t size,
2850                           void *virt_addr, dma_addr_t dma_addr,
2851                           struct dma_attrs *attrs)
2852 {
2853         unsigned long flags;
2854         struct protection_domain *domain;
2855
2856         INC_STATS_COUNTER(cnt_free_coherent);
2857
2858         domain = get_domain(dev);
2859         if (IS_ERR(domain))
2860                 goto free_mem;
2861
2862         spin_lock_irqsave(&domain->lock, flags);
2863
2864         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2865
2866         domain_flush_complete(domain);
2867
2868         spin_unlock_irqrestore(&domain->lock, flags);
2869
2870 free_mem:
2871         free_pages((unsigned long)virt_addr, get_order(size));
2872 }
2873
2874 /*
2875  * This function is called by the DMA layer to find out if we can handle a
2876  * particular device. It is part of the dma_ops.
2877  */
2878 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2879 {
2880         return check_device(dev);
2881 }
2882
2883 /*
2884  * The function for pre-allocating protection domains.
2885  *
2886  * If the driver core informs the DMA layer if a driver grabs a device
2887  * we don't need to preallocate the protection domains anymore.
2888  * For now we have to.
2889  */
2890 static void __init prealloc_protection_domains(void)
2891 {
2892         struct iommu_dev_data *dev_data;
2893         struct dma_ops_domain *dma_dom;
2894         struct pci_dev *dev = NULL;
2895         u16 devid;
2896
2897         for_each_pci_dev(dev) {
2898
2899                 /* Do we handle this device? */
2900                 if (!check_device(&dev->dev))
2901                         continue;
2902
2903                 dev_data = get_dev_data(&dev->dev);
2904                 if (!amd_iommu_force_isolation && dev_data->iommu_v2) {
2905                         /* Make sure passthrough domain is allocated */
2906                         alloc_passthrough_domain();
2907                         dev_data->passthrough = true;
2908                         attach_device(&dev->dev, pt_domain);
2909                         pr_info("AMD-Vi: Using passthough domain for device %s\n",
2910                                 dev_name(&dev->dev));
2911                 }
2912
2913                 /* Is there already any domain for it? */
2914                 if (domain_for_device(&dev->dev))
2915                         continue;
2916
2917                 devid = get_device_id(&dev->dev);
2918
2919                 dma_dom = dma_ops_domain_alloc();
2920                 if (!dma_dom)
2921                         continue;
2922                 init_unity_mappings_for_device(dma_dom, devid);
2923                 dma_dom->target_dev = devid;
2924
2925                 attach_device(&dev->dev, &dma_dom->domain);
2926
2927                 list_add_tail(&dma_dom->list, &iommu_pd_list);
2928         }
2929 }
2930
2931 static struct dma_map_ops amd_iommu_dma_ops = {
2932         .alloc = alloc_coherent,
2933         .free = free_coherent,
2934         .map_page = map_page,
2935         .unmap_page = unmap_page,
2936         .map_sg = map_sg,
2937         .unmap_sg = unmap_sg,
2938         .dma_supported = amd_iommu_dma_supported,
2939 };
2940
2941 static unsigned device_dma_ops_init(void)
2942 {
2943         struct iommu_dev_data *dev_data;
2944         struct pci_dev *pdev = NULL;
2945         unsigned unhandled = 0;
2946
2947         for_each_pci_dev(pdev) {
2948                 if (!check_device(&pdev->dev)) {
2949
2950                         iommu_ignore_device(&pdev->dev);
2951
2952                         unhandled += 1;
2953                         continue;
2954                 }
2955
2956                 dev_data = get_dev_data(&pdev->dev);
2957
2958                 if (!dev_data->passthrough)
2959                         pdev->dev.archdata.dma_ops = &amd_iommu_dma_ops;
2960                 else
2961                         pdev->dev.archdata.dma_ops = &nommu_dma_ops;
2962         }
2963
2964         return unhandled;
2965 }
2966
2967 /*
2968  * The function which clues the AMD IOMMU driver into dma_ops.
2969  */
2970
2971 void __init amd_iommu_init_api(void)
2972 {
2973         bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2974 }
2975
2976 int __init amd_iommu_init_dma_ops(void)
2977 {
2978         struct amd_iommu *iommu;
2979         int ret, unhandled;
2980
2981         /*
2982          * first allocate a default protection domain for every IOMMU we
2983          * found in the system. Devices not assigned to any other
2984          * protection domain will be assigned to the default one.
2985          */
2986         for_each_iommu(iommu) {
2987                 iommu->default_dom = dma_ops_domain_alloc();
2988                 if (iommu->default_dom == NULL)
2989                         return -ENOMEM;
2990                 iommu->default_dom->domain.flags |= PD_DEFAULT_MASK;
2991                 ret = iommu_init_unity_mappings(iommu);
2992                 if (ret)
2993                         goto free_domains;
2994         }
2995
2996         /*
2997          * Pre-allocate the protection domains for each device.
2998          */
2999         prealloc_protection_domains();
3000
3001         iommu_detected = 1;
3002         swiotlb = 0;
3003
3004         /* Make the driver finally visible to the drivers */
3005         unhandled = device_dma_ops_init();
3006         if (unhandled && max_pfn > MAX_DMA32_PFN) {
3007                 /* There are unhandled devices - initialize swiotlb for them */
3008                 swiotlb = 1;
3009         }
3010
3011         amd_iommu_stats_init();
3012
3013         return 0;
3014
3015 free_domains:
3016
3017         for_each_iommu(iommu) {
3018                 if (iommu->default_dom)
3019                         dma_ops_domain_free(iommu->default_dom);
3020         }
3021
3022         return ret;
3023 }
3024
3025 /*****************************************************************************
3026  *
3027  * The following functions belong to the exported interface of AMD IOMMU
3028  *
3029  * This interface allows access to lower level functions of the IOMMU
3030  * like protection domain handling and assignement of devices to domains
3031  * which is not possible with the dma_ops interface.
3032  *
3033  *****************************************************************************/
3034
3035 static void cleanup_domain(struct protection_domain *domain)
3036 {
3037         struct iommu_dev_data *dev_data, *next;
3038         unsigned long flags;
3039
3040         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3041
3042         list_for_each_entry_safe(dev_data, next, &domain->dev_list, list) {
3043                 __detach_device(dev_data);
3044                 atomic_set(&dev_data->bind, 0);
3045         }
3046
3047         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3048 }
3049
3050 static void protection_domain_free(struct protection_domain *domain)
3051 {
3052         if (!domain)
3053                 return;
3054
3055         del_domain_from_list(domain);
3056
3057         if (domain->id)
3058                 domain_id_free(domain->id);
3059
3060         kfree(domain);
3061 }
3062
3063 static struct protection_domain *protection_domain_alloc(void)
3064 {
3065         struct protection_domain *domain;
3066
3067         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
3068         if (!domain)
3069                 return NULL;
3070
3071         spin_lock_init(&domain->lock);
3072         mutex_init(&domain->api_lock);
3073         domain->id = domain_id_alloc();
3074         if (!domain->id)
3075                 goto out_err;
3076         INIT_LIST_HEAD(&domain->dev_list);
3077
3078         add_domain_to_list(domain);
3079
3080         return domain;
3081
3082 out_err:
3083         kfree(domain);
3084
3085         return NULL;
3086 }
3087
3088 static int __init alloc_passthrough_domain(void)
3089 {
3090         if (pt_domain != NULL)
3091                 return 0;
3092
3093         /* allocate passthrough domain */
3094         pt_domain = protection_domain_alloc();
3095         if (!pt_domain)
3096                 return -ENOMEM;
3097
3098         pt_domain->mode = PAGE_MODE_NONE;
3099
3100         return 0;
3101 }
3102 static int amd_iommu_domain_init(struct iommu_domain *dom)
3103 {
3104         struct protection_domain *domain;
3105
3106         domain = protection_domain_alloc();
3107         if (!domain)
3108                 goto out_free;
3109
3110         domain->mode    = PAGE_MODE_3_LEVEL;
3111         domain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
3112         if (!domain->pt_root)
3113                 goto out_free;
3114
3115         domain->iommu_domain = dom;
3116
3117         dom->priv = domain;
3118
3119         return 0;
3120
3121 out_free:
3122         protection_domain_free(domain);
3123
3124         return -ENOMEM;
3125 }
3126
3127 static void amd_iommu_domain_destroy(struct iommu_domain *dom)
3128 {
3129         struct protection_domain *domain = dom->priv;
3130
3131         if (!domain)
3132                 return;
3133
3134         if (domain->dev_cnt > 0)
3135                 cleanup_domain(domain);
3136
3137         BUG_ON(domain->dev_cnt != 0);
3138
3139         if (domain->mode != PAGE_MODE_NONE)
3140                 free_pagetable(domain);
3141
3142         if (domain->flags & PD_IOMMUV2_MASK)
3143                 free_gcr3_table(domain);
3144
3145         protection_domain_free(domain);
3146
3147         dom->priv = NULL;
3148 }
3149
3150 static void amd_iommu_detach_device(struct iommu_domain *dom,
3151                                     struct device *dev)
3152 {
3153         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3154         struct amd_iommu *iommu;
3155         u16 devid;
3156
3157         if (!check_device(dev))
3158                 return;
3159
3160         devid = get_device_id(dev);
3161
3162         if (dev_data->domain != NULL)
3163                 detach_device(dev);
3164
3165         iommu = amd_iommu_rlookup_table[devid];
3166         if (!iommu)
3167                 return;
3168
3169         iommu_completion_wait(iommu);
3170 }
3171
3172 static int amd_iommu_attach_device(struct iommu_domain *dom,
3173                                    struct device *dev)
3174 {
3175         struct protection_domain *domain = dom->priv;
3176         struct iommu_dev_data *dev_data;
3177         struct amd_iommu *iommu;
3178         int ret;
3179
3180         if (!check_device(dev))
3181                 return -EINVAL;
3182
3183         dev_data = dev->archdata.iommu;
3184
3185         iommu = amd_iommu_rlookup_table[dev_data->devid];
3186         if (!iommu)
3187                 return -EINVAL;
3188
3189         if (dev_data->domain)
3190                 detach_device(dev);
3191
3192         ret = attach_device(dev, domain);
3193
3194         iommu_completion_wait(iommu);
3195
3196         return ret;
3197 }
3198
3199 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3200                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3201 {
3202         struct protection_domain *domain = dom->priv;
3203         int prot = 0;
3204         int ret;
3205
3206         if (domain->mode == PAGE_MODE_NONE)
3207                 return -EINVAL;
3208
3209         if (iommu_prot & IOMMU_READ)
3210                 prot |= IOMMU_PROT_IR;
3211         if (iommu_prot & IOMMU_WRITE)
3212                 prot |= IOMMU_PROT_IW;
3213
3214         mutex_lock(&domain->api_lock);
3215         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3216         mutex_unlock(&domain->api_lock);
3217
3218         return ret;
3219 }
3220
3221 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3222                            size_t page_size)
3223 {
3224         struct protection_domain *domain = dom->priv;
3225         size_t unmap_size;
3226
3227         if (domain->mode == PAGE_MODE_NONE)
3228                 return -EINVAL;
3229
3230         mutex_lock(&domain->api_lock);
3231         unmap_size = iommu_unmap_page(domain, iova, page_size);
3232         mutex_unlock(&domain->api_lock);
3233
3234         domain_flush_tlb_pde(domain);
3235
3236         return unmap_size;
3237 }
3238
3239 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3240                                           unsigned long iova)
3241 {
3242         struct protection_domain *domain = dom->priv;
3243         unsigned long offset_mask;
3244         phys_addr_t paddr;
3245         u64 *pte, __pte;
3246
3247         if (domain->mode == PAGE_MODE_NONE)
3248                 return iova;
3249
3250         pte = fetch_pte(domain, iova);
3251
3252         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3253                 return 0;
3254
3255         if (PM_PTE_LEVEL(*pte) == 0)
3256                 offset_mask = PAGE_SIZE - 1;
3257         else
3258                 offset_mask = PTE_PAGE_SIZE(*pte) - 1;
3259
3260         __pte = *pte & PM_ADDR_MASK;
3261         paddr = (__pte & ~offset_mask) | (iova & offset_mask);
3262
3263         return paddr;
3264 }
3265
3266 static int amd_iommu_domain_has_cap(struct iommu_domain *domain,
3267                                     unsigned long cap)
3268 {
3269         switch (cap) {
3270         case IOMMU_CAP_CACHE_COHERENCY:
3271                 return 1;
3272         }
3273
3274         return 0;
3275 }
3276
3277 static struct iommu_ops amd_iommu_ops = {
3278         .domain_init = amd_iommu_domain_init,
3279         .domain_destroy = amd_iommu_domain_destroy,
3280         .attach_dev = amd_iommu_attach_device,
3281         .detach_dev = amd_iommu_detach_device,
3282         .map = amd_iommu_map,
3283         .unmap = amd_iommu_unmap,
3284         .iova_to_phys = amd_iommu_iova_to_phys,
3285         .domain_has_cap = amd_iommu_domain_has_cap,
3286         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3287 };
3288
3289 /*****************************************************************************
3290  *
3291  * The next functions do a basic initialization of IOMMU for pass through
3292  * mode
3293  *
3294  * In passthrough mode the IOMMU is initialized and enabled but not used for
3295  * DMA-API translation.
3296  *
3297  *****************************************************************************/
3298
3299 int __init amd_iommu_init_passthrough(void)
3300 {
3301         struct iommu_dev_data *dev_data;
3302         struct pci_dev *dev = NULL;
3303         struct amd_iommu *iommu;
3304         u16 devid;
3305         int ret;
3306
3307         ret = alloc_passthrough_domain();
3308         if (ret)
3309                 return ret;
3310
3311         for_each_pci_dev(dev) {
3312                 if (!check_device(&dev->dev))
3313                         continue;
3314
3315                 dev_data = get_dev_data(&dev->dev);
3316                 dev_data->passthrough = true;
3317
3318                 devid = get_device_id(&dev->dev);
3319
3320                 iommu = amd_iommu_rlookup_table[devid];
3321                 if (!iommu)
3322                         continue;
3323
3324                 attach_device(&dev->dev, pt_domain);
3325         }
3326
3327         amd_iommu_stats_init();
3328
3329         pr_info("AMD-Vi: Initialized for Passthrough Mode\n");
3330
3331         return 0;
3332 }
3333
3334 /* IOMMUv2 specific functions */
3335 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3336 {
3337         return atomic_notifier_chain_register(&ppr_notifier, nb);
3338 }
3339 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3340
3341 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3342 {
3343         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3344 }
3345 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3346
3347 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3348 {
3349         struct protection_domain *domain = dom->priv;
3350         unsigned long flags;
3351
3352         spin_lock_irqsave(&domain->lock, flags);
3353
3354         /* Update data structure */
3355         domain->mode    = PAGE_MODE_NONE;
3356         domain->updated = true;
3357
3358         /* Make changes visible to IOMMUs */
3359         update_domain(domain);
3360
3361         /* Page-table is not visible to IOMMU anymore, so free it */
3362         free_pagetable(domain);
3363
3364         spin_unlock_irqrestore(&domain->lock, flags);
3365 }
3366 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3367
3368 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3369 {
3370         struct protection_domain *domain = dom->priv;
3371         unsigned long flags;
3372         int levels, ret;
3373
3374         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3375                 return -EINVAL;
3376
3377         /* Number of GCR3 table levels required */
3378         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3379                 levels += 1;
3380
3381         if (levels > amd_iommu_max_glx_val)
3382                 return -EINVAL;
3383
3384         spin_lock_irqsave(&domain->lock, flags);
3385
3386         /*
3387          * Save us all sanity checks whether devices already in the
3388          * domain support IOMMUv2. Just force that the domain has no
3389          * devices attached when it is switched into IOMMUv2 mode.
3390          */
3391         ret = -EBUSY;
3392         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3393                 goto out;
3394
3395         ret = -ENOMEM;
3396         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3397         if (domain->gcr3_tbl == NULL)
3398                 goto out;
3399
3400         domain->glx      = levels;
3401         domain->flags   |= PD_IOMMUV2_MASK;
3402         domain->updated  = true;
3403
3404         update_domain(domain);
3405
3406         ret = 0;
3407
3408 out:
3409         spin_unlock_irqrestore(&domain->lock, flags);
3410
3411         return ret;
3412 }
3413 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3414
3415 static int __flush_pasid(struct protection_domain *domain, int pasid,
3416                          u64 address, bool size)
3417 {
3418         struct iommu_dev_data *dev_data;
3419         struct iommu_cmd cmd;
3420         int i, ret;
3421
3422         if (!(domain->flags & PD_IOMMUV2_MASK))
3423                 return -EINVAL;
3424
3425         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3426
3427         /*
3428          * IOMMU TLB needs to be flushed before Device TLB to
3429          * prevent device TLB refill from IOMMU TLB
3430          */
3431         for (i = 0; i < amd_iommus_present; ++i) {
3432                 if (domain->dev_iommu[i] == 0)
3433                         continue;
3434
3435                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3436                 if (ret != 0)
3437                         goto out;
3438         }
3439
3440         /* Wait until IOMMU TLB flushes are complete */
3441         domain_flush_complete(domain);
3442
3443         /* Now flush device TLBs */
3444         list_for_each_entry(dev_data, &domain->dev_list, list) {
3445                 struct amd_iommu *iommu;
3446                 int qdep;
3447
3448                 BUG_ON(!dev_data->ats.enabled);
3449
3450                 qdep  = dev_data->ats.qdep;
3451                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3452
3453                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3454                                       qdep, address, size);
3455
3456                 ret = iommu_queue_command(iommu, &cmd);
3457                 if (ret != 0)
3458                         goto out;
3459         }
3460
3461         /* Wait until all device TLBs are flushed */
3462         domain_flush_complete(domain);
3463
3464         ret = 0;
3465
3466 out:
3467
3468         return ret;
3469 }
3470
3471 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3472                                   u64 address)
3473 {
3474         INC_STATS_COUNTER(invalidate_iotlb);
3475
3476         return __flush_pasid(domain, pasid, address, false);
3477 }
3478
3479 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3480                          u64 address)
3481 {
3482         struct protection_domain *domain = dom->priv;
3483         unsigned long flags;
3484         int ret;
3485
3486         spin_lock_irqsave(&domain->lock, flags);
3487         ret = __amd_iommu_flush_page(domain, pasid, address);
3488         spin_unlock_irqrestore(&domain->lock, flags);
3489
3490         return ret;
3491 }
3492 EXPORT_SYMBOL(amd_iommu_flush_page);
3493
3494 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3495 {
3496         INC_STATS_COUNTER(invalidate_iotlb_all);
3497
3498         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3499                              true);
3500 }
3501
3502 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3503 {
3504         struct protection_domain *domain = dom->priv;
3505         unsigned long flags;
3506         int ret;
3507
3508         spin_lock_irqsave(&domain->lock, flags);
3509         ret = __amd_iommu_flush_tlb(domain, pasid);
3510         spin_unlock_irqrestore(&domain->lock, flags);
3511
3512         return ret;
3513 }
3514 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3515
3516 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3517 {
3518         int index;
3519         u64 *pte;
3520
3521         while (true) {
3522
3523                 index = (pasid >> (9 * level)) & 0x1ff;
3524                 pte   = &root[index];
3525
3526                 if (level == 0)
3527                         break;
3528
3529                 if (!(*pte & GCR3_VALID)) {
3530                         if (!alloc)
3531                                 return NULL;
3532
3533                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3534                         if (root == NULL)
3535                                 return NULL;
3536
3537                         *pte = __pa(root) | GCR3_VALID;
3538                 }
3539
3540                 root = __va(*pte & PAGE_MASK);
3541
3542                 level -= 1;
3543         }
3544
3545         return pte;
3546 }
3547
3548 static int __set_gcr3(struct protection_domain *domain, int pasid,
3549                       unsigned long cr3)
3550 {
3551         u64 *pte;
3552
3553         if (domain->mode != PAGE_MODE_NONE)
3554                 return -EINVAL;
3555
3556         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3557         if (pte == NULL)
3558                 return -ENOMEM;
3559
3560         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3561
3562         return __amd_iommu_flush_tlb(domain, pasid);
3563 }
3564
3565 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3566 {
3567         u64 *pte;
3568
3569         if (domain->mode != PAGE_MODE_NONE)
3570                 return -EINVAL;
3571
3572         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3573         if (pte == NULL)
3574                 return 0;
3575
3576         *pte = 0;
3577
3578         return __amd_iommu_flush_tlb(domain, pasid);
3579 }
3580
3581 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3582                               unsigned long cr3)
3583 {
3584         struct protection_domain *domain = dom->priv;
3585         unsigned long flags;
3586         int ret;
3587
3588         spin_lock_irqsave(&domain->lock, flags);
3589         ret = __set_gcr3(domain, pasid, cr3);
3590         spin_unlock_irqrestore(&domain->lock, flags);
3591
3592         return ret;
3593 }
3594 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3595
3596 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3597 {
3598         struct protection_domain *domain = dom->priv;
3599         unsigned long flags;
3600         int ret;
3601
3602         spin_lock_irqsave(&domain->lock, flags);
3603         ret = __clear_gcr3(domain, pasid);
3604         spin_unlock_irqrestore(&domain->lock, flags);
3605
3606         return ret;
3607 }
3608 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3609
3610 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3611                            int status, int tag)
3612 {
3613         struct iommu_dev_data *dev_data;
3614         struct amd_iommu *iommu;
3615         struct iommu_cmd cmd;
3616
3617         INC_STATS_COUNTER(complete_ppr);
3618
3619         dev_data = get_dev_data(&pdev->dev);
3620         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3621
3622         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3623                            tag, dev_data->pri_tlp);
3624
3625         return iommu_queue_command(iommu, &cmd);
3626 }
3627 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3628
3629 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3630 {
3631         struct protection_domain *domain;
3632
3633         domain = get_domain(&pdev->dev);
3634         if (IS_ERR(domain))
3635                 return NULL;
3636
3637         /* Only return IOMMUv2 domains */
3638         if (!(domain->flags & PD_IOMMUV2_MASK))
3639                 return NULL;
3640
3641         return domain->iommu_domain;
3642 }
3643 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3644
3645 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3646 {
3647         struct iommu_dev_data *dev_data;
3648
3649         if (!amd_iommu_v2_supported())
3650                 return;
3651
3652         dev_data = get_dev_data(&pdev->dev);
3653         dev_data->errata |= (1 << erratum);
3654 }
3655 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3656
3657 int amd_iommu_device_info(struct pci_dev *pdev,
3658                           struct amd_iommu_device_info *info)
3659 {
3660         int max_pasids;
3661         int pos;
3662
3663         if (pdev == NULL || info == NULL)
3664                 return -EINVAL;
3665
3666         if (!amd_iommu_v2_supported())
3667                 return -EINVAL;
3668
3669         memset(info, 0, sizeof(*info));
3670
3671         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3672         if (pos)
3673                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3674
3675         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3676         if (pos)
3677                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3678
3679         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3680         if (pos) {
3681                 int features;
3682
3683                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3684                 max_pasids = min(max_pasids, (1 << 20));
3685
3686                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3687                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3688
3689                 features = pci_pasid_features(pdev);
3690                 if (features & PCI_PASID_CAP_EXEC)
3691                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3692                 if (features & PCI_PASID_CAP_PRIV)
3693                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3694         }
3695
3696         return 0;
3697 }
3698 EXPORT_SYMBOL(amd_iommu_device_info);