drivers/infiniband/hw/erdma/erdma_hw.h

   1 /* SPDX-License-Identifier: GPL-2.0 OR BSD-3-Clause */
   2
   3 /* Authors: Cheng Xu <chengyou@linux.alibaba.com> */
   4 /*          Kai Shen <kaishen@linux.alibaba.com> */
   5 /* Copyright (c) 2020-2022, Alibaba Group. */
   6
   7 #ifndef __ERDMA_HW_H__
   8 #define __ERDMA_HW_H__
   9
  10 #include <linux/kernel.h>
  11 #include <linux/types.h>
  12
  13 /* PCIe device related definition. */
  14 #define PCI_VENDOR_ID_ALIBABA 0x1ded
  15
  16 #define ERDMA_PCI_WIDTH 64
  17 #define ERDMA_FUNC_BAR 0
  18 #define ERDMA_MISX_BAR 2
  19
  20 #define ERDMA_BAR_MASK (BIT(ERDMA_FUNC_BAR) | BIT(ERDMA_MISX_BAR))
  21
  22 /* MSI-X related. */
  23 #define ERDMA_NUM_MSIX_VEC 32U
  24 #define ERDMA_MSIX_VECTOR_CMDQ 0
  25
  26 /* PCIe Bar0 Registers. */
  27 #define ERDMA_REGS_VERSION_REG 0x0
  28 #define ERDMA_REGS_DEV_CTRL_REG 0x10
  29 #define ERDMA_REGS_DEV_ST_REG 0x14
  30 #define ERDMA_REGS_NETDEV_MAC_L_REG 0x18
  31 #define ERDMA_REGS_NETDEV_MAC_H_REG 0x1C
  32 #define ERDMA_REGS_CMDQ_SQ_ADDR_L_REG 0x20
  33 #define ERDMA_REGS_CMDQ_SQ_ADDR_H_REG 0x24
  34 #define ERDMA_REGS_CMDQ_CQ_ADDR_L_REG 0x28
  35 #define ERDMA_REGS_CMDQ_CQ_ADDR_H_REG 0x2C
  36 #define ERDMA_REGS_CMDQ_DEPTH_REG 0x30
  37 #define ERDMA_REGS_CMDQ_EQ_DEPTH_REG 0x34
  38 #define ERDMA_REGS_CMDQ_EQ_ADDR_L_REG 0x38
  39 #define ERDMA_REGS_CMDQ_EQ_ADDR_H_REG 0x3C
  40 #define ERDMA_REGS_AEQ_ADDR_L_REG 0x40
  41 #define ERDMA_REGS_AEQ_ADDR_H_REG 0x44
  42 #define ERDMA_REGS_AEQ_DEPTH_REG 0x48
  43 #define ERDMA_REGS_GRP_NUM_REG 0x4c
  44 #define ERDMA_REGS_AEQ_DB_REG 0x50
  45 #define ERDMA_CMDQ_SQ_DB_HOST_ADDR_REG 0x60
  46 #define ERDMA_CMDQ_CQ_DB_HOST_ADDR_REG 0x68
  47 #define ERDMA_CMDQ_EQ_DB_HOST_ADDR_REG 0x70
  48 #define ERDMA_AEQ_DB_HOST_ADDR_REG 0x78
  49 #define ERDMA_REGS_STATS_TSO_IN_PKTS_REG 0x80
  50 #define ERDMA_REGS_STATS_TSO_OUT_PKTS_REG 0x88
  51 #define ERDMA_REGS_STATS_TSO_OUT_BYTES_REG 0x90
  52 #define ERDMA_REGS_STATS_TX_DROP_PKTS_REG 0x98
  53 #define ERDMA_REGS_STATS_TX_BPS_METER_DROP_PKTS_REG 0xa0
  54 #define ERDMA_REGS_STATS_TX_PPS_METER_DROP_PKTS_REG 0xa8
  55 #define ERDMA_REGS_STATS_RX_PKTS_REG 0xc0
  56 #define ERDMA_REGS_STATS_RX_BYTES_REG 0xc8
  57 #define ERDMA_REGS_STATS_RX_DROP_PKTS_REG 0xd0
  58 #define ERDMA_REGS_STATS_RX_BPS_METER_DROP_PKTS_REG 0xd8
  59 #define ERDMA_REGS_STATS_RX_PPS_METER_DROP_PKTS_REG 0xe0
  60 #define ERDMA_REGS_CEQ_DB_BASE_REG 0x100
  61 #define ERDMA_CMDQ_SQDB_REG 0x200
  62 #define ERDMA_CMDQ_CQDB_REG 0x300
  63
  64 /* DEV_CTRL_REG details. */
  65 #define ERDMA_REG_DEV_CTRL_RESET_MASK 0x00000001
  66 #define ERDMA_REG_DEV_CTRL_INIT_MASK 0x00000002
  67
  68 /* DEV_ST_REG details. */
  69 #define ERDMA_REG_DEV_ST_RESET_DONE_MASK 0x00000001U
  70 #define ERDMA_REG_DEV_ST_INIT_DONE_MASK 0x00000002U
  71
  72 /* eRDMA PCIe DBs definition. */
  73 #define ERDMA_BAR_DB_SPACE_BASE 4096
  74
  75 #define ERDMA_BAR_SQDB_SPACE_OFFSET ERDMA_BAR_DB_SPACE_BASE
  76 #define ERDMA_BAR_SQDB_SPACE_SIZE (384 * 1024)
  77
  78 #define ERDMA_BAR_RQDB_SPACE_OFFSET \
  79         (ERDMA_BAR_SQDB_SPACE_OFFSET + ERDMA_BAR_SQDB_SPACE_SIZE)
  80 #define ERDMA_BAR_RQDB_SPACE_SIZE (96 * 1024)
  81
  82 #define ERDMA_BAR_CQDB_SPACE_OFFSET \
  83         (ERDMA_BAR_RQDB_SPACE_OFFSET + ERDMA_BAR_RQDB_SPACE_SIZE)
  84
  85 /* Doorbell page resources related. */
  86 /*
  87  * Max # of parallelly issued directSQE is 3072 per device,
  88  * hardware organizes this into 24 group, per group has 128 credits.
  89  */
  90 #define ERDMA_DWQE_MAX_GRP_CNT 24
  91 #define ERDMA_DWQE_NUM_PER_GRP 128
  92
  93 #define ERDMA_DWQE_TYPE0_CNT 64
  94 #define ERDMA_DWQE_TYPE1_CNT 496
  95 /* type1 DB contains 2 DBs, takes 256Byte. */
  96 #define ERDMA_DWQE_TYPE1_CNT_PER_PAGE 16
  97
  98 #define ERDMA_SDB_SHARED_PAGE_INDEX 95
  99
 100 /* Doorbell related. */
 101 #define ERDMA_DB_SIZE 8
 102
 103 #define ERDMA_CQDB_IDX_MASK GENMASK_ULL(63, 56)
 104 #define ERDMA_CQDB_CQN_MASK GENMASK_ULL(55, 32)
 105 #define ERDMA_CQDB_ARM_MASK BIT_ULL(31)
 106 #define ERDMA_CQDB_SOL_MASK BIT_ULL(30)
 107 #define ERDMA_CQDB_CMDSN_MASK GENMASK_ULL(29, 28)
 108 #define ERDMA_CQDB_CI_MASK GENMASK_ULL(23, 0)
 109
 110 #define ERDMA_EQDB_ARM_MASK BIT(31)
 111 #define ERDMA_EQDB_CI_MASK GENMASK_ULL(23, 0)
 112
 113 #define ERDMA_PAGE_SIZE_SUPPORT 0x7FFFF000
 114
 115 /* Hardware page size definition */
 116 #define ERDMA_HW_PAGE_SHIFT 12
 117 #define ERDMA_HW_PAGE_SIZE 4096
 118
 119 /* WQE related. */
 120 #define EQE_SIZE 16
 121 #define EQE_SHIFT 4
 122 #define RQE_SIZE 32
 123 #define RQE_SHIFT 5
 124 #define CQE_SIZE 32
 125 #define CQE_SHIFT 5
 126 #define SQEBB_SIZE 32
 127 #define SQEBB_SHIFT 5
 128 #define SQEBB_MASK (~(SQEBB_SIZE - 1))
 129 #define SQEBB_ALIGN(size) ((size + SQEBB_SIZE - 1) & SQEBB_MASK)
 130 #define SQEBB_COUNT(size) (SQEBB_ALIGN(size) >> SQEBB_SHIFT)
 131
 132 #define ERDMA_MAX_SQE_SIZE 128
 133 #define ERDMA_MAX_WQEBB_PER_SQE 4
 134
 135 /* CMDQ related. */
 136 #define ERDMA_CMDQ_MAX_OUTSTANDING 128
 137 #define ERDMA_CMDQ_SQE_SIZE 64
 138
 139 /* cmdq sub module definition. */
 140 enum CMDQ_WQE_SUB_MOD {
 141         CMDQ_SUBMOD_RDMA = 0,
 142         CMDQ_SUBMOD_COMMON = 1
 143 };
 144
 145 enum CMDQ_RDMA_OPCODE {
 146         CMDQ_OPCODE_QUERY_DEVICE = 0,
 147         CMDQ_OPCODE_CREATE_QP = 1,
 148         CMDQ_OPCODE_DESTROY_QP = 2,
 149         CMDQ_OPCODE_MODIFY_QP = 3,
 150         CMDQ_OPCODE_CREATE_CQ = 4,
 151         CMDQ_OPCODE_DESTROY_CQ = 5,
 152         CMDQ_OPCODE_REG_MR = 8,
 153         CMDQ_OPCODE_DEREG_MR = 9
 154 };
 155
 156 enum CMDQ_COMMON_OPCODE {
 157         CMDQ_OPCODE_CREATE_EQ = 0,
 158         CMDQ_OPCODE_DESTROY_EQ = 1,
 159         CMDQ_OPCODE_QUERY_FW_INFO = 2,
 160         CMDQ_OPCODE_CONF_MTU = 3,
 161 };
 162
 163 /* cmdq-SQE HDR */
 164 #define ERDMA_CMD_HDR_WQEBB_CNT_MASK GENMASK_ULL(54, 52)
 165 #define ERDMA_CMD_HDR_CONTEXT_COOKIE_MASK GENMASK_ULL(47, 32)
 166 #define ERDMA_CMD_HDR_SUB_MOD_MASK GENMASK_ULL(25, 24)
 167 #define ERDMA_CMD_HDR_OPCODE_MASK GENMASK_ULL(23, 16)
 168 #define ERDMA_CMD_HDR_WQEBB_INDEX_MASK GENMASK_ULL(15, 0)
 169
 170 struct erdma_cmdq_destroy_cq_req {
 171         u64 hdr;
 172         u32 cqn;
 173 };
 174
 175 #define ERDMA_EQ_TYPE_AEQ 0
 176 #define ERDMA_EQ_TYPE_CEQ 1
 177
 178 struct erdma_cmdq_create_eq_req {
 179         u64 hdr;
 180         u64 qbuf_addr;
 181         u8 vector_idx;
 182         u8 eqn;
 183         u8 depth;
 184         u8 qtype;
 185         u32 db_dma_addr_l;
 186         u32 db_dma_addr_h;
 187 };
 188
 189 struct erdma_cmdq_destroy_eq_req {
 190         u64 hdr;
 191         u64 rsvd0;
 192         u8 vector_idx;
 193         u8 eqn;
 194         u8 rsvd1;
 195         u8 qtype;
 196 };
 197
 198 struct erdma_cmdq_config_mtu_req {
 199         u64 hdr;
 200         u32 mtu;
 201 };
 202
 203 /* create_cq cfg0 */
 204 #define ERDMA_CMD_CREATE_CQ_DEPTH_MASK GENMASK(31, 24)
 205 #define ERDMA_CMD_CREATE_CQ_PAGESIZE_MASK GENMASK(23, 20)
 206 #define ERDMA_CMD_CREATE_CQ_CQN_MASK GENMASK(19, 0)
 207
 208 /* create_cq cfg1 */
 209 #define ERDMA_CMD_CREATE_CQ_MTT_CNT_MASK GENMASK(31, 16)
 210 #define ERDMA_CMD_CREATE_CQ_MTT_TYPE_MASK BIT(15)
 211 #define ERDMA_CMD_CREATE_CQ_EQN_MASK GENMASK(9, 0)
 212
 213 struct erdma_cmdq_create_cq_req {
 214         u64 hdr;
 215         u32 cfg0;
 216         u32 qbuf_addr_l;
 217         u32 qbuf_addr_h;
 218         u32 cfg1;
 219         u64 cq_db_info_addr;
 220         u32 first_page_offset;
 221 };
 222
 223 /* regmr/deregmr cfg0 */
 224 #define ERDMA_CMD_MR_VALID_MASK BIT(31)
 225 #define ERDMA_CMD_MR_KEY_MASK GENMASK(27, 20)
 226 #define ERDMA_CMD_MR_MPT_IDX_MASK GENMASK(19, 0)
 227
 228 /* regmr cfg1 */
 229 #define ERDMA_CMD_REGMR_PD_MASK GENMASK(31, 12)
 230 #define ERDMA_CMD_REGMR_TYPE_MASK GENMASK(7, 6)
 231 #define ERDMA_CMD_REGMR_RIGHT_MASK GENMASK(5, 2)
 232 #define ERDMA_CMD_REGMR_ACC_MODE_MASK GENMASK(1, 0)
 233
 234 /* regmr cfg2 */
 235 #define ERDMA_CMD_REGMR_PAGESIZE_MASK GENMASK(31, 27)
 236 #define ERDMA_CMD_REGMR_MTT_TYPE_MASK GENMASK(21, 20)
 237 #define ERDMA_CMD_REGMR_MTT_CNT_MASK GENMASK(19, 0)
 238
 239 struct erdma_cmdq_reg_mr_req {
 240         u64 hdr;
 241         u32 cfg0;
 242         u32 cfg1;
 243         u64 start_va;
 244         u32 size;
 245         u32 cfg2;
 246         u64 phy_addr[4];
 247 };
 248
 249 struct erdma_cmdq_dereg_mr_req {
 250         u64 hdr;
 251         u32 cfg;
 252 };
 253
 254 /* modify qp cfg */
 255 #define ERDMA_CMD_MODIFY_QP_STATE_MASK GENMASK(31, 24)
 256 #define ERDMA_CMD_MODIFY_QP_CC_MASK GENMASK(23, 20)
 257 #define ERDMA_CMD_MODIFY_QP_QPN_MASK GENMASK(19, 0)
 258
 259 struct erdma_cmdq_modify_qp_req {
 260         u64 hdr;
 261         u32 cfg;
 262         u32 cookie;
 263         __be32 dip;
 264         __be32 sip;
 265         __be16 sport;
 266         __be16 dport;
 267         u32 send_nxt;
 268         u32 recv_nxt;
 269 };
 270
 271 /* create qp cfg0 */
 272 #define ERDMA_CMD_CREATE_QP_SQ_DEPTH_MASK GENMASK(31, 20)
 273 #define ERDMA_CMD_CREATE_QP_QPN_MASK GENMASK(19, 0)
 274
 275 /* create qp cfg1 */
 276 #define ERDMA_CMD_CREATE_QP_RQ_DEPTH_MASK GENMASK(31, 20)
 277 #define ERDMA_CMD_CREATE_QP_PD_MASK GENMASK(19, 0)
 278
 279 /* create qp cqn_mtt_cfg */
 280 #define ERDMA_CMD_CREATE_QP_PAGE_SIZE_MASK GENMASK(31, 28)
 281 #define ERDMA_CMD_CREATE_QP_CQN_MASK GENMASK(23, 0)
 282
 283 /* create qp mtt_cfg */
 284 #define ERDMA_CMD_CREATE_QP_PAGE_OFFSET_MASK GENMASK(31, 12)
 285 #define ERDMA_CMD_CREATE_QP_MTT_CNT_MASK GENMASK(11, 1)
 286 #define ERDMA_CMD_CREATE_QP_MTT_TYPE_MASK BIT(0)
 287
 288 #define ERDMA_CMDQ_CREATE_QP_RESP_COOKIE_MASK GENMASK_ULL(31, 0)
 289
 290 struct erdma_cmdq_create_qp_req {
 291         u64 hdr;
 292         u32 cfg0;
 293         u32 cfg1;
 294         u32 sq_cqn_mtt_cfg;
 295         u32 rq_cqn_mtt_cfg;
 296         u64 sq_buf_addr;
 297         u64 rq_buf_addr;
 298         u32 sq_mtt_cfg;
 299         u32 rq_mtt_cfg;
 300         u64 sq_db_info_dma_addr;
 301         u64 rq_db_info_dma_addr;
 302 };
 303
 304 struct erdma_cmdq_destroy_qp_req {
 305         u64 hdr;
 306         u32 qpn;
 307 };
 308
 309 /* cap qword 0 definition */
 310 #define ERDMA_CMD_DEV_CAP_MAX_CQE_MASK GENMASK_ULL(47, 40)
 311 #define ERDMA_CMD_DEV_CAP_MAX_RECV_WR_MASK GENMASK_ULL(23, 16)
 312 #define ERDMA_CMD_DEV_CAP_MAX_MR_SIZE_MASK GENMASK_ULL(7, 0)
 313
 314 /* cap qword 1 definition */
 315 #define ERDMA_CMD_DEV_CAP_DMA_LOCAL_KEY_MASK GENMASK_ULL(63, 32)
 316 #define ERDMA_CMD_DEV_CAP_DEFAULT_CC_MASK GENMASK_ULL(31, 28)
 317 #define ERDMA_CMD_DEV_CAP_QBLOCK_MASK GENMASK_ULL(27, 16)
 318 #define ERDMA_CMD_DEV_CAP_MAX_MW_MASK GENMASK_ULL(7, 0)
 319
 320 #define ERDMA_NQP_PER_QBLOCK 1024
 321
 322 #define ERDMA_CMD_INFO0_FW_VER_MASK GENMASK_ULL(31, 0)
 323
 324 /* CQE hdr */
 325 #define ERDMA_CQE_HDR_OWNER_MASK BIT(31)
 326 #define ERDMA_CQE_HDR_OPCODE_MASK GENMASK(23, 16)
 327 #define ERDMA_CQE_HDR_QTYPE_MASK GENMASK(15, 8)
 328 #define ERDMA_CQE_HDR_SYNDROME_MASK GENMASK(7, 0)
 329
 330 #define ERDMA_CQE_QTYPE_SQ 0
 331 #define ERDMA_CQE_QTYPE_RQ 1
 332 #define ERDMA_CQE_QTYPE_CMDQ 2
 333
 334 struct erdma_cqe {
 335         __be32 hdr;
 336         __be32 qe_idx;
 337         __be32 qpn;
 338         union {
 339                 __le32 imm_data;
 340                 __be32 inv_rkey;
 341         };
 342         __be32 size;
 343         __be32 rsvd[3];
 344 };
 345
 346 struct erdma_sge {
 347         __aligned_le64 laddr;
 348         __le32 length;
 349         __le32 lkey;
 350 };
 351
 352 /* Receive Queue Element */
 353 struct erdma_rqe {
 354         __le16 qe_idx;
 355         __le16 rsvd0;
 356         __le32 qpn;
 357         __le32 rsvd1;
 358         __le32 rsvd2;
 359         __le64 to;
 360         __le32 length;
 361         __le32 stag;
 362 };
 363
 364 /* SQE */
 365 #define ERDMA_SQE_HDR_SGL_LEN_MASK GENMASK_ULL(63, 56)
 366 #define ERDMA_SQE_HDR_WQEBB_CNT_MASK GENMASK_ULL(54, 52)
 367 #define ERDMA_SQE_HDR_QPN_MASK GENMASK_ULL(51, 32)
 368 #define ERDMA_SQE_HDR_OPCODE_MASK GENMASK_ULL(31, 27)
 369 #define ERDMA_SQE_HDR_DWQE_MASK BIT_ULL(26)
 370 #define ERDMA_SQE_HDR_INLINE_MASK BIT_ULL(25)
 371 #define ERDMA_SQE_HDR_FENCE_MASK BIT_ULL(24)
 372 #define ERDMA_SQE_HDR_SE_MASK BIT_ULL(23)
 373 #define ERDMA_SQE_HDR_CE_MASK BIT_ULL(22)
 374 #define ERDMA_SQE_HDR_WQEBB_INDEX_MASK GENMASK_ULL(15, 0)
 375
 376 /* REG MR attrs */
 377 #define ERDMA_SQE_MR_MODE_MASK GENMASK(1, 0)
 378 #define ERDMA_SQE_MR_ACCESS_MASK GENMASK(5, 2)
 379 #define ERDMA_SQE_MR_MTT_TYPE_MASK GENMASK(7, 6)
 380 #define ERDMA_SQE_MR_MTT_CNT_MASK GENMASK(31, 12)
 381
 382 struct erdma_write_sqe {
 383         __le64 hdr;
 384         __be32 imm_data;
 385         __le32 length;
 386
 387         __le32 sink_stag;
 388         __le32 sink_to_l;
 389         __le32 sink_to_h;
 390
 391         __le32 rsvd;
 392
 393         struct erdma_sge sgl[0];
 394 };
 395
 396 struct erdma_send_sqe {
 397         __le64 hdr;
 398         union {
 399                 __be32 imm_data;
 400                 __le32 invalid_stag;
 401         };
 402
 403         __le32 length;
 404         struct erdma_sge sgl[0];
 405 };
 406
 407 struct erdma_readreq_sqe {
 408         __le64 hdr;
 409         __le32 invalid_stag;
 410         __le32 length;
 411         __le32 sink_stag;
 412         __le32 sink_to_l;
 413         __le32 sink_to_h;
 414         __le32 rsvd;
 415 };
 416
 417 struct erdma_reg_mr_sqe {
 418         __le64 hdr;
 419         __le64 addr;
 420         __le32 length;
 421         __le32 stag;
 422         __le32 attrs;
 423         __le32 rsvd;
 424 };
 425
 426 /* EQ related. */
 427 #define ERDMA_DEFAULT_EQ_DEPTH 4096
 428
 429 /* ceqe */
 430 #define ERDMA_CEQE_HDR_DB_MASK BIT_ULL(63)
 431 #define ERDMA_CEQE_HDR_PI_MASK GENMASK_ULL(55, 32)
 432 #define ERDMA_CEQE_HDR_O_MASK BIT_ULL(31)
 433 #define ERDMA_CEQE_HDR_CQN_MASK GENMASK_ULL(19, 0)
 434
 435 /* aeqe */
 436 #define ERDMA_AEQE_HDR_O_MASK BIT(31)
 437 #define ERDMA_AEQE_HDR_TYPE_MASK GENMASK(23, 16)
 438 #define ERDMA_AEQE_HDR_SUBTYPE_MASK GENMASK(7, 0)
 439
 440 #define ERDMA_AE_TYPE_QP_FATAL_EVENT 0
 441 #define ERDMA_AE_TYPE_QP_ERQ_ERR_EVENT 1
 442 #define ERDMA_AE_TYPE_ACC_ERR_EVENT 2
 443 #define ERDMA_AE_TYPE_CQ_ERR 3
 444 #define ERDMA_AE_TYPE_OTHER_ERROR 4
 445
 446 struct erdma_aeqe {
 447         __le32 hdr;
 448         __le32 event_data0;
 449         __le32 event_data1;
 450         __le32 rsvd;
 451 };
 452
 453 enum erdma_opcode {
 454         ERDMA_OP_WRITE = 0,
 455         ERDMA_OP_READ = 1,
 456         ERDMA_OP_SEND = 2,
 457         ERDMA_OP_SEND_WITH_IMM = 3,
 458
 459         ERDMA_OP_RECEIVE = 4,
 460         ERDMA_OP_RECV_IMM = 5,
 461         ERDMA_OP_RECV_INV = 6,
 462
 463         ERDMA_OP_RSVD0 = 7,
 464         ERDMA_OP_RSVD1 = 8,
 465         ERDMA_OP_WRITE_WITH_IMM = 9,
 466
 467         ERDMA_OP_RSVD2 = 10,
 468         ERDMA_OP_RSVD3 = 11,
 469
 470         ERDMA_OP_RSP_SEND_IMM = 12,
 471         ERDMA_OP_SEND_WITH_INV = 13,
 472
 473         ERDMA_OP_REG_MR = 14,
 474         ERDMA_OP_LOCAL_INV = 15,
 475         ERDMA_OP_READ_WITH_INV = 16,
 476         ERDMA_NUM_OPCODES = 17,
 477         ERDMA_OP_INVALID = ERDMA_NUM_OPCODES + 1
 478 };
 479
 480 enum erdma_wc_status {
 481         ERDMA_WC_SUCCESS = 0,
 482         ERDMA_WC_GENERAL_ERR = 1,
 483         ERDMA_WC_RECV_WQE_FORMAT_ERR = 2,
 484         ERDMA_WC_RECV_STAG_INVALID_ERR = 3,
 485         ERDMA_WC_RECV_ADDR_VIOLATION_ERR = 4,
 486         ERDMA_WC_RECV_RIGHT_VIOLATION_ERR = 5,
 487         ERDMA_WC_RECV_PDID_ERR = 6,
 488         ERDMA_WC_RECV_WARRPING_ERR = 7,
 489         ERDMA_WC_SEND_WQE_FORMAT_ERR = 8,
 490         ERDMA_WC_SEND_WQE_ORD_EXCEED = 9,
 491         ERDMA_WC_SEND_STAG_INVALID_ERR = 10,
 492         ERDMA_WC_SEND_ADDR_VIOLATION_ERR = 11,
 493         ERDMA_WC_SEND_RIGHT_VIOLATION_ERR = 12,
 494         ERDMA_WC_SEND_PDID_ERR = 13,
 495         ERDMA_WC_SEND_WARRPING_ERR = 14,
 496         ERDMA_WC_FLUSH_ERR = 15,
 497         ERDMA_WC_RETRY_EXC_ERR = 16,
 498         ERDMA_NUM_WC_STATUS
 499 };
 500
 501 enum erdma_vendor_err {
 502         ERDMA_WC_VENDOR_NO_ERR = 0,
 503         ERDMA_WC_VENDOR_INVALID_RQE = 1,
 504         ERDMA_WC_VENDOR_RQE_INVALID_STAG = 2,
 505         ERDMA_WC_VENDOR_RQE_ADDR_VIOLATION = 3,
 506         ERDMA_WC_VENDOR_RQE_ACCESS_RIGHT_ERR = 4,
 507         ERDMA_WC_VENDOR_RQE_INVALID_PD = 5,
 508         ERDMA_WC_VENDOR_RQE_WRAP_ERR = 6,
 509         ERDMA_WC_VENDOR_INVALID_SQE = 0x20,
 510         ERDMA_WC_VENDOR_ZERO_ORD = 0x21,
 511         ERDMA_WC_VENDOR_SQE_INVALID_STAG = 0x30,
 512         ERDMA_WC_VENDOR_SQE_ADDR_VIOLATION = 0x31,
 513         ERDMA_WC_VENDOR_SQE_ACCESS_ERR = 0x32,
 514         ERDMA_WC_VENDOR_SQE_INVALID_PD = 0x33,
 515         ERDMA_WC_VENDOR_SQE_WARP_ERR = 0x34
 516 };
 517
 518 #endif