drivers/gpu/drm/vc4/vc4_drv.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * Copyright (C) 2015 Broadcom
   4  */
   5 #ifndef _VC4_DRV_H_
   6 #define _VC4_DRV_H_
   7
   8 #include <linux/delay.h>
   9 #include <linux/refcount.h>
  10 #include <linux/uaccess.h>
  11
  12 #include <drm/drm_atomic.h>
  13 #include <drm/drm_debugfs.h>
  14 #include <drm/drm_device.h>
  15 #include <drm/drm_encoder.h>
  16 #include <drm/drm_gem_cma_helper.h>
  17 #include <drm/drm_managed.h>
  18 #include <drm/drm_mm.h>
  19 #include <drm/drm_modeset_lock.h>
  20
  21 #include "uapi/drm/vc4_drm.h"
  22 #include "vc4_regs.h"
  23
  24 struct drm_device;
  25 struct drm_gem_object;
  26
  27 /* Don't forget to update vc4_bo.c: bo_type_names[] when adding to
  28  * this.
  29  */
  30 enum vc4_kernel_bo_type {
  31         /* Any kernel allocation (gem_create_object hook) before it
  32          * gets another type set.
  33          */
  34         VC4_BO_TYPE_KERNEL,
  35         VC4_BO_TYPE_V3D,
  36         VC4_BO_TYPE_V3D_SHADER,
  37         VC4_BO_TYPE_DUMB,
  38         VC4_BO_TYPE_BIN,
  39         VC4_BO_TYPE_RCL,
  40         VC4_BO_TYPE_BCL,
  41         VC4_BO_TYPE_KERNEL_CACHE,
  42         VC4_BO_TYPE_COUNT
  43 };
  44
  45 /* Performance monitor object. The perform lifetime is controlled by userspace
  46  * using perfmon related ioctls. A perfmon can be attached to a submit_cl
  47  * request, and when this is the case, HW perf counters will be activated just
  48  * before the submit_cl is submitted to the GPU and disabled when the job is
  49  * done. This way, only events related to a specific job will be counted.
  50  */
  51 struct vc4_perfmon {
  52         /* Tracks the number of users of the perfmon, when this counter reaches
  53          * zero the perfmon is destroyed.
  54          */
  55         refcount_t refcnt;
  56
  57         /* Number of counters activated in this perfmon instance
  58          * (should be less than DRM_VC4_MAX_PERF_COUNTERS).
  59          */
  60         u8 ncounters;
  61
  62         /* Events counted by the HW perf counters. */
  63         u8 events[DRM_VC4_MAX_PERF_COUNTERS];
  64
  65         /* Storage for counter values. Counters are incremented by the HW
  66          * perf counter values every time the perfmon is attached to a GPU job.
  67          * This way, perfmon users don't have to retrieve the results after
  68          * each job if they want to track events covering several submissions.
  69          * Note that counter values can't be reset, but you can fake a reset by
  70          * destroying the perfmon and creating a new one.
  71          */
  72         u64 counters[];
  73 };
  74
  75 struct vc4_dev {
  76         struct drm_device base;
  77
  78         unsigned int irq;
  79
  80         bool firmware_kms;
  81         struct rpi_firmware *firmware;
  82
  83         struct vc4_hvs *hvs;
  84         struct vc4_v3d *v3d;
  85         struct vc4_dpi *dpi;
  86         struct vc4_vec *vec;
  87         struct vc4_txp *txp;
  88         struct vc4_fkms *fkms;
  89
  90         struct vc4_hang_state *hang_state;
  91
  92         /* The kernel-space BO cache.  Tracks buffers that have been
  93          * unreferenced by all other users (refcounts of 0!) but not
  94          * yet freed, so we can do cheap allocations.
  95          */
  96         struct vc4_bo_cache {
  97                 /* Array of list heads for entries in the BO cache,
  98                  * based on number of pages, so we can do O(1) lookups
  99                  * in the cache when allocating.
 100                  */
 101                 struct list_head *size_list;
 102                 uint32_t size_list_size;
 103
 104                 /* List of all BOs in the cache, ordered by age, so we
 105                  * can do O(1) lookups when trying to free old
 106                  * buffers.
 107                  */
 108                 struct list_head time_list;
 109                 struct work_struct time_work;
 110                 struct timer_list time_timer;
 111         } bo_cache;
 112
 113         u32 num_labels;
 114         struct vc4_label {
 115                 const char *name;
 116                 u32 num_allocated;
 117                 u32 size_allocated;
 118         } *bo_labels;
 119
 120         /* Protects bo_cache and bo_labels. */
 121         struct mutex bo_lock;
 122
 123         /* Purgeable BO pool. All BOs in this pool can have their memory
 124          * reclaimed if the driver is unable to allocate new BOs. We also
 125          * keep stats related to the purge mechanism here.
 126          */
 127         struct {
 128                 struct list_head list;
 129                 unsigned int num;
 130                 size_t size;
 131                 unsigned int purged_num;
 132                 size_t purged_size;
 133                 struct mutex lock;
 134         } purgeable;
 135
 136         uint64_t dma_fence_context;
 137
 138         /* Sequence number for the last job queued in bin_job_list.
 139          * Starts at 0 (no jobs emitted).
 140          */
 141         uint64_t emit_seqno;
 142
 143         /* Sequence number for the last completed job on the GPU.
 144          * Starts at 0 (no jobs completed).
 145          */
 146         uint64_t finished_seqno;
 147
 148         /* List of all struct vc4_exec_info for jobs to be executed in
 149          * the binner.  The first job in the list is the one currently
 150          * programmed into ct0ca for execution.
 151          */
 152         struct list_head bin_job_list;
 153
 154         /* List of all struct vc4_exec_info for jobs that have
 155          * completed binning and are ready for rendering.  The first
 156          * job in the list is the one currently programmed into ct1ca
 157          * for execution.
 158          */
 159         struct list_head render_job_list;
 160
 161         /* List of the finished vc4_exec_infos waiting to be freed by
 162          * job_done_work.
 163          */
 164         struct list_head job_done_list;
 165         /* Spinlock used to synchronize the job_list and seqno
 166          * accesses between the IRQ handler and GEM ioctls.
 167          */
 168         spinlock_t job_lock;
 169         wait_queue_head_t job_wait_queue;
 170         struct work_struct job_done_work;
 171
 172         /* Used to track the active perfmon if any. Access to this field is
 173          * protected by job_lock.
 174          */
 175         struct vc4_perfmon *active_perfmon;
 176
 177         /* List of struct vc4_seqno_cb for callbacks to be made from a
 178          * workqueue when the given seqno is passed.
 179          */
 180         struct list_head seqno_cb_list;
 181
 182         /* The memory used for storing binner tile alloc, tile state,
 183          * and overflow memory allocations.  This is freed when V3D
 184          * powers down.
 185          */
 186         struct vc4_bo *bin_bo;
 187
 188         /* Size of blocks allocated within bin_bo. */
 189         uint32_t bin_alloc_size;
 190
 191         /* Bitmask of the bin_alloc_size chunks in bin_bo that are
 192          * used.
 193          */
 194         uint32_t bin_alloc_used;
 195
 196         /* Bitmask of the current bin_alloc used for overflow memory. */
 197         uint32_t bin_alloc_overflow;
 198
 199         /* Incremented when an underrun error happened after an atomic commit.
 200          * This is particularly useful to detect when a specific modeset is too
 201          * demanding in term of memory or HVS bandwidth which is hard to guess
 202          * at atomic check time.
 203          */
 204         atomic_t underrun;
 205
 206         struct work_struct overflow_mem_work;
 207
 208         int power_refcount;
 209
 210         /* Set to true when the load tracker is active. */
 211         bool load_tracker_enabled;
 212
 213         /* Mutex controlling the power refcount. */
 214         struct mutex power_lock;
 215
 216         struct {
 217                 struct timer_list timer;
 218                 struct work_struct reset_work;
 219         } hangcheck;
 220
 221         struct drm_modeset_lock ctm_state_lock;
 222         struct drm_private_obj ctm_manager;
 223         struct drm_private_obj hvs_channels;
 224         struct drm_private_obj load_tracker;
 225
 226         /* List of vc4_debugfs_info_entry for adding to debugfs once
 227          * the minor is available (after drm_dev_register()).
 228          */
 229         struct list_head debugfs_list;
 230
 231         /* Mutex for binner bo allocation. */
 232         struct mutex bin_bo_lock;
 233         /* Reference count for our binner bo. */
 234         struct kref bin_bo_kref;
 235 };
 236
 237 static inline struct vc4_dev *
 238 to_vc4_dev(struct drm_device *dev)
 239 {
 240         return container_of(dev, struct vc4_dev, base);
 241 }
 242
 243 struct vc4_bo {
 244         struct drm_gem_cma_object base;
 245
 246         /* seqno of the last job to render using this BO. */
 247         uint64_t seqno;
 248
 249         /* seqno of the last job to use the RCL to write to this BO.
 250          *
 251          * Note that this doesn't include binner overflow memory
 252          * writes.
 253          */
 254         uint64_t write_seqno;
 255
 256         bool t_format;
 257
 258         /* List entry for the BO's position in either
 259          * vc4_exec_info->unref_list or vc4_dev->bo_cache.time_list
 260          */
 261         struct list_head unref_head;
 262
 263         /* Time in jiffies when the BO was put in vc4->bo_cache. */
 264         unsigned long free_time;
 265
 266         /* List entry for the BO's position in vc4_dev->bo_cache.size_list */
 267         struct list_head size_head;
 268
 269         /* Struct for shader validation state, if created by
 270          * DRM_IOCTL_VC4_CREATE_SHADER_BO.
 271          */
 272         struct vc4_validated_shader_info *validated_shader;
 273
 274         /* One of enum vc4_kernel_bo_type, or VC4_BO_TYPE_COUNT + i
 275          * for user-allocated labels.
 276          */
 277         int label;
 278
 279         /* Count the number of active users. This is needed to determine
 280          * whether we can move the BO to the purgeable list or not (when the BO
 281          * is used by the GPU or the display engine we can't purge it).
 282          */
 283         refcount_t usecnt;
 284
 285         /* Store purgeable/purged state here */
 286         u32 madv;
 287         struct mutex madv_lock;
 288 };
 289
 290 static inline struct vc4_bo *
 291 to_vc4_bo(struct drm_gem_object *bo)
 292 {
 293         return container_of(to_drm_gem_cma_obj(bo), struct vc4_bo, base);
 294 }
 295
 296 struct vc4_fence {
 297         struct dma_fence base;
 298         struct drm_device *dev;
 299         /* vc4 seqno for signaled() test */
 300         uint64_t seqno;
 301 };
 302
 303 static inline struct vc4_fence *
 304 to_vc4_fence(struct dma_fence *fence)
 305 {
 306         return container_of(fence, struct vc4_fence, base);
 307 }
 308
 309 struct vc4_seqno_cb {
 310         struct work_struct work;
 311         uint64_t seqno;
 312         void (*func)(struct vc4_seqno_cb *cb);
 313 };
 314
 315 struct vc4_v3d {
 316         struct vc4_dev *vc4;
 317         struct platform_device *pdev;
 318         void __iomem *regs;
 319         struct clk *clk;
 320         struct debugfs_regset32 regset;
 321 };
 322
 323 struct vc4_hvs {
 324         struct platform_device *pdev;
 325         void __iomem *regs;
 326         u32 __iomem *dlist;
 327
 328         struct clk *core_clk;
 329
 330         /* Memory manager for CRTCs to allocate space in the display
 331          * list.  Units are dwords.
 332          */
 333         struct drm_mm dlist_mm;
 334         /* Memory manager for the LBM memory used by HVS scaling. */
 335         struct drm_mm lbm_mm;
 336         spinlock_t mm_lock;
 337
 338         struct list_head stale_dlist_entries;
 339         struct work_struct free_dlist_work;
 340
 341         struct drm_mm_node mitchell_netravali_filter;
 342
 343         struct debugfs_regset32 regset;
 344
 345         /* HVS version 5 flag, therefore requires updated dlist structures */
 346         bool hvs5;
 347 };
 348
 349 struct vc4_plane {
 350         struct drm_plane base;
 351 };
 352
 353 static inline struct vc4_plane *
 354 to_vc4_plane(struct drm_plane *plane)
 355 {
 356         return container_of(plane, struct vc4_plane, base);
 357 }
 358
 359 enum vc4_scaling_mode {
 360         VC4_SCALING_NONE,
 361         VC4_SCALING_TPZ,
 362         VC4_SCALING_PPF,
 363 };
 364
 365 struct vc4_plane_state {
 366         struct drm_plane_state base;
 367         /* System memory copy of the display list for this element, computed
 368          * at atomic_check time.
 369          */
 370         u32 *dlist;
 371         u32 dlist_size; /* Number of dwords allocated for the display list */
 372         u32 dlist_count; /* Number of used dwords in the display list. */
 373
 374         /* Offset in the dlist to various words, for pageflip or
 375          * cursor updates.
 376          */
 377         u32 pos0_offset;
 378         u32 pos2_offset;
 379         u32 ptr0_offset;
 380         u32 lbm_offset;
 381
 382         /* Offset where the plane's dlist was last stored in the
 383          * hardware at vc4_crtc_atomic_flush() time.
 384          */
 385         u32 __iomem *hw_dlist;
 386
 387         /* Clipped coordinates of the plane on the display. */
 388         int crtc_x, crtc_y, crtc_w, crtc_h;
 389         /* Clipped area being scanned from in the FB in u16.16 format */
 390         u32 src_x, src_y;
 391
 392         u32 src_w[2], src_h[2];
 393
 394         /* Scaling selection for the RGB/Y plane and the Cb/Cr planes. */
 395         enum vc4_scaling_mode x_scaling[2], y_scaling[2];
 396         bool is_unity;
 397         bool is_yuv;
 398
 399         /* Offset to start scanning out from the start of the plane's
 400          * BO.
 401          */
 402         u32 offsets[3];
 403
 404         /* Our allocation in LBM for temporary storage during scaling. */
 405         struct drm_mm_node lbm;
 406
 407         /* Set when the plane has per-pixel alpha content or does not cover
 408          * the entire screen. This is a hint to the CRTC that it might need
 409          * to enable background color fill.
 410          */
 411         bool needs_bg_fill;
 412
 413         /* Mark the dlist as initialized. Useful to avoid initializing it twice
 414          * when async update is not possible.
 415          */
 416         bool dlist_initialized;
 417
 418         /* Load of this plane on the HVS block. The load is expressed in HVS
 419          * cycles/sec.
 420          */
 421         u64 hvs_load;
 422
 423         /* Memory bandwidth needed for this plane. This is expressed in
 424          * bytes/sec.
 425          */
 426         u64 membus_load;
 427 };
 428
 429 static inline struct vc4_plane_state *
 430 to_vc4_plane_state(struct drm_plane_state *state)
 431 {
 432         return container_of(state, struct vc4_plane_state, base);
 433 }
 434
 435 enum vc4_encoder_type {
 436         VC4_ENCODER_TYPE_NONE,
 437         VC4_ENCODER_TYPE_HDMI0,
 438         VC4_ENCODER_TYPE_HDMI1,
 439         VC4_ENCODER_TYPE_VEC,
 440         VC4_ENCODER_TYPE_DSI0,
 441         VC4_ENCODER_TYPE_DSI1,
 442         VC4_ENCODER_TYPE_SMI,
 443         VC4_ENCODER_TYPE_DPI,
 444 };
 445
 446 struct vc4_encoder {
 447         struct drm_encoder base;
 448         enum vc4_encoder_type type;
 449         u32 clock_select;
 450
 451         void (*pre_crtc_configure)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 452         void (*pre_crtc_enable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 453         void (*post_crtc_enable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 454
 455         void (*post_crtc_disable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 456         void (*post_crtc_powerdown)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 457 };
 458
 459 static inline struct vc4_encoder *
 460 to_vc4_encoder(struct drm_encoder *encoder)
 461 {
 462         return container_of(encoder, struct vc4_encoder, base);
 463 }
 464
 465 struct vc4_crtc_data {
 466         /* Bitmask of channels (FIFOs) of the HVS that the output can source from */
 467         unsigned int hvs_available_channels;
 468
 469         /* Which output of the HVS this pixelvalve sources from. */
 470         int hvs_output;
 471 };
 472
 473 struct vc4_pv_data {
 474         struct vc4_crtc_data    base;
 475
 476         /* Depth of the PixelValve FIFO in bytes */
 477         unsigned int fifo_depth;
 478
 479         /* Number of pixels output per clock period */
 480         u8 pixels_per_clock;
 481
 482         enum vc4_encoder_type encoder_types[4];
 483         const char *debugfs_name;
 484
 485 };
 486
 487 struct vc5_gamma_entry {
 488         u32 x_c_terms;
 489         u32 grad_term;
 490 };
 491
 492 #define VC5_HVS_SET_GAMMA_ENTRY(x, c, g) (struct vc5_gamma_entry){      \
 493         .x_c_terms = VC4_SET_FIELD((x), SCALER5_DSPGAMMA_OFF_X) |       \
 494                      VC4_SET_FIELD((c), SCALER5_DSPGAMMA_OFF_C),        \
 495         .grad_term = (g)                                                \
 496 }
 497
 498 struct vc4_crtc {
 499         struct drm_crtc base;
 500         struct platform_device *pdev;
 501         const struct vc4_crtc_data *data;
 502         void __iomem *regs;
 503
 504         /* Timestamp at start of vblank irq - unaffected by lock delays. */
 505         ktime_t t_vblank;
 506
 507         union {
 508                 struct {  /* VC4 gamma LUT */
 509                         u8 lut_r[256];
 510                         u8 lut_g[256];
 511                         u8 lut_b[256];
 512                 };
 513                 struct {  /* VC5 gamma PWL entries */
 514                         struct vc5_gamma_entry pwl_r[SCALER5_DSPGAMMA_NUM_POINTS];
 515                         struct vc5_gamma_entry pwl_g[SCALER5_DSPGAMMA_NUM_POINTS];
 516                         struct vc5_gamma_entry pwl_b[SCALER5_DSPGAMMA_NUM_POINTS];
 517                         struct vc5_gamma_entry pwl_a[SCALER5_DSPGAMMA_NUM_POINTS];
 518                 };
 519         };
 520
 521         struct drm_pending_vblank_event *event;
 522
 523         struct debugfs_regset32 regset;
 524
 525         /**
 526          * @feeds_txp: True if the CRTC feeds our writeback controller.
 527          */
 528         bool feeds_txp;
 529
 530         /**
 531          * @irq_lock: Spinlock protecting the resources shared between
 532          * the atomic code and our vblank handler.
 533          */
 534         spinlock_t irq_lock;
 535
 536         /**
 537          * @current_dlist: Start offset of the display list currently
 538          * set in the HVS for that CRTC. Protected by @irq_lock, and
 539          * copied in vc4_hvs_update_dlist() for the CRTC interrupt
 540          * handler to have access to that value.
 541          */
 542         unsigned int current_dlist;
 543
 544         /**
 545          * @current_hvs_channel: HVS channel currently assigned to the
 546          * CRTC. Protected by @irq_lock, and copied in
 547          * vc4_hvs_atomic_begin() for the CRTC interrupt handler to have
 548          * access to that value.
 549          */
 550         unsigned int current_hvs_channel;
 551 };
 552
 553 static inline struct vc4_crtc *
 554 to_vc4_crtc(struct drm_crtc *crtc)
 555 {
 556         return container_of(crtc, struct vc4_crtc, base);
 557 }
 558
 559 static inline const struct vc4_crtc_data *
 560 vc4_crtc_to_vc4_crtc_data(const struct vc4_crtc *crtc)
 561 {
 562         return crtc->data;
 563 }
 564
 565 static inline const struct vc4_pv_data *
 566 vc4_crtc_to_vc4_pv_data(const struct vc4_crtc *crtc)
 567 {
 568         const struct vc4_crtc_data *data = vc4_crtc_to_vc4_crtc_data(crtc);
 569
 570         return container_of(data, struct vc4_pv_data, base);
 571 }
 572
 573 struct drm_connector *vc4_get_crtc_connector(struct drm_crtc *crtc,
 574                                              struct drm_crtc_state *state);
 575
 576 struct drm_encoder *vc4_get_crtc_encoder(struct drm_crtc *crtc,
 577                                          struct drm_crtc_state *state);
 578
 579 struct vc4_hvs_dlist_allocation {
 580         struct list_head node;
 581         struct drm_mm_node mm_node;
 582         unsigned int channel;
 583         u8 target_frame_count;
 584 };
 585
 586 struct vc4_crtc_state {
 587         struct drm_crtc_state base;
 588         struct vc4_hvs_dlist_allocation *mm;
 589         bool txp_armed;
 590         unsigned int assigned_channel;
 591
 592         struct {
 593                 unsigned int left;
 594                 unsigned int right;
 595                 unsigned int top;
 596                 unsigned int bottom;
 597         } margins;
 598
 599         unsigned long hvs_load;
 600
 601         /* Transitional state below, only valid during atomic commits */
 602         bool update_muxing;
 603 };
 604
 605 #define VC4_HVS_CHANNEL_DISABLED ((unsigned int)-1)
 606
 607 static inline struct vc4_crtc_state *
 608 to_vc4_crtc_state(struct drm_crtc_state *crtc_state)
 609 {
 610         return container_of(crtc_state, struct vc4_crtc_state, base);
 611 }
 612
 613 #define V3D_READ(offset) readl(vc4->v3d->regs + offset)
 614 #define V3D_WRITE(offset, val) writel(val, vc4->v3d->regs + offset)
 615 #define HVS_READ(offset) readl(hvs->regs + offset)
 616 #define HVS_WRITE(offset, val) writel(val, hvs->regs + offset)
 617
 618 #define VC4_REG32(reg) { .name = #reg, .offset = reg }
 619
 620 struct vc4_exec_info {
 621         /* Sequence number for this bin/render job. */
 622         uint64_t seqno;
 623
 624         /* Latest write_seqno of any BO that binning depends on. */
 625         uint64_t bin_dep_seqno;
 626
 627         struct dma_fence *fence;
 628
 629         /* Last current addresses the hardware was processing when the
 630          * hangcheck timer checked on us.
 631          */
 632         uint32_t last_ct0ca, last_ct1ca;
 633
 634         /* Kernel-space copy of the ioctl arguments */
 635         struct drm_vc4_submit_cl *args;
 636
 637         /* This is the array of BOs that were looked up at the start of exec.
 638          * Command validation will use indices into this array.
 639          */
 640         struct drm_gem_cma_object **bo;
 641         uint32_t bo_count;
 642
 643         /* List of BOs that are being written by the RCL.  Other than
 644          * the binner temporary storage, this is all the BOs written
 645          * by the job.
 646          */
 647         struct drm_gem_cma_object *rcl_write_bo[4];
 648         uint32_t rcl_write_bo_count;
 649
 650         /* Pointers for our position in vc4->job_list */
 651         struct list_head head;
 652
 653         /* List of other BOs used in the job that need to be released
 654          * once the job is complete.
 655          */
 656         struct list_head unref_list;
 657
 658         /* Current unvalidated indices into @bo loaded by the non-hardware
 659          * VC4_PACKET_GEM_HANDLES.
 660          */
 661         uint32_t bo_index[2];
 662
 663         /* This is the BO where we store the validated command lists, shader
 664          * records, and uniforms.
 665          */
 666         struct drm_gem_cma_object *exec_bo;
 667
 668         /**
 669          * This tracks the per-shader-record state (packet 64) that
 670          * determines the length of the shader record and the offset
 671          * it's expected to be found at.  It gets read in from the
 672          * command lists.
 673          */
 674         struct vc4_shader_state {
 675                 uint32_t addr;
 676                 /* Maximum vertex index referenced by any primitive using this
 677                  * shader state.
 678                  */
 679                 uint32_t max_index;
 680         } *shader_state;
 681
 682         /** How many shader states the user declared they were using. */
 683         uint32_t shader_state_size;
 684         /** How many shader state records the validator has seen. */
 685         uint32_t shader_state_count;
 686
 687         bool found_tile_binning_mode_config_packet;
 688         bool found_start_tile_binning_packet;
 689         bool found_increment_semaphore_packet;
 690         bool found_flush;
 691         uint8_t bin_tiles_x, bin_tiles_y;
 692         /* Physical address of the start of the tile alloc array
 693          * (where each tile's binned CL will start)
 694          */
 695         uint32_t tile_alloc_offset;
 696         /* Bitmask of which binner slots are freed when this job completes. */
 697         uint32_t bin_slots;
 698
 699         /**
 700          * Computed addresses pointing into exec_bo where we start the
 701          * bin thread (ct0) and render thread (ct1).
 702          */
 703         uint32_t ct0ca, ct0ea;
 704         uint32_t ct1ca, ct1ea;
 705
 706         /* Pointer to the unvalidated bin CL (if present). */
 707         void *bin_u;
 708
 709         /* Pointers to the shader recs.  These paddr gets incremented as CL
 710          * packets are relocated in validate_gl_shader_state, and the vaddrs
 711          * (u and v) get incremented and size decremented as the shader recs
 712          * themselves are validated.
 713          */
 714         void *shader_rec_u;
 715         void *shader_rec_v;
 716         uint32_t shader_rec_p;
 717         uint32_t shader_rec_size;
 718
 719         /* Pointers to the uniform data.  These pointers are incremented, and
 720          * size decremented, as each batch of uniforms is uploaded.
 721          */
 722         void *uniforms_u;
 723         void *uniforms_v;
 724         uint32_t uniforms_p;
 725         uint32_t uniforms_size;
 726
 727         /* Pointer to a performance monitor object if the user requested it,
 728          * NULL otherwise.
 729          */
 730         struct vc4_perfmon *perfmon;
 731
 732         /* Whether the exec has taken a reference to the binner BO, which should
 733          * happen with a VC4_PACKET_TILE_BINNING_MODE_CONFIG packet.
 734          */
 735         bool bin_bo_used;
 736 };
 737
 738 /* Per-open file private data. Any driver-specific resource that has to be
 739  * released when the DRM file is closed should be placed here.
 740  */
 741 struct vc4_file {
 742         struct {
 743                 struct idr idr;
 744                 struct mutex lock;
 745         } perfmon;
 746
 747         bool bin_bo_used;
 748 };
 749
 750 static inline struct vc4_exec_info *
 751 vc4_first_bin_job(struct vc4_dev *vc4)
 752 {
 753         return list_first_entry_or_null(&vc4->bin_job_list,
 754                                         struct vc4_exec_info, head);
 755 }
 756
 757 static inline struct vc4_exec_info *
 758 vc4_first_render_job(struct vc4_dev *vc4)
 759 {
 760         return list_first_entry_or_null(&vc4->render_job_list,
 761                                         struct vc4_exec_info, head);
 762 }
 763
 764 static inline struct vc4_exec_info *
 765 vc4_last_render_job(struct vc4_dev *vc4)
 766 {
 767         if (list_empty(&vc4->render_job_list))
 768                 return NULL;
 769         return list_last_entry(&vc4->render_job_list,
 770                                struct vc4_exec_info, head);
 771 }
 772
 773 /**
 774  * struct vc4_texture_sample_info - saves the offsets into the UBO for texture
 775  * setup parameters.
 776  *
 777  * This will be used at draw time to relocate the reference to the texture
 778  * contents in p0, and validate that the offset combined with
 779  * width/height/stride/etc. from p1 and p2/p3 doesn't sample outside the BO.
 780  * Note that the hardware treats unprovided config parameters as 0, so not all
 781  * of them need to be set up for every texure sample, and we'll store ~0 as
 782  * the offset to mark the unused ones.
 783  *
 784  * See the VC4 3D architecture guide page 41 ("Texture and Memory Lookup Unit
 785  * Setup") for definitions of the texture parameters.
 786  */
 787 struct vc4_texture_sample_info {
 788         bool is_direct;
 789         uint32_t p_offset[4];
 790 };
 791
 792 /**
 793  * struct vc4_validated_shader_info - information about validated shaders that
 794  * needs to be used from command list validation.
 795  *
 796  * For a given shader, each time a shader state record references it, we need
 797  * to verify that the shader doesn't read more uniforms than the shader state
 798  * record's uniform BO pointer can provide, and we need to apply relocations
 799  * and validate the shader state record's uniforms that define the texture
 800  * samples.
 801  */
 802 struct vc4_validated_shader_info {
 803         uint32_t uniforms_size;
 804         uint32_t uniforms_src_size;
 805         uint32_t num_texture_samples;
 806         struct vc4_texture_sample_info *texture_samples;
 807
 808         uint32_t num_uniform_addr_offsets;
 809         uint32_t *uniform_addr_offsets;
 810
 811         bool is_threaded;
 812 };
 813
 814 /**
 815  * __wait_for - magic wait macro
 816  *
 817  * Macro to help avoid open coding check/wait/timeout patterns. Note that it's
 818  * important that we check the condition again after having timed out, since the
 819  * timeout could be due to preemption or similar and we've never had a chance to
 820  * check the condition before the timeout.
 821  */
 822 #define __wait_for(OP, COND, US, Wmin, Wmax) ({ \
 823         const ktime_t end__ = ktime_add_ns(ktime_get_raw(), 1000ll * (US)); \
 824         long wait__ = (Wmin); /* recommended min for usleep is 10 us */ \
 825         int ret__;                                                      \
 826         might_sleep();                                                  \
 827         for (;;) {                                                      \
 828                 const bool expired__ = ktime_after(ktime_get_raw(), end__); \
 829                 OP;                                                     \
 830                 /* Guarantee COND check prior to timeout */             \
 831                 barrier();                                              \
 832                 if (COND) {                                             \
 833                         ret__ = 0;                                      \
 834                         break;                                          \
 835                 }                                                       \
 836                 if (expired__) {                                        \
 837                         ret__ = -ETIMEDOUT;                             \
 838                         break;                                          \
 839                 }                                                       \
 840                 usleep_range(wait__, wait__ * 2);                       \
 841                 if (wait__ < (Wmax))                                    \
 842                         wait__ <<= 1;                                   \
 843         }                                                               \
 844         ret__;                                                          \
 845 })
 846
 847 #define _wait_for(COND, US, Wmin, Wmax) __wait_for(, (COND), (US), (Wmin), \
 848                                                    (Wmax))
 849 #define wait_for(COND, MS)              _wait_for((COND), (MS) * 1000, 10, 1000)
 850
 851 /* vc4_bo.c */
 852 struct drm_gem_object *vc4_create_object(struct drm_device *dev, size_t size);
 853 struct vc4_bo *vc4_bo_create(struct drm_device *dev, size_t size,
 854                              bool from_cache, enum vc4_kernel_bo_type type);
 855 int vc4_dumb_create(struct drm_file *file_priv,
 856                     struct drm_device *dev,
 857                     struct drm_mode_create_dumb *args);
 858 int vc4_create_bo_ioctl(struct drm_device *dev, void *data,
 859                         struct drm_file *file_priv);
 860 int vc4_create_shader_bo_ioctl(struct drm_device *dev, void *data,
 861                                struct drm_file *file_priv);
 862 int vc4_mmap_bo_ioctl(struct drm_device *dev, void *data,
 863                       struct drm_file *file_priv);
 864 int vc4_set_tiling_ioctl(struct drm_device *dev, void *data,
 865                          struct drm_file *file_priv);
 866 int vc4_get_tiling_ioctl(struct drm_device *dev, void *data,
 867                          struct drm_file *file_priv);
 868 int vc4_get_hang_state_ioctl(struct drm_device *dev, void *data,
 869                              struct drm_file *file_priv);
 870 int vc4_label_bo_ioctl(struct drm_device *dev, void *data,
 871                        struct drm_file *file_priv);
 872 int vc4_bo_cache_init(struct drm_device *dev);
 873 int vc4_bo_inc_usecnt(struct vc4_bo *bo);
 874 void vc4_bo_dec_usecnt(struct vc4_bo *bo);
 875 void vc4_bo_add_to_purgeable_pool(struct vc4_bo *bo);
 876 void vc4_bo_remove_from_purgeable_pool(struct vc4_bo *bo);
 877
 878 /* vc4_crtc.c */
 879 extern struct platform_driver vc4_crtc_driver;
 880 int vc4_crtc_disable_at_boot(struct drm_crtc *crtc);
 881 int vc4_crtc_init(struct drm_device *drm, struct vc4_crtc *vc4_crtc,
 882                   const struct drm_crtc_funcs *crtc_funcs,
 883                   const struct drm_crtc_helper_funcs *crtc_helper_funcs);
 884 void vc4_crtc_destroy(struct drm_crtc *crtc);
 885 int vc4_page_flip(struct drm_crtc *crtc,
 886                   struct drm_framebuffer *fb,
 887                   struct drm_pending_vblank_event *event,
 888                   uint32_t flags,
 889                   struct drm_modeset_acquire_ctx *ctx);
 890 struct drm_crtc_state *vc4_crtc_duplicate_state(struct drm_crtc *crtc);
 891 void vc4_crtc_destroy_state(struct drm_crtc *crtc,
 892                             struct drm_crtc_state *state);
 893 void vc4_crtc_reset(struct drm_crtc *crtc);
 894 void vc4_crtc_handle_vblank(struct vc4_crtc *crtc);
 895 void vc4_crtc_get_margins(struct drm_crtc_state *state,
 896                           unsigned int *left, unsigned int *right,
 897                           unsigned int *top, unsigned int *bottom);
 898
 899 /* vc4_debugfs.c */
 900 void vc4_debugfs_init(struct drm_minor *minor);
 901 #ifdef CONFIG_DEBUG_FS
 902 void vc4_debugfs_add_file(struct drm_device *drm,
 903                           const char *filename,
 904                           int (*show)(struct seq_file*, void*),
 905                           void *data);
 906 void vc4_debugfs_add_regset32(struct drm_device *drm,
 907                               const char *filename,
 908                               struct debugfs_regset32 *regset);
 909 #else
 910 static inline void vc4_debugfs_add_file(struct drm_device *drm,
 911                                         const char *filename,
 912                                         int (*show)(struct seq_file*, void*),
 913                                         void *data)
 914 {
 915 }
 916
 917 static inline void vc4_debugfs_add_regset32(struct drm_device *drm,
 918                                             const char *filename,
 919                                             struct debugfs_regset32 *regset)
 920 {
 921 }
 922 #endif
 923
 924 /* vc4_drv.c */
 925 void __iomem *vc4_ioremap_regs(struct platform_device *dev, int index);
 926
 927 /* vc4_dpi.c */
 928 extern struct platform_driver vc4_dpi_driver;
 929
 930 /* vc4_dsi.c */
 931 extern struct platform_driver vc4_dsi_driver;
 932
 933 /* vc4_fence.c */
 934 extern const struct dma_fence_ops vc4_fence_ops;
 935
 936 /* vc4_firmware_kms.c */
 937 extern struct platform_driver vc4_firmware_kms_driver;
 938
 939 /* vc4_gem.c */
 940 int vc4_gem_init(struct drm_device *dev);
 941 int vc4_submit_cl_ioctl(struct drm_device *dev, void *data,
 942                         struct drm_file *file_priv);
 943 int vc4_wait_seqno_ioctl(struct drm_device *dev, void *data,
 944                          struct drm_file *file_priv);
 945 int vc4_wait_bo_ioctl(struct drm_device *dev, void *data,
 946                       struct drm_file *file_priv);
 947 void vc4_submit_next_bin_job(struct drm_device *dev);
 948 void vc4_submit_next_render_job(struct drm_device *dev);
 949 void vc4_move_job_to_render(struct drm_device *dev, struct vc4_exec_info *exec);
 950 int vc4_wait_for_seqno(struct drm_device *dev, uint64_t seqno,
 951                        uint64_t timeout_ns, bool interruptible);
 952 void vc4_job_handle_completed(struct vc4_dev *vc4);
 953 int vc4_queue_seqno_cb(struct drm_device *dev,
 954                        struct vc4_seqno_cb *cb, uint64_t seqno,
 955                        void (*func)(struct vc4_seqno_cb *cb));
 956 int vc4_gem_madvise_ioctl(struct drm_device *dev, void *data,
 957                           struct drm_file *file_priv);
 958
 959 /* vc4_hdmi.c */
 960 extern struct platform_driver vc4_hdmi_driver;
 961
 962 /* vc4_vec.c */
 963 extern struct platform_driver vc4_vec_driver;
 964
 965 /* vc4_txp.c */
 966 extern struct platform_driver vc4_txp_driver;
 967
 968 /* vc4_irq.c */
 969 void vc4_irq_enable(struct drm_device *dev);
 970 void vc4_irq_disable(struct drm_device *dev);
 971 int vc4_irq_install(struct drm_device *dev, int irq);
 972 void vc4_irq_uninstall(struct drm_device *dev);
 973 void vc4_irq_reset(struct drm_device *dev);
 974
 975 /* vc4_hvs.c */
 976 extern struct platform_driver vc4_hvs_driver;
 977 void vc4_hvs_stop_channel(struct vc4_hvs *hvs, unsigned int output);
 978 int vc4_hvs_get_fifo_from_output(struct vc4_hvs *hvs, unsigned int output);
 979 u8 vc4_hvs_get_fifo_frame_count(struct vc4_hvs *hvs, unsigned int fifo);
 980 void vc4_hvs_mark_dlist_entry_stale(struct vc4_hvs *hvs,
 981                                     struct vc4_hvs_dlist_allocation *alloc);
 982 int vc4_hvs_atomic_check(struct drm_crtc *crtc, struct drm_atomic_state *state);
 983 void vc4_hvs_atomic_begin(struct drm_crtc *crtc, struct drm_atomic_state *state);
 984 void vc4_hvs_atomic_enable(struct drm_crtc *crtc, struct drm_atomic_state *state);
 985 void vc4_hvs_atomic_disable(struct drm_crtc *crtc, struct drm_atomic_state *state);
 986 void vc4_hvs_atomic_flush(struct drm_crtc *crtc, struct drm_atomic_state *state);
 987 void vc4_hvs_dump_state(struct vc4_hvs *hvs);
 988 void vc4_hvs_unmask_underrun(struct vc4_hvs *hvs, int channel);
 989 void vc4_hvs_mask_underrun(struct vc4_hvs *hvs, int channel);
 990
 991 /* vc4_kms.c */
 992 int vc4_kms_load(struct drm_device *dev);
 993
 994 /* vc4_plane.c */
 995 struct drm_plane *vc4_plane_init(struct drm_device *dev,
 996                                  enum drm_plane_type type);
 997 int vc4_plane_create_additional_planes(struct drm_device *dev);
 998 u32 vc4_plane_write_dlist(struct drm_plane *plane, u32 __iomem *dlist);
 999 u32 vc4_plane_dlist_size(const struct drm_plane_state *state);
1000 void vc4_plane_async_set_fb(struct drm_plane *plane,
1001                             struct drm_framebuffer *fb);
1002
1003 /* vc4_v3d.c */
1004 extern struct platform_driver vc4_v3d_driver;
1005 extern const struct of_device_id vc4_v3d_dt_match[];
1006 int vc4_v3d_get_bin_slot(struct vc4_dev *vc4);
1007 int vc4_v3d_bin_bo_get(struct vc4_dev *vc4, bool *used);
1008 void vc4_v3d_bin_bo_put(struct vc4_dev *vc4);
1009 int vc4_v3d_pm_get(struct vc4_dev *vc4);
1010 void vc4_v3d_pm_put(struct vc4_dev *vc4);
1011
1012 /* vc4_validate.c */
1013 int
1014 vc4_validate_bin_cl(struct drm_device *dev,
1015                     void *validated,
1016                     void *unvalidated,
1017                     struct vc4_exec_info *exec);
1018
1019 int
1020 vc4_validate_shader_recs(struct drm_device *dev, struct vc4_exec_info *exec);
1021
1022 struct drm_gem_cma_object *vc4_use_bo(struct vc4_exec_info *exec,
1023                                       uint32_t hindex);
1024
1025 int vc4_get_rcl(struct drm_device *dev, struct vc4_exec_info *exec);
1026
1027 bool vc4_check_tex_size(struct vc4_exec_info *exec,
1028                         struct drm_gem_cma_object *fbo,
1029                         uint32_t offset, uint8_t tiling_format,
1030                         uint32_t width, uint32_t height, uint8_t cpp);
1031
1032 /* vc4_validate_shader.c */
1033 struct vc4_validated_shader_info *
1034 vc4_validate_shader(struct drm_gem_cma_object *shader_obj);
1035
1036 /* vc4_perfmon.c */
1037 void vc4_perfmon_get(struct vc4_perfmon *perfmon);
1038 void vc4_perfmon_put(struct vc4_perfmon *perfmon);
1039 void vc4_perfmon_start(struct vc4_dev *vc4, struct vc4_perfmon *perfmon);
1040 void vc4_perfmon_stop(struct vc4_dev *vc4, struct vc4_perfmon *perfmon,
1041                       bool capture);
1042 struct vc4_perfmon *vc4_perfmon_find(struct vc4_file *vc4file, int id);
1043 void vc4_perfmon_open_file(struct vc4_file *vc4file);
1044 void vc4_perfmon_close_file(struct vc4_file *vc4file);
1045 int vc4_perfmon_create_ioctl(struct drm_device *dev, void *data,
1046                              struct drm_file *file_priv);
1047 int vc4_perfmon_destroy_ioctl(struct drm_device *dev, void *data,
1048                               struct drm_file *file_priv);
1049 int vc4_perfmon_get_values_ioctl(struct drm_device *dev, void *data,
1050                                  struct drm_file *file_priv);
1051
1052 #endif /* _VC4_DRV_H_ */