drivers/gpu/drm/vc4/vc4_drv.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * Copyright (C) 2015 Broadcom
   4  */
   5 #ifndef _VC4_DRV_H_
   6 #define _VC4_DRV_H_
   7
   8 #include <linux/delay.h>
   9 #include <linux/refcount.h>
  10 #include <linux/uaccess.h>
  11
  12 #include <drm/drm_atomic.h>
  13 #include <drm/drm_debugfs.h>
  14 #include <drm/drm_device.h>
  15 #include <drm/drm_encoder.h>
  16 #include <drm/drm_gem_cma_helper.h>
  17 #include <drm/drm_managed.h>
  18 #include <drm/drm_mm.h>
  19 #include <drm/drm_modeset_lock.h>
  20
  21 #include "uapi/drm/vc4_drm.h"
  22 #include "vc4_regs.h"
  23
  24 struct drm_device;
  25 struct drm_gem_object;
  26
  27 /* Don't forget to update vc4_bo.c: bo_type_names[] when adding to
  28  * this.
  29  */
  30 enum vc4_kernel_bo_type {
  31         /* Any kernel allocation (gem_create_object hook) before it
  32          * gets another type set.
  33          */
  34         VC4_BO_TYPE_KERNEL,
  35         VC4_BO_TYPE_V3D,
  36         VC4_BO_TYPE_V3D_SHADER,
  37         VC4_BO_TYPE_DUMB,
  38         VC4_BO_TYPE_BIN,
  39         VC4_BO_TYPE_RCL,
  40         VC4_BO_TYPE_BCL,
  41         VC4_BO_TYPE_KERNEL_CACHE,
  42         VC4_BO_TYPE_COUNT
  43 };
  44
  45 /* Performance monitor object. The perform lifetime is controlled by userspace
  46  * using perfmon related ioctls. A perfmon can be attached to a submit_cl
  47  * request, and when this is the case, HW perf counters will be activated just
  48  * before the submit_cl is submitted to the GPU and disabled when the job is
  49  * done. This way, only events related to a specific job will be counted.
  50  */
  51 struct vc4_perfmon {
  52         struct vc4_dev *dev;
  53
  54         /* Tracks the number of users of the perfmon, when this counter reaches
  55          * zero the perfmon is destroyed.
  56          */
  57         refcount_t refcnt;
  58
  59         /* Number of counters activated in this perfmon instance
  60          * (should be less than DRM_VC4_MAX_PERF_COUNTERS).
  61          */
  62         u8 ncounters;
  63
  64         /* Events counted by the HW perf counters. */
  65         u8 events[DRM_VC4_MAX_PERF_COUNTERS];
  66
  67         /* Storage for counter values. Counters are incremented by the HW
  68          * perf counter values every time the perfmon is attached to a GPU job.
  69          * This way, perfmon users don't have to retrieve the results after
  70          * each job if they want to track events covering several submissions.
  71          * Note that counter values can't be reset, but you can fake a reset by
  72          * destroying the perfmon and creating a new one.
  73          */
  74         u64 counters[];
  75 };
  76
  77 struct vc4_dev {
  78         struct drm_device base;
  79         struct device *dev;
  80
  81         bool is_vc5;
  82
  83         unsigned int irq;
  84
  85         bool firmware_kms;
  86         struct rpi_firmware *firmware;
  87
  88         struct vc4_hvs *hvs;
  89         struct vc4_v3d *v3d;
  90         struct vc4_dpi *dpi;
  91         struct vc4_vec *vec;
  92         struct vc4_txp *txp;
  93         struct vc4_fkms *fkms;
  94
  95         struct vc4_hang_state *hang_state;
  96
  97         /* The kernel-space BO cache.  Tracks buffers that have been
  98          * unreferenced by all other users (refcounts of 0!) but not
  99          * yet freed, so we can do cheap allocations.
 100          */
 101         struct vc4_bo_cache {
 102                 /* Array of list heads for entries in the BO cache,
 103                  * based on number of pages, so we can do O(1) lookups
 104                  * in the cache when allocating.
 105                  */
 106                 struct list_head *size_list;
 107                 uint32_t size_list_size;
 108
 109                 /* List of all BOs in the cache, ordered by age, so we
 110                  * can do O(1) lookups when trying to free old
 111                  * buffers.
 112                  */
 113                 struct list_head time_list;
 114                 struct work_struct time_work;
 115                 struct timer_list time_timer;
 116         } bo_cache;
 117
 118         u32 num_labels;
 119         struct vc4_label {
 120                 const char *name;
 121                 u32 num_allocated;
 122                 u32 size_allocated;
 123         } *bo_labels;
 124
 125         /* Protects bo_cache and bo_labels. */
 126         struct mutex bo_lock;
 127
 128         /* Purgeable BO pool. All BOs in this pool can have their memory
 129          * reclaimed if the driver is unable to allocate new BOs. We also
 130          * keep stats related to the purge mechanism here.
 131          */
 132         struct {
 133                 struct list_head list;
 134                 unsigned int num;
 135                 size_t size;
 136                 unsigned int purged_num;
 137                 size_t purged_size;
 138                 struct mutex lock;
 139         } purgeable;
 140
 141         uint64_t dma_fence_context;
 142
 143         /* Sequence number for the last job queued in bin_job_list.
 144          * Starts at 0 (no jobs emitted).
 145          */
 146         uint64_t emit_seqno;
 147
 148         /* Sequence number for the last completed job on the GPU.
 149          * Starts at 0 (no jobs completed).
 150          */
 151         uint64_t finished_seqno;
 152
 153         /* List of all struct vc4_exec_info for jobs to be executed in
 154          * the binner.  The first job in the list is the one currently
 155          * programmed into ct0ca for execution.
 156          */
 157         struct list_head bin_job_list;
 158
 159         /* List of all struct vc4_exec_info for jobs that have
 160          * completed binning and are ready for rendering.  The first
 161          * job in the list is the one currently programmed into ct1ca
 162          * for execution.
 163          */
 164         struct list_head render_job_list;
 165
 166         /* List of the finished vc4_exec_infos waiting to be freed by
 167          * job_done_work.
 168          */
 169         struct list_head job_done_list;
 170         /* Spinlock used to synchronize the job_list and seqno
 171          * accesses between the IRQ handler and GEM ioctls.
 172          */
 173         spinlock_t job_lock;
 174         wait_queue_head_t job_wait_queue;
 175         struct work_struct job_done_work;
 176
 177         /* Used to track the active perfmon if any. Access to this field is
 178          * protected by job_lock.
 179          */
 180         struct vc4_perfmon *active_perfmon;
 181
 182         /* List of struct vc4_seqno_cb for callbacks to be made from a
 183          * workqueue when the given seqno is passed.
 184          */
 185         struct list_head seqno_cb_list;
 186
 187         /* The memory used for storing binner tile alloc, tile state,
 188          * and overflow memory allocations.  This is freed when V3D
 189          * powers down.
 190          */
 191         struct vc4_bo *bin_bo;
 192
 193         /* Size of blocks allocated within bin_bo. */
 194         uint32_t bin_alloc_size;
 195
 196         /* Bitmask of the bin_alloc_size chunks in bin_bo that are
 197          * used.
 198          */
 199         uint32_t bin_alloc_used;
 200
 201         /* Bitmask of the current bin_alloc used for overflow memory. */
 202         uint32_t bin_alloc_overflow;
 203
 204         /* Incremented when an underrun error happened after an atomic commit.
 205          * This is particularly useful to detect when a specific modeset is too
 206          * demanding in term of memory or HVS bandwidth which is hard to guess
 207          * at atomic check time.
 208          */
 209         atomic_t underrun;
 210
 211         struct work_struct overflow_mem_work;
 212
 213         int power_refcount;
 214
 215         /* Set to true when the load tracker is active. */
 216         bool load_tracker_enabled;
 217
 218         /* Mutex controlling the power refcount. */
 219         struct mutex power_lock;
 220
 221         struct {
 222                 struct timer_list timer;
 223                 struct work_struct reset_work;
 224         } hangcheck;
 225
 226         struct drm_modeset_lock ctm_state_lock;
 227         struct drm_private_obj ctm_manager;
 228         struct drm_private_obj hvs_channels;
 229         struct drm_private_obj load_tracker;
 230
 231         /* List of vc4_debugfs_info_entry for adding to debugfs once
 232          * the minor is available (after drm_dev_register()).
 233          */
 234         struct list_head debugfs_list;
 235
 236         /* Mutex for binner bo allocation. */
 237         struct mutex bin_bo_lock;
 238         /* Reference count for our binner bo. */
 239         struct kref bin_bo_kref;
 240 };
 241
 242 static inline struct vc4_dev *
 243 to_vc4_dev(struct drm_device *dev)
 244 {
 245         return container_of(dev, struct vc4_dev, base);
 246 }
 247
 248 struct vc4_bo {
 249         struct drm_gem_cma_object base;
 250
 251         /* seqno of the last job to render using this BO. */
 252         uint64_t seqno;
 253
 254         /* seqno of the last job to use the RCL to write to this BO.
 255          *
 256          * Note that this doesn't include binner overflow memory
 257          * writes.
 258          */
 259         uint64_t write_seqno;
 260
 261         bool t_format;
 262
 263         /* List entry for the BO's position in either
 264          * vc4_exec_info->unref_list or vc4_dev->bo_cache.time_list
 265          */
 266         struct list_head unref_head;
 267
 268         /* Time in jiffies when the BO was put in vc4->bo_cache. */
 269         unsigned long free_time;
 270
 271         /* List entry for the BO's position in vc4_dev->bo_cache.size_list */
 272         struct list_head size_head;
 273
 274         /* Struct for shader validation state, if created by
 275          * DRM_IOCTL_VC4_CREATE_SHADER_BO.
 276          */
 277         struct vc4_validated_shader_info *validated_shader;
 278
 279         /* One of enum vc4_kernel_bo_type, or VC4_BO_TYPE_COUNT + i
 280          * for user-allocated labels.
 281          */
 282         int label;
 283
 284         /* Count the number of active users. This is needed to determine
 285          * whether we can move the BO to the purgeable list or not (when the BO
 286          * is used by the GPU or the display engine we can't purge it).
 287          */
 288         refcount_t usecnt;
 289
 290         /* Store purgeable/purged state here */
 291         u32 madv;
 292         struct mutex madv_lock;
 293 };
 294
 295 static inline struct vc4_bo *
 296 to_vc4_bo(struct drm_gem_object *bo)
 297 {
 298         return container_of(to_drm_gem_cma_obj(bo), struct vc4_bo, base);
 299 }
 300
 301 struct vc4_fence {
 302         struct dma_fence base;
 303         struct drm_device *dev;
 304         /* vc4 seqno for signaled() test */
 305         uint64_t seqno;
 306 };
 307
 308 static inline struct vc4_fence *
 309 to_vc4_fence(struct dma_fence *fence)
 310 {
 311         return container_of(fence, struct vc4_fence, base);
 312 }
 313
 314 struct vc4_seqno_cb {
 315         struct work_struct work;
 316         uint64_t seqno;
 317         void (*func)(struct vc4_seqno_cb *cb);
 318 };
 319
 320 struct vc4_v3d {
 321         struct vc4_dev *vc4;
 322         struct platform_device *pdev;
 323         void __iomem *regs;
 324         struct clk *clk;
 325         struct debugfs_regset32 regset;
 326 };
 327
 328 struct vc4_hvs {
 329         struct vc4_dev *vc4;
 330         struct platform_device *pdev;
 331         void __iomem *regs;
 332         u32 __iomem *dlist;
 333
 334         struct clk *core_clk;
 335
 336         /* Memory manager for CRTCs to allocate space in the display
 337          * list.  Units are dwords.
 338          */
 339         struct drm_mm dlist_mm;
 340         /* Memory manager for the LBM memory used by HVS scaling. */
 341         struct drm_mm lbm_mm;
 342         spinlock_t mm_lock;
 343
 344         struct drm_mm_node mitchell_netravali_filter;
 345
 346         struct debugfs_regset32 regset;
 347
 348         /*
 349          * Even if HDMI0 on the RPi4 can output modes requiring a pixel
 350          * rate higher than 297MHz, it needs some adjustments in the
 351          * config.txt file to be able to do so and thus won't always be
 352          * available.
 353          */
 354         bool vc5_hdmi_enable_scrambling;
 355
 356         /*
 357          * 4096x2160@60 requires a core overclock to work, so register
 358          * whether that is sufficient.
 359          */
 360         bool vc5_hdmi_enable_4096by2160;
 361 };
 362
 363 struct vc4_plane {
 364         struct drm_plane base;
 365 };
 366
 367 static inline struct vc4_plane *
 368 to_vc4_plane(struct drm_plane *plane)
 369 {
 370         return container_of(plane, struct vc4_plane, base);
 371 }
 372
 373 enum vc4_scaling_mode {
 374         VC4_SCALING_NONE,
 375         VC4_SCALING_TPZ,
 376         VC4_SCALING_PPF,
 377 };
 378
 379 struct vc4_plane_state {
 380         struct drm_plane_state base;
 381         /* System memory copy of the display list for this element, computed
 382          * at atomic_check time.
 383          */
 384         u32 *dlist;
 385         u32 dlist_size; /* Number of dwords allocated for the display list */
 386         u32 dlist_count; /* Number of used dwords in the display list. */
 387
 388         /* Offset in the dlist to various words, for pageflip or
 389          * cursor updates.
 390          */
 391         u32 pos0_offset;
 392         u32 pos2_offset;
 393         u32 ptr0_offset;
 394         u32 lbm_offset;
 395
 396         /* Offset where the plane's dlist was last stored in the
 397          * hardware at vc4_crtc_atomic_flush() time.
 398          */
 399         u32 __iomem *hw_dlist;
 400
 401         /* Clipped coordinates of the plane on the display. */
 402         int crtc_x, crtc_y, crtc_w, crtc_h;
 403         /* Clipped area being scanned from in the FB in u16.16 format */
 404         u32 src_x, src_y;
 405
 406         u32 src_w[2], src_h[2];
 407
 408         /* Scaling selection for the RGB/Y plane and the Cb/Cr planes. */
 409         enum vc4_scaling_mode x_scaling[2], y_scaling[2];
 410         bool is_unity;
 411         bool is_yuv;
 412
 413         /* Offset to start scanning out from the start of the plane's
 414          * BO.
 415          */
 416         u32 offsets[3];
 417
 418         /* Our allocation in LBM for temporary storage during scaling. */
 419         struct drm_mm_node lbm;
 420
 421         /* Set when the plane has per-pixel alpha content or does not cover
 422          * the entire screen. This is a hint to the CRTC that it might need
 423          * to enable background color fill.
 424          */
 425         bool needs_bg_fill;
 426
 427         /* Mark the dlist as initialized. Useful to avoid initializing it twice
 428          * when async update is not possible.
 429          */
 430         bool dlist_initialized;
 431
 432         /* Load of this plane on the HVS block. The load is expressed in HVS
 433          * cycles/sec.
 434          */
 435         u64 hvs_load;
 436
 437         /* Memory bandwidth needed for this plane. This is expressed in
 438          * bytes/sec.
 439          */
 440         u64 membus_load;
 441 };
 442
 443 static inline struct vc4_plane_state *
 444 to_vc4_plane_state(struct drm_plane_state *state)
 445 {
 446         return container_of(state, struct vc4_plane_state, base);
 447 }
 448
 449 enum vc4_encoder_type {
 450         VC4_ENCODER_TYPE_NONE,
 451         VC4_ENCODER_TYPE_HDMI0,
 452         VC4_ENCODER_TYPE_HDMI1,
 453         VC4_ENCODER_TYPE_VEC,
 454         VC4_ENCODER_TYPE_DSI0,
 455         VC4_ENCODER_TYPE_DSI1,
 456         VC4_ENCODER_TYPE_SMI,
 457         VC4_ENCODER_TYPE_DPI,
 458 };
 459
 460 struct vc4_encoder {
 461         struct drm_encoder base;
 462         enum vc4_encoder_type type;
 463         u32 clock_select;
 464
 465         void (*pre_crtc_configure)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 466         void (*pre_crtc_enable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 467         void (*post_crtc_enable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 468
 469         void (*post_crtc_disable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 470         void (*post_crtc_powerdown)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 471 };
 472
 473 static inline struct vc4_encoder *
 474 to_vc4_encoder(struct drm_encoder *encoder)
 475 {
 476         return container_of(encoder, struct vc4_encoder, base);
 477 }
 478
 479 struct vc4_crtc_data {
 480         const char *debugfs_name;
 481
 482         /* Bitmask of channels (FIFOs) of the HVS that the output can source from */
 483         unsigned int hvs_available_channels;
 484
 485         /* Which output of the HVS this pixelvalve sources from. */
 486         int hvs_output;
 487 };
 488
 489 struct vc4_pv_data {
 490         struct vc4_crtc_data    base;
 491
 492         /* Depth of the PixelValve FIFO in bytes */
 493         unsigned int fifo_depth;
 494
 495         /* Number of pixels output per clock period */
 496         u8 pixels_per_clock;
 497
 498         enum vc4_encoder_type encoder_types[4];
 499 };
 500
 501 struct vc5_gamma_entry {
 502         u32 x_c_terms;
 503         u32 grad_term;
 504 };
 505
 506 #define VC5_HVS_SET_GAMMA_ENTRY(x, c, g) (struct vc5_gamma_entry){      \
 507         .x_c_terms = VC4_SET_FIELD((x), SCALER5_DSPGAMMA_OFF_X) |       \
 508                      VC4_SET_FIELD((c), SCALER5_DSPGAMMA_OFF_C),        \
 509         .grad_term = (g)                                                \
 510 }
 511
 512 struct vc4_crtc {
 513         struct drm_crtc base;
 514         struct platform_device *pdev;
 515         const struct vc4_crtc_data *data;
 516         void __iomem *regs;
 517
 518         /* Timestamp at start of vblank irq - unaffected by lock delays. */
 519         ktime_t t_vblank;
 520
 521         union {
 522                 struct {  /* VC4 gamma LUT */
 523                         u8 lut_r[256];
 524                         u8 lut_g[256];
 525                         u8 lut_b[256];
 526                 };
 527                 struct {  /* VC5 gamma PWL entries */
 528                         struct vc5_gamma_entry pwl_r[SCALER5_DSPGAMMA_NUM_POINTS];
 529                         struct vc5_gamma_entry pwl_g[SCALER5_DSPGAMMA_NUM_POINTS];
 530                         struct vc5_gamma_entry pwl_b[SCALER5_DSPGAMMA_NUM_POINTS];
 531                         struct vc5_gamma_entry pwl_a[SCALER5_DSPGAMMA_NUM_POINTS];
 532                 };
 533         };
 534
 535         struct drm_pending_vblank_event *event;
 536
 537         struct debugfs_regset32 regset;
 538
 539         /**
 540          * @feeds_txp: True if the CRTC feeds our writeback controller.
 541          */
 542         bool feeds_txp;
 543
 544         /**
 545          * @irq_lock: Spinlock protecting the resources shared between
 546          * the atomic code and our vblank handler.
 547          */
 548         spinlock_t irq_lock;
 549
 550         /**
 551          * @current_dlist: Start offset of the display list currently
 552          * set in the HVS for that CRTC. Protected by @irq_lock, and
 553          * copied in vc4_hvs_update_dlist() for the CRTC interrupt
 554          * handler to have access to that value.
 555          */
 556         unsigned int current_dlist;
 557
 558         /**
 559          * @current_hvs_channel: HVS channel currently assigned to the
 560          * CRTC. Protected by @irq_lock, and copied in
 561          * vc4_hvs_atomic_begin() for the CRTC interrupt handler to have
 562          * access to that value.
 563          */
 564         unsigned int current_hvs_channel;
 565 };
 566
 567 static inline struct vc4_crtc *
 568 to_vc4_crtc(struct drm_crtc *crtc)
 569 {
 570         return container_of(crtc, struct vc4_crtc, base);
 571 }
 572
 573 static inline const struct vc4_crtc_data *
 574 vc4_crtc_to_vc4_crtc_data(const struct vc4_crtc *crtc)
 575 {
 576         return crtc->data;
 577 }
 578
 579 static inline const struct vc4_pv_data *
 580 vc4_crtc_to_vc4_pv_data(const struct vc4_crtc *crtc)
 581 {
 582         const struct vc4_crtc_data *data = vc4_crtc_to_vc4_crtc_data(crtc);
 583
 584         return container_of(data, struct vc4_pv_data, base);
 585 }
 586
 587 struct drm_connector *vc4_get_crtc_connector(struct drm_crtc *crtc,
 588                                              struct drm_crtc_state *state);
 589
 590 struct drm_encoder *vc4_get_crtc_encoder(struct drm_crtc *crtc,
 591                                          struct drm_crtc_state *state);
 592
 593 struct vc4_crtc_state {
 594         struct drm_crtc_state base;
 595         /* Dlist area for this CRTC configuration. */
 596         struct drm_mm_node mm;
 597         bool txp_armed;
 598         unsigned int assigned_channel;
 599
 600         struct drm_connector_tv_margins margins;
 601
 602         unsigned long hvs_load;
 603
 604         /* Transitional state below, only valid during atomic commits */
 605         bool update_muxing;
 606 };
 607
 608 #define VC4_HVS_CHANNEL_DISABLED ((unsigned int)-1)
 609
 610 static inline struct vc4_crtc_state *
 611 to_vc4_crtc_state(struct drm_crtc_state *crtc_state)
 612 {
 613         return container_of(crtc_state, struct vc4_crtc_state, base);
 614 }
 615
 616 #define V3D_READ(offset) readl(vc4->v3d->regs + offset)
 617 #define V3D_WRITE(offset, val) writel(val, vc4->v3d->regs + offset)
 618 #define HVS_READ(offset) readl(hvs->regs + offset)
 619 #define HVS_WRITE(offset, val) writel(val, hvs->regs + offset)
 620
 621 #define VC4_REG32(reg) { .name = #reg, .offset = reg }
 622
 623 struct vc4_exec_info {
 624         struct vc4_dev *dev;
 625
 626         /* Sequence number for this bin/render job. */
 627         uint64_t seqno;
 628
 629         /* Latest write_seqno of any BO that binning depends on. */
 630         uint64_t bin_dep_seqno;
 631
 632         struct dma_fence *fence;
 633
 634         /* Last current addresses the hardware was processing when the
 635          * hangcheck timer checked on us.
 636          */
 637         uint32_t last_ct0ca, last_ct1ca;
 638
 639         /* Kernel-space copy of the ioctl arguments */
 640         struct drm_vc4_submit_cl *args;
 641
 642         /* This is the array of BOs that were looked up at the start of exec.
 643          * Command validation will use indices into this array.
 644          */
 645         struct drm_gem_cma_object **bo;
 646         uint32_t bo_count;
 647
 648         /* List of BOs that are being written by the RCL.  Other than
 649          * the binner temporary storage, this is all the BOs written
 650          * by the job.
 651          */
 652         struct drm_gem_cma_object *rcl_write_bo[4];
 653         uint32_t rcl_write_bo_count;
 654
 655         /* Pointers for our position in vc4->job_list */
 656         struct list_head head;
 657
 658         /* List of other BOs used in the job that need to be released
 659          * once the job is complete.
 660          */
 661         struct list_head unref_list;
 662
 663         /* Current unvalidated indices into @bo loaded by the non-hardware
 664          * VC4_PACKET_GEM_HANDLES.
 665          */
 666         uint32_t bo_index[2];
 667
 668         /* This is the BO where we store the validated command lists, shader
 669          * records, and uniforms.
 670          */
 671         struct drm_gem_cma_object *exec_bo;
 672
 673         /**
 674          * This tracks the per-shader-record state (packet 64) that
 675          * determines the length of the shader record and the offset
 676          * it's expected to be found at.  It gets read in from the
 677          * command lists.
 678          */
 679         struct vc4_shader_state {
 680                 uint32_t addr;
 681                 /* Maximum vertex index referenced by any primitive using this
 682                  * shader state.
 683                  */
 684                 uint32_t max_index;
 685         } *shader_state;
 686
 687         /** How many shader states the user declared they were using. */
 688         uint32_t shader_state_size;
 689         /** How many shader state records the validator has seen. */
 690         uint32_t shader_state_count;
 691
 692         bool found_tile_binning_mode_config_packet;
 693         bool found_start_tile_binning_packet;
 694         bool found_increment_semaphore_packet;
 695         bool found_flush;
 696         uint8_t bin_tiles_x, bin_tiles_y;
 697         /* Physical address of the start of the tile alloc array
 698          * (where each tile's binned CL will start)
 699          */
 700         uint32_t tile_alloc_offset;
 701         /* Bitmask of which binner slots are freed when this job completes. */
 702         uint32_t bin_slots;
 703
 704         /**
 705          * Computed addresses pointing into exec_bo where we start the
 706          * bin thread (ct0) and render thread (ct1).
 707          */
 708         uint32_t ct0ca, ct0ea;
 709         uint32_t ct1ca, ct1ea;
 710
 711         /* Pointer to the unvalidated bin CL (if present). */
 712         void *bin_u;
 713
 714         /* Pointers to the shader recs.  These paddr gets incremented as CL
 715          * packets are relocated in validate_gl_shader_state, and the vaddrs
 716          * (u and v) get incremented and size decremented as the shader recs
 717          * themselves are validated.
 718          */
 719         void *shader_rec_u;
 720         void *shader_rec_v;
 721         uint32_t shader_rec_p;
 722         uint32_t shader_rec_size;
 723
 724         /* Pointers to the uniform data.  These pointers are incremented, and
 725          * size decremented, as each batch of uniforms is uploaded.
 726          */
 727         void *uniforms_u;
 728         void *uniforms_v;
 729         uint32_t uniforms_p;
 730         uint32_t uniforms_size;
 731
 732         /* Pointer to a performance monitor object if the user requested it,
 733          * NULL otherwise.
 734          */
 735         struct vc4_perfmon *perfmon;
 736
 737         /* Whether the exec has taken a reference to the binner BO, which should
 738          * happen with a VC4_PACKET_TILE_BINNING_MODE_CONFIG packet.
 739          */
 740         bool bin_bo_used;
 741 };
 742
 743 /* Per-open file private data. Any driver-specific resource that has to be
 744  * released when the DRM file is closed should be placed here.
 745  */
 746 struct vc4_file {
 747         struct vc4_dev *dev;
 748
 749         struct {
 750                 struct idr idr;
 751                 struct mutex lock;
 752         } perfmon;
 753
 754         bool bin_bo_used;
 755 };
 756
 757 static inline struct vc4_exec_info *
 758 vc4_first_bin_job(struct vc4_dev *vc4)
 759 {
 760         return list_first_entry_or_null(&vc4->bin_job_list,
 761                                         struct vc4_exec_info, head);
 762 }
 763
 764 static inline struct vc4_exec_info *
 765 vc4_first_render_job(struct vc4_dev *vc4)
 766 {
 767         return list_first_entry_or_null(&vc4->render_job_list,
 768                                         struct vc4_exec_info, head);
 769 }
 770
 771 static inline struct vc4_exec_info *
 772 vc4_last_render_job(struct vc4_dev *vc4)
 773 {
 774         if (list_empty(&vc4->render_job_list))
 775                 return NULL;
 776         return list_last_entry(&vc4->render_job_list,
 777                                struct vc4_exec_info, head);
 778 }
 779
 780 /**
 781  * struct vc4_texture_sample_info - saves the offsets into the UBO for texture
 782  * setup parameters.
 783  *
 784  * This will be used at draw time to relocate the reference to the texture
 785  * contents in p0, and validate that the offset combined with
 786  * width/height/stride/etc. from p1 and p2/p3 doesn't sample outside the BO.
 787  * Note that the hardware treats unprovided config parameters as 0, so not all
 788  * of them need to be set up for every texure sample, and we'll store ~0 as
 789  * the offset to mark the unused ones.
 790  *
 791  * See the VC4 3D architecture guide page 41 ("Texture and Memory Lookup Unit
 792  * Setup") for definitions of the texture parameters.
 793  */
 794 struct vc4_texture_sample_info {
 795         bool is_direct;
 796         uint32_t p_offset[4];
 797 };
 798
 799 /**
 800  * struct vc4_validated_shader_info - information about validated shaders that
 801  * needs to be used from command list validation.
 802  *
 803  * For a given shader, each time a shader state record references it, we need
 804  * to verify that the shader doesn't read more uniforms than the shader state
 805  * record's uniform BO pointer can provide, and we need to apply relocations
 806  * and validate the shader state record's uniforms that define the texture
 807  * samples.
 808  */
 809 struct vc4_validated_shader_info {
 810         uint32_t uniforms_size;
 811         uint32_t uniforms_src_size;
 812         uint32_t num_texture_samples;
 813         struct vc4_texture_sample_info *texture_samples;
 814
 815         uint32_t num_uniform_addr_offsets;
 816         uint32_t *uniform_addr_offsets;
 817
 818         bool is_threaded;
 819 };
 820
 821 /**
 822  * __wait_for - magic wait macro
 823  *
 824  * Macro to help avoid open coding check/wait/timeout patterns. Note that it's
 825  * important that we check the condition again after having timed out, since the
 826  * timeout could be due to preemption or similar and we've never had a chance to
 827  * check the condition before the timeout.
 828  */
 829 #define __wait_for(OP, COND, US, Wmin, Wmax) ({ \
 830         const ktime_t end__ = ktime_add_ns(ktime_get_raw(), 1000ll * (US)); \
 831         long wait__ = (Wmin); /* recommended min for usleep is 10 us */ \
 832         int ret__;                                                      \
 833         might_sleep();                                                  \
 834         for (;;) {                                                      \
 835                 const bool expired__ = ktime_after(ktime_get_raw(), end__); \
 836                 OP;                                                     \
 837                 /* Guarantee COND check prior to timeout */             \
 838                 barrier();                                              \
 839                 if (COND) {                                             \
 840                         ret__ = 0;                                      \
 841                         break;                                          \
 842                 }                                                       \
 843                 if (expired__) {                                        \
 844                         ret__ = -ETIMEDOUT;                             \
 845                         break;                                          \
 846                 }                                                       \
 847                 usleep_range(wait__, wait__ * 2);                       \
 848                 if (wait__ < (Wmax))                                    \
 849                         wait__ <<= 1;                                   \
 850         }                                                               \
 851         ret__;                                                          \
 852 })
 853
 854 #define _wait_for(COND, US, Wmin, Wmax) __wait_for(, (COND), (US), (Wmin), \
 855                                                    (Wmax))
 856 #define wait_for(COND, MS)              _wait_for((COND), (MS) * 1000, 10, 1000)
 857
 858 /* vc4_bo.c */
 859 struct drm_gem_object *vc4_create_object(struct drm_device *dev, size_t size);
 860 struct vc4_bo *vc4_bo_create(struct drm_device *dev, size_t size,
 861                              bool from_cache, enum vc4_kernel_bo_type type);
 862 int vc4_bo_dumb_create(struct drm_file *file_priv,
 863                        struct drm_device *dev,
 864                        struct drm_mode_create_dumb *args);
 865 int vc4_create_bo_ioctl(struct drm_device *dev, void *data,
 866                         struct drm_file *file_priv);
 867 int vc4_create_shader_bo_ioctl(struct drm_device *dev, void *data,
 868                                struct drm_file *file_priv);
 869 int vc4_mmap_bo_ioctl(struct drm_device *dev, void *data,
 870                       struct drm_file *file_priv);
 871 int vc4_set_tiling_ioctl(struct drm_device *dev, void *data,
 872                          struct drm_file *file_priv);
 873 int vc4_get_tiling_ioctl(struct drm_device *dev, void *data,
 874                          struct drm_file *file_priv);
 875 int vc4_get_hang_state_ioctl(struct drm_device *dev, void *data,
 876                              struct drm_file *file_priv);
 877 int vc4_label_bo_ioctl(struct drm_device *dev, void *data,
 878                        struct drm_file *file_priv);
 879 int vc4_bo_cache_init(struct drm_device *dev);
 880 int vc4_bo_inc_usecnt(struct vc4_bo *bo);
 881 void vc4_bo_dec_usecnt(struct vc4_bo *bo);
 882 void vc4_bo_add_to_purgeable_pool(struct vc4_bo *bo);
 883 void vc4_bo_remove_from_purgeable_pool(struct vc4_bo *bo);
 884
 885 /* vc4_crtc.c */
 886 extern struct platform_driver vc4_crtc_driver;
 887 int vc4_crtc_disable_at_boot(struct drm_crtc *crtc);
 888 int vc4_crtc_init(struct drm_device *drm, struct vc4_crtc *vc4_crtc,
 889                   const struct drm_crtc_funcs *crtc_funcs,
 890                   const struct drm_crtc_helper_funcs *crtc_helper_funcs);
 891 void vc4_crtc_destroy(struct drm_crtc *crtc);
 892 int vc4_page_flip(struct drm_crtc *crtc,
 893                   struct drm_framebuffer *fb,
 894                   struct drm_pending_vblank_event *event,
 895                   uint32_t flags,
 896                   struct drm_modeset_acquire_ctx *ctx);
 897 struct drm_crtc_state *vc4_crtc_duplicate_state(struct drm_crtc *crtc);
 898 void vc4_crtc_destroy_state(struct drm_crtc *crtc,
 899                             struct drm_crtc_state *state);
 900 void vc4_crtc_reset(struct drm_crtc *crtc);
 901 void vc4_crtc_handle_vblank(struct vc4_crtc *crtc);
 902 void vc4_crtc_send_vblank(struct drm_crtc *crtc);
 903 void vc4_crtc_get_margins(struct drm_crtc_state *state,
 904                           unsigned int *left, unsigned int *right,
 905                           unsigned int *top, unsigned int *bottom);
 906
 907 /* vc4_debugfs.c */
 908 void vc4_debugfs_init(struct drm_minor *minor);
 909 #ifdef CONFIG_DEBUG_FS
 910 void vc4_debugfs_add_file(struct drm_device *drm,
 911                           const char *filename,
 912                           int (*show)(struct seq_file*, void*),
 913                           void *data);
 914 void vc4_debugfs_add_regset32(struct drm_device *drm,
 915                               const char *filename,
 916                               struct debugfs_regset32 *regset);
 917 #else
 918 static inline void vc4_debugfs_add_file(struct drm_device *drm,
 919                                         const char *filename,
 920                                         int (*show)(struct seq_file*, void*),
 921                                         void *data)
 922 {
 923 }
 924
 925 static inline void vc4_debugfs_add_regset32(struct drm_device *drm,
 926                                             const char *filename,
 927                                             struct debugfs_regset32 *regset)
 928 {
 929 }
 930 #endif
 931
 932 /* vc4_drv.c */
 933 void __iomem *vc4_ioremap_regs(struct platform_device *dev, int index);
 934 int vc4_dumb_fixup_args(struct drm_mode_create_dumb *args);
 935
 936 /* vc4_dpi.c */
 937 extern struct platform_driver vc4_dpi_driver;
 938
 939 /* vc4_dsi.c */
 940 extern struct platform_driver vc4_dsi_driver;
 941
 942 /* vc4_fence.c */
 943 extern const struct dma_fence_ops vc4_fence_ops;
 944
 945 /* vc4_firmware_kms.c */
 946 extern struct platform_driver vc4_firmware_kms_driver;
 947
 948 /* vc4_gem.c */
 949 int vc4_gem_init(struct drm_device *dev);
 950 int vc4_submit_cl_ioctl(struct drm_device *dev, void *data,
 951                         struct drm_file *file_priv);
 952 int vc4_wait_seqno_ioctl(struct drm_device *dev, void *data,
 953                          struct drm_file *file_priv);
 954 int vc4_wait_bo_ioctl(struct drm_device *dev, void *data,
 955                       struct drm_file *file_priv);
 956 void vc4_submit_next_bin_job(struct drm_device *dev);
 957 void vc4_submit_next_render_job(struct drm_device *dev);
 958 void vc4_move_job_to_render(struct drm_device *dev, struct vc4_exec_info *exec);
 959 int vc4_wait_for_seqno(struct drm_device *dev, uint64_t seqno,
 960                        uint64_t timeout_ns, bool interruptible);
 961 void vc4_job_handle_completed(struct vc4_dev *vc4);
 962 int vc4_queue_seqno_cb(struct drm_device *dev,
 963                        struct vc4_seqno_cb *cb, uint64_t seqno,
 964                        void (*func)(struct vc4_seqno_cb *cb));
 965 int vc4_gem_madvise_ioctl(struct drm_device *dev, void *data,
 966                           struct drm_file *file_priv);
 967
 968 /* vc4_hdmi.c */
 969 extern struct platform_driver vc4_hdmi_driver;
 970
 971 /* vc4_vec.c */
 972 extern struct platform_driver vc4_vec_driver;
 973
 974 /* vc4_txp.c */
 975 extern struct platform_driver vc4_txp_driver;
 976
 977 /* vc4_irq.c */
 978 void vc4_irq_enable(struct drm_device *dev);
 979 void vc4_irq_disable(struct drm_device *dev);
 980 int vc4_irq_install(struct drm_device *dev, int irq);
 981 void vc4_irq_uninstall(struct drm_device *dev);
 982 void vc4_irq_reset(struct drm_device *dev);
 983
 984 /* vc4_hvs.c */
 985 extern struct platform_driver vc4_hvs_driver;
 986 void vc4_hvs_stop_channel(struct vc4_hvs *hvs, unsigned int output);
 987 int vc4_hvs_get_fifo_from_output(struct vc4_hvs *hvs, unsigned int output);
 988 u8 vc4_hvs_get_fifo_frame_count(struct vc4_hvs *hvs, unsigned int fifo);
 989 int vc4_hvs_atomic_check(struct drm_crtc *crtc, struct drm_atomic_state *state);
 990 void vc4_hvs_atomic_begin(struct drm_crtc *crtc, struct drm_atomic_state *state);
 991 void vc4_hvs_atomic_enable(struct drm_crtc *crtc, struct drm_atomic_state *state);
 992 void vc4_hvs_atomic_disable(struct drm_crtc *crtc, struct drm_atomic_state *state);
 993 void vc4_hvs_atomic_flush(struct drm_crtc *crtc, struct drm_atomic_state *state);
 994 void vc4_hvs_dump_state(struct vc4_hvs *hvs);
 995 void vc4_hvs_unmask_underrun(struct vc4_hvs *hvs, int channel);
 996 void vc4_hvs_mask_underrun(struct vc4_hvs *hvs, int channel);
 997
 998 /* vc4_kms.c */
 999 int vc4_kms_load(struct drm_device *dev);
1000
1001 /* vc4_plane.c */
1002 struct drm_plane *vc4_plane_init(struct drm_device *dev,
1003                                  enum drm_plane_type type,
1004                                  uint32_t possible_crtcs);
1005 int vc4_plane_create_additional_planes(struct drm_device *dev);
1006 u32 vc4_plane_write_dlist(struct drm_plane *plane, u32 __iomem *dlist);
1007 u32 vc4_plane_dlist_size(const struct drm_plane_state *state);
1008 void vc4_plane_async_set_fb(struct drm_plane *plane,
1009                             struct drm_framebuffer *fb);
1010
1011 /* vc4_v3d.c */
1012 extern struct platform_driver vc4_v3d_driver;
1013 extern const struct of_device_id vc4_v3d_dt_match[];
1014 int vc4_v3d_get_bin_slot(struct vc4_dev *vc4);
1015 int vc4_v3d_bin_bo_get(struct vc4_dev *vc4, bool *used);
1016 void vc4_v3d_bin_bo_put(struct vc4_dev *vc4);
1017 int vc4_v3d_pm_get(struct vc4_dev *vc4);
1018 void vc4_v3d_pm_put(struct vc4_dev *vc4);
1019
1020 /* vc4_validate.c */
1021 int
1022 vc4_validate_bin_cl(struct drm_device *dev,
1023                     void *validated,
1024                     void *unvalidated,
1025                     struct vc4_exec_info *exec);
1026
1027 int
1028 vc4_validate_shader_recs(struct drm_device *dev, struct vc4_exec_info *exec);
1029
1030 struct drm_gem_cma_object *vc4_use_bo(struct vc4_exec_info *exec,
1031                                       uint32_t hindex);
1032
1033 int vc4_get_rcl(struct drm_device *dev, struct vc4_exec_info *exec);
1034
1035 bool vc4_check_tex_size(struct vc4_exec_info *exec,
1036                         struct drm_gem_cma_object *fbo,
1037                         uint32_t offset, uint8_t tiling_format,
1038                         uint32_t width, uint32_t height, uint8_t cpp);
1039
1040 /* vc4_validate_shader.c */
1041 struct vc4_validated_shader_info *
1042 vc4_validate_shader(struct drm_gem_cma_object *shader_obj);
1043
1044 /* vc4_perfmon.c */
1045 void vc4_perfmon_get(struct vc4_perfmon *perfmon);
1046 void vc4_perfmon_put(struct vc4_perfmon *perfmon);
1047 void vc4_perfmon_start(struct vc4_dev *vc4, struct vc4_perfmon *perfmon);
1048 void vc4_perfmon_stop(struct vc4_dev *vc4, struct vc4_perfmon *perfmon,
1049                       bool capture);
1050 struct vc4_perfmon *vc4_perfmon_find(struct vc4_file *vc4file, int id);
1051 void vc4_perfmon_open_file(struct vc4_file *vc4file);
1052 void vc4_perfmon_close_file(struct vc4_file *vc4file);
1053 int vc4_perfmon_create_ioctl(struct drm_device *dev, void *data,
1054                              struct drm_file *file_priv);
1055 int vc4_perfmon_destroy_ioctl(struct drm_device *dev, void *data,
1056                               struct drm_file *file_priv);
1057 int vc4_perfmon_get_values_ioctl(struct drm_device *dev, void *data,
1058                                  struct drm_file *file_priv);
1059
1060 #endif /* _VC4_DRV_H_ */