drivers/gpu/drm/vc4/vc4_drv.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * Copyright (C) 2015 Broadcom
   4  */
   5 #ifndef _VC4_DRV_H_
   6 #define _VC4_DRV_H_
   7
   8 #include <linux/delay.h>
   9 #include <linux/refcount.h>
  10 #include <linux/uaccess.h>
  11
  12 #include <drm/drm_atomic.h>
  13 #include <drm/drm_debugfs.h>
  14 #include <drm/drm_device.h>
  15 #include <drm/drm_encoder.h>
  16 #include <drm/drm_gem_cma_helper.h>
  17 #include <drm/drm_managed.h>
  18 #include <drm/drm_mm.h>
  19 #include <drm/drm_modeset_lock.h>
  20
  21 #include "uapi/drm/vc4_drm.h"
  22 #include "vc4_regs.h"
  23
  24 struct drm_device;
  25 struct drm_gem_object;
  26
  27 /* Don't forget to update vc4_bo.c: bo_type_names[] when adding to
  28  * this.
  29  */
  30 enum vc4_kernel_bo_type {
  31         /* Any kernel allocation (gem_create_object hook) before it
  32          * gets another type set.
  33          */
  34         VC4_BO_TYPE_KERNEL,
  35         VC4_BO_TYPE_V3D,
  36         VC4_BO_TYPE_V3D_SHADER,
  37         VC4_BO_TYPE_DUMB,
  38         VC4_BO_TYPE_BIN,
  39         VC4_BO_TYPE_RCL,
  40         VC4_BO_TYPE_BCL,
  41         VC4_BO_TYPE_KERNEL_CACHE,
  42         VC4_BO_TYPE_COUNT
  43 };
  44
  45 /* Performance monitor object. The perform lifetime is controlled by userspace
  46  * using perfmon related ioctls. A perfmon can be attached to a submit_cl
  47  * request, and when this is the case, HW perf counters will be activated just
  48  * before the submit_cl is submitted to the GPU and disabled when the job is
  49  * done. This way, only events related to a specific job will be counted.
  50  */
  51 struct vc4_perfmon {
  52         struct vc4_dev *dev;
  53
  54         /* Tracks the number of users of the perfmon, when this counter reaches
  55          * zero the perfmon is destroyed.
  56          */
  57         refcount_t refcnt;
  58
  59         /* Number of counters activated in this perfmon instance
  60          * (should be less than DRM_VC4_MAX_PERF_COUNTERS).
  61          */
  62         u8 ncounters;
  63
  64         /* Events counted by the HW perf counters. */
  65         u8 events[DRM_VC4_MAX_PERF_COUNTERS];
  66
  67         /* Storage for counter values. Counters are incremented by the HW
  68          * perf counter values every time the perfmon is attached to a GPU job.
  69          * This way, perfmon users don't have to retrieve the results after
  70          * each job if they want to track events covering several submissions.
  71          * Note that counter values can't be reset, but you can fake a reset by
  72          * destroying the perfmon and creating a new one.
  73          */
  74         u64 counters[];
  75 };
  76
  77 struct vc4_dev {
  78         struct drm_device base;
  79         struct device *dev;
  80
  81         bool is_vc5;
  82
  83         unsigned int irq;
  84
  85         bool firmware_kms;
  86         struct rpi_firmware *firmware;
  87
  88         struct vc4_hvs *hvs;
  89         struct vc4_v3d *v3d;
  90         struct vc4_fkms *fkms;
  91
  92         struct vc4_hang_state *hang_state;
  93
  94         /* The kernel-space BO cache.  Tracks buffers that have been
  95          * unreferenced by all other users (refcounts of 0!) but not
  96          * yet freed, so we can do cheap allocations.
  97          */
  98         struct vc4_bo_cache {
  99                 /* Array of list heads for entries in the BO cache,
 100                  * based on number of pages, so we can do O(1) lookups
 101                  * in the cache when allocating.
 102                  */
 103                 struct list_head *size_list;
 104                 uint32_t size_list_size;
 105
 106                 /* List of all BOs in the cache, ordered by age, so we
 107                  * can do O(1) lookups when trying to free old
 108                  * buffers.
 109                  */
 110                 struct list_head time_list;
 111                 struct work_struct time_work;
 112                 struct timer_list time_timer;
 113         } bo_cache;
 114
 115         u32 num_labels;
 116         struct vc4_label {
 117                 const char *name;
 118                 u32 num_allocated;
 119                 u32 size_allocated;
 120         } *bo_labels;
 121
 122         /* Protects bo_cache and bo_labels. */
 123         struct mutex bo_lock;
 124
 125         /* Purgeable BO pool. All BOs in this pool can have their memory
 126          * reclaimed if the driver is unable to allocate new BOs. We also
 127          * keep stats related to the purge mechanism here.
 128          */
 129         struct {
 130                 struct list_head list;
 131                 unsigned int num;
 132                 size_t size;
 133                 unsigned int purged_num;
 134                 size_t purged_size;
 135                 struct mutex lock;
 136         } purgeable;
 137
 138         uint64_t dma_fence_context;
 139
 140         /* Sequence number for the last job queued in bin_job_list.
 141          * Starts at 0 (no jobs emitted).
 142          */
 143         uint64_t emit_seqno;
 144
 145         /* Sequence number for the last completed job on the GPU.
 146          * Starts at 0 (no jobs completed).
 147          */
 148         uint64_t finished_seqno;
 149
 150         /* List of all struct vc4_exec_info for jobs to be executed in
 151          * the binner.  The first job in the list is the one currently
 152          * programmed into ct0ca for execution.
 153          */
 154         struct list_head bin_job_list;
 155
 156         /* List of all struct vc4_exec_info for jobs that have
 157          * completed binning and are ready for rendering.  The first
 158          * job in the list is the one currently programmed into ct1ca
 159          * for execution.
 160          */
 161         struct list_head render_job_list;
 162
 163         /* List of the finished vc4_exec_infos waiting to be freed by
 164          * job_done_work.
 165          */
 166         struct list_head job_done_list;
 167         /* Spinlock used to synchronize the job_list and seqno
 168          * accesses between the IRQ handler and GEM ioctls.
 169          */
 170         spinlock_t job_lock;
 171         wait_queue_head_t job_wait_queue;
 172         struct work_struct job_done_work;
 173
 174         /* Used to track the active perfmon if any. Access to this field is
 175          * protected by job_lock.
 176          */
 177         struct vc4_perfmon *active_perfmon;
 178
 179         /* List of struct vc4_seqno_cb for callbacks to be made from a
 180          * workqueue when the given seqno is passed.
 181          */
 182         struct list_head seqno_cb_list;
 183
 184         /* The memory used for storing binner tile alloc, tile state,
 185          * and overflow memory allocations.  This is freed when V3D
 186          * powers down.
 187          */
 188         struct vc4_bo *bin_bo;
 189
 190         /* Size of blocks allocated within bin_bo. */
 191         uint32_t bin_alloc_size;
 192
 193         /* Bitmask of the bin_alloc_size chunks in bin_bo that are
 194          * used.
 195          */
 196         uint32_t bin_alloc_used;
 197
 198         /* Bitmask of the current bin_alloc used for overflow memory. */
 199         uint32_t bin_alloc_overflow;
 200
 201         /* Incremented when an underrun error happened after an atomic commit.
 202          * This is particularly useful to detect when a specific modeset is too
 203          * demanding in term of memory or HVS bandwidth which is hard to guess
 204          * at atomic check time.
 205          */
 206         atomic_t underrun;
 207
 208         struct work_struct overflow_mem_work;
 209
 210         int power_refcount;
 211
 212         /* Set to true when the load tracker is active. */
 213         bool load_tracker_enabled;
 214
 215         /* Mutex controlling the power refcount. */
 216         struct mutex power_lock;
 217
 218         struct {
 219                 struct timer_list timer;
 220                 struct work_struct reset_work;
 221         } hangcheck;
 222
 223         struct drm_modeset_lock ctm_state_lock;
 224         struct drm_private_obj ctm_manager;
 225         struct drm_private_obj hvs_channels;
 226         struct drm_private_obj load_tracker;
 227
 228         /* List of vc4_debugfs_info_entry for adding to debugfs once
 229          * the minor is available (after drm_dev_register()).
 230          */
 231         struct list_head debugfs_list;
 232
 233         /* Mutex for binner bo allocation. */
 234         struct mutex bin_bo_lock;
 235         /* Reference count for our binner bo. */
 236         struct kref bin_bo_kref;
 237 };
 238
 239 static inline struct vc4_dev *
 240 to_vc4_dev(struct drm_device *dev)
 241 {
 242         return container_of(dev, struct vc4_dev, base);
 243 }
 244
 245 struct vc4_bo {
 246         struct drm_gem_cma_object base;
 247
 248         /* seqno of the last job to render using this BO. */
 249         uint64_t seqno;
 250
 251         /* seqno of the last job to use the RCL to write to this BO.
 252          *
 253          * Note that this doesn't include binner overflow memory
 254          * writes.
 255          */
 256         uint64_t write_seqno;
 257
 258         bool t_format;
 259
 260         /* List entry for the BO's position in either
 261          * vc4_exec_info->unref_list or vc4_dev->bo_cache.time_list
 262          */
 263         struct list_head unref_head;
 264
 265         /* Time in jiffies when the BO was put in vc4->bo_cache. */
 266         unsigned long free_time;
 267
 268         /* List entry for the BO's position in vc4_dev->bo_cache.size_list */
 269         struct list_head size_head;
 270
 271         /* Struct for shader validation state, if created by
 272          * DRM_IOCTL_VC4_CREATE_SHADER_BO.
 273          */
 274         struct vc4_validated_shader_info *validated_shader;
 275
 276         /* One of enum vc4_kernel_bo_type, or VC4_BO_TYPE_COUNT + i
 277          * for user-allocated labels.
 278          */
 279         int label;
 280
 281         /* Count the number of active users. This is needed to determine
 282          * whether we can move the BO to the purgeable list or not (when the BO
 283          * is used by the GPU or the display engine we can't purge it).
 284          */
 285         refcount_t usecnt;
 286
 287         /* Store purgeable/purged state here */
 288         u32 madv;
 289         struct mutex madv_lock;
 290 };
 291
 292 static inline struct vc4_bo *
 293 to_vc4_bo(struct drm_gem_object *bo)
 294 {
 295         return container_of(to_drm_gem_cma_obj(bo), struct vc4_bo, base);
 296 }
 297
 298 struct vc4_fence {
 299         struct dma_fence base;
 300         struct drm_device *dev;
 301         /* vc4 seqno for signaled() test */
 302         uint64_t seqno;
 303 };
 304
 305 static inline struct vc4_fence *
 306 to_vc4_fence(struct dma_fence *fence)
 307 {
 308         return container_of(fence, struct vc4_fence, base);
 309 }
 310
 311 struct vc4_seqno_cb {
 312         struct work_struct work;
 313         uint64_t seqno;
 314         void (*func)(struct vc4_seqno_cb *cb);
 315 };
 316
 317 struct vc4_v3d {
 318         struct vc4_dev *vc4;
 319         struct platform_device *pdev;
 320         void __iomem *regs;
 321         struct clk *clk;
 322         struct debugfs_regset32 regset;
 323 };
 324
 325 struct vc4_hvs {
 326         struct vc4_dev *vc4;
 327         struct platform_device *pdev;
 328         void __iomem *regs;
 329         u32 __iomem *dlist;
 330
 331         struct clk *core_clk;
 332
 333         unsigned long max_core_rate;
 334
 335         /* Memory manager for CRTCs to allocate space in the display
 336          * list.  Units are dwords.
 337          */
 338         struct drm_mm dlist_mm;
 339         /* Memory manager for the LBM memory used by HVS scaling. */
 340         struct drm_mm lbm_mm;
 341         spinlock_t mm_lock;
 342
 343         struct drm_mm_node mitchell_netravali_filter;
 344
 345         struct debugfs_regset32 regset;
 346
 347         /*
 348          * Even if HDMI0 on the RPi4 can output modes requiring a pixel
 349          * rate higher than 297MHz, it needs some adjustments in the
 350          * config.txt file to be able to do so and thus won't always be
 351          * available.
 352          */
 353         bool vc5_hdmi_enable_hdmi_20;
 354
 355         /*
 356          * 4096x2160@60 requires a core overclock to work, so register
 357          * whether that is sufficient.
 358          */
 359         bool vc5_hdmi_enable_4096by2160;
 360 };
 361
 362 struct vc4_plane {
 363         struct drm_plane base;
 364 };
 365
 366 static inline struct vc4_plane *
 367 to_vc4_plane(struct drm_plane *plane)
 368 {
 369         return container_of(plane, struct vc4_plane, base);
 370 }
 371
 372 enum vc4_scaling_mode {
 373         VC4_SCALING_NONE,
 374         VC4_SCALING_TPZ,
 375         VC4_SCALING_PPF,
 376 };
 377
 378 struct vc4_plane_state {
 379         struct drm_plane_state base;
 380         /* System memory copy of the display list for this element, computed
 381          * at atomic_check time.
 382          */
 383         u32 *dlist;
 384         u32 dlist_size; /* Number of dwords allocated for the display list */
 385         u32 dlist_count; /* Number of used dwords in the display list. */
 386
 387         /* Offset in the dlist to various words, for pageflip or
 388          * cursor updates.
 389          */
 390         u32 pos0_offset;
 391         u32 pos2_offset;
 392         u32 ptr0_offset;
 393         u32 lbm_offset;
 394
 395         /* Offset where the plane's dlist was last stored in the
 396          * hardware at vc4_crtc_atomic_flush() time.
 397          */
 398         u32 __iomem *hw_dlist;
 399
 400         /* Clipped coordinates of the plane on the display. */
 401         int crtc_x, crtc_y, crtc_w, crtc_h;
 402         /* Clipped area being scanned from in the FB in u16.16 format */
 403         u32 src_x, src_y;
 404
 405         u32 src_w[2], src_h[2];
 406
 407         /* Scaling selection for the RGB/Y plane and the Cb/Cr planes. */
 408         enum vc4_scaling_mode x_scaling[2], y_scaling[2];
 409         bool is_unity;
 410         bool is_yuv;
 411
 412         /* Offset to start scanning out from the start of the plane's
 413          * BO.
 414          */
 415         u32 offsets[3];
 416
 417         /* Our allocation in LBM for temporary storage during scaling. */
 418         struct drm_mm_node lbm;
 419
 420         /* Set when the plane has per-pixel alpha content or does not cover
 421          * the entire screen. This is a hint to the CRTC that it might need
 422          * to enable background color fill.
 423          */
 424         bool needs_bg_fill;
 425
 426         /* Mark the dlist as initialized. Useful to avoid initializing it twice
 427          * when async update is not possible.
 428          */
 429         bool dlist_initialized;
 430
 431         /* Load of this plane on the HVS block. The load is expressed in HVS
 432          * cycles/sec.
 433          */
 434         u64 hvs_load;
 435
 436         /* Memory bandwidth needed for this plane. This is expressed in
 437          * bytes/sec.
 438          */
 439         u64 membus_load;
 440 };
 441
 442 static inline struct vc4_plane_state *
 443 to_vc4_plane_state(struct drm_plane_state *state)
 444 {
 445         return container_of(state, struct vc4_plane_state, base);
 446 }
 447
 448 enum vc4_encoder_type {
 449         VC4_ENCODER_TYPE_NONE,
 450         VC4_ENCODER_TYPE_HDMI0,
 451         VC4_ENCODER_TYPE_HDMI1,
 452         VC4_ENCODER_TYPE_VEC,
 453         VC4_ENCODER_TYPE_DSI0,
 454         VC4_ENCODER_TYPE_DSI1,
 455         VC4_ENCODER_TYPE_SMI,
 456         VC4_ENCODER_TYPE_DPI,
 457 };
 458
 459 struct vc4_encoder {
 460         struct drm_encoder base;
 461         enum vc4_encoder_type type;
 462         u32 clock_select;
 463
 464         void (*pre_crtc_configure)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 465         void (*pre_crtc_enable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 466         void (*post_crtc_enable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 467
 468         void (*post_crtc_disable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 469         void (*post_crtc_powerdown)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 470 };
 471
 472 static inline struct vc4_encoder *
 473 to_vc4_encoder(struct drm_encoder *encoder)
 474 {
 475         return container_of(encoder, struct vc4_encoder, base);
 476 }
 477
 478 struct vc4_crtc_data {
 479         const char *debugfs_name;
 480
 481         /* Bitmask of channels (FIFOs) of the HVS that the output can source from */
 482         unsigned int hvs_available_channels;
 483
 484         /* Which output of the HVS this pixelvalve sources from. */
 485         int hvs_output;
 486 };
 487
 488 struct vc4_pv_data {
 489         struct vc4_crtc_data    base;
 490
 491         /* Depth of the PixelValve FIFO in bytes */
 492         unsigned int fifo_depth;
 493
 494         /* Number of pixels output per clock period */
 495         u8 pixels_per_clock;
 496
 497         enum vc4_encoder_type encoder_types[4];
 498 };
 499
 500 struct vc5_gamma_entry {
 501         u32 x_c_terms;
 502         u32 grad_term;
 503 };
 504
 505 #define VC5_HVS_SET_GAMMA_ENTRY(x, c, g) (struct vc5_gamma_entry){      \
 506         .x_c_terms = VC4_SET_FIELD((x), SCALER5_DSPGAMMA_OFF_X) |       \
 507                      VC4_SET_FIELD((c), SCALER5_DSPGAMMA_OFF_C),        \
 508         .grad_term = (g)                                                \
 509 }
 510
 511 struct vc4_crtc {
 512         struct drm_crtc base;
 513         struct platform_device *pdev;
 514         const struct vc4_crtc_data *data;
 515         void __iomem *regs;
 516
 517         /* Timestamp at start of vblank irq - unaffected by lock delays. */
 518         ktime_t t_vblank;
 519
 520         union {
 521                 struct {  /* VC4 gamma LUT */
 522                         u8 lut_r[256];
 523                         u8 lut_g[256];
 524                         u8 lut_b[256];
 525                 };
 526                 struct {  /* VC5 gamma PWL entries */
 527                         struct vc5_gamma_entry pwl_r[SCALER5_DSPGAMMA_NUM_POINTS];
 528                         struct vc5_gamma_entry pwl_g[SCALER5_DSPGAMMA_NUM_POINTS];
 529                         struct vc5_gamma_entry pwl_b[SCALER5_DSPGAMMA_NUM_POINTS];
 530                         struct vc5_gamma_entry pwl_a[SCALER5_DSPGAMMA_NUM_POINTS];
 531                 };
 532         };
 533
 534         struct drm_pending_vblank_event *event;
 535
 536         struct debugfs_regset32 regset;
 537
 538         /**
 539          * @feeds_txp: True if the CRTC feeds our writeback controller.
 540          */
 541         bool feeds_txp;
 542
 543         /**
 544          * @irq_lock: Spinlock protecting the resources shared between
 545          * the atomic code and our vblank handler.
 546          */
 547         spinlock_t irq_lock;
 548
 549         /**
 550          * @current_dlist: Start offset of the display list currently
 551          * set in the HVS for that CRTC. Protected by @irq_lock, and
 552          * copied in vc4_hvs_update_dlist() for the CRTC interrupt
 553          * handler to have access to that value.
 554          */
 555         unsigned int current_dlist;
 556
 557         /**
 558          * @current_hvs_channel: HVS channel currently assigned to the
 559          * CRTC. Protected by @irq_lock, and copied in
 560          * vc4_hvs_atomic_begin() for the CRTC interrupt handler to have
 561          * access to that value.
 562          */
 563         unsigned int current_hvs_channel;
 564 };
 565
 566 static inline struct vc4_crtc *
 567 to_vc4_crtc(struct drm_crtc *crtc)
 568 {
 569         return container_of(crtc, struct vc4_crtc, base);
 570 }
 571
 572 static inline const struct vc4_crtc_data *
 573 vc4_crtc_to_vc4_crtc_data(const struct vc4_crtc *crtc)
 574 {
 575         return crtc->data;
 576 }
 577
 578 static inline const struct vc4_pv_data *
 579 vc4_crtc_to_vc4_pv_data(const struct vc4_crtc *crtc)
 580 {
 581         const struct vc4_crtc_data *data = vc4_crtc_to_vc4_crtc_data(crtc);
 582
 583         return container_of(data, struct vc4_pv_data, base);
 584 }
 585
 586 struct drm_connector *vc4_get_crtc_connector(struct drm_crtc *crtc,
 587                                              struct drm_crtc_state *state);
 588
 589 struct drm_encoder *vc4_get_crtc_encoder(struct drm_crtc *crtc,
 590                                          struct drm_crtc_state *state);
 591
 592 struct vc4_crtc_state {
 593         struct drm_crtc_state base;
 594         /* Dlist area for this CRTC configuration. */
 595         struct drm_mm_node mm;
 596         bool txp_armed;
 597         unsigned int assigned_channel;
 598
 599         struct drm_connector_tv_margins margins;
 600
 601         unsigned long hvs_load;
 602
 603         /* Transitional state below, only valid during atomic commits */
 604         bool update_muxing;
 605 };
 606
 607 #define VC4_HVS_CHANNEL_DISABLED ((unsigned int)-1)
 608
 609 static inline struct vc4_crtc_state *
 610 to_vc4_crtc_state(struct drm_crtc_state *crtc_state)
 611 {
 612         return container_of(crtc_state, struct vc4_crtc_state, base);
 613 }
 614
 615 #define V3D_READ(offset) readl(vc4->v3d->regs + offset)
 616 #define V3D_WRITE(offset, val) writel(val, vc4->v3d->regs + offset)
 617 #define HVS_READ(offset) readl(hvs->regs + offset)
 618 #define HVS_WRITE(offset, val) writel(val, hvs->regs + offset)
 619
 620 #define VC4_REG32(reg) { .name = #reg, .offset = reg }
 621
 622 struct vc4_exec_info {
 623         struct vc4_dev *dev;
 624
 625         /* Sequence number for this bin/render job. */
 626         uint64_t seqno;
 627
 628         /* Latest write_seqno of any BO that binning depends on. */
 629         uint64_t bin_dep_seqno;
 630
 631         struct dma_fence *fence;
 632
 633         /* Last current addresses the hardware was processing when the
 634          * hangcheck timer checked on us.
 635          */
 636         uint32_t last_ct0ca, last_ct1ca;
 637
 638         /* Kernel-space copy of the ioctl arguments */
 639         struct drm_vc4_submit_cl *args;
 640
 641         /* This is the array of BOs that were looked up at the start of exec.
 642          * Command validation will use indices into this array.
 643          */
 644         struct drm_gem_cma_object **bo;
 645         uint32_t bo_count;
 646
 647         /* List of BOs that are being written by the RCL.  Other than
 648          * the binner temporary storage, this is all the BOs written
 649          * by the job.
 650          */
 651         struct drm_gem_cma_object *rcl_write_bo[4];
 652         uint32_t rcl_write_bo_count;
 653
 654         /* Pointers for our position in vc4->job_list */
 655         struct list_head head;
 656
 657         /* List of other BOs used in the job that need to be released
 658          * once the job is complete.
 659          */
 660         struct list_head unref_list;
 661
 662         /* Current unvalidated indices into @bo loaded by the non-hardware
 663          * VC4_PACKET_GEM_HANDLES.
 664          */
 665         uint32_t bo_index[2];
 666
 667         /* This is the BO where we store the validated command lists, shader
 668          * records, and uniforms.
 669          */
 670         struct drm_gem_cma_object *exec_bo;
 671
 672         /**
 673          * This tracks the per-shader-record state (packet 64) that
 674          * determines the length of the shader record and the offset
 675          * it's expected to be found at.  It gets read in from the
 676          * command lists.
 677          */
 678         struct vc4_shader_state {
 679                 uint32_t addr;
 680                 /* Maximum vertex index referenced by any primitive using this
 681                  * shader state.
 682                  */
 683                 uint32_t max_index;
 684         } *shader_state;
 685
 686         /** How many shader states the user declared they were using. */
 687         uint32_t shader_state_size;
 688         /** How many shader state records the validator has seen. */
 689         uint32_t shader_state_count;
 690
 691         bool found_tile_binning_mode_config_packet;
 692         bool found_start_tile_binning_packet;
 693         bool found_increment_semaphore_packet;
 694         bool found_flush;
 695         uint8_t bin_tiles_x, bin_tiles_y;
 696         /* Physical address of the start of the tile alloc array
 697          * (where each tile's binned CL will start)
 698          */
 699         uint32_t tile_alloc_offset;
 700         /* Bitmask of which binner slots are freed when this job completes. */
 701         uint32_t bin_slots;
 702
 703         /**
 704          * Computed addresses pointing into exec_bo where we start the
 705          * bin thread (ct0) and render thread (ct1).
 706          */
 707         uint32_t ct0ca, ct0ea;
 708         uint32_t ct1ca, ct1ea;
 709
 710         /* Pointer to the unvalidated bin CL (if present). */
 711         void *bin_u;
 712
 713         /* Pointers to the shader recs.  These paddr gets incremented as CL
 714          * packets are relocated in validate_gl_shader_state, and the vaddrs
 715          * (u and v) get incremented and size decremented as the shader recs
 716          * themselves are validated.
 717          */
 718         void *shader_rec_u;
 719         void *shader_rec_v;
 720         uint32_t shader_rec_p;
 721         uint32_t shader_rec_size;
 722
 723         /* Pointers to the uniform data.  These pointers are incremented, and
 724          * size decremented, as each batch of uniforms is uploaded.
 725          */
 726         void *uniforms_u;
 727         void *uniforms_v;
 728         uint32_t uniforms_p;
 729         uint32_t uniforms_size;
 730
 731         /* Pointer to a performance monitor object if the user requested it,
 732          * NULL otherwise.
 733          */
 734         struct vc4_perfmon *perfmon;
 735
 736         /* Whether the exec has taken a reference to the binner BO, which should
 737          * happen with a VC4_PACKET_TILE_BINNING_MODE_CONFIG packet.
 738          */
 739         bool bin_bo_used;
 740 };
 741
 742 struct drm_vc5_file_private {
 743        pid_t pid;
 744        pid_t tgid;
 745 };
 746
 747 /* Per-open file private data. Any driver-specific resource that has to be
 748  * released when the DRM file is closed should be placed here.
 749  */
 750 struct vc4_file {
 751         struct vc4_dev *dev;
 752
 753         struct {
 754                 struct idr idr;
 755                 struct mutex lock;
 756         } perfmon;
 757
 758         bool bin_bo_used;
 759         struct drm_vc5_file_private priv;
 760 };
 761
 762 static inline struct vc4_exec_info *
 763 vc4_first_bin_job(struct vc4_dev *vc4)
 764 {
 765         return list_first_entry_or_null(&vc4->bin_job_list,
 766                                         struct vc4_exec_info, head);
 767 }
 768
 769 static inline struct vc4_exec_info *
 770 vc4_first_render_job(struct vc4_dev *vc4)
 771 {
 772         return list_first_entry_or_null(&vc4->render_job_list,
 773                                         struct vc4_exec_info, head);
 774 }
 775
 776 static inline struct vc4_exec_info *
 777 vc4_last_render_job(struct vc4_dev *vc4)
 778 {
 779         if (list_empty(&vc4->render_job_list))
 780                 return NULL;
 781         return list_last_entry(&vc4->render_job_list,
 782                                struct vc4_exec_info, head);
 783 }
 784
 785 /**
 786  * struct vc4_texture_sample_info - saves the offsets into the UBO for texture
 787  * setup parameters.
 788  *
 789  * This will be used at draw time to relocate the reference to the texture
 790  * contents in p0, and validate that the offset combined with
 791  * width/height/stride/etc. from p1 and p2/p3 doesn't sample outside the BO.
 792  * Note that the hardware treats unprovided config parameters as 0, so not all
 793  * of them need to be set up for every texure sample, and we'll store ~0 as
 794  * the offset to mark the unused ones.
 795  *
 796  * See the VC4 3D architecture guide page 41 ("Texture and Memory Lookup Unit
 797  * Setup") for definitions of the texture parameters.
 798  */
 799 struct vc4_texture_sample_info {
 800         bool is_direct;
 801         uint32_t p_offset[4];
 802 };
 803
 804 /**
 805  * struct vc4_validated_shader_info - information about validated shaders that
 806  * needs to be used from command list validation.
 807  *
 808  * For a given shader, each time a shader state record references it, we need
 809  * to verify that the shader doesn't read more uniforms than the shader state
 810  * record's uniform BO pointer can provide, and we need to apply relocations
 811  * and validate the shader state record's uniforms that define the texture
 812  * samples.
 813  */
 814 struct vc4_validated_shader_info {
 815         uint32_t uniforms_size;
 816         uint32_t uniforms_src_size;
 817         uint32_t num_texture_samples;
 818         struct vc4_texture_sample_info *texture_samples;
 819
 820         uint32_t num_uniform_addr_offsets;
 821         uint32_t *uniform_addr_offsets;
 822
 823         bool is_threaded;
 824 };
 825
 826 /**
 827  * __wait_for - magic wait macro
 828  *
 829  * Macro to help avoid open coding check/wait/timeout patterns. Note that it's
 830  * important that we check the condition again after having timed out, since the
 831  * timeout could be due to preemption or similar and we've never had a chance to
 832  * check the condition before the timeout.
 833  */
 834 #define __wait_for(OP, COND, US, Wmin, Wmax) ({ \
 835         const ktime_t end__ = ktime_add_ns(ktime_get_raw(), 1000ll * (US)); \
 836         long wait__ = (Wmin); /* recommended min for usleep is 10 us */ \
 837         int ret__;                                                      \
 838         might_sleep();                                                  \
 839         for (;;) {                                                      \
 840                 const bool expired__ = ktime_after(ktime_get_raw(), end__); \
 841                 OP;                                                     \
 842                 /* Guarantee COND check prior to timeout */             \
 843                 barrier();                                              \
 844                 if (COND) {                                             \
 845                         ret__ = 0;                                      \
 846                         break;                                          \
 847                 }                                                       \
 848                 if (expired__) {                                        \
 849                         ret__ = -ETIMEDOUT;                             \
 850                         break;                                          \
 851                 }                                                       \
 852                 usleep_range(wait__, wait__ * 2);                       \
 853                 if (wait__ < (Wmax))                                    \
 854                         wait__ <<= 1;                                   \
 855         }                                                               \
 856         ret__;                                                          \
 857 })
 858
 859 #define _wait_for(COND, US, Wmin, Wmax) __wait_for(, (COND), (US), (Wmin), \
 860                                                    (Wmax))
 861 #define wait_for(COND, MS)              _wait_for((COND), (MS) * 1000, 10, 1000)
 862
 863 /* vc4_bo.c */
 864 struct drm_gem_object *vc4_create_object(struct drm_device *dev, size_t size);
 865 struct vc4_bo *vc4_bo_create(struct drm_device *dev, size_t size,
 866                              bool from_cache, enum vc4_kernel_bo_type type);
 867 int vc4_bo_dumb_create(struct drm_file *file_priv,
 868                        struct drm_device *dev,
 869                        struct drm_mode_create_dumb *args);
 870 int vc4_create_bo_ioctl(struct drm_device *dev, void *data,
 871                         struct drm_file *file_priv);
 872 int vc4_create_shader_bo_ioctl(struct drm_device *dev, void *data,
 873                                struct drm_file *file_priv);
 874 int vc4_mmap_bo_ioctl(struct drm_device *dev, void *data,
 875                       struct drm_file *file_priv);
 876 int vc4_set_tiling_ioctl(struct drm_device *dev, void *data,
 877                          struct drm_file *file_priv);
 878 int vc4_get_tiling_ioctl(struct drm_device *dev, void *data,
 879                          struct drm_file *file_priv);
 880 int vc4_get_hang_state_ioctl(struct drm_device *dev, void *data,
 881                              struct drm_file *file_priv);
 882 int vc4_label_bo_ioctl(struct drm_device *dev, void *data,
 883                        struct drm_file *file_priv);
 884 int vc4_bo_cache_init(struct drm_device *dev);
 885 int vc4_bo_inc_usecnt(struct vc4_bo *bo);
 886 void vc4_bo_dec_usecnt(struct vc4_bo *bo);
 887 void vc4_bo_add_to_purgeable_pool(struct vc4_bo *bo);
 888 void vc4_bo_remove_from_purgeable_pool(struct vc4_bo *bo);
 889 int vc4_bo_debugfs_init(struct drm_minor *minor);
 890 int vc5_bo_debugfs_init(struct drm_minor *minor);
 891
 892 /* vc4_crtc.c */
 893 extern struct platform_driver vc4_crtc_driver;
 894 int vc4_crtc_disable_at_boot(struct drm_crtc *crtc);
 895 int vc4_crtc_init(struct drm_device *drm, struct vc4_crtc *vc4_crtc,
 896                   const struct drm_crtc_funcs *crtc_funcs,
 897                   const struct drm_crtc_helper_funcs *crtc_helper_funcs);
 898 int vc4_page_flip(struct drm_crtc *crtc,
 899                   struct drm_framebuffer *fb,
 900                   struct drm_pending_vblank_event *event,
 901                   uint32_t flags,
 902                   struct drm_modeset_acquire_ctx *ctx);
 903 struct drm_crtc_state *vc4_crtc_duplicate_state(struct drm_crtc *crtc);
 904 void vc4_crtc_destroy_state(struct drm_crtc *crtc,
 905                             struct drm_crtc_state *state);
 906 void vc4_crtc_reset(struct drm_crtc *crtc);
 907 void vc4_crtc_handle_vblank(struct vc4_crtc *crtc);
 908 int vc4_crtc_late_register(struct drm_crtc *crtc);
 909 void vc4_crtc_send_vblank(struct drm_crtc *crtc);
 910 void vc4_crtc_get_margins(struct drm_crtc_state *state,
 911                           unsigned int *left, unsigned int *right,
 912                           unsigned int *top, unsigned int *bottom);
 913
 914 /* vc4_debugfs.c */
 915 void vc4_debugfs_init(struct drm_minor *minor);
 916 #ifdef CONFIG_DEBUG_FS
 917 int vc4_debugfs_add_file(struct drm_minor *minor,
 918                          const char *filename,
 919                          int (*show)(struct seq_file*, void*),
 920                          void *data);
 921 int vc4_debugfs_add_regset32(struct drm_minor *minor,
 922                              const char *filename,
 923                              struct debugfs_regset32 *regset);
 924 #else
 925 static inline int vc4_debugfs_add_file(struct drm_minor *minor,
 926                                        const char *filename,
 927                                        int (*show)(struct seq_file*, void*),
 928                                        void *data)
 929 {
 930         return 0;
 931 }
 932
 933 static inline int vc4_debugfs_add_regset32(struct drm_minor *minor,
 934                                            const char *filename,
 935                                            struct debugfs_regset32 *regset)
 936 {
 937         return 0;
 938 }
 939 #endif
 940
 941 /* vc4_drv.c */
 942 void __iomem *vc4_ioremap_regs(struct platform_device *dev, int index);
 943 int vc4_dumb_fixup_args(struct drm_mode_create_dumb *args);
 944
 945 /* vc4_dpi.c */
 946 extern struct platform_driver vc4_dpi_driver;
 947
 948 /* vc4_dsi.c */
 949 extern struct platform_driver vc4_dsi_driver;
 950
 951 /* vc4_fence.c */
 952 extern const struct dma_fence_ops vc4_fence_ops;
 953
 954 /* vc4_firmware_kms.c */
 955 extern struct platform_driver vc4_firmware_kms_driver;
 956
 957 /* vc4_gem.c */
 958 int vc4_gem_init(struct drm_device *dev);
 959 int vc4_submit_cl_ioctl(struct drm_device *dev, void *data,
 960                         struct drm_file *file_priv);
 961 int vc4_wait_seqno_ioctl(struct drm_device *dev, void *data,
 962                          struct drm_file *file_priv);
 963 int vc4_wait_bo_ioctl(struct drm_device *dev, void *data,
 964                       struct drm_file *file_priv);
 965 void vc4_submit_next_bin_job(struct drm_device *dev);
 966 void vc4_submit_next_render_job(struct drm_device *dev);
 967 void vc4_move_job_to_render(struct drm_device *dev, struct vc4_exec_info *exec);
 968 int vc4_wait_for_seqno(struct drm_device *dev, uint64_t seqno,
 969                        uint64_t timeout_ns, bool interruptible);
 970 void vc4_job_handle_completed(struct vc4_dev *vc4);
 971 int vc4_queue_seqno_cb(struct drm_device *dev,
 972                        struct vc4_seqno_cb *cb, uint64_t seqno,
 973                        void (*func)(struct vc4_seqno_cb *cb));
 974 int vc4_gem_madvise_ioctl(struct drm_device *dev, void *data,
 975                           struct drm_file *file_priv);
 976
 977 /* vc4_hdmi.c */
 978 extern struct platform_driver vc4_hdmi_driver;
 979
 980 /* vc4_vec.c */
 981 extern struct platform_driver vc4_vec_driver;
 982
 983 /* vc4_txp.c */
 984 extern struct platform_driver vc4_txp_driver;
 985
 986 /* vc4_irq.c */
 987 void vc4_irq_enable(struct drm_device *dev);
 988 void vc4_irq_disable(struct drm_device *dev);
 989 int vc4_irq_install(struct drm_device *dev, int irq);
 990 void vc4_irq_uninstall(struct drm_device *dev);
 991 void vc4_irq_reset(struct drm_device *dev);
 992
 993 /* vc4_hvs.c */
 994 extern struct platform_driver vc4_hvs_driver;
 995 void vc4_hvs_stop_channel(struct vc4_hvs *hvs, unsigned int output);
 996 int vc4_hvs_get_fifo_from_output(struct vc4_hvs *hvs, unsigned int output);
 997 u8 vc4_hvs_get_fifo_frame_count(struct vc4_hvs *hvs, unsigned int fifo);
 998 int vc4_hvs_atomic_check(struct drm_crtc *crtc, struct drm_atomic_state *state);
 999 void vc4_hvs_atomic_begin(struct drm_crtc *crtc, struct drm_atomic_state *state);
1000 void vc4_hvs_atomic_enable(struct drm_crtc *crtc, struct drm_atomic_state *state);
1001 void vc4_hvs_atomic_disable(struct drm_crtc *crtc, struct drm_atomic_state *state);
1002 void vc4_hvs_atomic_flush(struct drm_crtc *crtc, struct drm_atomic_state *state);
1003 void vc4_hvs_dump_state(struct vc4_hvs *hvs);
1004 void vc4_hvs_unmask_underrun(struct vc4_hvs *hvs, int channel);
1005 void vc4_hvs_mask_underrun(struct vc4_hvs *hvs, int channel);
1006 int vc4_hvs_debugfs_init(struct drm_minor *minor);
1007
1008 /* vc4_kms.c */
1009 int vc4_kms_load(struct drm_device *dev);
1010
1011 /* vc4_plane.c */
1012 struct drm_plane *vc4_plane_init(struct drm_device *dev,
1013                                  enum drm_plane_type type,
1014                                  uint32_t possible_crtcs);
1015 int vc4_plane_create_additional_planes(struct drm_device *dev);
1016 u32 vc4_plane_write_dlist(struct drm_plane *plane, u32 __iomem *dlist);
1017 u32 vc4_plane_dlist_size(const struct drm_plane_state *state);
1018 void vc4_plane_async_set_fb(struct drm_plane *plane,
1019                             struct drm_framebuffer *fb);
1020
1021 /* vc4_v3d.c */
1022 extern struct platform_driver vc4_v3d_driver;
1023 extern const struct of_device_id vc4_v3d_dt_match[];
1024 int vc4_v3d_get_bin_slot(struct vc4_dev *vc4);
1025 int vc4_v3d_bin_bo_get(struct vc4_dev *vc4, bool *used);
1026 void vc4_v3d_bin_bo_put(struct vc4_dev *vc4);
1027 int vc4_v3d_pm_get(struct vc4_dev *vc4);
1028 void vc4_v3d_pm_put(struct vc4_dev *vc4);
1029 int vc4_v3d_debugfs_init(struct drm_minor *minor);
1030
1031 /* vc4_validate.c */
1032 int
1033 vc4_validate_bin_cl(struct drm_device *dev,
1034                     void *validated,
1035                     void *unvalidated,
1036                     struct vc4_exec_info *exec);
1037
1038 int
1039 vc4_validate_shader_recs(struct drm_device *dev, struct vc4_exec_info *exec);
1040
1041 struct drm_gem_cma_object *vc4_use_bo(struct vc4_exec_info *exec,
1042                                       uint32_t hindex);
1043
1044 int vc4_get_rcl(struct drm_device *dev, struct vc4_exec_info *exec);
1045
1046 bool vc4_check_tex_size(struct vc4_exec_info *exec,
1047                         struct drm_gem_cma_object *fbo,
1048                         uint32_t offset, uint8_t tiling_format,
1049                         uint32_t width, uint32_t height, uint8_t cpp);
1050
1051 /* vc4_validate_shader.c */
1052 struct vc4_validated_shader_info *
1053 vc4_validate_shader(struct drm_gem_cma_object *shader_obj);
1054
1055 int vc5_debugfs_gem_info(struct seq_file *m, void *data);
1056
1057 /* vc4_perfmon.c */
1058 void vc4_perfmon_get(struct vc4_perfmon *perfmon);
1059 void vc4_perfmon_put(struct vc4_perfmon *perfmon);
1060 void vc4_perfmon_start(struct vc4_dev *vc4, struct vc4_perfmon *perfmon);
1061 void vc4_perfmon_stop(struct vc4_dev *vc4, struct vc4_perfmon *perfmon,
1062                       bool capture);
1063 struct vc4_perfmon *vc4_perfmon_find(struct vc4_file *vc4file, int id);
1064 void vc4_perfmon_open_file(struct vc4_file *vc4file);
1065 void vc4_perfmon_close_file(struct vc4_file *vc4file);
1066 int vc4_perfmon_create_ioctl(struct drm_device *dev, void *data,
1067                              struct drm_file *file_priv);
1068 int vc4_perfmon_destroy_ioctl(struct drm_device *dev, void *data,
1069                               struct drm_file *file_priv);
1070 int vc4_perfmon_get_values_ioctl(struct drm_device *dev, void *data,
1071                                  struct drm_file *file_priv);
1072
1073 #endif /* _VC4_DRV_H_ */