drivers/gpu/drm/vc4/vc4_drv.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * Copyright (C) 2015 Broadcom
   4  */
   5 #ifndef _VC4_DRV_H_
   6 #define _VC4_DRV_H_
   7
   8 #include <linux/delay.h>
   9 #include <linux/of.h>
  10 #include <linux/refcount.h>
  11 #include <linux/uaccess.h>
  12
  13 #include <drm/drm_atomic.h>
  14 #include <drm/drm_debugfs.h>
  15 #include <drm/drm_device.h>
  16 #include <drm/drm_encoder.h>
  17 #include <drm/drm_fourcc.h>
  18 #include <drm/drm_gem_dma_helper.h>
  19 #include <drm/drm_managed.h>
  20 #include <drm/drm_mm.h>
  21 #include <drm/drm_modeset_lock.h>
  22
  23 #include <kunit/test-bug.h>
  24
  25 #include "uapi/drm/vc4_drm.h"
  26 #include "vc4_regs.h"
  27
  28 struct drm_device;
  29 struct drm_gem_object;
  30
  31 extern const struct drm_driver vc4_drm_driver;
  32 extern const struct drm_driver vc5_drm_driver;
  33
  34 /* Don't forget to update vc4_bo.c: bo_type_names[] when adding to
  35  * this.
  36  */
  37 enum vc4_kernel_bo_type {
  38         /* Any kernel allocation (gem_create_object hook) before it
  39          * gets another type set.
  40          */
  41         VC4_BO_TYPE_KERNEL,
  42         VC4_BO_TYPE_V3D,
  43         VC4_BO_TYPE_V3D_SHADER,
  44         VC4_BO_TYPE_DUMB,
  45         VC4_BO_TYPE_BIN,
  46         VC4_BO_TYPE_RCL,
  47         VC4_BO_TYPE_BCL,
  48         VC4_BO_TYPE_KERNEL_CACHE,
  49         VC4_BO_TYPE_COUNT
  50 };
  51
  52 /* Performance monitor object. The perform lifetime is controlled by userspace
  53  * using perfmon related ioctls. A perfmon can be attached to a submit_cl
  54  * request, and when this is the case, HW perf counters will be activated just
  55  * before the submit_cl is submitted to the GPU and disabled when the job is
  56  * done. This way, only events related to a specific job will be counted.
  57  */
  58 struct vc4_perfmon {
  59         struct vc4_dev *dev;
  60
  61         /* Tracks the number of users of the perfmon, when this counter reaches
  62          * zero the perfmon is destroyed.
  63          */
  64         refcount_t refcnt;
  65
  66         /* Number of counters activated in this perfmon instance
  67          * (should be less than DRM_VC4_MAX_PERF_COUNTERS).
  68          */
  69         u8 ncounters;
  70
  71         /* Events counted by the HW perf counters. */
  72         u8 events[DRM_VC4_MAX_PERF_COUNTERS];
  73
  74         /* Storage for counter values. Counters are incremented by the HW
  75          * perf counter values every time the perfmon is attached to a GPU job.
  76          * This way, perfmon users don't have to retrieve the results after
  77          * each job if they want to track events covering several submissions.
  78          * Note that counter values can't be reset, but you can fake a reset by
  79          * destroying the perfmon and creating a new one.
  80          */
  81         u64 counters[];
  82 };
  83
  84 enum vc4_gen {
  85         VC4_GEN_4,
  86         VC4_GEN_5,
  87 };
  88
  89 struct vc4_dev {
  90         struct drm_device base;
  91         struct device *dev;
  92
  93         enum vc4_gen gen;
  94
  95         unsigned int irq;
  96
  97         bool firmware_kms;
  98         struct rpi_firmware *firmware;
  99
 100         struct vc4_hvs *hvs;
 101         struct vc4_v3d *v3d;
 102         struct vc4_fkms *fkms;
 103
 104         struct vc4_hang_state *hang_state;
 105
 106         /* The kernel-space BO cache.  Tracks buffers that have been
 107          * unreferenced by all other users (refcounts of 0!) but not
 108          * yet freed, so we can do cheap allocations.
 109          */
 110         struct vc4_bo_cache {
 111                 /* Array of list heads for entries in the BO cache,
 112                  * based on number of pages, so we can do O(1) lookups
 113                  * in the cache when allocating.
 114                  */
 115                 struct list_head *size_list;
 116                 uint32_t size_list_size;
 117
 118                 /* List of all BOs in the cache, ordered by age, so we
 119                  * can do O(1) lookups when trying to free old
 120                  * buffers.
 121                  */
 122                 struct list_head time_list;
 123                 struct work_struct time_work;
 124                 struct timer_list time_timer;
 125         } bo_cache;
 126
 127         u32 num_labels;
 128         struct vc4_label {
 129                 const char *name;
 130                 u32 num_allocated;
 131                 u32 size_allocated;
 132         } *bo_labels;
 133
 134         /* Protects bo_cache and bo_labels. */
 135         struct mutex bo_lock;
 136
 137         /* Purgeable BO pool. All BOs in this pool can have their memory
 138          * reclaimed if the driver is unable to allocate new BOs. We also
 139          * keep stats related to the purge mechanism here.
 140          */
 141         struct {
 142                 struct list_head list;
 143                 unsigned int num;
 144                 size_t size;
 145                 unsigned int purged_num;
 146                 size_t purged_size;
 147                 struct mutex lock;
 148         } purgeable;
 149
 150         uint64_t dma_fence_context;
 151
 152         /* Sequence number for the last job queued in bin_job_list.
 153          * Starts at 0 (no jobs emitted).
 154          */
 155         uint64_t emit_seqno;
 156
 157         /* Sequence number for the last completed job on the GPU.
 158          * Starts at 0 (no jobs completed).
 159          */
 160         uint64_t finished_seqno;
 161
 162         /* List of all struct vc4_exec_info for jobs to be executed in
 163          * the binner.  The first job in the list is the one currently
 164          * programmed into ct0ca for execution.
 165          */
 166         struct list_head bin_job_list;
 167
 168         /* List of all struct vc4_exec_info for jobs that have
 169          * completed binning and are ready for rendering.  The first
 170          * job in the list is the one currently programmed into ct1ca
 171          * for execution.
 172          */
 173         struct list_head render_job_list;
 174
 175         /* List of the finished vc4_exec_infos waiting to be freed by
 176          * job_done_work.
 177          */
 178         struct list_head job_done_list;
 179         /* Spinlock used to synchronize the job_list and seqno
 180          * accesses between the IRQ handler and GEM ioctls.
 181          */
 182         spinlock_t job_lock;
 183         wait_queue_head_t job_wait_queue;
 184         struct work_struct job_done_work;
 185
 186         /* Used to track the active perfmon if any. Access to this field is
 187          * protected by job_lock.
 188          */
 189         struct vc4_perfmon *active_perfmon;
 190
 191         /* List of struct vc4_seqno_cb for callbacks to be made from a
 192          * workqueue when the given seqno is passed.
 193          */
 194         struct list_head seqno_cb_list;
 195
 196         /* The memory used for storing binner tile alloc, tile state,
 197          * and overflow memory allocations.  This is freed when V3D
 198          * powers down.
 199          */
 200         struct vc4_bo *bin_bo;
 201
 202         /* Size of blocks allocated within bin_bo. */
 203         uint32_t bin_alloc_size;
 204
 205         /* Bitmask of the bin_alloc_size chunks in bin_bo that are
 206          * used.
 207          */
 208         uint32_t bin_alloc_used;
 209
 210         /* Bitmask of the current bin_alloc used for overflow memory. */
 211         uint32_t bin_alloc_overflow;
 212
 213         /* Incremented when an underrun error happened after an atomic commit.
 214          * This is particularly useful to detect when a specific modeset is too
 215          * demanding in term of memory or HVS bandwidth which is hard to guess
 216          * at atomic check time.
 217          */
 218         atomic_t underrun;
 219
 220         struct work_struct overflow_mem_work;
 221
 222         int power_refcount;
 223
 224         /* Set to true when the load tracker is active. */
 225         bool load_tracker_enabled;
 226
 227         /* Mutex controlling the power refcount. */
 228         struct mutex power_lock;
 229
 230         struct {
 231                 struct timer_list timer;
 232                 struct work_struct reset_work;
 233         } hangcheck;
 234
 235         struct drm_modeset_lock ctm_state_lock;
 236         struct drm_private_obj ctm_manager;
 237         struct drm_private_obj hvs_channels;
 238         struct drm_private_obj load_tracker;
 239
 240         /* Mutex for binner bo allocation. */
 241         struct mutex bin_bo_lock;
 242         /* Reference count for our binner bo. */
 243         struct kref bin_bo_kref;
 244 };
 245
 246 #define to_vc4_dev(_dev)                        \
 247         container_of_const(_dev, struct vc4_dev, base)
 248
 249 struct vc4_bo {
 250         struct drm_gem_dma_object base;
 251
 252         /* seqno of the last job to render using this BO. */
 253         uint64_t seqno;
 254
 255         /* seqno of the last job to use the RCL to write to this BO.
 256          *
 257          * Note that this doesn't include binner overflow memory
 258          * writes.
 259          */
 260         uint64_t write_seqno;
 261
 262         bool t_format;
 263
 264         /* List entry for the BO's position in either
 265          * vc4_exec_info->unref_list or vc4_dev->bo_cache.time_list
 266          */
 267         struct list_head unref_head;
 268
 269         /* Time in jiffies when the BO was put in vc4->bo_cache. */
 270         unsigned long free_time;
 271
 272         /* List entry for the BO's position in vc4_dev->bo_cache.size_list */
 273         struct list_head size_head;
 274
 275         /* Struct for shader validation state, if created by
 276          * DRM_IOCTL_VC4_CREATE_SHADER_BO.
 277          */
 278         struct vc4_validated_shader_info *validated_shader;
 279
 280         /* One of enum vc4_kernel_bo_type, or VC4_BO_TYPE_COUNT + i
 281          * for user-allocated labels.
 282          */
 283         int label;
 284
 285         /* Count the number of active users. This is needed to determine
 286          * whether we can move the BO to the purgeable list or not (when the BO
 287          * is used by the GPU or the display engine we can't purge it).
 288          */
 289         refcount_t usecnt;
 290
 291         /* Store purgeable/purged state here */
 292         u32 madv;
 293         struct mutex madv_lock;
 294 };
 295
 296 #define to_vc4_bo(_bo)                                                  \
 297         container_of_const(to_drm_gem_dma_obj(_bo), struct vc4_bo, base)
 298
 299 struct vc4_fence {
 300         struct dma_fence base;
 301         struct drm_device *dev;
 302         /* vc4 seqno for signaled() test */
 303         uint64_t seqno;
 304 };
 305
 306 #define to_vc4_fence(_fence)                                    \
 307         container_of_const(_fence, struct vc4_fence, base)
 308
 309 struct vc4_seqno_cb {
 310         struct work_struct work;
 311         uint64_t seqno;
 312         void (*func)(struct vc4_seqno_cb *cb);
 313 };
 314
 315 struct vc4_v3d {
 316         struct vc4_dev *vc4;
 317         struct platform_device *pdev;
 318         void __iomem *regs;
 319         struct clk *clk;
 320         struct debugfs_regset32 regset;
 321 };
 322
 323 #define HVS_NUM_CHANNELS 3
 324
 325 struct vc4_hvs {
 326         struct vc4_dev *vc4;
 327         struct platform_device *pdev;
 328         void __iomem *regs;
 329         u32 __iomem *dlist;
 330
 331         struct clk *core_clk;
 332
 333         struct {
 334                 unsigned int enabled: 1;
 335         } eof_irq[HVS_NUM_CHANNELS];
 336
 337         unsigned long max_core_rate;
 338
 339         /* Memory manager for CRTCs to allocate space in the display
 340          * list.  Units are dwords.
 341          */
 342         struct drm_mm dlist_mm;
 343         /* Memory manager for the LBM memory used by HVS scaling. */
 344         struct drm_mm lbm_mm;
 345         spinlock_t mm_lock;
 346
 347         struct list_head stale_dlist_entries;
 348         struct work_struct free_dlist_work;
 349
 350         struct drm_mm_node mitchell_netravali_filter;
 351
 352         struct debugfs_regset32 regset;
 353
 354         /*
 355          * Even if HDMI0 on the RPi4 can output modes requiring a pixel
 356          * rate higher than 297MHz, it needs some adjustments in the
 357          * config.txt file to be able to do so and thus won't always be
 358          * available.
 359          */
 360         bool vc5_hdmi_enable_hdmi_20;
 361
 362         /*
 363          * 4096x2160@60 requires a core overclock to work, so register
 364          * whether that is sufficient.
 365          */
 366         bool vc5_hdmi_enable_4096by2160;
 367 };
 368
 369 struct vc4_hvs_state {
 370         struct drm_private_state base;
 371         unsigned long core_clock_rate;
 372
 373         struct {
 374                 unsigned in_use: 1;
 375                 unsigned long fifo_load;
 376                 struct drm_crtc_commit *pending_commit;
 377         } fifo_state[HVS_NUM_CHANNELS];
 378 };
 379
 380 #define to_vc4_hvs_state(_state)                                \
 381         container_of_const(_state, struct vc4_hvs_state, base)
 382
 383 struct vc4_hvs_state *vc4_hvs_get_global_state(struct drm_atomic_state *state);
 384 struct vc4_hvs_state *vc4_hvs_get_old_global_state(const struct drm_atomic_state *state);
 385 struct vc4_hvs_state *vc4_hvs_get_new_global_state(const struct drm_atomic_state *state);
 386
 387 struct vc4_plane {
 388         struct drm_plane base;
 389 };
 390
 391 #define to_vc4_plane(_plane)                                    \
 392         container_of_const(_plane, struct vc4_plane, base)
 393
 394 enum vc4_scaling_mode {
 395         VC4_SCALING_NONE,
 396         VC4_SCALING_TPZ,
 397         VC4_SCALING_PPF,
 398 };
 399
 400 struct vc4_plane_state {
 401         struct drm_plane_state base;
 402         /* System memory copy of the display list for this element, computed
 403          * at atomic_check time.
 404          */
 405         u32 *dlist;
 406         u32 dlist_size; /* Number of dwords allocated for the display list */
 407         u32 dlist_count; /* Number of used dwords in the display list. */
 408
 409         /* Offset in the dlist to various words, for pageflip or
 410          * cursor updates.
 411          */
 412         u32 pos0_offset;
 413         u32 pos2_offset;
 414         u32 ptr0_offset[DRM_FORMAT_MAX_PLANES];
 415         u32 lbm_offset;
 416
 417         /* Offset where the plane's dlist was last stored in the
 418          * hardware at vc4_crtc_atomic_flush() time.
 419          */
 420         u32 __iomem *hw_dlist;
 421
 422         /* Clipped coordinates of the plane on the display. */
 423         int crtc_x, crtc_y, crtc_w, crtc_h;
 424         /* Clipped area being scanned from in the FB in u16.16 format */
 425         u32 src_x, src_y;
 426
 427         u32 src_w[2], src_h[2];
 428
 429         /* Scaling selection for the RGB/Y plane and the Cb/Cr planes. */
 430         enum vc4_scaling_mode x_scaling[2], y_scaling[2];
 431         bool is_unity;
 432         bool is_yuv;
 433
 434         /* Our allocation in LBM for temporary storage during scaling. */
 435         struct drm_mm_node lbm;
 436
 437         /* Set when the plane has per-pixel alpha content or does not cover
 438          * the entire screen. This is a hint to the CRTC that it might need
 439          * to enable background color fill.
 440          */
 441         bool needs_bg_fill;
 442
 443         /* Mark the dlist as initialized. Useful to avoid initializing it twice
 444          * when async update is not possible.
 445          */
 446         bool dlist_initialized;
 447
 448         /* Load of this plane on the HVS block. The load is expressed in HVS
 449          * cycles/sec.
 450          */
 451         u64 hvs_load;
 452
 453         /* Memory bandwidth needed for this plane. This is expressed in
 454          * bytes/sec.
 455          */
 456         u64 membus_load;
 457 };
 458
 459 #define to_vc4_plane_state(_state)                              \
 460         container_of_const(_state, struct vc4_plane_state, base)
 461
 462 enum vc4_encoder_type {
 463         VC4_ENCODER_TYPE_NONE,
 464         VC4_ENCODER_TYPE_HDMI0,
 465         VC4_ENCODER_TYPE_HDMI1,
 466         VC4_ENCODER_TYPE_VEC,
 467         VC4_ENCODER_TYPE_DSI0,
 468         VC4_ENCODER_TYPE_DSI1,
 469         VC4_ENCODER_TYPE_SMI,
 470         VC4_ENCODER_TYPE_DPI,
 471         VC4_ENCODER_TYPE_TXP,
 472 };
 473
 474 struct vc4_encoder {
 475         struct drm_encoder base;
 476         enum vc4_encoder_type type;
 477         u32 clock_select;
 478
 479         void (*pre_crtc_configure)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 480         void (*pre_crtc_enable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 481         void (*post_crtc_enable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 482
 483         void (*post_crtc_disable)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 484         void (*post_crtc_powerdown)(struct drm_encoder *encoder, struct drm_atomic_state *state);
 485 };
 486
 487 #define to_vc4_encoder(_encoder)                                \
 488         container_of_const(_encoder, struct vc4_encoder, base)
 489
 490 static inline
 491 struct drm_encoder *vc4_find_encoder_by_type(struct drm_device *drm,
 492                                              enum vc4_encoder_type type)
 493 {
 494         struct drm_encoder *encoder;
 495
 496         drm_for_each_encoder(encoder, drm) {
 497                 struct vc4_encoder *vc4_encoder = to_vc4_encoder(encoder);
 498
 499                 if (vc4_encoder->type == type)
 500                         return encoder;
 501         }
 502
 503         return NULL;
 504 }
 505
 506 struct vc5_gamma_entry {
 507         u32 x_c_terms;
 508         u32 grad_term;
 509 };
 510
 511 #define VC5_HVS_SET_GAMMA_ENTRY(x, c, g) (struct vc5_gamma_entry){      \
 512         .x_c_terms = VC4_SET_FIELD((x), SCALER5_DSPGAMMA_OFF_X) |       \
 513                      VC4_SET_FIELD((c), SCALER5_DSPGAMMA_OFF_C),        \
 514         .grad_term = (g)                                                \
 515 }
 516
 517 struct vc4_crtc_data {
 518         const char *name;
 519
 520         const char *debugfs_name;
 521
 522         /* Bitmask of channels (FIFOs) of the HVS that the output can source from */
 523         unsigned int hvs_available_channels;
 524
 525         /* Which output of the HVS this pixelvalve sources from. */
 526         int hvs_output;
 527 };
 528
 529 extern const struct vc4_crtc_data vc4_txp_crtc_data;
 530
 531 struct vc4_pv_data {
 532         struct vc4_crtc_data    base;
 533
 534         /* Depth of the PixelValve FIFO in bytes */
 535         unsigned int fifo_depth;
 536
 537         /* Number of pixels output per clock period */
 538         u8 pixels_per_clock;
 539
 540         enum vc4_encoder_type encoder_types[4];
 541 };
 542
 543 extern const struct vc4_pv_data bcm2835_pv0_data;
 544 extern const struct vc4_pv_data bcm2835_pv1_data;
 545 extern const struct vc4_pv_data bcm2835_pv2_data;
 546 extern const struct vc4_pv_data bcm2711_pv0_data;
 547 extern const struct vc4_pv_data bcm2711_pv1_data;
 548 extern const struct vc4_pv_data bcm2711_pv2_data;
 549 extern const struct vc4_pv_data bcm2711_pv3_data;
 550 extern const struct vc4_pv_data bcm2711_pv4_data;
 551
 552 struct vc4_crtc {
 553         struct drm_crtc base;
 554         struct platform_device *pdev;
 555         const struct vc4_crtc_data *data;
 556         void __iomem *regs;
 557
 558         /* Timestamp at start of vblank irq - unaffected by lock delays. */
 559         ktime_t t_vblank;
 560
 561         union {
 562                 struct {  /* VC4 gamma LUT */
 563                         u8 lut_r[256];
 564                         u8 lut_g[256];
 565                         u8 lut_b[256];
 566                 };
 567                 struct {  /* VC5 gamma PWL entries */
 568                         struct vc5_gamma_entry pwl_r[SCALER5_DSPGAMMA_NUM_POINTS];
 569                         struct vc5_gamma_entry pwl_g[SCALER5_DSPGAMMA_NUM_POINTS];
 570                         struct vc5_gamma_entry pwl_b[SCALER5_DSPGAMMA_NUM_POINTS];
 571                         struct vc5_gamma_entry pwl_a[SCALER5_DSPGAMMA_NUM_POINTS];
 572                 };
 573         };
 574
 575         struct drm_pending_vblank_event *event;
 576
 577         struct debugfs_regset32 regset;
 578
 579         /**
 580          * @feeds_txp: True if the CRTC feeds our writeback controller.
 581          */
 582         bool feeds_txp;
 583
 584         /**
 585          * @irq_lock: Spinlock protecting the resources shared between
 586          * the atomic code and our vblank handler.
 587          */
 588         spinlock_t irq_lock;
 589
 590         /**
 591          * @current_dlist: Start offset of the display list currently
 592          * set in the HVS for that CRTC. Protected by @irq_lock, and
 593          * copied in vc4_hvs_update_dlist() for the CRTC interrupt
 594          * handler to have access to that value.
 595          */
 596         unsigned int current_dlist;
 597
 598         /**
 599          * @current_hvs_channel: HVS channel currently assigned to the
 600          * CRTC. Protected by @irq_lock, and copied in
 601          * vc4_hvs_atomic_begin() for the CRTC interrupt handler to have
 602          * access to that value.
 603          */
 604         unsigned int current_hvs_channel;
 605 };
 606
 607 #define to_vc4_crtc(_crtc)                                      \
 608         container_of_const(_crtc, struct vc4_crtc, base)
 609
 610 static inline const struct vc4_crtc_data *
 611 vc4_crtc_to_vc4_crtc_data(const struct vc4_crtc *crtc)
 612 {
 613         return crtc->data;
 614 }
 615
 616 static inline const struct vc4_pv_data *
 617 vc4_crtc_to_vc4_pv_data(const struct vc4_crtc *crtc)
 618 {
 619         const struct vc4_crtc_data *data = vc4_crtc_to_vc4_crtc_data(crtc);
 620
 621         return container_of_const(data, struct vc4_pv_data, base);
 622 }
 623
 624 struct drm_connector *vc4_get_crtc_connector(struct drm_crtc *crtc,
 625                                              struct drm_crtc_state *state);
 626
 627 struct drm_encoder *vc4_get_crtc_encoder(struct drm_crtc *crtc,
 628                                          struct drm_crtc_state *state);
 629
 630 struct vc4_hvs_dlist_allocation {
 631         struct list_head node;
 632         struct drm_mm_node mm_node;
 633         unsigned int channel;
 634         u8 target_frame_count;
 635 };
 636
 637 struct vc4_crtc_state {
 638         struct drm_crtc_state base;
 639         struct vc4_hvs_dlist_allocation *mm;
 640         bool txp_armed;
 641         unsigned int assigned_channel;
 642
 643         struct drm_connector_tv_margins margins;
 644
 645         unsigned long hvs_load;
 646
 647         /* Transitional state below, only valid during atomic commits */
 648         bool update_muxing;
 649 };
 650
 651 #define VC4_HVS_CHANNEL_DISABLED ((unsigned int)-1)
 652
 653 #define to_vc4_crtc_state(_state)                               \
 654         container_of_const(_state, struct vc4_crtc_state, base)
 655
 656 #define V3D_READ(offset)                                                                \
 657         ({                                                                              \
 658                 kunit_fail_current_test("Accessing a register in a unit test!\n");      \
 659                 readl(vc4->v3d->regs + (offset));                                               \
 660         })
 661
 662 #define V3D_WRITE(offset, val)                                                          \
 663         do {                                                                            \
 664                 kunit_fail_current_test("Accessing a register in a unit test!\n");      \
 665                 writel(val, vc4->v3d->regs + (offset));                                 \
 666         } while (0)
 667
 668 #define HVS_READ(offset)                                                                \
 669         ({                                                                              \
 670                 kunit_fail_current_test("Accessing a register in a unit test!\n");      \
 671                 readl(hvs->regs + (offset));                                            \
 672         })
 673
 674 #define HVS_WRITE(offset, val)                                                          \
 675         do {                                                                            \
 676                 kunit_fail_current_test("Accessing a register in a unit test!\n");      \
 677                 writel(val, hvs->regs + (offset));                                      \
 678         } while (0)
 679
 680 #define VC4_REG32(reg) { .name = #reg, .offset = reg }
 681
 682 struct vc4_exec_info {
 683         struct vc4_dev *dev;
 684
 685         /* Sequence number for this bin/render job. */
 686         uint64_t seqno;
 687
 688         /* Latest write_seqno of any BO that binning depends on. */
 689         uint64_t bin_dep_seqno;
 690
 691         struct dma_fence *fence;
 692
 693         /* Last current addresses the hardware was processing when the
 694          * hangcheck timer checked on us.
 695          */
 696         uint32_t last_ct0ca, last_ct1ca;
 697
 698         /* Kernel-space copy of the ioctl arguments */
 699         struct drm_vc4_submit_cl *args;
 700
 701         /* This is the array of BOs that were looked up at the start of exec.
 702          * Command validation will use indices into this array.
 703          */
 704         struct drm_gem_object **bo;
 705         uint32_t bo_count;
 706
 707         /* List of BOs that are being written by the RCL.  Other than
 708          * the binner temporary storage, this is all the BOs written
 709          * by the job.
 710          */
 711         struct drm_gem_dma_object *rcl_write_bo[4];
 712         uint32_t rcl_write_bo_count;
 713
 714         /* Pointers for our position in vc4->job_list */
 715         struct list_head head;
 716
 717         /* List of other BOs used in the job that need to be released
 718          * once the job is complete.
 719          */
 720         struct list_head unref_list;
 721
 722         /* Current unvalidated indices into @bo loaded by the non-hardware
 723          * VC4_PACKET_GEM_HANDLES.
 724          */
 725         uint32_t bo_index[2];
 726
 727         /* This is the BO where we store the validated command lists, shader
 728          * records, and uniforms.
 729          */
 730         struct drm_gem_dma_object *exec_bo;
 731
 732         /**
 733          * This tracks the per-shader-record state (packet 64) that
 734          * determines the length of the shader record and the offset
 735          * it's expected to be found at.  It gets read in from the
 736          * command lists.
 737          */
 738         struct vc4_shader_state {
 739                 uint32_t addr;
 740                 /* Maximum vertex index referenced by any primitive using this
 741                  * shader state.
 742                  */
 743                 uint32_t max_index;
 744         } *shader_state;
 745
 746         /** How many shader states the user declared they were using. */
 747         uint32_t shader_state_size;
 748         /** How many shader state records the validator has seen. */
 749         uint32_t shader_state_count;
 750
 751         bool found_tile_binning_mode_config_packet;
 752         bool found_start_tile_binning_packet;
 753         bool found_increment_semaphore_packet;
 754         bool found_flush;
 755         uint8_t bin_tiles_x, bin_tiles_y;
 756         /* Physical address of the start of the tile alloc array
 757          * (where each tile's binned CL will start)
 758          */
 759         uint32_t tile_alloc_offset;
 760         /* Bitmask of which binner slots are freed when this job completes. */
 761         uint32_t bin_slots;
 762
 763         /**
 764          * Computed addresses pointing into exec_bo where we start the
 765          * bin thread (ct0) and render thread (ct1).
 766          */
 767         uint32_t ct0ca, ct0ea;
 768         uint32_t ct1ca, ct1ea;
 769
 770         /* Pointer to the unvalidated bin CL (if present). */
 771         void *bin_u;
 772
 773         /* Pointers to the shader recs.  These paddr gets incremented as CL
 774          * packets are relocated in validate_gl_shader_state, and the vaddrs
 775          * (u and v) get incremented and size decremented as the shader recs
 776          * themselves are validated.
 777          */
 778         void *shader_rec_u;
 779         void *shader_rec_v;
 780         uint32_t shader_rec_p;
 781         uint32_t shader_rec_size;
 782
 783         /* Pointers to the uniform data.  These pointers are incremented, and
 784          * size decremented, as each batch of uniforms is uploaded.
 785          */
 786         void *uniforms_u;
 787         void *uniforms_v;
 788         uint32_t uniforms_p;
 789         uint32_t uniforms_size;
 790
 791         /* Pointer to a performance monitor object if the user requested it,
 792          * NULL otherwise.
 793          */
 794         struct vc4_perfmon *perfmon;
 795
 796         /* Whether the exec has taken a reference to the binner BO, which should
 797          * happen with a VC4_PACKET_TILE_BINNING_MODE_CONFIG packet.
 798          */
 799         bool bin_bo_used;
 800 };
 801
 802 /* Per-open file private data. Any driver-specific resource that has to be
 803  * released when the DRM file is closed should be placed here.
 804  */
 805 struct vc4_file {
 806         struct vc4_dev *dev;
 807
 808         struct {
 809                 struct idr idr;
 810                 struct mutex lock;
 811         } perfmon;
 812
 813         bool bin_bo_used;
 814 };
 815
 816 static inline struct vc4_exec_info *
 817 vc4_first_bin_job(struct vc4_dev *vc4)
 818 {
 819         return list_first_entry_or_null(&vc4->bin_job_list,
 820                                         struct vc4_exec_info, head);
 821 }
 822
 823 static inline struct vc4_exec_info *
 824 vc4_first_render_job(struct vc4_dev *vc4)
 825 {
 826         return list_first_entry_or_null(&vc4->render_job_list,
 827                                         struct vc4_exec_info, head);
 828 }
 829
 830 static inline struct vc4_exec_info *
 831 vc4_last_render_job(struct vc4_dev *vc4)
 832 {
 833         if (list_empty(&vc4->render_job_list))
 834                 return NULL;
 835         return list_last_entry(&vc4->render_job_list,
 836                                struct vc4_exec_info, head);
 837 }
 838
 839 /**
 840  * struct vc4_texture_sample_info - saves the offsets into the UBO for texture
 841  * setup parameters.
 842  *
 843  * This will be used at draw time to relocate the reference to the texture
 844  * contents in p0, and validate that the offset combined with
 845  * width/height/stride/etc. from p1 and p2/p3 doesn't sample outside the BO.
 846  * Note that the hardware treats unprovided config parameters as 0, so not all
 847  * of them need to be set up for every texure sample, and we'll store ~0 as
 848  * the offset to mark the unused ones.
 849  *
 850  * See the VC4 3D architecture guide page 41 ("Texture and Memory Lookup Unit
 851  * Setup") for definitions of the texture parameters.
 852  */
 853 struct vc4_texture_sample_info {
 854         bool is_direct;
 855         uint32_t p_offset[4];
 856 };
 857
 858 /**
 859  * struct vc4_validated_shader_info - information about validated shaders that
 860  * needs to be used from command list validation.
 861  *
 862  * For a given shader, each time a shader state record references it, we need
 863  * to verify that the shader doesn't read more uniforms than the shader state
 864  * record's uniform BO pointer can provide, and we need to apply relocations
 865  * and validate the shader state record's uniforms that define the texture
 866  * samples.
 867  */
 868 struct vc4_validated_shader_info {
 869         uint32_t uniforms_size;
 870         uint32_t uniforms_src_size;
 871         uint32_t num_texture_samples;
 872         struct vc4_texture_sample_info *texture_samples;
 873
 874         uint32_t num_uniform_addr_offsets;
 875         uint32_t *uniform_addr_offsets;
 876
 877         bool is_threaded;
 878 };
 879
 880 /**
 881  * __wait_for - magic wait macro
 882  *
 883  * Macro to help avoid open coding check/wait/timeout patterns. Note that it's
 884  * important that we check the condition again after having timed out, since the
 885  * timeout could be due to preemption or similar and we've never had a chance to
 886  * check the condition before the timeout.
 887  */
 888 #define __wait_for(OP, COND, US, Wmin, Wmax) ({ \
 889         const ktime_t end__ = ktime_add_ns(ktime_get_raw(), 1000ll * (US)); \
 890         long wait__ = (Wmin); /* recommended min for usleep is 10 us */ \
 891         int ret__;                                                      \
 892         might_sleep();                                                  \
 893         for (;;) {                                                      \
 894                 const bool expired__ = ktime_after(ktime_get_raw(), end__); \
 895                 OP;                                                     \
 896                 /* Guarantee COND check prior to timeout */             \
 897                 barrier();                                              \
 898                 if (COND) {                                             \
 899                         ret__ = 0;                                      \
 900                         break;                                          \
 901                 }                                                       \
 902                 if (expired__) {                                        \
 903                         ret__ = -ETIMEDOUT;                             \
 904                         break;                                          \
 905                 }                                                       \
 906                 usleep_range(wait__, wait__ * 2);                       \
 907                 if (wait__ < (Wmax))                                    \
 908                         wait__ <<= 1;                                   \
 909         }                                                               \
 910         ret__;                                                          \
 911 })
 912
 913 #define _wait_for(COND, US, Wmin, Wmax) __wait_for(, (COND), (US), (Wmin), \
 914                                                    (Wmax))
 915 #define wait_for(COND, MS)              _wait_for((COND), (MS) * 1000, 10, 1000)
 916
 917 /* vc4_bo.c */
 918 struct drm_gem_object *vc4_create_object(struct drm_device *dev, size_t size);
 919 struct vc4_bo *vc4_bo_create(struct drm_device *dev, size_t size,
 920                              bool from_cache, enum vc4_kernel_bo_type type);
 921 int vc4_bo_dumb_create(struct drm_file *file_priv,
 922                        struct drm_device *dev,
 923                        struct drm_mode_create_dumb *args);
 924 int vc4_create_bo_ioctl(struct drm_device *dev, void *data,
 925                         struct drm_file *file_priv);
 926 int vc4_create_shader_bo_ioctl(struct drm_device *dev, void *data,
 927                                struct drm_file *file_priv);
 928 int vc4_mmap_bo_ioctl(struct drm_device *dev, void *data,
 929                       struct drm_file *file_priv);
 930 int vc4_set_tiling_ioctl(struct drm_device *dev, void *data,
 931                          struct drm_file *file_priv);
 932 int vc4_get_tiling_ioctl(struct drm_device *dev, void *data,
 933                          struct drm_file *file_priv);
 934 int vc4_get_hang_state_ioctl(struct drm_device *dev, void *data,
 935                              struct drm_file *file_priv);
 936 int vc4_label_bo_ioctl(struct drm_device *dev, void *data,
 937                        struct drm_file *file_priv);
 938 int vc4_bo_cache_init(struct drm_device *dev);
 939 int vc4_bo_inc_usecnt(struct vc4_bo *bo);
 940 void vc4_bo_dec_usecnt(struct vc4_bo *bo);
 941 void vc4_bo_add_to_purgeable_pool(struct vc4_bo *bo);
 942 void vc4_bo_remove_from_purgeable_pool(struct vc4_bo *bo);
 943 int vc4_bo_debugfs_init(struct drm_minor *minor);
 944
 945 /* vc4_crtc.c */
 946 extern struct platform_driver vc4_crtc_driver;
 947 int vc4_crtc_disable_at_boot(struct drm_crtc *crtc);
 948 int __vc4_crtc_init(struct drm_device *drm, struct platform_device *pdev,
 949                     struct vc4_crtc *vc4_crtc, const struct vc4_crtc_data *data,
 950                     struct drm_plane *primary_plane,
 951                     const struct drm_crtc_funcs *crtc_funcs,
 952                     const struct drm_crtc_helper_funcs *crtc_helper_funcs,
 953                     bool feeds_txp);
 954 int vc4_crtc_init(struct drm_device *drm, struct platform_device *pdev,
 955                   struct vc4_crtc *vc4_crtc, const struct vc4_crtc_data *data,
 956                   const struct drm_crtc_funcs *crtc_funcs,
 957                   const struct drm_crtc_helper_funcs *crtc_helper_funcs,
 958                   bool feeds_txp);
 959 int vc4_page_flip(struct drm_crtc *crtc,
 960                   struct drm_framebuffer *fb,
 961                   struct drm_pending_vblank_event *event,
 962                   uint32_t flags,
 963                   struct drm_modeset_acquire_ctx *ctx);
 964 int vc4_crtc_atomic_check(struct drm_crtc *crtc,
 965                           struct drm_atomic_state *state);
 966 struct drm_crtc_state *vc4_crtc_duplicate_state(struct drm_crtc *crtc);
 967 void vc4_crtc_destroy_state(struct drm_crtc *crtc,
 968                             struct drm_crtc_state *state);
 969 void vc4_crtc_reset(struct drm_crtc *crtc);
 970 void vc4_crtc_handle_vblank(struct vc4_crtc *crtc);
 971 void vc4_crtc_send_vblank(struct drm_crtc *crtc);
 972 int vc4_crtc_late_register(struct drm_crtc *crtc);
 973 void vc4_crtc_get_margins(struct drm_crtc_state *state,
 974                           unsigned int *left, unsigned int *right,
 975                           unsigned int *top, unsigned int *bottom);
 976
 977 /* vc4_debugfs.c */
 978 void vc4_debugfs_init(struct drm_minor *minor);
 979 #ifdef CONFIG_DEBUG_FS
 980 void vc4_debugfs_add_regset32(struct drm_device *drm,
 981                               const char *filename,
 982                               struct debugfs_regset32 *regset);
 983 #else
 984
 985 static inline void vc4_debugfs_add_regset32(struct drm_device *drm,
 986                                             const char *filename,
 987                                             struct debugfs_regset32 *regset)
 988 {}
 989 #endif
 990
 991 /* vc4_drv.c */
 992 void __iomem *vc4_ioremap_regs(struct platform_device *dev, int index);
 993 int vc4_dumb_fixup_args(struct drm_mode_create_dumb *args);
 994
 995 /* vc4_dpi.c */
 996 extern struct platform_driver vc4_dpi_driver;
 997
 998 /* vc4_dsi.c */
 999 extern struct platform_driver vc4_dsi_driver;
1000
1001 /* vc4_fence.c */
1002 extern const struct dma_fence_ops vc4_fence_ops;
1003
1004 /* vc4_firmware_kms.c */
1005 extern struct platform_driver vc4_firmware_kms_driver;
1006
1007 /* vc4_gem.c */
1008 int vc4_gem_init(struct drm_device *dev);
1009 int vc4_submit_cl_ioctl(struct drm_device *dev, void *data,
1010                         struct drm_file *file_priv);
1011 int vc4_wait_seqno_ioctl(struct drm_device *dev, void *data,
1012                          struct drm_file *file_priv);
1013 int vc4_wait_bo_ioctl(struct drm_device *dev, void *data,
1014                       struct drm_file *file_priv);
1015 void vc4_submit_next_bin_job(struct drm_device *dev);
1016 void vc4_submit_next_render_job(struct drm_device *dev);
1017 void vc4_move_job_to_render(struct drm_device *dev, struct vc4_exec_info *exec);
1018 int vc4_wait_for_seqno(struct drm_device *dev, uint64_t seqno,
1019                        uint64_t timeout_ns, bool interruptible);
1020 void vc4_job_handle_completed(struct vc4_dev *vc4);
1021 int vc4_queue_seqno_cb(struct drm_device *dev,
1022                        struct vc4_seqno_cb *cb, uint64_t seqno,
1023                        void (*func)(struct vc4_seqno_cb *cb));
1024 int vc4_gem_madvise_ioctl(struct drm_device *dev, void *data,
1025                           struct drm_file *file_priv);
1026
1027 /* vc4_hdmi.c */
1028 extern struct platform_driver vc4_hdmi_driver;
1029
1030 /* vc4_vec.c */
1031 extern struct platform_driver vc4_vec_driver;
1032
1033 /* vc4_txp.c */
1034 extern struct platform_driver vc4_txp_driver;
1035
1036 /* vc4_irq.c */
1037 void vc4_irq_enable(struct drm_device *dev);
1038 void vc4_irq_disable(struct drm_device *dev);
1039 int vc4_irq_install(struct drm_device *dev, int irq);
1040 void vc4_irq_uninstall(struct drm_device *dev);
1041 void vc4_irq_reset(struct drm_device *dev);
1042
1043 /* vc4_hvs.c */
1044 extern struct platform_driver vc4_hvs_driver;
1045 struct vc4_hvs *__vc4_hvs_alloc(struct vc4_dev *vc4,
1046                                 void __iomem *regs,
1047                                 struct platform_device *pdev);
1048 void vc4_hvs_stop_channel(struct vc4_hvs *hvs, unsigned int output);
1049 int vc4_hvs_get_fifo_from_output(struct vc4_hvs *hvs, unsigned int output);
1050 u8 vc4_hvs_get_fifo_frame_count(struct vc4_hvs *hvs, unsigned int fifo);
1051 void vc4_hvs_mark_dlist_entry_stale(struct vc4_hvs *hvs,
1052                                     struct vc4_hvs_dlist_allocation *alloc);
1053 int vc4_hvs_atomic_check(struct drm_crtc *crtc, struct drm_atomic_state *state);
1054 void vc4_hvs_atomic_begin(struct drm_crtc *crtc, struct drm_atomic_state *state);
1055 void vc4_hvs_atomic_enable(struct drm_crtc *crtc, struct drm_atomic_state *state);
1056 void vc4_hvs_atomic_disable(struct drm_crtc *crtc, struct drm_atomic_state *state);
1057 void vc4_hvs_atomic_flush(struct drm_crtc *crtc, struct drm_atomic_state *state);
1058 void vc4_hvs_dump_state(struct vc4_hvs *hvs);
1059 void vc4_hvs_unmask_underrun(struct vc4_hvs *hvs, int channel);
1060 void vc4_hvs_mask_underrun(struct vc4_hvs *hvs, int channel);
1061 int vc4_hvs_debugfs_init(struct drm_minor *minor);
1062
1063 /* vc4_kms.c */
1064 int vc4_kms_load(struct drm_device *dev);
1065
1066 /* vc4_plane.c */
1067 struct drm_plane *vc4_plane_init(struct drm_device *dev,
1068                                  enum drm_plane_type type,
1069                                  uint32_t possible_crtcs);
1070 int vc4_plane_create_additional_planes(struct drm_device *dev);
1071 u32 vc4_plane_write_dlist(struct drm_plane *plane, u32 __iomem *dlist);
1072 u32 vc4_plane_dlist_size(const struct drm_plane_state *state);
1073 void vc4_plane_async_set_fb(struct drm_plane *plane,
1074                             struct drm_framebuffer *fb);
1075
1076 /* vc4_v3d.c */
1077 extern struct platform_driver vc4_v3d_driver;
1078 extern const struct of_device_id vc4_v3d_dt_match[];
1079 int vc4_v3d_get_bin_slot(struct vc4_dev *vc4);
1080 int vc4_v3d_bin_bo_get(struct vc4_dev *vc4, bool *used);
1081 void vc4_v3d_bin_bo_put(struct vc4_dev *vc4);
1082 int vc4_v3d_pm_get(struct vc4_dev *vc4);
1083 void vc4_v3d_pm_put(struct vc4_dev *vc4);
1084 int vc4_v3d_debugfs_init(struct drm_minor *minor);
1085
1086 /* vc4_validate.c */
1087 int
1088 vc4_validate_bin_cl(struct drm_device *dev,
1089                     void *validated,
1090                     void *unvalidated,
1091                     struct vc4_exec_info *exec);
1092
1093 int
1094 vc4_validate_shader_recs(struct drm_device *dev, struct vc4_exec_info *exec);
1095
1096 struct drm_gem_dma_object *vc4_use_bo(struct vc4_exec_info *exec,
1097                                       uint32_t hindex);
1098
1099 int vc4_get_rcl(struct drm_device *dev, struct vc4_exec_info *exec);
1100
1101 bool vc4_check_tex_size(struct vc4_exec_info *exec,
1102                         struct drm_gem_dma_object *fbo,
1103                         uint32_t offset, uint8_t tiling_format,
1104                         uint32_t width, uint32_t height, uint8_t cpp);
1105
1106 /* vc4_validate_shader.c */
1107 struct vc4_validated_shader_info *
1108 vc4_validate_shader(struct drm_gem_dma_object *shader_obj);
1109
1110 /* vc4_perfmon.c */
1111 void vc4_perfmon_get(struct vc4_perfmon *perfmon);
1112 void vc4_perfmon_put(struct vc4_perfmon *perfmon);
1113 void vc4_perfmon_start(struct vc4_dev *vc4, struct vc4_perfmon *perfmon);
1114 void vc4_perfmon_stop(struct vc4_dev *vc4, struct vc4_perfmon *perfmon,
1115                       bool capture);
1116 struct vc4_perfmon *vc4_perfmon_find(struct vc4_file *vc4file, int id);
1117 void vc4_perfmon_open_file(struct vc4_file *vc4file);
1118 void vc4_perfmon_close_file(struct vc4_file *vc4file);
1119 int vc4_perfmon_create_ioctl(struct drm_device *dev, void *data,
1120                              struct drm_file *file_priv);
1121 int vc4_perfmon_destroy_ioctl(struct drm_device *dev, void *data,
1122                               struct drm_file *file_priv);
1123 int vc4_perfmon_get_values_ioctl(struct drm_device *dev, void *data,
1124                                  struct drm_file *file_priv);
1125
1126 #endif /* _VC4_DRV_H_ */