drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72 #include <ttm/ttm_execbuf_util.h>
  73
  74 #include "radeon_family.h"
  75 #include "radeon_mode.h"
  76 #include "radeon_reg.h"
  77
  78 /*
  79  * Modules parameters.
  80  */
  81 extern int radeon_no_wb;
  82 extern int radeon_modeset;
  83 extern int radeon_dynclks;
  84 extern int radeon_r4xx_atom;
  85 extern int radeon_agpmode;
  86 extern int radeon_vram_limit;
  87 extern int radeon_gart_size;
  88 extern int radeon_benchmarking;
  89 extern int radeon_testing;
  90 extern int radeon_connector_table;
  91 extern int radeon_tv;
  92 extern int radeon_audio;
  93 extern int radeon_disp_priority;
  94 extern int radeon_hw_i2c;
  95 extern int radeon_pcie_gen2;
  96 extern int radeon_msi;
  97 extern int radeon_lockup_timeout;
  98 extern int radeon_fastfb;
  99 extern int radeon_dpm;
 100 extern int radeon_aspm;
 101 extern int radeon_runtime_pm;
 102 extern int radeon_hard_reset;
 103
 104 /*
 105  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 106  * symbol;
 107  */
 108 #define RADEON_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 109 #define RADEON_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 110 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 111 #define RADEON_IB_POOL_SIZE                     16
 112 #define RADEON_DEBUGFS_MAX_COMPONENTS           32
 113 #define RADEONFB_CONN_LIMIT                     4
 114 #define RADEON_BIOS_NUM_SCRATCH                 8
 115
 116 /* max number of rings */
 117 #define RADEON_NUM_RINGS                        6
 118
 119 /* fence seq are set to this number when signaled */
 120 #define RADEON_FENCE_SIGNALED_SEQ               0LL
 121
 122 /* internal ring indices */
 123 /* r1xx+ has gfx CP ring */
 124 #define RADEON_RING_TYPE_GFX_INDEX      0
 125
 126 /* cayman has 2 compute CP rings */
 127 #define CAYMAN_RING_TYPE_CP1_INDEX      1
 128 #define CAYMAN_RING_TYPE_CP2_INDEX      2
 129
 130 /* R600+ has an async dma ring */
 131 #define R600_RING_TYPE_DMA_INDEX                3
 132 /* cayman add a second async dma ring */
 133 #define CAYMAN_RING_TYPE_DMA1_INDEX             4
 134
 135 /* R600+ */
 136 #define R600_RING_TYPE_UVD_INDEX        5
 137
 138 /* number of hw syncs before falling back on blocking */
 139 #define RADEON_NUM_SYNCS                        4
 140
 141 /* hardcode those limit for now */
 142 #define RADEON_VA_IB_OFFSET                     (1 << 20)
 143 #define RADEON_VA_RESERVED_SIZE                 (8 << 20)
 144 #define RADEON_IB_VM_MAX_SIZE                   (64 << 10)
 145
 146 /* hard reset data */
 147 #define RADEON_ASIC_RESET_DATA                  0x39d5e86b
 148
 149 /* reset flags */
 150 #define RADEON_RESET_GFX                        (1 << 0)
 151 #define RADEON_RESET_COMPUTE                    (1 << 1)
 152 #define RADEON_RESET_DMA                        (1 << 2)
 153 #define RADEON_RESET_CP                         (1 << 3)
 154 #define RADEON_RESET_GRBM                       (1 << 4)
 155 #define RADEON_RESET_DMA1                       (1 << 5)
 156 #define RADEON_RESET_RLC                        (1 << 6)
 157 #define RADEON_RESET_SEM                        (1 << 7)
 158 #define RADEON_RESET_IH                         (1 << 8)
 159 #define RADEON_RESET_VMC                        (1 << 9)
 160 #define RADEON_RESET_MC                         (1 << 10)
 161 #define RADEON_RESET_DISPLAY                    (1 << 11)
 162
 163 /* CG block flags */
 164 #define RADEON_CG_BLOCK_GFX                     (1 << 0)
 165 #define RADEON_CG_BLOCK_MC                      (1 << 1)
 166 #define RADEON_CG_BLOCK_SDMA                    (1 << 2)
 167 #define RADEON_CG_BLOCK_UVD                     (1 << 3)
 168 #define RADEON_CG_BLOCK_VCE                     (1 << 4)
 169 #define RADEON_CG_BLOCK_HDP                     (1 << 5)
 170 #define RADEON_CG_BLOCK_BIF                     (1 << 6)
 171
 172 /* CG flags */
 173 #define RADEON_CG_SUPPORT_GFX_MGCG              (1 << 0)
 174 #define RADEON_CG_SUPPORT_GFX_MGLS              (1 << 1)
 175 #define RADEON_CG_SUPPORT_GFX_CGCG              (1 << 2)
 176 #define RADEON_CG_SUPPORT_GFX_CGLS              (1 << 3)
 177 #define RADEON_CG_SUPPORT_GFX_CGTS              (1 << 4)
 178 #define RADEON_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 179 #define RADEON_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 180 #define RADEON_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 181 #define RADEON_CG_SUPPORT_MC_LS                 (1 << 8)
 182 #define RADEON_CG_SUPPORT_MC_MGCG               (1 << 9)
 183 #define RADEON_CG_SUPPORT_SDMA_LS               (1 << 10)
 184 #define RADEON_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 185 #define RADEON_CG_SUPPORT_BIF_LS                (1 << 12)
 186 #define RADEON_CG_SUPPORT_UVD_MGCG              (1 << 13)
 187 #define RADEON_CG_SUPPORT_VCE_MGCG              (1 << 14)
 188 #define RADEON_CG_SUPPORT_HDP_LS                (1 << 15)
 189 #define RADEON_CG_SUPPORT_HDP_MGCG              (1 << 16)
 190
 191 /* PG flags */
 192 #define RADEON_PG_SUPPORT_GFX_PG                (1 << 0)
 193 #define RADEON_PG_SUPPORT_GFX_SMG               (1 << 1)
 194 #define RADEON_PG_SUPPORT_GFX_DMG               (1 << 2)
 195 #define RADEON_PG_SUPPORT_UVD                   (1 << 3)
 196 #define RADEON_PG_SUPPORT_VCE                   (1 << 4)
 197 #define RADEON_PG_SUPPORT_CP                    (1 << 5)
 198 #define RADEON_PG_SUPPORT_GDS                   (1 << 6)
 199 #define RADEON_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 200 #define RADEON_PG_SUPPORT_SDMA                  (1 << 8)
 201 #define RADEON_PG_SUPPORT_ACP                   (1 << 9)
 202 #define RADEON_PG_SUPPORT_SAMU                  (1 << 10)
 203
 204 /* max cursor sizes (in pixels) */
 205 #define CURSOR_WIDTH 64
 206 #define CURSOR_HEIGHT 64
 207
 208 #define CIK_CURSOR_WIDTH 128
 209 #define CIK_CURSOR_HEIGHT 128
 210
 211 /*
 212  * Errata workarounds.
 213  */
 214 enum radeon_pll_errata {
 215         CHIP_ERRATA_R300_CG             = 0x00000001,
 216         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 217         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 218 };
 219
 220
 221 struct radeon_device;
 222
 223
 224 /*
 225  * BIOS.
 226  */
 227 bool radeon_get_bios(struct radeon_device *rdev);
 228
 229 /*
 230  * Dummy page
 231  */
 232 struct radeon_dummy_page {
 233         struct page     *page;
 234         dma_addr_t      addr;
 235 };
 236 int radeon_dummy_page_init(struct radeon_device *rdev);
 237 void radeon_dummy_page_fini(struct radeon_device *rdev);
 238
 239
 240 /*
 241  * Clocks
 242  */
 243 struct radeon_clock {
 244         struct radeon_pll p1pll;
 245         struct radeon_pll p2pll;
 246         struct radeon_pll dcpll;
 247         struct radeon_pll spll;
 248         struct radeon_pll mpll;
 249         /* 10 Khz units */
 250         uint32_t default_mclk;
 251         uint32_t default_sclk;
 252         uint32_t default_dispclk;
 253         uint32_t current_dispclk;
 254         uint32_t dp_extclk;
 255         uint32_t max_pixel_clock;
 256 };
 257
 258 /*
 259  * Power management
 260  */
 261 int radeon_pm_init(struct radeon_device *rdev);
 262 int radeon_pm_late_init(struct radeon_device *rdev);
 263 void radeon_pm_fini(struct radeon_device *rdev);
 264 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 265 void radeon_pm_suspend(struct radeon_device *rdev);
 266 void radeon_pm_resume(struct radeon_device *rdev);
 267 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 268 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 269 int radeon_atom_get_clock_dividers(struct radeon_device *rdev,
 270                                    u8 clock_type,
 271                                    u32 clock,
 272                                    bool strobe_mode,
 273                                    struct atom_clock_dividers *dividers);
 274 int radeon_atom_get_memory_pll_dividers(struct radeon_device *rdev,
 275                                         u32 clock,
 276                                         bool strobe_mode,
 277                                         struct atom_mpll_param *mpll_param);
 278 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 279 int radeon_atom_get_voltage_gpio_settings(struct radeon_device *rdev,
 280                                           u16 voltage_level, u8 voltage_type,
 281                                           u32 *gpio_value, u32 *gpio_mask);
 282 void radeon_atom_set_engine_dram_timings(struct radeon_device *rdev,
 283                                          u32 eng_clock, u32 mem_clock);
 284 int radeon_atom_get_voltage_step(struct radeon_device *rdev,
 285                                  u8 voltage_type, u16 *voltage_step);
 286 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 287                              u16 voltage_id, u16 *voltage);
 288 int radeon_atom_get_leakage_vddc_based_on_leakage_idx(struct radeon_device *rdev,
 289                                                       u16 *voltage,
 290                                                       u16 leakage_idx);
 291 int radeon_atom_get_leakage_id_from_vbios(struct radeon_device *rdev,
 292                                           u16 *leakage_id);
 293 int radeon_atom_get_leakage_vddc_based_on_leakage_params(struct radeon_device *rdev,
 294                                                          u16 *vddc, u16 *vddci,
 295                                                          u16 virtual_voltage_id,
 296                                                          u16 vbios_voltage_id);
 297 int radeon_atom_get_voltage_evv(struct radeon_device *rdev,
 298                                 u16 virtual_voltage_id,
 299                                 u16 *voltage);
 300 int radeon_atom_round_to_true_voltage(struct radeon_device *rdev,
 301                                       u8 voltage_type,
 302                                       u16 nominal_voltage,
 303                                       u16 *true_voltage);
 304 int radeon_atom_get_min_voltage(struct radeon_device *rdev,
 305                                 u8 voltage_type, u16 *min_voltage);
 306 int radeon_atom_get_max_voltage(struct radeon_device *rdev,
 307                                 u8 voltage_type, u16 *max_voltage);
 308 int radeon_atom_get_voltage_table(struct radeon_device *rdev,
 309                                   u8 voltage_type, u8 voltage_mode,
 310                                   struct atom_voltage_table *voltage_table);
 311 bool radeon_atom_is_voltage_gpio(struct radeon_device *rdev,
 312                                  u8 voltage_type, u8 voltage_mode);
 313 void radeon_atom_update_memory_dll(struct radeon_device *rdev,
 314                                    u32 mem_clock);
 315 void radeon_atom_set_ac_timing(struct radeon_device *rdev,
 316                                u32 mem_clock);
 317 int radeon_atom_init_mc_reg_table(struct radeon_device *rdev,
 318                                   u8 module_index,
 319                                   struct atom_mc_reg_table *reg_table);
 320 int radeon_atom_get_memory_info(struct radeon_device *rdev,
 321                                 u8 module_index, struct atom_memory_info *mem_info);
 322 int radeon_atom_get_mclk_range_table(struct radeon_device *rdev,
 323                                      bool gddr5, u8 module_index,
 324                                      struct atom_memory_clock_range_table *mclk_range_table);
 325 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 326                              u16 voltage_id, u16 *voltage);
 327 void rs690_pm_info(struct radeon_device *rdev);
 328 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
 329                                     unsigned *bankh, unsigned *mtaspect,
 330                                     unsigned *tile_split);
 331
 332 /*
 333  * Fences.
 334  */
 335 struct radeon_fence_driver {
 336         uint32_t                        scratch_reg;
 337         uint64_t                        gpu_addr;
 338         volatile uint32_t               *cpu_addr;
 339         /* sync_seq is protected by ring emission lock */
 340         uint64_t                        sync_seq[RADEON_NUM_RINGS];
 341         atomic64_t                      last_seq;
 342         bool                            initialized;
 343 };
 344
 345 struct radeon_fence {
 346         struct radeon_device            *rdev;
 347         struct kref                     kref;
 348         /* protected by radeon_fence.lock */
 349         uint64_t                        seq;
 350         /* RB, DMA, etc. */
 351         unsigned                        ring;
 352 };
 353
 354 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 355 int radeon_fence_driver_init(struct radeon_device *rdev);
 356 void radeon_fence_driver_fini(struct radeon_device *rdev);
 357 void radeon_fence_driver_force_completion(struct radeon_device *rdev);
 358 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 359 void radeon_fence_process(struct radeon_device *rdev, int ring);
 360 bool radeon_fence_signaled(struct radeon_fence *fence);
 361 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 362 int radeon_fence_wait_locked(struct radeon_fence *fence);
 363 int radeon_fence_wait_next_locked(struct radeon_device *rdev, int ring);
 364 int radeon_fence_wait_empty_locked(struct radeon_device *rdev, int ring);
 365 int radeon_fence_wait_any(struct radeon_device *rdev,
 366                           struct radeon_fence **fences,
 367                           bool intr);
 368 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 369 void radeon_fence_unref(struct radeon_fence **fence);
 370 unsigned radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 371 bool radeon_fence_need_sync(struct radeon_fence *fence, int ring);
 372 void radeon_fence_note_sync(struct radeon_fence *fence, int ring);
 373 static inline struct radeon_fence *radeon_fence_later(struct radeon_fence *a,
 374                                                       struct radeon_fence *b)
 375 {
 376         if (!a) {
 377                 return b;
 378         }
 379
 380         if (!b) {
 381                 return a;
 382         }
 383
 384         BUG_ON(a->ring != b->ring);
 385
 386         if (a->seq > b->seq) {
 387                 return a;
 388         } else {
 389                 return b;
 390         }
 391 }
 392
 393 static inline bool radeon_fence_is_earlier(struct radeon_fence *a,
 394                                            struct radeon_fence *b)
 395 {
 396         if (!a) {
 397                 return false;
 398         }
 399
 400         if (!b) {
 401                 return true;
 402         }
 403
 404         BUG_ON(a->ring != b->ring);
 405
 406         return a->seq < b->seq;
 407 }
 408
 409 /*
 410  * Tiling registers
 411  */
 412 struct radeon_surface_reg {
 413         struct radeon_bo *bo;
 414 };
 415
 416 #define RADEON_GEM_MAX_SURFACES 8
 417
 418 /*
 419  * TTM.
 420  */
 421 struct radeon_mman {
 422         struct ttm_bo_global_ref        bo_global_ref;
 423         struct drm_global_reference     mem_global_ref;
 424         struct ttm_bo_device            bdev;
 425         bool                            mem_global_referenced;
 426         bool                            initialized;
 427
 428 #if defined(CONFIG_DEBUG_FS)
 429         struct dentry                   *vram;
 430         struct dentry                   *gtt;
 431 #endif
 432 };
 433
 434 /* bo virtual address in a specific vm */
 435 struct radeon_bo_va {
 436         /* protected by bo being reserved */
 437         struct list_head                bo_list;
 438         uint64_t                        soffset;
 439         uint64_t                        eoffset;
 440         uint32_t                        flags;
 441         bool                            valid;
 442         unsigned                        ref_count;
 443
 444         /* protected by vm mutex */
 445         struct list_head                vm_list;
 446
 447         /* constant after initialization */
 448         struct radeon_vm                *vm;
 449         struct radeon_bo                *bo;
 450 };
 451
 452 struct radeon_bo {
 453         /* Protected by gem.mutex */
 454         struct list_head                list;
 455         /* Protected by tbo.reserved */
 456         u32                             placements[3];
 457         struct ttm_placement            placement;
 458         struct ttm_buffer_object        tbo;
 459         struct ttm_bo_kmap_obj          kmap;
 460         unsigned                        pin_count;
 461         void                            *kptr;
 462         u32                             tiling_flags;
 463         u32                             pitch;
 464         int                             surface_reg;
 465         /* list of all virtual address to which this bo
 466          * is associated to
 467          */
 468         struct list_head                va;
 469         /* Constant after initialization */
 470         struct radeon_device            *rdev;
 471         struct drm_gem_object           gem_base;
 472
 473         struct ttm_bo_kmap_obj          dma_buf_vmap;
 474         pid_t                           pid;
 475 };
 476 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 477
 478 struct radeon_bo_list {
 479         struct ttm_validate_buffer tv;
 480         struct radeon_bo        *bo;
 481         uint64_t                gpu_offset;
 482         bool                    written;
 483         unsigned                domain;
 484         unsigned                alt_domain;
 485         u32                     tiling_flags;
 486 };
 487
 488 int radeon_gem_debugfs_init(struct radeon_device *rdev);
 489
 490 /* sub-allocation manager, it has to be protected by another lock.
 491  * By conception this is an helper for other part of the driver
 492  * like the indirect buffer or semaphore, which both have their
 493  * locking.
 494  *
 495  * Principe is simple, we keep a list of sub allocation in offset
 496  * order (first entry has offset == 0, last entry has the highest
 497  * offset).
 498  *
 499  * When allocating new object we first check if there is room at
 500  * the end total_size - (last_object_offset + last_object_size) >=
 501  * alloc_size. If so we allocate new object there.
 502  *
 503  * When there is not enough room at the end, we start waiting for
 504  * each sub object until we reach object_offset+object_size >=
 505  * alloc_size, this object then become the sub object we return.
 506  *
 507  * Alignment can't be bigger than page size.
 508  *
 509  * Hole are not considered for allocation to keep things simple.
 510  * Assumption is that there won't be hole (all object on same
 511  * alignment).
 512  */
 513 struct radeon_sa_manager {
 514         wait_queue_head_t       wq;
 515         struct radeon_bo        *bo;
 516         struct list_head        *hole;
 517         struct list_head        flist[RADEON_NUM_RINGS];
 518         struct list_head        olist;
 519         unsigned                size;
 520         uint64_t                gpu_addr;
 521         void                    *cpu_ptr;
 522         uint32_t                domain;
 523         uint32_t                align;
 524 };
 525
 526 struct radeon_sa_bo;
 527
 528 /* sub-allocation buffer */
 529 struct radeon_sa_bo {
 530         struct list_head                olist;
 531         struct list_head                flist;
 532         struct radeon_sa_manager        *manager;
 533         unsigned                        soffset;
 534         unsigned                        eoffset;
 535         struct radeon_fence             *fence;
 536 };
 537
 538 /*
 539  * GEM objects.
 540  */
 541 struct radeon_gem {
 542         struct mutex            mutex;
 543         struct list_head        objects;
 544 };
 545
 546 int radeon_gem_init(struct radeon_device *rdev);
 547 void radeon_gem_fini(struct radeon_device *rdev);
 548 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 549                                 int alignment, int initial_domain,
 550                                 bool discardable, bool kernel,
 551                                 struct drm_gem_object **obj);
 552
 553 int radeon_mode_dumb_create(struct drm_file *file_priv,
 554                             struct drm_device *dev,
 555                             struct drm_mode_create_dumb *args);
 556 int radeon_mode_dumb_mmap(struct drm_file *filp,
 557                           struct drm_device *dev,
 558                           uint32_t handle, uint64_t *offset_p);
 559
 560 /*
 561  * Semaphores.
 562  */
 563 struct radeon_semaphore {
 564         struct radeon_sa_bo             *sa_bo;
 565         signed                          waiters;
 566         uint64_t                        gpu_addr;
 567         struct radeon_fence             *sync_to[RADEON_NUM_RINGS];
 568 };
 569
 570 int radeon_semaphore_create(struct radeon_device *rdev,
 571                             struct radeon_semaphore **semaphore);
 572 bool radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 573                                   struct radeon_semaphore *semaphore);
 574 bool radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 575                                 struct radeon_semaphore *semaphore);
 576 void radeon_semaphore_sync_to(struct radeon_semaphore *semaphore,
 577                               struct radeon_fence *fence);
 578 int radeon_semaphore_sync_rings(struct radeon_device *rdev,
 579                                 struct radeon_semaphore *semaphore,
 580                                 int waiting_ring);
 581 void radeon_semaphore_free(struct radeon_device *rdev,
 582                            struct radeon_semaphore **semaphore,
 583                            struct radeon_fence *fence);
 584
 585 /*
 586  * GART structures, functions & helpers
 587  */
 588 struct radeon_mc;
 589
 590 #define RADEON_GPU_PAGE_SIZE 4096
 591 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 592 #define RADEON_GPU_PAGE_SHIFT 12
 593 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 594
 595 struct radeon_gart {
 596         dma_addr_t                      table_addr;
 597         struct radeon_bo                *robj;
 598         void                            *ptr;
 599         unsigned                        num_gpu_pages;
 600         unsigned                        num_cpu_pages;
 601         unsigned                        table_size;
 602         struct page                     **pages;
 603         dma_addr_t                      *pages_addr;
 604         bool                            ready;
 605 };
 606
 607 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 608 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 609 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 610 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 611 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 612 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 613 int radeon_gart_init(struct radeon_device *rdev);
 614 void radeon_gart_fini(struct radeon_device *rdev);
 615 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 616                         int pages);
 617 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 618                      int pages, struct page **pagelist,
 619                      dma_addr_t *dma_addr);
 620 void radeon_gart_restore(struct radeon_device *rdev);
 621
 622
 623 /*
 624  * GPU MC structures, functions & helpers
 625  */
 626 struct radeon_mc {
 627         resource_size_t         aper_size;
 628         resource_size_t         aper_base;
 629         resource_size_t         agp_base;
 630         /* for some chips with <= 32MB we need to lie
 631          * about vram size near mc fb location */
 632         u64                     mc_vram_size;
 633         u64                     visible_vram_size;
 634         u64                     gtt_size;
 635         u64                     gtt_start;
 636         u64                     gtt_end;
 637         u64                     vram_start;
 638         u64                     vram_end;
 639         unsigned                vram_width;
 640         u64                     real_vram_size;
 641         int                     vram_mtrr;
 642         bool                    vram_is_ddr;
 643         bool                    igp_sideport_enabled;
 644         u64                     gtt_base_align;
 645         u64                     mc_mask;
 646 };
 647
 648 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 649 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 650
 651 /*
 652  * GPU scratch registers structures, functions & helpers
 653  */
 654 struct radeon_scratch {
 655         unsigned                num_reg;
 656         uint32_t                reg_base;
 657         bool                    free[32];
 658         uint32_t                reg[32];
 659 };
 660
 661 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 662 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 663
 664 /*
 665  * GPU doorbell structures, functions & helpers
 666  */
 667 #define RADEON_MAX_DOORBELLS 1024       /* Reserve at most 1024 doorbell slots for radeon-owned rings. */
 668
 669 struct radeon_doorbell {
 670         /* doorbell mmio */
 671         resource_size_t         base;
 672         resource_size_t         size;
 673         u32 __iomem             *ptr;
 674         u32                     num_doorbells;  /* Number of doorbells actually reserved for radeon. */
 675         unsigned long           used[DIV_ROUND_UP(RADEON_MAX_DOORBELLS, BITS_PER_LONG)];
 676 };
 677
 678 int radeon_doorbell_get(struct radeon_device *rdev, u32 *page);
 679 void radeon_doorbell_free(struct radeon_device *rdev, u32 doorbell);
 680
 681 /*
 682  * IRQS.
 683  */
 684
 685 struct radeon_unpin_work {
 686         struct work_struct work;
 687         struct radeon_device *rdev;
 688         int crtc_id;
 689         struct radeon_fence *fence;
 690         struct drm_pending_vblank_event *event;
 691         struct radeon_bo *old_rbo;
 692         u64 new_crtc_base;
 693 };
 694
 695 struct r500_irq_stat_regs {
 696         u32 disp_int;
 697         u32 hdmi0_status;
 698 };
 699
 700 struct r600_irq_stat_regs {
 701         u32 disp_int;
 702         u32 disp_int_cont;
 703         u32 disp_int_cont2;
 704         u32 d1grph_int;
 705         u32 d2grph_int;
 706         u32 hdmi0_status;
 707         u32 hdmi1_status;
 708 };
 709
 710 struct evergreen_irq_stat_regs {
 711         u32 disp_int;
 712         u32 disp_int_cont;
 713         u32 disp_int_cont2;
 714         u32 disp_int_cont3;
 715         u32 disp_int_cont4;
 716         u32 disp_int_cont5;
 717         u32 d1grph_int;
 718         u32 d2grph_int;
 719         u32 d3grph_int;
 720         u32 d4grph_int;
 721         u32 d5grph_int;
 722         u32 d6grph_int;
 723         u32 afmt_status1;
 724         u32 afmt_status2;
 725         u32 afmt_status3;
 726         u32 afmt_status4;
 727         u32 afmt_status5;
 728         u32 afmt_status6;
 729 };
 730
 731 struct cik_irq_stat_regs {
 732         u32 disp_int;
 733         u32 disp_int_cont;
 734         u32 disp_int_cont2;
 735         u32 disp_int_cont3;
 736         u32 disp_int_cont4;
 737         u32 disp_int_cont5;
 738         u32 disp_int_cont6;
 739         u32 d1grph_int;
 740         u32 d2grph_int;
 741         u32 d3grph_int;
 742         u32 d4grph_int;
 743         u32 d5grph_int;
 744         u32 d6grph_int;
 745 };
 746
 747 union radeon_irq_stat_regs {
 748         struct r500_irq_stat_regs r500;
 749         struct r600_irq_stat_regs r600;
 750         struct evergreen_irq_stat_regs evergreen;
 751         struct cik_irq_stat_regs cik;
 752 };
 753
 754 #define RADEON_MAX_HPD_PINS 7
 755 #define RADEON_MAX_CRTCS 6
 756 #define RADEON_MAX_AFMT_BLOCKS 7
 757
 758 struct radeon_irq {
 759         bool                            installed;
 760         spinlock_t                      lock;
 761         atomic_t                        ring_int[RADEON_NUM_RINGS];
 762         bool                            crtc_vblank_int[RADEON_MAX_CRTCS];
 763         atomic_t                        pflip[RADEON_MAX_CRTCS];
 764         wait_queue_head_t               vblank_queue;
 765         bool                            hpd[RADEON_MAX_HPD_PINS];
 766         bool                            afmt[RADEON_MAX_AFMT_BLOCKS];
 767         union radeon_irq_stat_regs      stat_regs;
 768         bool                            dpm_thermal;
 769 };
 770
 771 int radeon_irq_kms_init(struct radeon_device *rdev);
 772 void radeon_irq_kms_fini(struct radeon_device *rdev);
 773 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 774 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 775 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 776 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 777 void radeon_irq_kms_enable_afmt(struct radeon_device *rdev, int block);
 778 void radeon_irq_kms_disable_afmt(struct radeon_device *rdev, int block);
 779 void radeon_irq_kms_enable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 780 void radeon_irq_kms_disable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 781
 782 /*
 783  * CP & rings.
 784  */
 785
 786 struct radeon_ib {
 787         struct radeon_sa_bo             *sa_bo;
 788         uint32_t                        length_dw;
 789         uint64_t                        gpu_addr;
 790         uint32_t                        *ptr;
 791         int                             ring;
 792         struct radeon_fence             *fence;
 793         struct radeon_vm                *vm;
 794         bool                            is_const_ib;
 795         struct radeon_semaphore         *semaphore;
 796 };
 797
 798 struct radeon_ring {
 799         struct radeon_bo        *ring_obj;
 800         volatile uint32_t       *ring;
 801         unsigned                rptr;
 802         unsigned                rptr_offs;
 803         unsigned                rptr_save_reg;
 804         u64                     next_rptr_gpu_addr;
 805         volatile u32            *next_rptr_cpu_addr;
 806         unsigned                wptr;
 807         unsigned                wptr_old;
 808         unsigned                ring_size;
 809         unsigned                ring_free_dw;
 810         int                     count_dw;
 811         unsigned long           last_activity;
 812         unsigned                last_rptr;
 813         uint64_t                gpu_addr;
 814         uint32_t                align_mask;
 815         uint32_t                ptr_mask;
 816         bool                    ready;
 817         u32                     nop;
 818         u32                     idx;
 819         u64                     last_semaphore_signal_addr;
 820         u64                     last_semaphore_wait_addr;
 821         /* for CIK queues */
 822         u32 me;
 823         u32 pipe;
 824         u32 queue;
 825         struct radeon_bo        *mqd_obj;
 826         u32 doorbell_index;
 827         unsigned                wptr_offs;
 828 };
 829
 830 struct radeon_mec {
 831         struct radeon_bo        *hpd_eop_obj;
 832         u64                     hpd_eop_gpu_addr;
 833         u32 num_pipe;
 834         u32 num_mec;
 835         u32 num_queue;
 836 };
 837
 838 /*
 839  * VM
 840  */
 841
 842 /* maximum number of VMIDs */
 843 #define RADEON_NUM_VM   16
 844
 845 /* defines number of bits in page table versus page directory,
 846  * a page is 4KB so we have 12 bits offset, 9 bits in the page
 847  * table and the remaining 19 bits are in the page directory */
 848 #define RADEON_VM_BLOCK_SIZE   9
 849
 850 /* number of entries in page table */
 851 #define RADEON_VM_PTE_COUNT (1 << RADEON_VM_BLOCK_SIZE)
 852
 853 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 854 #define RADEON_VM_PTB_ALIGN_SIZE   32768
 855 #define RADEON_VM_PTB_ALIGN_MASK (RADEON_VM_PTB_ALIGN_SIZE - 1)
 856 #define RADEON_VM_PTB_ALIGN(a) (((a) + RADEON_VM_PTB_ALIGN_MASK) & ~RADEON_VM_PTB_ALIGN_MASK)
 857
 858 #define R600_PTE_VALID          (1 << 0)
 859 #define R600_PTE_SYSTEM         (1 << 1)
 860 #define R600_PTE_SNOOPED        (1 << 2)
 861 #define R600_PTE_READABLE       (1 << 5)
 862 #define R600_PTE_WRITEABLE      (1 << 6)
 863
 864 struct radeon_vm {
 865         struct list_head                list;
 866         struct list_head                va;
 867         unsigned                        id;
 868
 869         /* contains the page directory */
 870         struct radeon_sa_bo             *page_directory;
 871         uint64_t                        pd_gpu_addr;
 872
 873         /* array of page tables, one for each page directory entry */
 874         struct radeon_sa_bo             **page_tables;
 875
 876         struct mutex                    mutex;
 877         /* last fence for cs using this vm */
 878         struct radeon_fence             *fence;
 879         /* last flush or NULL if we still need to flush */
 880         struct radeon_fence             *last_flush;
 881         /* last use of vmid */
 882         struct radeon_fence             *last_id_use;
 883 };
 884
 885 struct radeon_vm_manager {
 886         struct mutex                    lock;
 887         struct list_head                lru_vm;
 888         struct radeon_fence             *active[RADEON_NUM_VM];
 889         struct radeon_sa_manager        sa_manager;
 890         uint32_t                        max_pfn;
 891         /* number of VMIDs */
 892         unsigned                        nvm;
 893         /* vram base address for page table entry  */
 894         u64                             vram_base_offset;
 895         /* is vm enabled? */
 896         bool                            enabled;
 897 };
 898
 899 /*
 900  * file private structure
 901  */
 902 struct radeon_fpriv {
 903         struct radeon_vm                vm;
 904 };
 905
 906 /*
 907  * R6xx+ IH ring
 908  */
 909 struct r600_ih {
 910         struct radeon_bo        *ring_obj;
 911         volatile uint32_t       *ring;
 912         unsigned                rptr;
 913         unsigned                ring_size;
 914         uint64_t                gpu_addr;
 915         uint32_t                ptr_mask;
 916         atomic_t                lock;
 917         bool                    enabled;
 918 };
 919
 920 /*
 921  * RLC stuff
 922  */
 923 #include "clearstate_defs.h"
 924
 925 struct radeon_rlc {
 926         /* for power gating */
 927         struct radeon_bo        *save_restore_obj;
 928         uint64_t                save_restore_gpu_addr;
 929         volatile uint32_t       *sr_ptr;
 930         const u32               *reg_list;
 931         u32                     reg_list_size;
 932         /* for clear state */
 933         struct radeon_bo        *clear_state_obj;
 934         uint64_t                clear_state_gpu_addr;
 935         volatile uint32_t       *cs_ptr;
 936         const struct cs_section_def   *cs_data;
 937         u32                     clear_state_size;
 938         /* for cp tables */
 939         struct radeon_bo        *cp_table_obj;
 940         uint64_t                cp_table_gpu_addr;
 941         volatile uint32_t       *cp_table_ptr;
 942         u32                     cp_table_size;
 943 };
 944
 945 int radeon_ib_get(struct radeon_device *rdev, int ring,
 946                   struct radeon_ib *ib, struct radeon_vm *vm,
 947                   unsigned size);
 948 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib *ib);
 949 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib,
 950                        struct radeon_ib *const_ib);
 951 int radeon_ib_pool_init(struct radeon_device *rdev);
 952 void radeon_ib_pool_fini(struct radeon_device *rdev);
 953 int radeon_ib_ring_tests(struct radeon_device *rdev);
 954 /* Ring access between begin & end cannot sleep */
 955 bool radeon_ring_supports_scratch_reg(struct radeon_device *rdev,
 956                                       struct radeon_ring *ring);
 957 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
 958 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 959 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 960 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 961 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 962 void radeon_ring_undo(struct radeon_ring *ring);
 963 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
 964 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
 965 void radeon_ring_force_activity(struct radeon_device *rdev, struct radeon_ring *ring);
 966 void radeon_ring_lockup_update(struct radeon_ring *ring);
 967 bool radeon_ring_test_lockup(struct radeon_device *rdev, struct radeon_ring *ring);
 968 unsigned radeon_ring_backup(struct radeon_device *rdev, struct radeon_ring *ring,
 969                             uint32_t **data);
 970 int radeon_ring_restore(struct radeon_device *rdev, struct radeon_ring *ring,
 971                         unsigned size, uint32_t *data);
 972 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
 973                      unsigned rptr_offs, u32 nop);
 974 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
 975
 976
 977 /* r600 async dma */
 978 void r600_dma_stop(struct radeon_device *rdev);
 979 int r600_dma_resume(struct radeon_device *rdev);
 980 void r600_dma_fini(struct radeon_device *rdev);
 981
 982 void cayman_dma_stop(struct radeon_device *rdev);
 983 int cayman_dma_resume(struct radeon_device *rdev);
 984 void cayman_dma_fini(struct radeon_device *rdev);
 985
 986 /*
 987  * CS.
 988  */
 989 struct radeon_cs_reloc {
 990         struct drm_gem_object           *gobj;
 991         struct radeon_bo                *robj;
 992         struct radeon_bo_list           lobj;
 993         uint32_t                        handle;
 994         uint32_t                        flags;
 995 };
 996
 997 struct radeon_cs_chunk {
 998         uint32_t                chunk_id;
 999         uint32_t                length_dw;
1000         uint32_t                *kdata;
1001         void __user             *user_ptr;
1002 };
1003
1004 struct radeon_cs_parser {
1005         struct device           *dev;
1006         struct radeon_device    *rdev;
1007         struct drm_file         *filp;
1008         /* chunks */
1009         unsigned                nchunks;
1010         struct radeon_cs_chunk  *chunks;
1011         uint64_t                *chunks_array;
1012         /* IB */
1013         unsigned                idx;
1014         /* relocations */
1015         unsigned                nrelocs;
1016         struct radeon_cs_reloc  *relocs;
1017         struct radeon_cs_reloc  **relocs_ptr;
1018         struct list_head        validated;
1019         unsigned                dma_reloc_idx;
1020         /* indices of various chunks */
1021         int                     chunk_ib_idx;
1022         int                     chunk_relocs_idx;
1023         int                     chunk_flags_idx;
1024         int                     chunk_const_ib_idx;
1025         struct radeon_ib        ib;
1026         struct radeon_ib        const_ib;
1027         void                    *track;
1028         unsigned                family;
1029         int                     parser_error;
1030         u32                     cs_flags;
1031         u32                     ring;
1032         s32                     priority;
1033         struct ww_acquire_ctx   ticket;
1034 };
1035
1036 static inline u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx)
1037 {
1038         struct radeon_cs_chunk *ibc = &p->chunks[p->chunk_ib_idx];
1039
1040         if (ibc->kdata)
1041                 return ibc->kdata[idx];
1042         return p->ib.ptr[idx];
1043 }
1044
1045
1046 struct radeon_cs_packet {
1047         unsigned        idx;
1048         unsigned        type;
1049         unsigned        reg;
1050         unsigned        opcode;
1051         int             count;
1052         unsigned        one_reg_wr;
1053 };
1054
1055 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
1056                                       struct radeon_cs_packet *pkt,
1057                                       unsigned idx, unsigned reg);
1058 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
1059                                       struct radeon_cs_packet *pkt);
1060
1061
1062 /*
1063  * AGP
1064  */
1065 int radeon_agp_init(struct radeon_device *rdev);
1066 void radeon_agp_resume(struct radeon_device *rdev);
1067 void radeon_agp_suspend(struct radeon_device *rdev);
1068 void radeon_agp_fini(struct radeon_device *rdev);
1069
1070
1071 /*
1072  * Writeback
1073  */
1074 struct radeon_wb {
1075         struct radeon_bo        *wb_obj;
1076         volatile uint32_t       *wb;
1077         uint64_t                gpu_addr;
1078         bool                    enabled;
1079         bool                    use_event;
1080 };
1081
1082 #define RADEON_WB_SCRATCH_OFFSET 0
1083 #define RADEON_WB_RING0_NEXT_RPTR 256
1084 #define RADEON_WB_CP_RPTR_OFFSET 1024
1085 #define RADEON_WB_CP1_RPTR_OFFSET 1280
1086 #define RADEON_WB_CP2_RPTR_OFFSET 1536
1087 #define R600_WB_DMA_RPTR_OFFSET   1792
1088 #define R600_WB_IH_WPTR_OFFSET   2048
1089 #define CAYMAN_WB_DMA1_RPTR_OFFSET   2304
1090 #define R600_WB_EVENT_OFFSET     3072
1091 #define CIK_WB_CP1_WPTR_OFFSET     3328
1092 #define CIK_WB_CP2_WPTR_OFFSET     3584
1093
1094 /**
1095  * struct radeon_pm - power management datas
1096  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
1097  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
1098  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
1099  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
1100  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
1101  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
1102  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
1103  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
1104  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
1105  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
1106  * @needed_bandwidth:   current bandwidth needs
1107  *
1108  * It keeps track of various data needed to take powermanagement decision.
1109  * Bandwidth need is used to determine minimun clock of the GPU and memory.
1110  * Equation between gpu/memory clock and available bandwidth is hw dependent
1111  * (type of memory, bus size, efficiency, ...)
1112  */
1113
1114 enum radeon_pm_method {
1115         PM_METHOD_PROFILE,
1116         PM_METHOD_DYNPM,
1117         PM_METHOD_DPM,
1118 };
1119
1120 enum radeon_dynpm_state {
1121         DYNPM_STATE_DISABLED,
1122         DYNPM_STATE_MINIMUM,
1123         DYNPM_STATE_PAUSED,
1124         DYNPM_STATE_ACTIVE,
1125         DYNPM_STATE_SUSPENDED,
1126 };
1127 enum radeon_dynpm_action {
1128         DYNPM_ACTION_NONE,
1129         DYNPM_ACTION_MINIMUM,
1130         DYNPM_ACTION_DOWNCLOCK,
1131         DYNPM_ACTION_UPCLOCK,
1132         DYNPM_ACTION_DEFAULT
1133 };
1134
1135 enum radeon_voltage_type {
1136         VOLTAGE_NONE = 0,
1137         VOLTAGE_GPIO,
1138         VOLTAGE_VDDC,
1139         VOLTAGE_SW
1140 };
1141
1142 enum radeon_pm_state_type {
1143         /* not used for dpm */
1144         POWER_STATE_TYPE_DEFAULT,
1145         POWER_STATE_TYPE_POWERSAVE,
1146         /* user selectable states */
1147         POWER_STATE_TYPE_BATTERY,
1148         POWER_STATE_TYPE_BALANCED,
1149         POWER_STATE_TYPE_PERFORMANCE,
1150         /* internal states */
1151         POWER_STATE_TYPE_INTERNAL_UVD,
1152         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1153         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1154         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1155         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1156         POWER_STATE_TYPE_INTERNAL_BOOT,
1157         POWER_STATE_TYPE_INTERNAL_THERMAL,
1158         POWER_STATE_TYPE_INTERNAL_ACPI,
1159         POWER_STATE_TYPE_INTERNAL_ULV,
1160         POWER_STATE_TYPE_INTERNAL_3DPERF,
1161 };
1162
1163 enum radeon_pm_profile_type {
1164         PM_PROFILE_DEFAULT,
1165         PM_PROFILE_AUTO,
1166         PM_PROFILE_LOW,
1167         PM_PROFILE_MID,
1168         PM_PROFILE_HIGH,
1169 };
1170
1171 #define PM_PROFILE_DEFAULT_IDX 0
1172 #define PM_PROFILE_LOW_SH_IDX  1
1173 #define PM_PROFILE_MID_SH_IDX  2
1174 #define PM_PROFILE_HIGH_SH_IDX 3
1175 #define PM_PROFILE_LOW_MH_IDX  4
1176 #define PM_PROFILE_MID_MH_IDX  5
1177 #define PM_PROFILE_HIGH_MH_IDX 6
1178 #define PM_PROFILE_MAX         7
1179
1180 struct radeon_pm_profile {
1181         int dpms_off_ps_idx;
1182         int dpms_on_ps_idx;
1183         int dpms_off_cm_idx;
1184         int dpms_on_cm_idx;
1185 };
1186
1187 enum radeon_int_thermal_type {
1188         THERMAL_TYPE_NONE,
1189         THERMAL_TYPE_EXTERNAL,
1190         THERMAL_TYPE_EXTERNAL_GPIO,
1191         THERMAL_TYPE_RV6XX,
1192         THERMAL_TYPE_RV770,
1193         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1194         THERMAL_TYPE_EVERGREEN,
1195         THERMAL_TYPE_SUMO,
1196         THERMAL_TYPE_NI,
1197         THERMAL_TYPE_SI,
1198         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1199         THERMAL_TYPE_CI,
1200         THERMAL_TYPE_KV,
1201 };
1202
1203 struct radeon_voltage {
1204         enum radeon_voltage_type type;
1205         /* gpio voltage */
1206         struct radeon_gpio_rec gpio;
1207         u32 delay; /* delay in usec from voltage drop to sclk change */
1208         bool active_high; /* voltage drop is active when bit is high */
1209         /* VDDC voltage */
1210         u8 vddc_id; /* index into vddc voltage table */
1211         u8 vddci_id; /* index into vddci voltage table */
1212         bool vddci_enabled;
1213         /* r6xx+ sw */
1214         u16 voltage;
1215         /* evergreen+ vddci */
1216         u16 vddci;
1217 };
1218
1219 /* clock mode flags */
1220 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
1221
1222 struct radeon_pm_clock_info {
1223         /* memory clock */
1224         u32 mclk;
1225         /* engine clock */
1226         u32 sclk;
1227         /* voltage info */
1228         struct radeon_voltage voltage;
1229         /* standardized clock flags */
1230         u32 flags;
1231 };
1232
1233 /* state flags */
1234 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
1235
1236 struct radeon_power_state {
1237         enum radeon_pm_state_type type;
1238         struct radeon_pm_clock_info *clock_info;
1239         /* number of valid clock modes in this power state */
1240         int num_clock_modes;
1241         struct radeon_pm_clock_info *default_clock_mode;
1242         /* standardized state flags */
1243         u32 flags;
1244         u32 misc; /* vbios specific flags */
1245         u32 misc2; /* vbios specific flags */
1246         int pcie_lanes; /* pcie lanes */
1247 };
1248
1249 /*
1250  * Some modes are overclocked by very low value, accept them
1251  */
1252 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1253
1254 enum radeon_dpm_auto_throttle_src {
1255         RADEON_DPM_AUTO_THROTTLE_SRC_THERMAL,
1256         RADEON_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1257 };
1258
1259 enum radeon_dpm_event_src {
1260         RADEON_DPM_EVENT_SRC_ANALOG = 0,
1261         RADEON_DPM_EVENT_SRC_EXTERNAL = 1,
1262         RADEON_DPM_EVENT_SRC_DIGITAL = 2,
1263         RADEON_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1264         RADEON_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1265 };
1266
1267 struct radeon_ps {
1268         u32 caps; /* vbios flags */
1269         u32 class; /* vbios flags */
1270         u32 class2; /* vbios flags */
1271         /* UVD clocks */
1272         u32 vclk;
1273         u32 dclk;
1274         /* VCE clocks */
1275         u32 evclk;
1276         u32 ecclk;
1277         /* asic priv */
1278         void *ps_priv;
1279 };
1280
1281 struct radeon_dpm_thermal {
1282         /* thermal interrupt work */
1283         struct work_struct work;
1284         /* low temperature threshold */
1285         int                min_temp;
1286         /* high temperature threshold */
1287         int                max_temp;
1288         /* was interrupt low to high or high to low */
1289         bool               high_to_low;
1290 };
1291
1292 enum radeon_clk_action
1293 {
1294         RADEON_SCLK_UP = 1,
1295         RADEON_SCLK_DOWN
1296 };
1297
1298 struct radeon_blacklist_clocks
1299 {
1300         u32 sclk;
1301         u32 mclk;
1302         enum radeon_clk_action action;
1303 };
1304
1305 struct radeon_clock_and_voltage_limits {
1306         u32 sclk;
1307         u32 mclk;
1308         u16 vddc;
1309         u16 vddci;
1310 };
1311
1312 struct radeon_clock_array {
1313         u32 count;
1314         u32 *values;
1315 };
1316
1317 struct radeon_clock_voltage_dependency_entry {
1318         u32 clk;
1319         u16 v;
1320 };
1321
1322 struct radeon_clock_voltage_dependency_table {
1323         u32 count;
1324         struct radeon_clock_voltage_dependency_entry *entries;
1325 };
1326
1327 union radeon_cac_leakage_entry {
1328         struct {
1329                 u16 vddc;
1330                 u32 leakage;
1331         };
1332         struct {
1333                 u16 vddc1;
1334                 u16 vddc2;
1335                 u16 vddc3;
1336         };
1337 };
1338
1339 struct radeon_cac_leakage_table {
1340         u32 count;
1341         union radeon_cac_leakage_entry *entries;
1342 };
1343
1344 struct radeon_phase_shedding_limits_entry {
1345         u16 voltage;
1346         u32 sclk;
1347         u32 mclk;
1348 };
1349
1350 struct radeon_phase_shedding_limits_table {
1351         u32 count;
1352         struct radeon_phase_shedding_limits_entry *entries;
1353 };
1354
1355 struct radeon_uvd_clock_voltage_dependency_entry {
1356         u32 vclk;
1357         u32 dclk;
1358         u16 v;
1359 };
1360
1361 struct radeon_uvd_clock_voltage_dependency_table {
1362         u8 count;
1363         struct radeon_uvd_clock_voltage_dependency_entry *entries;
1364 };
1365
1366 struct radeon_vce_clock_voltage_dependency_entry {
1367         u32 ecclk;
1368         u32 evclk;
1369         u16 v;
1370 };
1371
1372 struct radeon_vce_clock_voltage_dependency_table {
1373         u8 count;
1374         struct radeon_vce_clock_voltage_dependency_entry *entries;
1375 };
1376
1377 struct radeon_ppm_table {
1378         u8 ppm_design;
1379         u16 cpu_core_number;
1380         u32 platform_tdp;
1381         u32 small_ac_platform_tdp;
1382         u32 platform_tdc;
1383         u32 small_ac_platform_tdc;
1384         u32 apu_tdp;
1385         u32 dgpu_tdp;
1386         u32 dgpu_ulv_power;
1387         u32 tj_max;
1388 };
1389
1390 struct radeon_cac_tdp_table {
1391         u16 tdp;
1392         u16 configurable_tdp;
1393         u16 tdc;
1394         u16 battery_power_limit;
1395         u16 small_power_limit;
1396         u16 low_cac_leakage;
1397         u16 high_cac_leakage;
1398         u16 maximum_power_delivery_limit;
1399 };
1400
1401 struct radeon_dpm_dynamic_state {
1402         struct radeon_clock_voltage_dependency_table vddc_dependency_on_sclk;
1403         struct radeon_clock_voltage_dependency_table vddci_dependency_on_mclk;
1404         struct radeon_clock_voltage_dependency_table vddc_dependency_on_mclk;
1405         struct radeon_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1406         struct radeon_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1407         struct radeon_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1408         struct radeon_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1409         struct radeon_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1410         struct radeon_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1411         struct radeon_clock_array valid_sclk_values;
1412         struct radeon_clock_array valid_mclk_values;
1413         struct radeon_clock_and_voltage_limits max_clock_voltage_on_dc;
1414         struct radeon_clock_and_voltage_limits max_clock_voltage_on_ac;
1415         u32 mclk_sclk_ratio;
1416         u32 sclk_mclk_delta;
1417         u16 vddc_vddci_delta;
1418         u16 min_vddc_for_pcie_gen2;
1419         struct radeon_cac_leakage_table cac_leakage_table;
1420         struct radeon_phase_shedding_limits_table phase_shedding_limits_table;
1421         struct radeon_ppm_table *ppm_table;
1422         struct radeon_cac_tdp_table *cac_tdp_table;
1423 };
1424
1425 struct radeon_dpm_fan {
1426         u16 t_min;
1427         u16 t_med;
1428         u16 t_high;
1429         u16 pwm_min;
1430         u16 pwm_med;
1431         u16 pwm_high;
1432         u8 t_hyst;
1433         u32 cycle_delay;
1434         u16 t_max;
1435         bool ucode_fan_control;
1436 };
1437
1438 enum radeon_pcie_gen {
1439         RADEON_PCIE_GEN1 = 0,
1440         RADEON_PCIE_GEN2 = 1,
1441         RADEON_PCIE_GEN3 = 2,
1442         RADEON_PCIE_GEN_INVALID = 0xffff
1443 };
1444
1445 enum radeon_dpm_forced_level {
1446         RADEON_DPM_FORCED_LEVEL_AUTO = 0,
1447         RADEON_DPM_FORCED_LEVEL_LOW = 1,
1448         RADEON_DPM_FORCED_LEVEL_HIGH = 2,
1449 };
1450
1451 struct radeon_dpm {
1452         struct radeon_ps        *ps;
1453         /* number of valid power states */
1454         int                     num_ps;
1455         /* current power state that is active */
1456         struct radeon_ps        *current_ps;
1457         /* requested power state */
1458         struct radeon_ps        *requested_ps;
1459         /* boot up power state */
1460         struct radeon_ps        *boot_ps;
1461         /* default uvd power state */
1462         struct radeon_ps        *uvd_ps;
1463         enum radeon_pm_state_type state;
1464         enum radeon_pm_state_type user_state;
1465         u32                     platform_caps;
1466         u32                     voltage_response_time;
1467         u32                     backbias_response_time;
1468         void                    *priv;
1469         u32                     new_active_crtcs;
1470         int                     new_active_crtc_count;
1471         u32                     current_active_crtcs;
1472         int                     current_active_crtc_count;
1473         struct radeon_dpm_dynamic_state dyn_state;
1474         struct radeon_dpm_fan fan;
1475         u32 tdp_limit;
1476         u32 near_tdp_limit;
1477         u32 near_tdp_limit_adjusted;
1478         u32 sq_ramping_threshold;
1479         u32 cac_leakage;
1480         u16 tdp_od_limit;
1481         u32 tdp_adjustment;
1482         u16 load_line_slope;
1483         bool power_control;
1484         bool ac_power;
1485         /* special states active */
1486         bool                    thermal_active;
1487         bool                    uvd_active;
1488         /* thermal handling */
1489         struct radeon_dpm_thermal thermal;
1490         /* forced levels */
1491         enum radeon_dpm_forced_level forced_level;
1492         /* track UVD streams */
1493         unsigned sd;
1494         unsigned hd;
1495 };
1496
1497 void radeon_dpm_enable_uvd(struct radeon_device *rdev, bool enable);
1498
1499 struct radeon_pm {
1500         struct mutex            mutex;
1501         /* write locked while reprogramming mclk */
1502         struct rw_semaphore     mclk_lock;
1503         u32                     active_crtcs;
1504         int                     active_crtc_count;
1505         int                     req_vblank;
1506         bool                    vblank_sync;
1507         fixed20_12              max_bandwidth;
1508         fixed20_12              igp_sideport_mclk;
1509         fixed20_12              igp_system_mclk;
1510         fixed20_12              igp_ht_link_clk;
1511         fixed20_12              igp_ht_link_width;
1512         fixed20_12              k8_bandwidth;
1513         fixed20_12              sideport_bandwidth;
1514         fixed20_12              ht_bandwidth;
1515         fixed20_12              core_bandwidth;
1516         fixed20_12              sclk;
1517         fixed20_12              mclk;
1518         fixed20_12              needed_bandwidth;
1519         struct radeon_power_state *power_state;
1520         /* number of valid power states */
1521         int                     num_power_states;
1522         int                     current_power_state_index;
1523         int                     current_clock_mode_index;
1524         int                     requested_power_state_index;
1525         int                     requested_clock_mode_index;
1526         int                     default_power_state_index;
1527         u32                     current_sclk;
1528         u32                     current_mclk;
1529         u16                     current_vddc;
1530         u16                     current_vddci;
1531         u32                     default_sclk;
1532         u32                     default_mclk;
1533         u16                     default_vddc;
1534         u16                     default_vddci;
1535         struct radeon_i2c_chan *i2c_bus;
1536         /* selected pm method */
1537         enum radeon_pm_method     pm_method;
1538         /* dynpm power management */
1539         struct delayed_work     dynpm_idle_work;
1540         enum radeon_dynpm_state dynpm_state;
1541         enum radeon_dynpm_action        dynpm_planned_action;
1542         unsigned long           dynpm_action_timeout;
1543         bool                    dynpm_can_upclock;
1544         bool                    dynpm_can_downclock;
1545         /* profile-based power management */
1546         enum radeon_pm_profile_type profile;
1547         int                     profile_index;
1548         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1549         /* internal thermal controller on rv6xx+ */
1550         enum radeon_int_thermal_type int_thermal_type;
1551         struct device           *int_hwmon_dev;
1552         /* dpm */
1553         bool                    dpm_enabled;
1554         struct radeon_dpm       dpm;
1555 };
1556
1557 int radeon_pm_get_type_index(struct radeon_device *rdev,
1558                              enum radeon_pm_state_type ps_type,
1559                              int instance);
1560 /*
1561  * UVD
1562  */
1563 #define RADEON_MAX_UVD_HANDLES  10
1564 #define RADEON_UVD_STACK_SIZE   (1024*1024)
1565 #define RADEON_UVD_HEAP_SIZE    (1024*1024)
1566
1567 struct radeon_uvd {
1568         struct radeon_bo        *vcpu_bo;
1569         void                    *cpu_addr;
1570         uint64_t                gpu_addr;
1571         void                    *saved_bo;
1572         atomic_t                handles[RADEON_MAX_UVD_HANDLES];
1573         struct drm_file         *filp[RADEON_MAX_UVD_HANDLES];
1574         unsigned                img_size[RADEON_MAX_UVD_HANDLES];
1575         struct delayed_work     idle_work;
1576 };
1577
1578 int radeon_uvd_init(struct radeon_device *rdev);
1579 void radeon_uvd_fini(struct radeon_device *rdev);
1580 int radeon_uvd_suspend(struct radeon_device *rdev);
1581 int radeon_uvd_resume(struct radeon_device *rdev);
1582 int radeon_uvd_get_create_msg(struct radeon_device *rdev, int ring,
1583                               uint32_t handle, struct radeon_fence **fence);
1584 int radeon_uvd_get_destroy_msg(struct radeon_device *rdev, int ring,
1585                                uint32_t handle, struct radeon_fence **fence);
1586 void radeon_uvd_force_into_uvd_segment(struct radeon_bo *rbo);
1587 void radeon_uvd_free_handles(struct radeon_device *rdev,
1588                              struct drm_file *filp);
1589 int radeon_uvd_cs_parse(struct radeon_cs_parser *parser);
1590 void radeon_uvd_note_usage(struct radeon_device *rdev);
1591 int radeon_uvd_calc_upll_dividers(struct radeon_device *rdev,
1592                                   unsigned vclk, unsigned dclk,
1593                                   unsigned vco_min, unsigned vco_max,
1594                                   unsigned fb_factor, unsigned fb_mask,
1595                                   unsigned pd_min, unsigned pd_max,
1596                                   unsigned pd_even,
1597                                   unsigned *optimal_fb_div,
1598                                   unsigned *optimal_vclk_div,
1599                                   unsigned *optimal_dclk_div);
1600 int radeon_uvd_send_upll_ctlreq(struct radeon_device *rdev,
1601                                 unsigned cg_upll_func_cntl);
1602
1603 struct r600_audio_pin {
1604         int                     channels;
1605         int                     rate;
1606         int                     bits_per_sample;
1607         u8                      status_bits;
1608         u8                      category_code;
1609         u32                     offset;
1610         bool                    connected;
1611         u32                     id;
1612 };
1613
1614 struct r600_audio {
1615         bool enabled;
1616         struct r600_audio_pin pin[RADEON_MAX_AFMT_BLOCKS];
1617         int num_pins;
1618 };
1619
1620 /*
1621  * Benchmarking
1622  */
1623 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1624
1625
1626 /*
1627  * Testing
1628  */
1629 void radeon_test_moves(struct radeon_device *rdev);
1630 void radeon_test_ring_sync(struct radeon_device *rdev,
1631                            struct radeon_ring *cpA,
1632                            struct radeon_ring *cpB);
1633 void radeon_test_syncing(struct radeon_device *rdev);
1634
1635
1636 /*
1637  * Debugfs
1638  */
1639 struct radeon_debugfs {
1640         struct drm_info_list    *files;
1641         unsigned                num_files;
1642 };
1643
1644 int radeon_debugfs_add_files(struct radeon_device *rdev,
1645                              struct drm_info_list *files,
1646                              unsigned nfiles);
1647 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1648
1649 /*
1650  * ASIC ring specific functions.
1651  */
1652 struct radeon_asic_ring {
1653         /* ring read/write ptr handling */
1654         u32 (*get_rptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1655         u32 (*get_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1656         void (*set_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1657
1658         /* validating and patching of IBs */
1659         int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1660         int (*cs_parse)(struct radeon_cs_parser *p);
1661
1662         /* command emmit functions */
1663         void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1664         void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1665         bool (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1666                                struct radeon_semaphore *semaphore, bool emit_wait);
1667         void (*vm_flush)(struct radeon_device *rdev, int ridx, struct radeon_vm *vm);
1668
1669         /* testing functions */
1670         int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1671         int (*ib_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1672         bool (*is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1673
1674         /* deprecated */
1675         void (*ring_start)(struct radeon_device *rdev, struct radeon_ring *cp);
1676 };
1677
1678 /*
1679  * ASIC specific functions.
1680  */
1681 struct radeon_asic {
1682         int (*init)(struct radeon_device *rdev);
1683         void (*fini)(struct radeon_device *rdev);
1684         int (*resume)(struct radeon_device *rdev);
1685         int (*suspend)(struct radeon_device *rdev);
1686         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1687         int (*asic_reset)(struct radeon_device *rdev);
1688         /* ioctl hw specific callback. Some hw might want to perform special
1689          * operation on specific ioctl. For instance on wait idle some hw
1690          * might want to perform and HDP flush through MMIO as it seems that
1691          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
1692          * through ring.
1693          */
1694         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
1695         /* check if 3D engine is idle */
1696         bool (*gui_idle)(struct radeon_device *rdev);
1697         /* wait for mc_idle */
1698         int (*mc_wait_for_idle)(struct radeon_device *rdev);
1699         /* get the reference clock */
1700         u32 (*get_xclk)(struct radeon_device *rdev);
1701         /* get the gpu clock counter */
1702         uint64_t (*get_gpu_clock_counter)(struct radeon_device *rdev);
1703         /* gart */
1704         struct {
1705                 void (*tlb_flush)(struct radeon_device *rdev);
1706                 int (*set_page)(struct radeon_device *rdev, int i, uint64_t addr);
1707         } gart;
1708         struct {
1709                 int (*init)(struct radeon_device *rdev);
1710                 void (*fini)(struct radeon_device *rdev);
1711                 void (*set_page)(struct radeon_device *rdev,
1712                                  struct radeon_ib *ib,
1713                                  uint64_t pe,
1714                                  uint64_t addr, unsigned count,
1715                                  uint32_t incr, uint32_t flags);
1716         } vm;
1717         /* ring specific callbacks */
1718         struct radeon_asic_ring *ring[RADEON_NUM_RINGS];
1719         /* irqs */
1720         struct {
1721                 int (*set)(struct radeon_device *rdev);
1722                 int (*process)(struct radeon_device *rdev);
1723         } irq;
1724         /* displays */
1725         struct {
1726                 /* display watermarks */
1727                 void (*bandwidth_update)(struct radeon_device *rdev);
1728                 /* get frame count */
1729                 u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1730                 /* wait for vblank */
1731                 void (*wait_for_vblank)(struct radeon_device *rdev, int crtc);
1732                 /* set backlight level */
1733                 void (*set_backlight_level)(struct radeon_encoder *radeon_encoder, u8 level);
1734                 /* get backlight level */
1735                 u8 (*get_backlight_level)(struct radeon_encoder *radeon_encoder);
1736                 /* audio callbacks */
1737                 void (*hdmi_enable)(struct drm_encoder *encoder, bool enable);
1738                 void (*hdmi_setmode)(struct drm_encoder *encoder, struct drm_display_mode *mode);
1739         } display;
1740         /* copy functions for bo handling */
1741         struct {
1742                 int (*blit)(struct radeon_device *rdev,
1743                             uint64_t src_offset,
1744                             uint64_t dst_offset,
1745                             unsigned num_gpu_pages,
1746                             struct radeon_fence **fence);
1747                 u32 blit_ring_index;
1748                 int (*dma)(struct radeon_device *rdev,
1749                            uint64_t src_offset,
1750                            uint64_t dst_offset,
1751                            unsigned num_gpu_pages,
1752                            struct radeon_fence **fence);
1753                 u32 dma_ring_index;
1754                 /* method used for bo copy */
1755                 int (*copy)(struct radeon_device *rdev,
1756                             uint64_t src_offset,
1757                             uint64_t dst_offset,
1758                             unsigned num_gpu_pages,
1759                             struct radeon_fence **fence);
1760                 /* ring used for bo copies */
1761                 u32 copy_ring_index;
1762         } copy;
1763         /* surfaces */
1764         struct {
1765                 int (*set_reg)(struct radeon_device *rdev, int reg,
1766                                        uint32_t tiling_flags, uint32_t pitch,
1767                                        uint32_t offset, uint32_t obj_size);
1768                 void (*clear_reg)(struct radeon_device *rdev, int reg);
1769         } surface;
1770         /* hotplug detect */
1771         struct {
1772                 void (*init)(struct radeon_device *rdev);
1773                 void (*fini)(struct radeon_device *rdev);
1774                 bool (*sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1775                 void (*set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1776         } hpd;
1777         /* static power management */
1778         struct {
1779                 void (*misc)(struct radeon_device *rdev);
1780                 void (*prepare)(struct radeon_device *rdev);
1781                 void (*finish)(struct radeon_device *rdev);
1782                 void (*init_profile)(struct radeon_device *rdev);
1783                 void (*get_dynpm_state)(struct radeon_device *rdev);
1784                 uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1785                 void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1786                 uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1787                 void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1788                 int (*get_pcie_lanes)(struct radeon_device *rdev);
1789                 void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1790                 void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1791                 int (*set_uvd_clocks)(struct radeon_device *rdev, u32 vclk, u32 dclk);
1792                 int (*get_temperature)(struct radeon_device *rdev);
1793         } pm;
1794         /* dynamic power management */
1795         struct {
1796                 int (*init)(struct radeon_device *rdev);
1797                 void (*setup_asic)(struct radeon_device *rdev);
1798                 int (*enable)(struct radeon_device *rdev);
1799                 int (*late_enable)(struct radeon_device *rdev);
1800                 void (*disable)(struct radeon_device *rdev);
1801                 int (*pre_set_power_state)(struct radeon_device *rdev);
1802                 int (*set_power_state)(struct radeon_device *rdev);
1803                 void (*post_set_power_state)(struct radeon_device *rdev);
1804                 void (*display_configuration_changed)(struct radeon_device *rdev);
1805                 void (*fini)(struct radeon_device *rdev);
1806                 u32 (*get_sclk)(struct radeon_device *rdev, bool low);
1807                 u32 (*get_mclk)(struct radeon_device *rdev, bool low);
1808                 void (*print_power_state)(struct radeon_device *rdev, struct radeon_ps *ps);
1809                 void (*debugfs_print_current_performance_level)(struct radeon_device *rdev, struct seq_file *m);
1810                 int (*force_performance_level)(struct radeon_device *rdev, enum radeon_dpm_forced_level level);
1811                 bool (*vblank_too_short)(struct radeon_device *rdev);
1812                 void (*powergate_uvd)(struct radeon_device *rdev, bool gate);
1813                 void (*enable_bapm)(struct radeon_device *rdev, bool enable);
1814         } dpm;
1815         /* pageflipping */
1816         struct {
1817                 void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
1818                 u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1819                 void (*post_page_flip)(struct radeon_device *rdev, int crtc);
1820         } pflip;
1821 };
1822
1823 /*
1824  * Asic structures
1825  */
1826 struct r100_asic {
1827         const unsigned          *reg_safe_bm;
1828         unsigned                reg_safe_bm_size;
1829         u32                     hdp_cntl;
1830 };
1831
1832 struct r300_asic {
1833         const unsigned          *reg_safe_bm;
1834         unsigned                reg_safe_bm_size;
1835         u32                     resync_scratch;
1836         u32                     hdp_cntl;
1837 };
1838
1839 struct r600_asic {
1840         unsigned                max_pipes;
1841         unsigned                max_tile_pipes;
1842         unsigned                max_simds;
1843         unsigned                max_backends;
1844         unsigned                max_gprs;
1845         unsigned                max_threads;
1846         unsigned                max_stack_entries;
1847         unsigned                max_hw_contexts;
1848         unsigned                max_gs_threads;
1849         unsigned                sx_max_export_size;
1850         unsigned                sx_max_export_pos_size;
1851         unsigned                sx_max_export_smx_size;
1852         unsigned                sq_num_cf_insts;
1853         unsigned                tiling_nbanks;
1854         unsigned                tiling_npipes;
1855         unsigned                tiling_group_size;
1856         unsigned                tile_config;
1857         unsigned                backend_map;
1858 };
1859
1860 struct rv770_asic {
1861         unsigned                max_pipes;
1862         unsigned                max_tile_pipes;
1863         unsigned                max_simds;
1864         unsigned                max_backends;
1865         unsigned                max_gprs;
1866         unsigned                max_threads;
1867         unsigned                max_stack_entries;
1868         unsigned                max_hw_contexts;
1869         unsigned                max_gs_threads;
1870         unsigned                sx_max_export_size;
1871         unsigned                sx_max_export_pos_size;
1872         unsigned                sx_max_export_smx_size;
1873         unsigned                sq_num_cf_insts;
1874         unsigned                sx_num_of_sets;
1875         unsigned                sc_prim_fifo_size;
1876         unsigned                sc_hiz_tile_fifo_size;
1877         unsigned                sc_earlyz_tile_fifo_fize;
1878         unsigned                tiling_nbanks;
1879         unsigned                tiling_npipes;
1880         unsigned                tiling_group_size;
1881         unsigned                tile_config;
1882         unsigned                backend_map;
1883 };
1884
1885 struct evergreen_asic {
1886         unsigned num_ses;
1887         unsigned max_pipes;
1888         unsigned max_tile_pipes;
1889         unsigned max_simds;
1890         unsigned max_backends;
1891         unsigned max_gprs;
1892         unsigned max_threads;
1893         unsigned max_stack_entries;
1894         unsigned max_hw_contexts;
1895         unsigned max_gs_threads;
1896         unsigned sx_max_export_size;
1897         unsigned sx_max_export_pos_size;
1898         unsigned sx_max_export_smx_size;
1899         unsigned sq_num_cf_insts;
1900         unsigned sx_num_of_sets;
1901         unsigned sc_prim_fifo_size;
1902         unsigned sc_hiz_tile_fifo_size;
1903         unsigned sc_earlyz_tile_fifo_size;
1904         unsigned tiling_nbanks;
1905         unsigned tiling_npipes;
1906         unsigned tiling_group_size;
1907         unsigned tile_config;
1908         unsigned backend_map;
1909 };
1910
1911 struct cayman_asic {
1912         unsigned max_shader_engines;
1913         unsigned max_pipes_per_simd;
1914         unsigned max_tile_pipes;
1915         unsigned max_simds_per_se;
1916         unsigned max_backends_per_se;
1917         unsigned max_texture_channel_caches;
1918         unsigned max_gprs;
1919         unsigned max_threads;
1920         unsigned max_gs_threads;
1921         unsigned max_stack_entries;
1922         unsigned sx_num_of_sets;
1923         unsigned sx_max_export_size;
1924         unsigned sx_max_export_pos_size;
1925         unsigned sx_max_export_smx_size;
1926         unsigned max_hw_contexts;
1927         unsigned sq_num_cf_insts;
1928         unsigned sc_prim_fifo_size;
1929         unsigned sc_hiz_tile_fifo_size;
1930         unsigned sc_earlyz_tile_fifo_size;
1931
1932         unsigned num_shader_engines;
1933         unsigned num_shader_pipes_per_simd;
1934         unsigned num_tile_pipes;
1935         unsigned num_simds_per_se;
1936         unsigned num_backends_per_se;
1937         unsigned backend_disable_mask_per_asic;
1938         unsigned backend_map;
1939         unsigned num_texture_channel_caches;
1940         unsigned mem_max_burst_length_bytes;
1941         unsigned mem_row_size_in_kb;
1942         unsigned shader_engine_tile_size;
1943         unsigned num_gpus;
1944         unsigned multi_gpu_tile_size;
1945
1946         unsigned tile_config;
1947 };
1948
1949 struct si_asic {
1950         unsigned max_shader_engines;
1951         unsigned max_tile_pipes;
1952         unsigned max_cu_per_sh;
1953         unsigned max_sh_per_se;
1954         unsigned max_backends_per_se;
1955         unsigned max_texture_channel_caches;
1956         unsigned max_gprs;
1957         unsigned max_gs_threads;
1958         unsigned max_hw_contexts;
1959         unsigned sc_prim_fifo_size_frontend;
1960         unsigned sc_prim_fifo_size_backend;
1961         unsigned sc_hiz_tile_fifo_size;
1962         unsigned sc_earlyz_tile_fifo_size;
1963
1964         unsigned num_tile_pipes;
1965         unsigned backend_enable_mask;
1966         unsigned backend_disable_mask_per_asic;
1967         unsigned backend_map;
1968         unsigned num_texture_channel_caches;
1969         unsigned mem_max_burst_length_bytes;
1970         unsigned mem_row_size_in_kb;
1971         unsigned shader_engine_tile_size;
1972         unsigned num_gpus;
1973         unsigned multi_gpu_tile_size;
1974
1975         unsigned tile_config;
1976         uint32_t tile_mode_array[32];
1977 };
1978
1979 struct cik_asic {
1980         unsigned max_shader_engines;
1981         unsigned max_tile_pipes;
1982         unsigned max_cu_per_sh;
1983         unsigned max_sh_per_se;
1984         unsigned max_backends_per_se;
1985         unsigned max_texture_channel_caches;
1986         unsigned max_gprs;
1987         unsigned max_gs_threads;
1988         unsigned max_hw_contexts;
1989         unsigned sc_prim_fifo_size_frontend;
1990         unsigned sc_prim_fifo_size_backend;
1991         unsigned sc_hiz_tile_fifo_size;
1992         unsigned sc_earlyz_tile_fifo_size;
1993
1994         unsigned num_tile_pipes;
1995         unsigned backend_enable_mask;
1996         unsigned backend_disable_mask_per_asic;
1997         unsigned backend_map;
1998         unsigned num_texture_channel_caches;
1999         unsigned mem_max_burst_length_bytes;
2000         unsigned mem_row_size_in_kb;
2001         unsigned shader_engine_tile_size;
2002         unsigned num_gpus;
2003         unsigned multi_gpu_tile_size;
2004
2005         unsigned tile_config;
2006         uint32_t tile_mode_array[32];
2007         uint32_t macrotile_mode_array[16];
2008 };
2009
2010 union radeon_asic_config {
2011         struct r300_asic        r300;
2012         struct r100_asic        r100;
2013         struct r600_asic        r600;
2014         struct rv770_asic       rv770;
2015         struct evergreen_asic   evergreen;
2016         struct cayman_asic      cayman;
2017         struct si_asic          si;
2018         struct cik_asic         cik;
2019 };
2020
2021 /*
2022  * asic initizalization from radeon_asic.c
2023  */
2024 void radeon_agp_disable(struct radeon_device *rdev);
2025 int radeon_asic_init(struct radeon_device *rdev);
2026
2027
2028 /*
2029  * IOCTL.
2030  */
2031 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
2032                           struct drm_file *filp);
2033 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
2034                             struct drm_file *filp);
2035 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
2036                          struct drm_file *file_priv);
2037 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
2038                            struct drm_file *file_priv);
2039 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2040                             struct drm_file *file_priv);
2041 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
2042                            struct drm_file *file_priv);
2043 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2044                                 struct drm_file *filp);
2045 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
2046                           struct drm_file *filp);
2047 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
2048                           struct drm_file *filp);
2049 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
2050                               struct drm_file *filp);
2051 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
2052                           struct drm_file *filp);
2053 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
2054 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
2055                                 struct drm_file *filp);
2056 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
2057                                 struct drm_file *filp);
2058
2059 /* VRAM scratch page for HDP bug, default vram page */
2060 struct r600_vram_scratch {
2061         struct radeon_bo                *robj;
2062         volatile uint32_t               *ptr;
2063         u64                             gpu_addr;
2064 };
2065
2066 /*
2067  * ACPI
2068  */
2069 struct radeon_atif_notification_cfg {
2070         bool enabled;
2071         int command_code;
2072 };
2073
2074 struct radeon_atif_notifications {
2075         bool display_switch;
2076         bool expansion_mode_change;
2077         bool thermal_state;
2078         bool forced_power_state;
2079         bool system_power_state;
2080         bool display_conf_change;
2081         bool px_gfx_switch;
2082         bool brightness_change;
2083         bool dgpu_display_event;
2084 };
2085
2086 struct radeon_atif_functions {
2087         bool system_params;
2088         bool sbios_requests;
2089         bool select_active_disp;
2090         bool lid_state;
2091         bool get_tv_standard;
2092         bool set_tv_standard;
2093         bool get_panel_expansion_mode;
2094         bool set_panel_expansion_mode;
2095         bool temperature_change;
2096         bool graphics_device_types;
2097 };
2098
2099 struct radeon_atif {
2100         struct radeon_atif_notifications notifications;
2101         struct radeon_atif_functions functions;
2102         struct radeon_atif_notification_cfg notification_cfg;
2103         struct radeon_encoder *encoder_for_bl;
2104 };
2105
2106 struct radeon_atcs_functions {
2107         bool get_ext_state;
2108         bool pcie_perf_req;
2109         bool pcie_dev_rdy;
2110         bool pcie_bus_width;
2111 };
2112
2113 struct radeon_atcs {
2114         struct radeon_atcs_functions functions;
2115 };
2116
2117 /*
2118  * Core structure, functions and helpers.
2119  */
2120 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
2121 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
2122
2123 struct radeon_device {
2124         struct device                   *dev;
2125         struct drm_device               *ddev;
2126         struct pci_dev                  *pdev;
2127         struct rw_semaphore             exclusive_lock;
2128         /* ASIC */
2129         union radeon_asic_config        config;
2130         enum radeon_family              family;
2131         unsigned long                   flags;
2132         int                             usec_timeout;
2133         enum radeon_pll_errata          pll_errata;
2134         int                             num_gb_pipes;
2135         int                             num_z_pipes;
2136         int                             disp_priority;
2137         /* BIOS */
2138         uint8_t                         *bios;
2139         bool                            is_atom_bios;
2140         uint16_t                        bios_header_start;
2141         struct radeon_bo                *stollen_vga_memory;
2142         /* Register mmio */
2143         resource_size_t                 rmmio_base;
2144         resource_size_t                 rmmio_size;
2145         /* protects concurrent MM_INDEX/DATA based register access */
2146         spinlock_t mmio_idx_lock;
2147         /* protects concurrent SMC based register access */
2148         spinlock_t smc_idx_lock;
2149         /* protects concurrent PLL register access */
2150         spinlock_t pll_idx_lock;
2151         /* protects concurrent MC register access */
2152         spinlock_t mc_idx_lock;
2153         /* protects concurrent PCIE register access */
2154         spinlock_t pcie_idx_lock;
2155         /* protects concurrent PCIE_PORT register access */
2156         spinlock_t pciep_idx_lock;
2157         /* protects concurrent PIF register access */
2158         spinlock_t pif_idx_lock;
2159         /* protects concurrent CG register access */
2160         spinlock_t cg_idx_lock;
2161         /* protects concurrent UVD register access */
2162         spinlock_t uvd_idx_lock;
2163         /* protects concurrent RCU register access */
2164         spinlock_t rcu_idx_lock;
2165         /* protects concurrent DIDT register access */
2166         spinlock_t didt_idx_lock;
2167         /* protects concurrent ENDPOINT (audio) register access */
2168         spinlock_t end_idx_lock;
2169         void __iomem                    *rmmio;
2170         radeon_rreg_t                   mc_rreg;
2171         radeon_wreg_t                   mc_wreg;
2172         radeon_rreg_t                   pll_rreg;
2173         radeon_wreg_t                   pll_wreg;
2174         uint32_t                        pcie_reg_mask;
2175         radeon_rreg_t                   pciep_rreg;
2176         radeon_wreg_t                   pciep_wreg;
2177         /* io port */
2178         void __iomem                    *rio_mem;
2179         resource_size_t                 rio_mem_size;
2180         struct radeon_clock             clock;
2181         struct radeon_mc                mc;
2182         struct radeon_gart              gart;
2183         struct radeon_mode_info         mode_info;
2184         struct radeon_scratch           scratch;
2185         struct radeon_doorbell          doorbell;
2186         struct radeon_mman              mman;
2187         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
2188         wait_queue_head_t               fence_queue;
2189         struct mutex                    ring_lock;
2190         struct radeon_ring              ring[RADEON_NUM_RINGS];
2191         bool                            ib_pool_ready;
2192         struct radeon_sa_manager        ring_tmp_bo;
2193         struct radeon_irq               irq;
2194         struct radeon_asic              *asic;
2195         struct radeon_gem               gem;
2196         struct radeon_pm                pm;
2197         struct radeon_uvd               uvd;
2198         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
2199         struct radeon_wb                wb;
2200         struct radeon_dummy_page        dummy_page;
2201         bool                            shutdown;
2202         bool                            suspend;
2203         bool                            need_dma32;
2204         bool                            accel_working;
2205         bool                            fastfb_working; /* IGP feature*/
2206         bool                            needs_reset;
2207         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
2208         const struct firmware *me_fw;   /* all family ME firmware */
2209         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
2210         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
2211         const struct firmware *mc_fw;   /* NI MC firmware */
2212         const struct firmware *ce_fw;   /* SI CE firmware */
2213         const struct firmware *mec_fw;  /* CIK MEC firmware */
2214         const struct firmware *sdma_fw; /* CIK SDMA firmware */
2215         const struct firmware *smc_fw;  /* SMC firmware */
2216         const struct firmware *uvd_fw;  /* UVD firmware */
2217         struct r600_vram_scratch vram_scratch;
2218         int msi_enabled; /* msi enabled */
2219         struct r600_ih ih; /* r6/700 interrupt ring */
2220         struct radeon_rlc rlc;
2221         struct radeon_mec mec;
2222         struct work_struct hotplug_work;
2223         struct work_struct audio_work;
2224         struct work_struct reset_work;
2225         int num_crtc; /* number of crtcs */
2226         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
2227         bool has_uvd;
2228         struct r600_audio audio; /* audio stuff */
2229         struct notifier_block acpi_nb;
2230         /* only one userspace can use Hyperz features or CMASK at a time */
2231         struct drm_file *hyperz_filp;
2232         struct drm_file *cmask_filp;
2233         /* i2c buses */
2234         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
2235         /* debugfs */
2236         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
2237         unsigned                debugfs_count;
2238         /* virtual memory */
2239         struct radeon_vm_manager        vm_manager;
2240         struct mutex                    gpu_clock_mutex;
2241         /* ACPI interface */
2242         struct radeon_atif              atif;
2243         struct radeon_atcs              atcs;
2244         /* srbm instance registers */
2245         struct mutex                    srbm_mutex;
2246         /* clock, powergating flags */
2247         u32 cg_flags;
2248         u32 pg_flags;
2249
2250         struct dev_pm_domain vga_pm_domain;
2251         bool have_disp_power_ref;
2252 };
2253
2254 bool radeon_is_px(struct drm_device *dev);
2255 int radeon_device_init(struct radeon_device *rdev,
2256                        struct drm_device *ddev,
2257                        struct pci_dev *pdev,
2258                        uint32_t flags);
2259 void radeon_device_fini(struct radeon_device *rdev);
2260 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
2261
2262 uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg,
2263                       bool always_indirect);
2264 void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v,
2265                   bool always_indirect);
2266 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
2267 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
2268
2269 u32 cik_mm_rdoorbell(struct radeon_device *rdev, u32 index);
2270 void cik_mm_wdoorbell(struct radeon_device *rdev, u32 index, u32 v);
2271
2272 /*
2273  * Cast helper
2274  */
2275 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
2276
2277 /*
2278  * Registers read & write functions.
2279  */
2280 #define RREG8(reg) readb((rdev->rmmio) + (reg))
2281 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
2282 #define RREG16(reg) readw((rdev->rmmio) + (reg))
2283 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
2284 #define RREG32(reg) r100_mm_rreg(rdev, (reg), false)
2285 #define RREG32_IDX(reg) r100_mm_rreg(rdev, (reg), true)
2286 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg), false))
2287 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v), false)
2288 #define WREG32_IDX(reg, v) r100_mm_wreg(rdev, (reg), (v), true)
2289 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2290 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2291 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
2292 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
2293 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
2294 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
2295 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
2296 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
2297 #define RREG32_PCIE_PORT(reg) rdev->pciep_rreg(rdev, (reg))
2298 #define WREG32_PCIE_PORT(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
2299 #define RREG32_SMC(reg) tn_smc_rreg(rdev, (reg))
2300 #define WREG32_SMC(reg, v) tn_smc_wreg(rdev, (reg), (v))
2301 #define RREG32_RCU(reg) r600_rcu_rreg(rdev, (reg))
2302 #define WREG32_RCU(reg, v) r600_rcu_wreg(rdev, (reg), (v))
2303 #define RREG32_CG(reg) eg_cg_rreg(rdev, (reg))
2304 #define WREG32_CG(reg, v) eg_cg_wreg(rdev, (reg), (v))
2305 #define RREG32_PIF_PHY0(reg) eg_pif_phy0_rreg(rdev, (reg))
2306 #define WREG32_PIF_PHY0(reg, v) eg_pif_phy0_wreg(rdev, (reg), (v))
2307 #define RREG32_PIF_PHY1(reg) eg_pif_phy1_rreg(rdev, (reg))
2308 #define WREG32_PIF_PHY1(reg, v) eg_pif_phy1_wreg(rdev, (reg), (v))
2309 #define RREG32_UVD_CTX(reg) r600_uvd_ctx_rreg(rdev, (reg))
2310 #define WREG32_UVD_CTX(reg, v) r600_uvd_ctx_wreg(rdev, (reg), (v))
2311 #define RREG32_DIDT(reg) cik_didt_rreg(rdev, (reg))
2312 #define WREG32_DIDT(reg, v) cik_didt_wreg(rdev, (reg), (v))
2313 #define WREG32_P(reg, val, mask)                                \
2314         do {                                                    \
2315                 uint32_t tmp_ = RREG32(reg);                    \
2316                 tmp_ &= (mask);                                 \
2317                 tmp_ |= ((val) & ~(mask));                      \
2318                 WREG32(reg, tmp_);                              \
2319         } while (0)
2320 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2321 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2322 #define WREG32_PLL_P(reg, val, mask)                            \
2323         do {                                                    \
2324                 uint32_t tmp_ = RREG32_PLL(reg);                \
2325                 tmp_ &= (mask);                                 \
2326                 tmp_ |= ((val) & ~(mask));                      \
2327                 WREG32_PLL(reg, tmp_);                          \
2328         } while (0)
2329 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg), false))
2330 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
2331 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
2332
2333 #define RDOORBELL32(index) cik_mm_rdoorbell(rdev, (index))
2334 #define WDOORBELL32(index, v) cik_mm_wdoorbell(rdev, (index), (v))
2335
2336 /*
2337  * Indirect registers accessor
2338  */
2339 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
2340 {
2341         unsigned long flags;
2342         uint32_t r;
2343
2344         spin_lock_irqsave(&rdev->pcie_idx_lock, flags);
2345         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2346         r = RREG32(RADEON_PCIE_DATA);
2347         spin_unlock_irqrestore(&rdev->pcie_idx_lock, flags);
2348         return r;
2349 }
2350
2351 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
2352 {
2353         unsigned long flags;
2354
2355         spin_lock_irqsave(&rdev->pcie_idx_lock, flags);
2356         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2357         WREG32(RADEON_PCIE_DATA, (v));
2358         spin_unlock_irqrestore(&rdev->pcie_idx_lock, flags);
2359 }
2360
2361 static inline u32 tn_smc_rreg(struct radeon_device *rdev, u32 reg)
2362 {
2363         unsigned long flags;
2364         u32 r;
2365
2366         spin_lock_irqsave(&rdev->smc_idx_lock, flags);
2367         WREG32(TN_SMC_IND_INDEX_0, (reg));
2368         r = RREG32(TN_SMC_IND_DATA_0);
2369         spin_unlock_irqrestore(&rdev->smc_idx_lock, flags);
2370         return r;
2371 }
2372
2373 static inline void tn_smc_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2374 {
2375         unsigned long flags;
2376
2377         spin_lock_irqsave(&rdev->smc_idx_lock, flags);
2378         WREG32(TN_SMC_IND_INDEX_0, (reg));
2379         WREG32(TN_SMC_IND_DATA_0, (v));
2380         spin_unlock_irqrestore(&rdev->smc_idx_lock, flags);
2381 }
2382
2383 static inline u32 r600_rcu_rreg(struct radeon_device *rdev, u32 reg)
2384 {
2385         unsigned long flags;
2386         u32 r;
2387
2388         spin_lock_irqsave(&rdev->rcu_idx_lock, flags);
2389         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2390         r = RREG32(R600_RCU_DATA);
2391         spin_unlock_irqrestore(&rdev->rcu_idx_lock, flags);
2392         return r;
2393 }
2394
2395 static inline void r600_rcu_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2396 {
2397         unsigned long flags;
2398
2399         spin_lock_irqsave(&rdev->rcu_idx_lock, flags);
2400         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2401         WREG32(R600_RCU_DATA, (v));
2402         spin_unlock_irqrestore(&rdev->rcu_idx_lock, flags);
2403 }
2404
2405 static inline u32 eg_cg_rreg(struct radeon_device *rdev, u32 reg)
2406 {
2407         unsigned long flags;
2408         u32 r;
2409
2410         spin_lock_irqsave(&rdev->cg_idx_lock, flags);
2411         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2412         r = RREG32(EVERGREEN_CG_IND_DATA);
2413         spin_unlock_irqrestore(&rdev->cg_idx_lock, flags);
2414         return r;
2415 }
2416
2417 static inline void eg_cg_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2418 {
2419         unsigned long flags;
2420
2421         spin_lock_irqsave(&rdev->cg_idx_lock, flags);
2422         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2423         WREG32(EVERGREEN_CG_IND_DATA, (v));
2424         spin_unlock_irqrestore(&rdev->cg_idx_lock, flags);
2425 }
2426
2427 static inline u32 eg_pif_phy0_rreg(struct radeon_device *rdev, u32 reg)
2428 {
2429         unsigned long flags;
2430         u32 r;
2431
2432         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2433         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2434         r = RREG32(EVERGREEN_PIF_PHY0_DATA);
2435         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2436         return r;
2437 }
2438
2439 static inline void eg_pif_phy0_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2440 {
2441         unsigned long flags;
2442
2443         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2444         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2445         WREG32(EVERGREEN_PIF_PHY0_DATA, (v));
2446         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2447 }
2448
2449 static inline u32 eg_pif_phy1_rreg(struct radeon_device *rdev, u32 reg)
2450 {
2451         unsigned long flags;
2452         u32 r;
2453
2454         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2455         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2456         r = RREG32(EVERGREEN_PIF_PHY1_DATA);
2457         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2458         return r;
2459 }
2460
2461 static inline void eg_pif_phy1_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2462 {
2463         unsigned long flags;
2464
2465         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2466         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2467         WREG32(EVERGREEN_PIF_PHY1_DATA, (v));
2468         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2469 }
2470
2471 static inline u32 r600_uvd_ctx_rreg(struct radeon_device *rdev, u32 reg)
2472 {
2473         unsigned long flags;
2474         u32 r;
2475
2476         spin_lock_irqsave(&rdev->uvd_idx_lock, flags);
2477         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2478         r = RREG32(R600_UVD_CTX_DATA);
2479         spin_unlock_irqrestore(&rdev->uvd_idx_lock, flags);
2480         return r;
2481 }
2482
2483 static inline void r600_uvd_ctx_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2484 {
2485         unsigned long flags;
2486
2487         spin_lock_irqsave(&rdev->uvd_idx_lock, flags);
2488         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2489         WREG32(R600_UVD_CTX_DATA, (v));
2490         spin_unlock_irqrestore(&rdev->uvd_idx_lock, flags);
2491 }
2492
2493
2494 static inline u32 cik_didt_rreg(struct radeon_device *rdev, u32 reg)
2495 {
2496         unsigned long flags;
2497         u32 r;
2498
2499         spin_lock_irqsave(&rdev->didt_idx_lock, flags);
2500         WREG32(CIK_DIDT_IND_INDEX, (reg));
2501         r = RREG32(CIK_DIDT_IND_DATA);
2502         spin_unlock_irqrestore(&rdev->didt_idx_lock, flags);
2503         return r;
2504 }
2505
2506 static inline void cik_didt_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2507 {
2508         unsigned long flags;
2509
2510         spin_lock_irqsave(&rdev->didt_idx_lock, flags);
2511         WREG32(CIK_DIDT_IND_INDEX, (reg));
2512         WREG32(CIK_DIDT_IND_DATA, (v));
2513         spin_unlock_irqrestore(&rdev->didt_idx_lock, flags);
2514 }
2515
2516 void r100_pll_errata_after_index(struct radeon_device *rdev);
2517
2518
2519 /*
2520  * ASICs helpers.
2521  */
2522 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
2523                             (rdev->pdev->device == 0x5969))
2524 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
2525                 (rdev->family == CHIP_RV200) || \
2526                 (rdev->family == CHIP_RS100) || \
2527                 (rdev->family == CHIP_RS200) || \
2528                 (rdev->family == CHIP_RV250) || \
2529                 (rdev->family == CHIP_RV280) || \
2530                 (rdev->family == CHIP_RS300))
2531 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
2532                 (rdev->family == CHIP_RV350) ||                 \
2533                 (rdev->family == CHIP_R350)  ||                 \
2534                 (rdev->family == CHIP_RV380) ||                 \
2535                 (rdev->family == CHIP_R420)  ||                 \
2536                 (rdev->family == CHIP_R423)  ||                 \
2537                 (rdev->family == CHIP_RV410) ||                 \
2538                 (rdev->family == CHIP_RS400) ||                 \
2539                 (rdev->family == CHIP_RS480))
2540 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
2541                 (rdev->ddev->pdev->device == 0x9443) || \
2542                 (rdev->ddev->pdev->device == 0x944B) || \
2543                 (rdev->ddev->pdev->device == 0x9506) || \
2544                 (rdev->ddev->pdev->device == 0x9509) || \
2545                 (rdev->ddev->pdev->device == 0x950F) || \
2546                 (rdev->ddev->pdev->device == 0x689C) || \
2547                 (rdev->ddev->pdev->device == 0x689D))
2548 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
2549 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
2550                             (rdev->family == CHIP_RS690)  ||    \
2551                             (rdev->family == CHIP_RS740)  ||    \
2552                             (rdev->family >= CHIP_R600))
2553 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
2554 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
2555 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
2556 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
2557                              (rdev->flags & RADEON_IS_IGP))
2558 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
2559 #define ASIC_IS_DCE6(rdev) ((rdev->family >= CHIP_ARUBA))
2560 #define ASIC_IS_DCE61(rdev) ((rdev->family >= CHIP_ARUBA) && \
2561                              (rdev->flags & RADEON_IS_IGP))
2562 #define ASIC_IS_DCE64(rdev) ((rdev->family == CHIP_OLAND))
2563 #define ASIC_IS_NODCE(rdev) ((rdev->family == CHIP_HAINAN))
2564 #define ASIC_IS_DCE8(rdev) ((rdev->family >= CHIP_BONAIRE))
2565 #define ASIC_IS_DCE81(rdev) ((rdev->family == CHIP_KAVERI))
2566 #define ASIC_IS_DCE82(rdev) ((rdev->family == CHIP_BONAIRE))
2567 #define ASIC_IS_DCE83(rdev) ((rdev->family == CHIP_KABINI))
2568
2569 #define ASIC_IS_LOMBOK(rdev) ((rdev->ddev->pdev->device == 0x6849) || \
2570                               (rdev->ddev->pdev->device == 0x6850) || \
2571                               (rdev->ddev->pdev->device == 0x6858) || \
2572                               (rdev->ddev->pdev->device == 0x6859) || \
2573                               (rdev->ddev->pdev->device == 0x6840) || \
2574                               (rdev->ddev->pdev->device == 0x6841) || \
2575                               (rdev->ddev->pdev->device == 0x6842) || \
2576                               (rdev->ddev->pdev->device == 0x6843))
2577
2578 /*
2579  * BIOS helpers.
2580  */
2581 #define RBIOS8(i) (rdev->bios[i])
2582 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2583 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2584
2585 int radeon_combios_init(struct radeon_device *rdev);
2586 void radeon_combios_fini(struct radeon_device *rdev);
2587 int radeon_atombios_init(struct radeon_device *rdev);
2588 void radeon_atombios_fini(struct radeon_device *rdev);
2589
2590
2591 /*
2592  * RING helpers.
2593  */
2594 #if DRM_DEBUG_CODE == 0
2595 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
2596 {
2597         ring->ring[ring->wptr++] = v;
2598         ring->wptr &= ring->ptr_mask;
2599         ring->count_dw--;
2600         ring->ring_free_dw--;
2601 }
2602 #else
2603 /* With debugging this is just too big to inline */
2604 void radeon_ring_write(struct radeon_ring *ring, uint32_t v);
2605 #endif
2606
2607 /*
2608  * ASICs macro.
2609  */
2610 #define radeon_init(rdev) (rdev)->asic->init((rdev))
2611 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
2612 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
2613 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
2614 #define radeon_cs_parse(rdev, r, p) (rdev)->asic->ring[(r)]->cs_parse((p))
2615 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
2616 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
2617 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart.tlb_flush((rdev))
2618 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart.set_page((rdev), (i), (p))
2619 #define radeon_asic_vm_init(rdev) (rdev)->asic->vm.init((rdev))
2620 #define radeon_asic_vm_fini(rdev) (rdev)->asic->vm.fini((rdev))
2621 #define radeon_asic_vm_set_page(rdev, ib, pe, addr, count, incr, flags) ((rdev)->asic->vm.set_page((rdev), (ib), (pe), (addr), (count), (incr), (flags)))
2622 #define radeon_ring_start(rdev, r, cp) (rdev)->asic->ring[(r)]->ring_start((rdev), (cp))
2623 #define radeon_ring_test(rdev, r, cp) (rdev)->asic->ring[(r)]->ring_test((rdev), (cp))
2624 #define radeon_ib_test(rdev, r, cp) (rdev)->asic->ring[(r)]->ib_test((rdev), (cp))
2625 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)]->ib_execute((rdev), (ib))
2626 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)]->ib_parse((rdev), (ib))
2627 #define radeon_ring_is_lockup(rdev, r, cp) (rdev)->asic->ring[(r)]->is_lockup((rdev), (cp))
2628 #define radeon_ring_vm_flush(rdev, r, vm) (rdev)->asic->ring[(r)]->vm_flush((rdev), (r), (vm))
2629 #define radeon_ring_get_rptr(rdev, r) (rdev)->asic->ring[(r)->idx]->get_rptr((rdev), (r))
2630 #define radeon_ring_get_wptr(rdev, r) (rdev)->asic->ring[(r)->idx]->get_wptr((rdev), (r))
2631 #define radeon_ring_set_wptr(rdev, r) (rdev)->asic->ring[(r)->idx]->set_wptr((rdev), (r))
2632 #define radeon_irq_set(rdev) (rdev)->asic->irq.set((rdev))
2633 #define radeon_irq_process(rdev) (rdev)->asic->irq.process((rdev))
2634 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->display.get_vblank_counter((rdev), (crtc))
2635 #define radeon_set_backlight_level(rdev, e, l) (rdev)->asic->display.set_backlight_level((e), (l))
2636 #define radeon_get_backlight_level(rdev, e) (rdev)->asic->display.get_backlight_level((e))
2637 #define radeon_hdmi_enable(rdev, e, b) (rdev)->asic->display.hdmi_enable((e), (b))
2638 #define radeon_hdmi_setmode(rdev, e, m) (rdev)->asic->display.hdmi_setmode((e), (m))
2639 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)]->emit_fence((rdev), (fence))
2640 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)]->emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
2641 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy.blit((rdev), (s), (d), (np), (f))
2642 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy.dma((rdev), (s), (d), (np), (f))
2643 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy.copy((rdev), (s), (d), (np), (f))
2644 #define radeon_copy_blit_ring_index(rdev) (rdev)->asic->copy.blit_ring_index
2645 #define radeon_copy_dma_ring_index(rdev) (rdev)->asic->copy.dma_ring_index
2646 #define radeon_copy_ring_index(rdev) (rdev)->asic->copy.copy_ring_index
2647 #define radeon_get_engine_clock(rdev) (rdev)->asic->pm.get_engine_clock((rdev))
2648 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->pm.set_engine_clock((rdev), (e))
2649 #define radeon_get_memory_clock(rdev) (rdev)->asic->pm.get_memory_clock((rdev))
2650 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->pm.set_memory_clock((rdev), (e))
2651 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->pm.get_pcie_lanes((rdev))
2652 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->pm.set_pcie_lanes((rdev), (l))
2653 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->pm.set_clock_gating((rdev), (e))
2654 #define radeon_set_uvd_clocks(rdev, v, d) (rdev)->asic->pm.set_uvd_clocks((rdev), (v), (d))
2655 #define radeon_get_temperature(rdev) (rdev)->asic->pm.get_temperature((rdev))
2656 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->surface.set_reg((rdev), (r), (f), (p), (o), (s)))
2657 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->surface.clear_reg((rdev), (r)))
2658 #define radeon_bandwidth_update(rdev) (rdev)->asic->display.bandwidth_update((rdev))
2659 #define radeon_hpd_init(rdev) (rdev)->asic->hpd.init((rdev))
2660 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd.fini((rdev))
2661 #define radeon_hpd_sense(rdev, h) (rdev)->asic->hpd.sense((rdev), (h))
2662 #define radeon_hpd_set_polarity(rdev, h) (rdev)->asic->hpd.set_polarity((rdev), (h))
2663 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
2664 #define radeon_pm_misc(rdev) (rdev)->asic->pm.misc((rdev))
2665 #define radeon_pm_prepare(rdev) (rdev)->asic->pm.prepare((rdev))
2666 #define radeon_pm_finish(rdev) (rdev)->asic->pm.finish((rdev))
2667 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm.init_profile((rdev))
2668 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm.get_dynpm_state((rdev))
2669 #define radeon_pre_page_flip(rdev, crtc) (rdev)->asic->pflip.pre_page_flip((rdev), (crtc))
2670 #define radeon_page_flip(rdev, crtc, base) (rdev)->asic->pflip.page_flip((rdev), (crtc), (base))
2671 #define radeon_post_page_flip(rdev, crtc) (rdev)->asic->pflip.post_page_flip((rdev), (crtc))
2672 #define radeon_wait_for_vblank(rdev, crtc) (rdev)->asic->display.wait_for_vblank((rdev), (crtc))
2673 #define radeon_mc_wait_for_idle(rdev) (rdev)->asic->mc_wait_for_idle((rdev))
2674 #define radeon_get_xclk(rdev) (rdev)->asic->get_xclk((rdev))
2675 #define radeon_get_gpu_clock_counter(rdev) (rdev)->asic->get_gpu_clock_counter((rdev))
2676 #define radeon_dpm_init(rdev) rdev->asic->dpm.init((rdev))
2677 #define radeon_dpm_setup_asic(rdev) rdev->asic->dpm.setup_asic((rdev))
2678 #define radeon_dpm_enable(rdev) rdev->asic->dpm.enable((rdev))
2679 #define radeon_dpm_late_enable(rdev) rdev->asic->dpm.late_enable((rdev))
2680 #define radeon_dpm_disable(rdev) rdev->asic->dpm.disable((rdev))
2681 #define radeon_dpm_pre_set_power_state(rdev) rdev->asic->dpm.pre_set_power_state((rdev))
2682 #define radeon_dpm_set_power_state(rdev) rdev->asic->dpm.set_power_state((rdev))
2683 #define radeon_dpm_post_set_power_state(rdev) rdev->asic->dpm.post_set_power_state((rdev))
2684 #define radeon_dpm_display_configuration_changed(rdev) rdev->asic->dpm.display_configuration_changed((rdev))
2685 #define radeon_dpm_fini(rdev) rdev->asic->dpm.fini((rdev))
2686 #define radeon_dpm_get_sclk(rdev, l) rdev->asic->dpm.get_sclk((rdev), (l))
2687 #define radeon_dpm_get_mclk(rdev, l) rdev->asic->dpm.get_mclk((rdev), (l))
2688 #define radeon_dpm_print_power_state(rdev, ps) rdev->asic->dpm.print_power_state((rdev), (ps))
2689 #define radeon_dpm_debugfs_print_current_performance_level(rdev, m) rdev->asic->dpm.debugfs_print_current_performance_level((rdev), (m))
2690 #define radeon_dpm_force_performance_level(rdev, l) rdev->asic->dpm.force_performance_level((rdev), (l))
2691 #define radeon_dpm_vblank_too_short(rdev) rdev->asic->dpm.vblank_too_short((rdev))
2692 #define radeon_dpm_powergate_uvd(rdev, g) rdev->asic->dpm.powergate_uvd((rdev), (g))
2693 #define radeon_dpm_enable_bapm(rdev, e) rdev->asic->dpm.enable_bapm((rdev), (e))
2694
2695 /* Common functions */
2696 /* AGP */
2697 extern int radeon_gpu_reset(struct radeon_device *rdev);
2698 extern void radeon_pci_config_reset(struct radeon_device *rdev);
2699 extern void r600_set_bios_scratch_engine_hung(struct radeon_device *rdev, bool hung);
2700 extern void radeon_agp_disable(struct radeon_device *rdev);
2701 extern int radeon_modeset_init(struct radeon_device *rdev);
2702 extern void radeon_modeset_fini(struct radeon_device *rdev);
2703 extern bool radeon_card_posted(struct radeon_device *rdev);
2704 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
2705 extern void radeon_update_display_priority(struct radeon_device *rdev);
2706 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
2707 extern void radeon_scratch_init(struct radeon_device *rdev);
2708 extern void radeon_wb_fini(struct radeon_device *rdev);
2709 extern int radeon_wb_init(struct radeon_device *rdev);
2710 extern void radeon_wb_disable(struct radeon_device *rdev);
2711 extern void radeon_surface_init(struct radeon_device *rdev);
2712 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
2713 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
2714 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
2715 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
2716 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
2717 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
2718 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
2719 extern int radeon_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2720 extern int radeon_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2721 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
2722 extern void radeon_program_register_sequence(struct radeon_device *rdev,
2723                                              const u32 *registers,
2724                                              const u32 array_size);
2725
2726 /*
2727  * vm
2728  */
2729 int radeon_vm_manager_init(struct radeon_device *rdev);
2730 void radeon_vm_manager_fini(struct radeon_device *rdev);
2731 void radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
2732 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
2733 int radeon_vm_alloc_pt(struct radeon_device *rdev, struct radeon_vm *vm);
2734 void radeon_vm_add_to_lru(struct radeon_device *rdev, struct radeon_vm *vm);
2735 struct radeon_fence *radeon_vm_grab_id(struct radeon_device *rdev,
2736                                        struct radeon_vm *vm, int ring);
2737 void radeon_vm_fence(struct radeon_device *rdev,
2738                      struct radeon_vm *vm,
2739                      struct radeon_fence *fence);
2740 uint64_t radeon_vm_map_gart(struct radeon_device *rdev, uint64_t addr);
2741 int radeon_vm_bo_update(struct radeon_device *rdev,
2742                         struct radeon_vm *vm,
2743                         struct radeon_bo *bo,
2744                         struct ttm_mem_reg *mem);
2745 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
2746                              struct radeon_bo *bo);
2747 struct radeon_bo_va *radeon_vm_bo_find(struct radeon_vm *vm,
2748                                        struct radeon_bo *bo);
2749 struct radeon_bo_va *radeon_vm_bo_add(struct radeon_device *rdev,
2750                                       struct radeon_vm *vm,
2751                                       struct radeon_bo *bo);
2752 int radeon_vm_bo_set_addr(struct radeon_device *rdev,
2753                           struct radeon_bo_va *bo_va,
2754                           uint64_t offset,
2755                           uint32_t flags);
2756 int radeon_vm_bo_rmv(struct radeon_device *rdev,
2757                      struct radeon_bo_va *bo_va);
2758
2759 /* audio */
2760 void r600_audio_update_hdmi(struct work_struct *work);
2761 struct r600_audio_pin *r600_audio_get_pin(struct radeon_device *rdev);
2762 struct r600_audio_pin *dce6_audio_get_pin(struct radeon_device *rdev);
2763 void r600_audio_enable(struct radeon_device *rdev,
2764                        struct r600_audio_pin *pin,
2765                        bool enable);
2766 void dce6_audio_enable(struct radeon_device *rdev,
2767                        struct r600_audio_pin *pin,
2768                        bool enable);
2769
2770 /*
2771  * R600 vram scratch functions
2772  */
2773 int r600_vram_scratch_init(struct radeon_device *rdev);
2774 void r600_vram_scratch_fini(struct radeon_device *rdev);
2775
2776 /*
2777  * r600 cs checking helper
2778  */
2779 unsigned r600_mip_minify(unsigned size, unsigned level);
2780 bool r600_fmt_is_valid_color(u32 format);
2781 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
2782 int r600_fmt_get_blocksize(u32 format);
2783 int r600_fmt_get_nblocksx(u32 format, u32 w);
2784 int r600_fmt_get_nblocksy(u32 format, u32 h);
2785
2786 /*
2787  * r600 functions used by radeon_encoder.c
2788  */
2789 struct radeon_hdmi_acr {
2790         u32 clock;
2791
2792         int n_32khz;
2793         int cts_32khz;
2794
2795         int n_44_1khz;
2796         int cts_44_1khz;
2797
2798         int n_48khz;
2799         int cts_48khz;
2800
2801 };
2802
2803 extern struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock);
2804
2805 extern u32 r6xx_remap_render_backend(struct radeon_device *rdev,
2806                                      u32 tiling_pipe_num,
2807                                      u32 max_rb_num,
2808                                      u32 total_max_rb_num,
2809                                      u32 enabled_rb_mask);
2810
2811 /*
2812  * evergreen functions used by radeon_encoder.c
2813  */
2814
2815 extern int ni_init_microcode(struct radeon_device *rdev);
2816 extern int ni_mc_load_microcode(struct radeon_device *rdev);
2817
2818 /* radeon_acpi.c */
2819 #if defined(CONFIG_ACPI)
2820 extern int radeon_acpi_init(struct radeon_device *rdev);
2821 extern void radeon_acpi_fini(struct radeon_device *rdev);
2822 extern bool radeon_acpi_is_pcie_performance_request_supported(struct radeon_device *rdev);
2823 extern int radeon_acpi_pcie_performance_request(struct radeon_device *rdev,
2824                                                 u8 perf_req, bool advertise);
2825 extern int radeon_acpi_pcie_notify_device_ready(struct radeon_device *rdev);
2826 #else
2827 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
2828 static inline void radeon_acpi_fini(struct radeon_device *rdev) { }
2829 #endif
2830
2831 int radeon_cs_packet_parse(struct radeon_cs_parser *p,
2832                            struct radeon_cs_packet *pkt,
2833                            unsigned idx);
2834 bool radeon_cs_packet_next_is_pkt3_nop(struct radeon_cs_parser *p);
2835 void radeon_cs_dump_packet(struct radeon_cs_parser *p,
2836                            struct radeon_cs_packet *pkt);
2837 int radeon_cs_packet_next_reloc(struct radeon_cs_parser *p,
2838                                 struct radeon_cs_reloc **cs_reloc,
2839                                 int nomm);
2840 int r600_cs_common_vline_parse(struct radeon_cs_parser *p,
2841                                uint32_t *vline_start_end,
2842                                uint32_t *vline_status);
2843
2844 #include "radeon_object.h"
2845
2846 #endif