drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72 #include <ttm/ttm_execbuf_util.h>
  73
  74 #include "radeon_family.h"
  75 #include "radeon_mode.h"
  76 #include "radeon_reg.h"
  77
  78 /*
  79  * Modules parameters.
  80  */
  81 extern int radeon_no_wb;
  82 extern int radeon_modeset;
  83 extern int radeon_dynclks;
  84 extern int radeon_r4xx_atom;
  85 extern int radeon_agpmode;
  86 extern int radeon_vram_limit;
  87 extern int radeon_gart_size;
  88 extern int radeon_benchmarking;
  89 extern int radeon_testing;
  90 extern int radeon_connector_table;
  91 extern int radeon_tv;
  92 extern int radeon_audio;
  93 extern int radeon_disp_priority;
  94 extern int radeon_hw_i2c;
  95 extern int radeon_pcie_gen2;
  96 extern int radeon_msi;
  97
  98 /*
  99  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 100  * symbol;
 101  */
 102 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
 103 #define RADEON_FENCE_JIFFIES_TIMEOUT    (HZ / 2)
 104 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 105 #define RADEON_IB_POOL_SIZE             16
 106 #define RADEON_DEBUGFS_MAX_COMPONENTS   32
 107 #define RADEONFB_CONN_LIMIT             4
 108 #define RADEON_BIOS_NUM_SCRATCH         8
 109
 110 /* max number of rings */
 111 #define RADEON_NUM_RINGS 3
 112
 113 /* internal ring indices */
 114 /* r1xx+ has gfx CP ring */
 115 #define RADEON_RING_TYPE_GFX_INDEX  0
 116
 117 /* cayman has 2 compute CP rings */
 118 #define CAYMAN_RING_TYPE_CP1_INDEX 1
 119 #define CAYMAN_RING_TYPE_CP2_INDEX 2
 120
 121 /* hardcode those limit for now */
 122 #define RADEON_VA_RESERVED_SIZE         (8 << 20)
 123 #define RADEON_IB_VM_MAX_SIZE           (64 << 10)
 124
 125 /*
 126  * Errata workarounds.
 127  */
 128 enum radeon_pll_errata {
 129         CHIP_ERRATA_R300_CG             = 0x00000001,
 130         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 131         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 132 };
 133
 134
 135 struct radeon_device;
 136
 137
 138 /*
 139  * BIOS.
 140  */
 141 #define ATRM_BIOS_PAGE 4096
 142
 143 #if defined(CONFIG_VGA_SWITCHEROO)
 144 bool radeon_atrm_supported(struct pci_dev *pdev);
 145 int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len);
 146 #else
 147 static inline bool radeon_atrm_supported(struct pci_dev *pdev)
 148 {
 149         return false;
 150 }
 151
 152 static inline int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len){
 153         return -EINVAL;
 154 }
 155 #endif
 156 bool radeon_get_bios(struct radeon_device *rdev);
 157
 158
 159 /*
 160  * Mutex which allows recursive locking from the same process.
 161  */
 162 struct radeon_mutex {
 163         struct mutex            mutex;
 164         struct task_struct      *owner;
 165         int                     level;
 166 };
 167
 168 static inline void radeon_mutex_init(struct radeon_mutex *mutex)
 169 {
 170         mutex_init(&mutex->mutex);
 171         mutex->owner = NULL;
 172         mutex->level = 0;
 173 }
 174
 175 static inline void radeon_mutex_lock(struct radeon_mutex *mutex)
 176 {
 177         if (mutex_trylock(&mutex->mutex)) {
 178                 /* The mutex was unlocked before, so it's ours now */
 179                 mutex->owner = current;
 180         } else if (mutex->owner != current) {
 181                 /* Another process locked the mutex, take it */
 182                 mutex_lock(&mutex->mutex);
 183                 mutex->owner = current;
 184         }
 185         /* Otherwise the mutex was already locked by this process */
 186
 187         mutex->level++;
 188 }
 189
 190 static inline void radeon_mutex_unlock(struct radeon_mutex *mutex)
 191 {
 192         if (--mutex->level > 0)
 193                 return;
 194
 195         mutex->owner = NULL;
 196         mutex_unlock(&mutex->mutex);
 197 }
 198
 199
 200 /*
 201  * Dummy page
 202  */
 203 struct radeon_dummy_page {
 204         struct page     *page;
 205         dma_addr_t      addr;
 206 };
 207 int radeon_dummy_page_init(struct radeon_device *rdev);
 208 void radeon_dummy_page_fini(struct radeon_device *rdev);
 209
 210
 211 /*
 212  * Clocks
 213  */
 214 struct radeon_clock {
 215         struct radeon_pll p1pll;
 216         struct radeon_pll p2pll;
 217         struct radeon_pll dcpll;
 218         struct radeon_pll spll;
 219         struct radeon_pll mpll;
 220         /* 10 Khz units */
 221         uint32_t default_mclk;
 222         uint32_t default_sclk;
 223         uint32_t default_dispclk;
 224         uint32_t dp_extclk;
 225         uint32_t max_pixel_clock;
 226 };
 227
 228 /*
 229  * Power management
 230  */
 231 int radeon_pm_init(struct radeon_device *rdev);
 232 void radeon_pm_fini(struct radeon_device *rdev);
 233 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 234 void radeon_pm_suspend(struct radeon_device *rdev);
 235 void radeon_pm_resume(struct radeon_device *rdev);
 236 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 237 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 238 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 239 void rs690_pm_info(struct radeon_device *rdev);
 240 extern int rv6xx_get_temp(struct radeon_device *rdev);
 241 extern int rv770_get_temp(struct radeon_device *rdev);
 242 extern int evergreen_get_temp(struct radeon_device *rdev);
 243 extern int sumo_get_temp(struct radeon_device *rdev);
 244 extern int si_get_temp(struct radeon_device *rdev);
 245 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
 246                                     unsigned *bankh, unsigned *mtaspect,
 247                                     unsigned *tile_split);
 248
 249 /*
 250  * Fences.
 251  */
 252 struct radeon_fence_driver {
 253         uint32_t                        scratch_reg;
 254         uint64_t                        gpu_addr;
 255         volatile uint32_t               *cpu_addr;
 256         atomic_t                        seq;
 257         uint32_t                        last_seq;
 258         unsigned long                   last_jiffies;
 259         unsigned long                   last_timeout;
 260         wait_queue_head_t               queue;
 261         struct list_head                created;
 262         struct list_head                emitted;
 263         struct list_head                signaled;
 264         bool                            initialized;
 265 };
 266
 267 struct radeon_fence {
 268         struct radeon_device            *rdev;
 269         struct kref                     kref;
 270         struct list_head                list;
 271         /* protected by radeon_fence.lock */
 272         uint32_t                        seq;
 273         bool                            emitted;
 274         bool                            signaled;
 275         /* RB, DMA, etc. */
 276         int                             ring;
 277         struct radeon_semaphore         *semaphore;
 278 };
 279
 280 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 281 int radeon_fence_driver_init(struct radeon_device *rdev);
 282 void radeon_fence_driver_fini(struct radeon_device *rdev);
 283 int radeon_fence_create(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 284 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence *fence);
 285 void radeon_fence_process(struct radeon_device *rdev, int ring);
 286 bool radeon_fence_signaled(struct radeon_fence *fence);
 287 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 288 int radeon_fence_wait_next(struct radeon_device *rdev, int ring);
 289 int radeon_fence_wait_last(struct radeon_device *rdev, int ring);
 290 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 291 void radeon_fence_unref(struct radeon_fence **fence);
 292 int radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 293
 294 /*
 295  * Tiling registers
 296  */
 297 struct radeon_surface_reg {
 298         struct radeon_bo *bo;
 299 };
 300
 301 #define RADEON_GEM_MAX_SURFACES 8
 302
 303 /*
 304  * TTM.
 305  */
 306 struct radeon_mman {
 307         struct ttm_bo_global_ref        bo_global_ref;
 308         struct drm_global_reference     mem_global_ref;
 309         struct ttm_bo_device            bdev;
 310         bool                            mem_global_referenced;
 311         bool                            initialized;
 312 };
 313
 314 /* bo virtual address in a specific vm */
 315 struct radeon_bo_va {
 316         /* bo list is protected by bo being reserved */
 317         struct list_head                bo_list;
 318         /* vm list is protected by vm mutex */
 319         struct list_head                vm_list;
 320         /* constant after initialization */
 321         struct radeon_vm                *vm;
 322         struct radeon_bo                *bo;
 323         uint64_t                        soffset;
 324         uint64_t                        eoffset;
 325         uint32_t                        flags;
 326         bool                            valid;
 327 };
 328
 329 struct radeon_bo {
 330         /* Protected by gem.mutex */
 331         struct list_head                list;
 332         /* Protected by tbo.reserved */
 333         u32                             placements[3];
 334         struct ttm_placement            placement;
 335         struct ttm_buffer_object        tbo;
 336         struct ttm_bo_kmap_obj          kmap;
 337         unsigned                        pin_count;
 338         void                            *kptr;
 339         u32                             tiling_flags;
 340         u32                             pitch;
 341         int                             surface_reg;
 342         /* list of all virtual address to which this bo
 343          * is associated to
 344          */
 345         struct list_head                va;
 346         /* Constant after initialization */
 347         struct radeon_device            *rdev;
 348         struct drm_gem_object           gem_base;
 349 };
 350 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 351
 352 struct radeon_bo_list {
 353         struct ttm_validate_buffer tv;
 354         struct radeon_bo        *bo;
 355         uint64_t                gpu_offset;
 356         unsigned                rdomain;
 357         unsigned                wdomain;
 358         u32                     tiling_flags;
 359 };
 360
 361 /* sub-allocation manager, it has to be protected by another lock.
 362  * By conception this is an helper for other part of the driver
 363  * like the indirect buffer or semaphore, which both have their
 364  * locking.
 365  *
 366  * Principe is simple, we keep a list of sub allocation in offset
 367  * order (first entry has offset == 0, last entry has the highest
 368  * offset).
 369  *
 370  * When allocating new object we first check if there is room at
 371  * the end total_size - (last_object_offset + last_object_size) >=
 372  * alloc_size. If so we allocate new object there.
 373  *
 374  * When there is not enough room at the end, we start waiting for
 375  * each sub object until we reach object_offset+object_size >=
 376  * alloc_size, this object then become the sub object we return.
 377  *
 378  * Alignment can't be bigger than page size.
 379  *
 380  * Hole are not considered for allocation to keep things simple.
 381  * Assumption is that there won't be hole (all object on same
 382  * alignment).
 383  */
 384 struct radeon_sa_manager {
 385         struct radeon_bo        *bo;
 386         struct list_head        sa_bo;
 387         unsigned                size;
 388         uint64_t                gpu_addr;
 389         void                    *cpu_ptr;
 390         uint32_t                domain;
 391 };
 392
 393 struct radeon_sa_bo;
 394
 395 /* sub-allocation buffer */
 396 struct radeon_sa_bo {
 397         struct list_head                list;
 398         struct radeon_sa_manager        *manager;
 399         unsigned                        offset;
 400         unsigned                        size;
 401 };
 402
 403 /*
 404  * GEM objects.
 405  */
 406 struct radeon_gem {
 407         struct mutex            mutex;
 408         struct list_head        objects;
 409 };
 410
 411 int radeon_gem_init(struct radeon_device *rdev);
 412 void radeon_gem_fini(struct radeon_device *rdev);
 413 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 414                                 int alignment, int initial_domain,
 415                                 bool discardable, bool kernel,
 416                                 struct drm_gem_object **obj);
 417
 418 int radeon_mode_dumb_create(struct drm_file *file_priv,
 419                             struct drm_device *dev,
 420                             struct drm_mode_create_dumb *args);
 421 int radeon_mode_dumb_mmap(struct drm_file *filp,
 422                           struct drm_device *dev,
 423                           uint32_t handle, uint64_t *offset_p);
 424 int radeon_mode_dumb_destroy(struct drm_file *file_priv,
 425                              struct drm_device *dev,
 426                              uint32_t handle);
 427
 428 /*
 429  * Semaphores.
 430  */
 431 struct radeon_ring;
 432
 433 #define RADEON_SEMAPHORE_BO_SIZE        256
 434
 435 struct radeon_semaphore_driver {
 436         rwlock_t                        lock;
 437         struct list_head                bo;
 438 };
 439
 440 struct radeon_semaphore_bo;
 441
 442 /* everything here is constant */
 443 struct radeon_semaphore {
 444         struct list_head                list;
 445         uint64_t                        gpu_addr;
 446         uint32_t                        *cpu_ptr;
 447         struct radeon_semaphore_bo      *bo;
 448 };
 449
 450 struct radeon_semaphore_bo {
 451         struct list_head                list;
 452         struct radeon_ib                *ib;
 453         struct list_head                free;
 454         struct radeon_semaphore         semaphores[RADEON_SEMAPHORE_BO_SIZE/8];
 455         unsigned                        nused;
 456 };
 457
 458 void radeon_semaphore_driver_fini(struct radeon_device *rdev);
 459 int radeon_semaphore_create(struct radeon_device *rdev,
 460                             struct radeon_semaphore **semaphore);
 461 void radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 462                                   struct radeon_semaphore *semaphore);
 463 void radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 464                                 struct radeon_semaphore *semaphore);
 465 void radeon_semaphore_free(struct radeon_device *rdev,
 466                            struct radeon_semaphore *semaphore);
 467
 468 /*
 469  * GART structures, functions & helpers
 470  */
 471 struct radeon_mc;
 472
 473 #define RADEON_GPU_PAGE_SIZE 4096
 474 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 475 #define RADEON_GPU_PAGE_SHIFT 12
 476 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 477
 478 struct radeon_gart {
 479         dma_addr_t                      table_addr;
 480         struct radeon_bo                *robj;
 481         void                            *ptr;
 482         unsigned                        num_gpu_pages;
 483         unsigned                        num_cpu_pages;
 484         unsigned                        table_size;
 485         struct page                     **pages;
 486         dma_addr_t                      *pages_addr;
 487         bool                            ready;
 488 };
 489
 490 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 491 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 492 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 493 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 494 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 495 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 496 int radeon_gart_init(struct radeon_device *rdev);
 497 void radeon_gart_fini(struct radeon_device *rdev);
 498 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 499                         int pages);
 500 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 501                      int pages, struct page **pagelist,
 502                      dma_addr_t *dma_addr);
 503 void radeon_gart_restore(struct radeon_device *rdev);
 504
 505
 506 /*
 507  * GPU MC structures, functions & helpers
 508  */
 509 struct radeon_mc {
 510         resource_size_t         aper_size;
 511         resource_size_t         aper_base;
 512         resource_size_t         agp_base;
 513         /* for some chips with <= 32MB we need to lie
 514          * about vram size near mc fb location */
 515         u64                     mc_vram_size;
 516         u64                     visible_vram_size;
 517         u64                     gtt_size;
 518         u64                     gtt_start;
 519         u64                     gtt_end;
 520         u64                     vram_start;
 521         u64                     vram_end;
 522         unsigned                vram_width;
 523         u64                     real_vram_size;
 524         int                     vram_mtrr;
 525         bool                    vram_is_ddr;
 526         bool                    igp_sideport_enabled;
 527         u64                     gtt_base_align;
 528 };
 529
 530 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 531 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 532
 533 /*
 534  * GPU scratch registers structures, functions & helpers
 535  */
 536 struct radeon_scratch {
 537         unsigned                num_reg;
 538         uint32_t                reg_base;
 539         bool                    free[32];
 540         uint32_t                reg[32];
 541 };
 542
 543 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 544 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 545
 546
 547 /*
 548  * IRQS.
 549  */
 550
 551 struct radeon_unpin_work {
 552         struct work_struct work;
 553         struct radeon_device *rdev;
 554         int crtc_id;
 555         struct radeon_fence *fence;
 556         struct drm_pending_vblank_event *event;
 557         struct radeon_bo *old_rbo;
 558         u64 new_crtc_base;
 559 };
 560
 561 struct r500_irq_stat_regs {
 562         u32 disp_int;
 563         u32 hdmi0_status;
 564 };
 565
 566 struct r600_irq_stat_regs {
 567         u32 disp_int;
 568         u32 disp_int_cont;
 569         u32 disp_int_cont2;
 570         u32 d1grph_int;
 571         u32 d2grph_int;
 572         u32 hdmi0_status;
 573         u32 hdmi1_status;
 574 };
 575
 576 struct evergreen_irq_stat_regs {
 577         u32 disp_int;
 578         u32 disp_int_cont;
 579         u32 disp_int_cont2;
 580         u32 disp_int_cont3;
 581         u32 disp_int_cont4;
 582         u32 disp_int_cont5;
 583         u32 d1grph_int;
 584         u32 d2grph_int;
 585         u32 d3grph_int;
 586         u32 d4grph_int;
 587         u32 d5grph_int;
 588         u32 d6grph_int;
 589         u32 afmt_status1;
 590         u32 afmt_status2;
 591         u32 afmt_status3;
 592         u32 afmt_status4;
 593         u32 afmt_status5;
 594         u32 afmt_status6;
 595 };
 596
 597 union radeon_irq_stat_regs {
 598         struct r500_irq_stat_regs r500;
 599         struct r600_irq_stat_regs r600;
 600         struct evergreen_irq_stat_regs evergreen;
 601 };
 602
 603 #define RADEON_MAX_HPD_PINS 6
 604 #define RADEON_MAX_CRTCS 6
 605 #define RADEON_MAX_AFMT_BLOCKS 6
 606
 607 struct radeon_irq {
 608         bool            installed;
 609         bool            sw_int[RADEON_NUM_RINGS];
 610         bool            crtc_vblank_int[RADEON_MAX_CRTCS];
 611         bool            pflip[RADEON_MAX_CRTCS];
 612         wait_queue_head_t       vblank_queue;
 613         bool            hpd[RADEON_MAX_HPD_PINS];
 614         bool            gui_idle;
 615         bool            gui_idle_acked;
 616         wait_queue_head_t       idle_queue;
 617         bool            afmt[RADEON_MAX_AFMT_BLOCKS];
 618         spinlock_t sw_lock;
 619         int sw_refcount[RADEON_NUM_RINGS];
 620         union radeon_irq_stat_regs stat_regs;
 621         spinlock_t pflip_lock[RADEON_MAX_CRTCS];
 622         int pflip_refcount[RADEON_MAX_CRTCS];
 623 };
 624
 625 int radeon_irq_kms_init(struct radeon_device *rdev);
 626 void radeon_irq_kms_fini(struct radeon_device *rdev);
 627 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 628 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 629 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 630 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 631
 632 /*
 633  * CP & rings.
 634  */
 635
 636 struct radeon_ib {
 637         struct radeon_sa_bo     sa_bo;
 638         unsigned                idx;
 639         uint32_t                length_dw;
 640         uint64_t                gpu_addr;
 641         uint32_t                *ptr;
 642         struct radeon_fence     *fence;
 643         unsigned                vm_id;
 644         bool                    is_const_ib;
 645 };
 646
 647 /*
 648  * locking -
 649  * mutex protects scheduled_ibs, ready, alloc_bm
 650  */
 651 struct radeon_ib_pool {
 652         struct radeon_mutex             mutex;
 653         struct radeon_sa_manager        sa_manager;
 654         struct radeon_ib                ibs[RADEON_IB_POOL_SIZE];
 655         bool                            ready;
 656         unsigned                        head_id;
 657 };
 658
 659 struct radeon_ring {
 660         struct radeon_bo        *ring_obj;
 661         volatile uint32_t       *ring;
 662         unsigned                rptr;
 663         unsigned                rptr_offs;
 664         unsigned                rptr_reg;
 665         unsigned                wptr;
 666         unsigned                wptr_old;
 667         unsigned                wptr_reg;
 668         unsigned                ring_size;
 669         unsigned                ring_free_dw;
 670         int                     count_dw;
 671         uint64_t                gpu_addr;
 672         uint32_t                align_mask;
 673         uint32_t                ptr_mask;
 674         struct mutex            mutex;
 675         bool                    ready;
 676         u32                     ptr_reg_shift;
 677         u32                     ptr_reg_mask;
 678         u32                     nop;
 679 };
 680
 681 /*
 682  * VM
 683  */
 684 struct radeon_vm {
 685         struct list_head                list;
 686         struct list_head                va;
 687         int                             id;
 688         unsigned                        last_pfn;
 689         u64                             pt_gpu_addr;
 690         u64                             *pt;
 691         struct radeon_sa_bo             sa_bo;
 692         struct mutex                    mutex;
 693         /* last fence for cs using this vm */
 694         struct radeon_fence             *fence;
 695 };
 696
 697 struct radeon_vm_funcs {
 698         int (*init)(struct radeon_device *rdev);
 699         void (*fini)(struct radeon_device *rdev);
 700         /* cs mutex must be lock for schedule_ib */
 701         int (*bind)(struct radeon_device *rdev, struct radeon_vm *vm, int id);
 702         void (*unbind)(struct radeon_device *rdev, struct radeon_vm *vm);
 703         void (*tlb_flush)(struct radeon_device *rdev, struct radeon_vm *vm);
 704         uint32_t (*page_flags)(struct radeon_device *rdev,
 705                                struct radeon_vm *vm,
 706                                uint32_t flags);
 707         void (*set_page)(struct radeon_device *rdev, struct radeon_vm *vm,
 708                         unsigned pfn, uint64_t addr, uint32_t flags);
 709 };
 710
 711 struct radeon_vm_manager {
 712         struct list_head                lru_vm;
 713         uint32_t                        use_bitmap;
 714         struct radeon_sa_manager        sa_manager;
 715         uint32_t                        max_pfn;
 716         /* fields constant after init */
 717         const struct radeon_vm_funcs    *funcs;
 718         /* number of VMIDs */
 719         unsigned                        nvm;
 720         /* vram base address for page table entry  */
 721         u64                             vram_base_offset;
 722         /* is vm enabled? */
 723         bool                            enabled;
 724 };
 725
 726 /*
 727  * file private structure
 728  */
 729 struct radeon_fpriv {
 730         struct radeon_vm                vm;
 731 };
 732
 733 /*
 734  * R6xx+ IH ring
 735  */
 736 struct r600_ih {
 737         struct radeon_bo        *ring_obj;
 738         volatile uint32_t       *ring;
 739         unsigned                rptr;
 740         unsigned                rptr_offs;
 741         unsigned                wptr;
 742         unsigned                wptr_old;
 743         unsigned                ring_size;
 744         uint64_t                gpu_addr;
 745         uint32_t                ptr_mask;
 746         spinlock_t              lock;
 747         bool                    enabled;
 748 };
 749
 750 struct r600_blit_cp_primitives {
 751         void (*set_render_target)(struct radeon_device *rdev, int format,
 752                                   int w, int h, u64 gpu_addr);
 753         void (*cp_set_surface_sync)(struct radeon_device *rdev,
 754                                     u32 sync_type, u32 size,
 755                                     u64 mc_addr);
 756         void (*set_shaders)(struct radeon_device *rdev);
 757         void (*set_vtx_resource)(struct radeon_device *rdev, u64 gpu_addr);
 758         void (*set_tex_resource)(struct radeon_device *rdev,
 759                                  int format, int w, int h, int pitch,
 760                                  u64 gpu_addr, u32 size);
 761         void (*set_scissors)(struct radeon_device *rdev, int x1, int y1,
 762                              int x2, int y2);
 763         void (*draw_auto)(struct radeon_device *rdev);
 764         void (*set_default_state)(struct radeon_device *rdev);
 765 };
 766
 767 struct r600_blit {
 768         struct mutex            mutex;
 769         struct radeon_bo        *shader_obj;
 770         struct r600_blit_cp_primitives primitives;
 771         int max_dim;
 772         int ring_size_common;
 773         int ring_size_per_loop;
 774         u64 shader_gpu_addr;
 775         u32 vs_offset, ps_offset;
 776         u32 state_offset;
 777         u32 state_len;
 778         u32 vb_used, vb_total;
 779         struct radeon_ib *vb_ib;
 780 };
 781
 782 void r600_blit_suspend(struct radeon_device *rdev);
 783
 784 /*
 785  * SI RLC stuff
 786  */
 787 struct si_rlc {
 788         /* for power gating */
 789         struct radeon_bo        *save_restore_obj;
 790         uint64_t                save_restore_gpu_addr;
 791         /* for clear state */
 792         struct radeon_bo        *clear_state_obj;
 793         uint64_t                clear_state_gpu_addr;
 794 };
 795
 796 int radeon_ib_get(struct radeon_device *rdev, int ring,
 797                   struct radeon_ib **ib, unsigned size);
 798 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib **ib);
 799 bool radeon_ib_try_free(struct radeon_device *rdev, struct radeon_ib *ib);
 800 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib);
 801 int radeon_ib_pool_init(struct radeon_device *rdev);
 802 void radeon_ib_pool_fini(struct radeon_device *rdev);
 803 int radeon_ib_pool_start(struct radeon_device *rdev);
 804 int radeon_ib_pool_suspend(struct radeon_device *rdev);
 805 /* Ring access between begin & end cannot sleep */
 806 int radeon_ring_index(struct radeon_device *rdev, struct radeon_ring *cp);
 807 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
 808 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 809 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 810 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 811 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 812 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
 813 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
 814 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
 815                      unsigned rptr_offs, unsigned rptr_reg, unsigned wptr_reg,
 816                      u32 ptr_reg_shift, u32 ptr_reg_mask, u32 nop);
 817 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
 818
 819
 820 /*
 821  * CS.
 822  */
 823 struct radeon_cs_reloc {
 824         struct drm_gem_object           *gobj;
 825         struct radeon_bo                *robj;
 826         struct radeon_bo_list           lobj;
 827         uint32_t                        handle;
 828         uint32_t                        flags;
 829 };
 830
 831 struct radeon_cs_chunk {
 832         uint32_t                chunk_id;
 833         uint32_t                length_dw;
 834         int                     kpage_idx[2];
 835         uint32_t                *kpage[2];
 836         uint32_t                *kdata;
 837         void __user             *user_ptr;
 838         int                     last_copied_page;
 839         int                     last_page_index;
 840 };
 841
 842 struct radeon_cs_parser {
 843         struct device           *dev;
 844         struct radeon_device    *rdev;
 845         struct drm_file         *filp;
 846         /* chunks */
 847         unsigned                nchunks;
 848         struct radeon_cs_chunk  *chunks;
 849         uint64_t                *chunks_array;
 850         /* IB */
 851         unsigned                idx;
 852         /* relocations */
 853         unsigned                nrelocs;
 854         struct radeon_cs_reloc  *relocs;
 855         struct radeon_cs_reloc  **relocs_ptr;
 856         struct list_head        validated;
 857         /* indices of various chunks */
 858         int                     chunk_ib_idx;
 859         int                     chunk_relocs_idx;
 860         int                     chunk_flags_idx;
 861         int                     chunk_const_ib_idx;
 862         struct radeon_ib        *ib;
 863         struct radeon_ib        *const_ib;
 864         void                    *track;
 865         unsigned                family;
 866         int                     parser_error;
 867         u32                     cs_flags;
 868         u32                     ring;
 869         s32                     priority;
 870 };
 871
 872 extern int radeon_cs_update_pages(struct radeon_cs_parser *p, int pg_idx);
 873 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 874 extern u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx);
 875
 876 struct radeon_cs_packet {
 877         unsigned        idx;
 878         unsigned        type;
 879         unsigned        reg;
 880         unsigned        opcode;
 881         int             count;
 882         unsigned        one_reg_wr;
 883 };
 884
 885 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 886                                       struct radeon_cs_packet *pkt,
 887                                       unsigned idx, unsigned reg);
 888 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 889                                       struct radeon_cs_packet *pkt);
 890
 891
 892 /*
 893  * AGP
 894  */
 895 int radeon_agp_init(struct radeon_device *rdev);
 896 void radeon_agp_resume(struct radeon_device *rdev);
 897 void radeon_agp_suspend(struct radeon_device *rdev);
 898 void radeon_agp_fini(struct radeon_device *rdev);
 899
 900
 901 /*
 902  * Writeback
 903  */
 904 struct radeon_wb {
 905         struct radeon_bo        *wb_obj;
 906         volatile uint32_t       *wb;
 907         uint64_t                gpu_addr;
 908         bool                    enabled;
 909         bool                    use_event;
 910 };
 911
 912 #define RADEON_WB_SCRATCH_OFFSET 0
 913 #define RADEON_WB_CP_RPTR_OFFSET 1024
 914 #define RADEON_WB_CP1_RPTR_OFFSET 1280
 915 #define RADEON_WB_CP2_RPTR_OFFSET 1536
 916 #define R600_WB_IH_WPTR_OFFSET   2048
 917 #define R600_WB_EVENT_OFFSET     3072
 918
 919 /**
 920  * struct radeon_pm - power management datas
 921  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
 922  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
 923  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
 924  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
 925  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
 926  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
 927  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
 928  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
 929  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
 930  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
 931  * @needed_bandwidth:   current bandwidth needs
 932  *
 933  * It keeps track of various data needed to take powermanagement decision.
 934  * Bandwidth need is used to determine minimun clock of the GPU and memory.
 935  * Equation between gpu/memory clock and available bandwidth is hw dependent
 936  * (type of memory, bus size, efficiency, ...)
 937  */
 938
 939 enum radeon_pm_method {
 940         PM_METHOD_PROFILE,
 941         PM_METHOD_DYNPM,
 942 };
 943
 944 enum radeon_dynpm_state {
 945         DYNPM_STATE_DISABLED,
 946         DYNPM_STATE_MINIMUM,
 947         DYNPM_STATE_PAUSED,
 948         DYNPM_STATE_ACTIVE,
 949         DYNPM_STATE_SUSPENDED,
 950 };
 951 enum radeon_dynpm_action {
 952         DYNPM_ACTION_NONE,
 953         DYNPM_ACTION_MINIMUM,
 954         DYNPM_ACTION_DOWNCLOCK,
 955         DYNPM_ACTION_UPCLOCK,
 956         DYNPM_ACTION_DEFAULT
 957 };
 958
 959 enum radeon_voltage_type {
 960         VOLTAGE_NONE = 0,
 961         VOLTAGE_GPIO,
 962         VOLTAGE_VDDC,
 963         VOLTAGE_SW
 964 };
 965
 966 enum radeon_pm_state_type {
 967         POWER_STATE_TYPE_DEFAULT,
 968         POWER_STATE_TYPE_POWERSAVE,
 969         POWER_STATE_TYPE_BATTERY,
 970         POWER_STATE_TYPE_BALANCED,
 971         POWER_STATE_TYPE_PERFORMANCE,
 972 };
 973
 974 enum radeon_pm_profile_type {
 975         PM_PROFILE_DEFAULT,
 976         PM_PROFILE_AUTO,
 977         PM_PROFILE_LOW,
 978         PM_PROFILE_MID,
 979         PM_PROFILE_HIGH,
 980 };
 981
 982 #define PM_PROFILE_DEFAULT_IDX 0
 983 #define PM_PROFILE_LOW_SH_IDX  1
 984 #define PM_PROFILE_MID_SH_IDX  2
 985 #define PM_PROFILE_HIGH_SH_IDX 3
 986 #define PM_PROFILE_LOW_MH_IDX  4
 987 #define PM_PROFILE_MID_MH_IDX  5
 988 #define PM_PROFILE_HIGH_MH_IDX 6
 989 #define PM_PROFILE_MAX         7
 990
 991 struct radeon_pm_profile {
 992         int dpms_off_ps_idx;
 993         int dpms_on_ps_idx;
 994         int dpms_off_cm_idx;
 995         int dpms_on_cm_idx;
 996 };
 997
 998 enum radeon_int_thermal_type {
 999         THERMAL_TYPE_NONE,
1000         THERMAL_TYPE_RV6XX,
1001         THERMAL_TYPE_RV770,
1002         THERMAL_TYPE_EVERGREEN,
1003         THERMAL_TYPE_SUMO,
1004         THERMAL_TYPE_NI,
1005         THERMAL_TYPE_SI,
1006 };
1007
1008 struct radeon_voltage {
1009         enum radeon_voltage_type type;
1010         /* gpio voltage */
1011         struct radeon_gpio_rec gpio;
1012         u32 delay; /* delay in usec from voltage drop to sclk change */
1013         bool active_high; /* voltage drop is active when bit is high */
1014         /* VDDC voltage */
1015         u8 vddc_id; /* index into vddc voltage table */
1016         u8 vddci_id; /* index into vddci voltage table */
1017         bool vddci_enabled;
1018         /* r6xx+ sw */
1019         u16 voltage;
1020         /* evergreen+ vddci */
1021         u16 vddci;
1022 };
1023
1024 /* clock mode flags */
1025 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
1026
1027 struct radeon_pm_clock_info {
1028         /* memory clock */
1029         u32 mclk;
1030         /* engine clock */
1031         u32 sclk;
1032         /* voltage info */
1033         struct radeon_voltage voltage;
1034         /* standardized clock flags */
1035         u32 flags;
1036 };
1037
1038 /* state flags */
1039 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
1040
1041 struct radeon_power_state {
1042         enum radeon_pm_state_type type;
1043         struct radeon_pm_clock_info *clock_info;
1044         /* number of valid clock modes in this power state */
1045         int num_clock_modes;
1046         struct radeon_pm_clock_info *default_clock_mode;
1047         /* standardized state flags */
1048         u32 flags;
1049         u32 misc; /* vbios specific flags */
1050         u32 misc2; /* vbios specific flags */
1051         int pcie_lanes; /* pcie lanes */
1052 };
1053
1054 /*
1055  * Some modes are overclocked by very low value, accept them
1056  */
1057 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1058
1059 struct radeon_pm {
1060         struct mutex            mutex;
1061         u32                     active_crtcs;
1062         int                     active_crtc_count;
1063         int                     req_vblank;
1064         bool                    vblank_sync;
1065         bool                    gui_idle;
1066         fixed20_12              max_bandwidth;
1067         fixed20_12              igp_sideport_mclk;
1068         fixed20_12              igp_system_mclk;
1069         fixed20_12              igp_ht_link_clk;
1070         fixed20_12              igp_ht_link_width;
1071         fixed20_12              k8_bandwidth;
1072         fixed20_12              sideport_bandwidth;
1073         fixed20_12              ht_bandwidth;
1074         fixed20_12              core_bandwidth;
1075         fixed20_12              sclk;
1076         fixed20_12              mclk;
1077         fixed20_12              needed_bandwidth;
1078         struct radeon_power_state *power_state;
1079         /* number of valid power states */
1080         int                     num_power_states;
1081         int                     current_power_state_index;
1082         int                     current_clock_mode_index;
1083         int                     requested_power_state_index;
1084         int                     requested_clock_mode_index;
1085         int                     default_power_state_index;
1086         u32                     current_sclk;
1087         u32                     current_mclk;
1088         u16                     current_vddc;
1089         u16                     current_vddci;
1090         u32                     default_sclk;
1091         u32                     default_mclk;
1092         u16                     default_vddc;
1093         u16                     default_vddci;
1094         struct radeon_i2c_chan *i2c_bus;
1095         /* selected pm method */
1096         enum radeon_pm_method     pm_method;
1097         /* dynpm power management */
1098         struct delayed_work     dynpm_idle_work;
1099         enum radeon_dynpm_state dynpm_state;
1100         enum radeon_dynpm_action        dynpm_planned_action;
1101         unsigned long           dynpm_action_timeout;
1102         bool                    dynpm_can_upclock;
1103         bool                    dynpm_can_downclock;
1104         /* profile-based power management */
1105         enum radeon_pm_profile_type profile;
1106         int                     profile_index;
1107         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1108         /* internal thermal controller on rv6xx+ */
1109         enum radeon_int_thermal_type int_thermal_type;
1110         struct device           *int_hwmon_dev;
1111 };
1112
1113 int radeon_pm_get_type_index(struct radeon_device *rdev,
1114                              enum radeon_pm_state_type ps_type,
1115                              int instance);
1116
1117 struct r600_audio {
1118         bool                    enabled;
1119         int                     channels;
1120         int                     rate;
1121         int                     bits_per_sample;
1122         u8                      status_bits;
1123         u8                      category_code;
1124 };
1125
1126 /*
1127  * Benchmarking
1128  */
1129 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1130
1131
1132 /*
1133  * Testing
1134  */
1135 void radeon_test_moves(struct radeon_device *rdev);
1136 void radeon_test_ring_sync(struct radeon_device *rdev,
1137                            struct radeon_ring *cpA,
1138                            struct radeon_ring *cpB);
1139 void radeon_test_syncing(struct radeon_device *rdev);
1140
1141
1142 /*
1143  * Debugfs
1144  */
1145 struct radeon_debugfs {
1146         struct drm_info_list    *files;
1147         unsigned                num_files;
1148 };
1149
1150 int radeon_debugfs_add_files(struct radeon_device *rdev,
1151                              struct drm_info_list *files,
1152                              unsigned nfiles);
1153 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1154
1155
1156 /*
1157  * ASIC specific functions.
1158  */
1159 struct radeon_asic {
1160         int (*init)(struct radeon_device *rdev);
1161         void (*fini)(struct radeon_device *rdev);
1162         int (*resume)(struct radeon_device *rdev);
1163         int (*suspend)(struct radeon_device *rdev);
1164         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1165         int (*asic_reset)(struct radeon_device *rdev);
1166         /* ioctl hw specific callback. Some hw might want to perform special
1167          * operation on specific ioctl. For instance on wait idle some hw
1168          * might want to perform and HDP flush through MMIO as it seems that
1169          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
1170          * through ring.
1171          */
1172         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
1173         /* check if 3D engine is idle */
1174         bool (*gui_idle)(struct radeon_device *rdev);
1175         /* wait for mc_idle */
1176         int (*mc_wait_for_idle)(struct radeon_device *rdev);
1177         /* gart */
1178         struct {
1179                 void (*tlb_flush)(struct radeon_device *rdev);
1180                 int (*set_page)(struct radeon_device *rdev, int i, uint64_t addr);
1181         } gart;
1182         /* ring specific callbacks */
1183         struct {
1184                 void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1185                 int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1186                 void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1187                 void (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1188                                        struct radeon_semaphore *semaphore, bool emit_wait);
1189                 int (*cs_parse)(struct radeon_cs_parser *p);
1190                 void (*ring_start)(struct radeon_device *rdev, struct radeon_ring *cp);
1191                 int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1192                 int (*ib_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1193                 bool (*is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1194         } ring[RADEON_NUM_RINGS];
1195         /* irqs */
1196         struct {
1197                 int (*set)(struct radeon_device *rdev);
1198                 int (*process)(struct radeon_device *rdev);
1199         } irq;
1200         /* displays */
1201         struct {
1202                 /* display watermarks */
1203                 void (*bandwidth_update)(struct radeon_device *rdev);
1204                 /* get frame count */
1205                 u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1206                 /* wait for vblank */
1207                 void (*wait_for_vblank)(struct radeon_device *rdev, int crtc);
1208         } display;
1209         /* copy functions for bo handling */
1210         struct {
1211                 int (*blit)(struct radeon_device *rdev,
1212                             uint64_t src_offset,
1213                             uint64_t dst_offset,
1214                             unsigned num_gpu_pages,
1215                             struct radeon_fence *fence);
1216                 u32 blit_ring_index;
1217                 int (*dma)(struct radeon_device *rdev,
1218                            uint64_t src_offset,
1219                            uint64_t dst_offset,
1220                            unsigned num_gpu_pages,
1221                            struct radeon_fence *fence);
1222                 u32 dma_ring_index;
1223                 /* method used for bo copy */
1224                 int (*copy)(struct radeon_device *rdev,
1225                             uint64_t src_offset,
1226                             uint64_t dst_offset,
1227                             unsigned num_gpu_pages,
1228                             struct radeon_fence *fence);
1229                 /* ring used for bo copies */
1230                 u32 copy_ring_index;
1231         } copy;
1232         /* surfaces */
1233         struct {
1234                 int (*set_reg)(struct radeon_device *rdev, int reg,
1235                                        uint32_t tiling_flags, uint32_t pitch,
1236                                        uint32_t offset, uint32_t obj_size);
1237                 void (*clear_reg)(struct radeon_device *rdev, int reg);
1238         } surface;
1239         /* hotplug detect */
1240         struct {
1241                 void (*init)(struct radeon_device *rdev);
1242                 void (*fini)(struct radeon_device *rdev);
1243                 bool (*sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1244                 void (*set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1245         } hpd;
1246         /* power management */
1247         struct {
1248                 void (*misc)(struct radeon_device *rdev);
1249                 void (*prepare)(struct radeon_device *rdev);
1250                 void (*finish)(struct radeon_device *rdev);
1251                 void (*init_profile)(struct radeon_device *rdev);
1252                 void (*get_dynpm_state)(struct radeon_device *rdev);
1253                 uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1254                 void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1255                 uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1256                 void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1257                 int (*get_pcie_lanes)(struct radeon_device *rdev);
1258                 void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1259                 void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1260         } pm;
1261         /* pageflipping */
1262         struct {
1263                 void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
1264                 u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1265                 void (*post_page_flip)(struct radeon_device *rdev, int crtc);
1266         } pflip;
1267 };
1268
1269 /*
1270  * Asic structures
1271  */
1272 struct r100_gpu_lockup {
1273         unsigned long   last_jiffies;
1274         u32             last_cp_rptr;
1275 };
1276
1277 struct r100_asic {
1278         const unsigned          *reg_safe_bm;
1279         unsigned                reg_safe_bm_size;
1280         u32                     hdp_cntl;
1281         struct r100_gpu_lockup  lockup;
1282 };
1283
1284 struct r300_asic {
1285         const unsigned          *reg_safe_bm;
1286         unsigned                reg_safe_bm_size;
1287         u32                     resync_scratch;
1288         u32                     hdp_cntl;
1289         struct r100_gpu_lockup  lockup;
1290 };
1291
1292 struct r600_asic {
1293         unsigned                max_pipes;
1294         unsigned                max_tile_pipes;
1295         unsigned                max_simds;
1296         unsigned                max_backends;
1297         unsigned                max_gprs;
1298         unsigned                max_threads;
1299         unsigned                max_stack_entries;
1300         unsigned                max_hw_contexts;
1301         unsigned                max_gs_threads;
1302         unsigned                sx_max_export_size;
1303         unsigned                sx_max_export_pos_size;
1304         unsigned                sx_max_export_smx_size;
1305         unsigned                sq_num_cf_insts;
1306         unsigned                tiling_nbanks;
1307         unsigned                tiling_npipes;
1308         unsigned                tiling_group_size;
1309         unsigned                tile_config;
1310         unsigned                backend_map;
1311         struct r100_gpu_lockup  lockup;
1312 };
1313
1314 struct rv770_asic {
1315         unsigned                max_pipes;
1316         unsigned                max_tile_pipes;
1317         unsigned                max_simds;
1318         unsigned                max_backends;
1319         unsigned                max_gprs;
1320         unsigned                max_threads;
1321         unsigned                max_stack_entries;
1322         unsigned                max_hw_contexts;
1323         unsigned                max_gs_threads;
1324         unsigned                sx_max_export_size;
1325         unsigned                sx_max_export_pos_size;
1326         unsigned                sx_max_export_smx_size;
1327         unsigned                sq_num_cf_insts;
1328         unsigned                sx_num_of_sets;
1329         unsigned                sc_prim_fifo_size;
1330         unsigned                sc_hiz_tile_fifo_size;
1331         unsigned                sc_earlyz_tile_fifo_fize;
1332         unsigned                tiling_nbanks;
1333         unsigned                tiling_npipes;
1334         unsigned                tiling_group_size;
1335         unsigned                tile_config;
1336         unsigned                backend_map;
1337         struct r100_gpu_lockup  lockup;
1338 };
1339
1340 struct evergreen_asic {
1341         unsigned num_ses;
1342         unsigned max_pipes;
1343         unsigned max_tile_pipes;
1344         unsigned max_simds;
1345         unsigned max_backends;
1346         unsigned max_gprs;
1347         unsigned max_threads;
1348         unsigned max_stack_entries;
1349         unsigned max_hw_contexts;
1350         unsigned max_gs_threads;
1351         unsigned sx_max_export_size;
1352         unsigned sx_max_export_pos_size;
1353         unsigned sx_max_export_smx_size;
1354         unsigned sq_num_cf_insts;
1355         unsigned sx_num_of_sets;
1356         unsigned sc_prim_fifo_size;
1357         unsigned sc_hiz_tile_fifo_size;
1358         unsigned sc_earlyz_tile_fifo_size;
1359         unsigned tiling_nbanks;
1360         unsigned tiling_npipes;
1361         unsigned tiling_group_size;
1362         unsigned tile_config;
1363         unsigned backend_map;
1364         struct r100_gpu_lockup  lockup;
1365 };
1366
1367 struct cayman_asic {
1368         unsigned max_shader_engines;
1369         unsigned max_pipes_per_simd;
1370         unsigned max_tile_pipes;
1371         unsigned max_simds_per_se;
1372         unsigned max_backends_per_se;
1373         unsigned max_texture_channel_caches;
1374         unsigned max_gprs;
1375         unsigned max_threads;
1376         unsigned max_gs_threads;
1377         unsigned max_stack_entries;
1378         unsigned sx_num_of_sets;
1379         unsigned sx_max_export_size;
1380         unsigned sx_max_export_pos_size;
1381         unsigned sx_max_export_smx_size;
1382         unsigned max_hw_contexts;
1383         unsigned sq_num_cf_insts;
1384         unsigned sc_prim_fifo_size;
1385         unsigned sc_hiz_tile_fifo_size;
1386         unsigned sc_earlyz_tile_fifo_size;
1387
1388         unsigned num_shader_engines;
1389         unsigned num_shader_pipes_per_simd;
1390         unsigned num_tile_pipes;
1391         unsigned num_simds_per_se;
1392         unsigned num_backends_per_se;
1393         unsigned backend_disable_mask_per_asic;
1394         unsigned backend_map;
1395         unsigned num_texture_channel_caches;
1396         unsigned mem_max_burst_length_bytes;
1397         unsigned mem_row_size_in_kb;
1398         unsigned shader_engine_tile_size;
1399         unsigned num_gpus;
1400         unsigned multi_gpu_tile_size;
1401
1402         unsigned tile_config;
1403         struct r100_gpu_lockup  lockup;
1404 };
1405
1406 struct si_asic {
1407         unsigned max_shader_engines;
1408         unsigned max_pipes_per_simd;
1409         unsigned max_tile_pipes;
1410         unsigned max_simds_per_se;
1411         unsigned max_backends_per_se;
1412         unsigned max_texture_channel_caches;
1413         unsigned max_gprs;
1414         unsigned max_gs_threads;
1415         unsigned max_hw_contexts;
1416         unsigned sc_prim_fifo_size_frontend;
1417         unsigned sc_prim_fifo_size_backend;
1418         unsigned sc_hiz_tile_fifo_size;
1419         unsigned sc_earlyz_tile_fifo_size;
1420
1421         unsigned num_shader_engines;
1422         unsigned num_tile_pipes;
1423         unsigned num_backends_per_se;
1424         unsigned backend_disable_mask_per_asic;
1425         unsigned backend_map;
1426         unsigned num_texture_channel_caches;
1427         unsigned mem_max_burst_length_bytes;
1428         unsigned mem_row_size_in_kb;
1429         unsigned shader_engine_tile_size;
1430         unsigned num_gpus;
1431         unsigned multi_gpu_tile_size;
1432
1433         unsigned tile_config;
1434         struct r100_gpu_lockup  lockup;
1435 };
1436
1437 union radeon_asic_config {
1438         struct r300_asic        r300;
1439         struct r100_asic        r100;
1440         struct r600_asic        r600;
1441         struct rv770_asic       rv770;
1442         struct evergreen_asic   evergreen;
1443         struct cayman_asic      cayman;
1444         struct si_asic          si;
1445 };
1446
1447 /*
1448  * asic initizalization from radeon_asic.c
1449  */
1450 void radeon_agp_disable(struct radeon_device *rdev);
1451 int radeon_asic_init(struct radeon_device *rdev);
1452
1453
1454 /*
1455  * IOCTL.
1456  */
1457 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1458                           struct drm_file *filp);
1459 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1460                             struct drm_file *filp);
1461 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1462                          struct drm_file *file_priv);
1463 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1464                            struct drm_file *file_priv);
1465 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1466                             struct drm_file *file_priv);
1467 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1468                            struct drm_file *file_priv);
1469 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1470                                 struct drm_file *filp);
1471 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1472                           struct drm_file *filp);
1473 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1474                           struct drm_file *filp);
1475 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1476                               struct drm_file *filp);
1477 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
1478                           struct drm_file *filp);
1479 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1480 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1481                                 struct drm_file *filp);
1482 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1483                                 struct drm_file *filp);
1484
1485 /* VRAM scratch page for HDP bug, default vram page */
1486 struct r600_vram_scratch {
1487         struct radeon_bo                *robj;
1488         volatile uint32_t               *ptr;
1489         u64                             gpu_addr;
1490 };
1491
1492
1493 /*
1494  * Core structure, functions and helpers.
1495  */
1496 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1497 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1498
1499 struct radeon_device {
1500         struct device                   *dev;
1501         struct drm_device               *ddev;
1502         struct pci_dev                  *pdev;
1503         /* ASIC */
1504         union radeon_asic_config        config;
1505         enum radeon_family              family;
1506         unsigned long                   flags;
1507         int                             usec_timeout;
1508         enum radeon_pll_errata          pll_errata;
1509         int                             num_gb_pipes;
1510         int                             num_z_pipes;
1511         int                             disp_priority;
1512         /* BIOS */
1513         uint8_t                         *bios;
1514         bool                            is_atom_bios;
1515         uint16_t                        bios_header_start;
1516         struct radeon_bo                *stollen_vga_memory;
1517         /* Register mmio */
1518         resource_size_t                 rmmio_base;
1519         resource_size_t                 rmmio_size;
1520         void __iomem                    *rmmio;
1521         radeon_rreg_t                   mc_rreg;
1522         radeon_wreg_t                   mc_wreg;
1523         radeon_rreg_t                   pll_rreg;
1524         radeon_wreg_t                   pll_wreg;
1525         uint32_t                        pcie_reg_mask;
1526         radeon_rreg_t                   pciep_rreg;
1527         radeon_wreg_t                   pciep_wreg;
1528         /* io port */
1529         void __iomem                    *rio_mem;
1530         resource_size_t                 rio_mem_size;
1531         struct radeon_clock             clock;
1532         struct radeon_mc                mc;
1533         struct radeon_gart              gart;
1534         struct radeon_mode_info         mode_info;
1535         struct radeon_scratch           scratch;
1536         struct radeon_mman              mman;
1537         rwlock_t                        fence_lock;
1538         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
1539         struct radeon_semaphore_driver  semaphore_drv;
1540         struct radeon_ring              ring[RADEON_NUM_RINGS];
1541         struct radeon_ib_pool           ib_pool;
1542         struct radeon_irq               irq;
1543         struct radeon_asic              *asic;
1544         struct radeon_gem               gem;
1545         struct radeon_pm                pm;
1546         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
1547         struct radeon_mutex             cs_mutex;
1548         struct radeon_wb                wb;
1549         struct radeon_dummy_page        dummy_page;
1550         bool                            shutdown;
1551         bool                            suspend;
1552         bool                            need_dma32;
1553         bool                            accel_working;
1554         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
1555         const struct firmware *me_fw;   /* all family ME firmware */
1556         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
1557         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
1558         const struct firmware *mc_fw;   /* NI MC firmware */
1559         const struct firmware *ce_fw;   /* SI CE firmware */
1560         struct r600_blit r600_blit;
1561         struct r600_vram_scratch vram_scratch;
1562         int msi_enabled; /* msi enabled */
1563         struct r600_ih ih; /* r6/700 interrupt ring */
1564         struct si_rlc rlc;
1565         struct work_struct hotplug_work;
1566         struct work_struct audio_work;
1567         int num_crtc; /* number of crtcs */
1568         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
1569         struct mutex vram_mutex;
1570         struct r600_audio audio; /* audio stuff */
1571         struct notifier_block acpi_nb;
1572         /* only one userspace can use Hyperz features or CMASK at a time */
1573         struct drm_file *hyperz_filp;
1574         struct drm_file *cmask_filp;
1575         /* i2c buses */
1576         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
1577         /* debugfs */
1578         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
1579         unsigned                debugfs_count;
1580         /* virtual memory */
1581         struct radeon_vm_manager        vm_manager;
1582 };
1583
1584 int radeon_device_init(struct radeon_device *rdev,
1585                        struct drm_device *ddev,
1586                        struct pci_dev *pdev,
1587                        uint32_t flags);
1588 void radeon_device_fini(struct radeon_device *rdev);
1589 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
1590
1591 uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg);
1592 void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v);
1593 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
1594 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
1595
1596 /*
1597  * Cast helper
1598  */
1599 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1600
1601 /*
1602  * Registers read & write functions.
1603  */
1604 #define RREG8(reg) readb((rdev->rmmio) + (reg))
1605 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
1606 #define RREG16(reg) readw((rdev->rmmio) + (reg))
1607 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
1608 #define RREG32(reg) r100_mm_rreg(rdev, (reg))
1609 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg)))
1610 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v))
1611 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1612 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1613 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1614 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1615 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1616 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1617 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1618 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1619 #define RREG32_PCIE_P(reg) rdev->pciep_rreg(rdev, (reg))
1620 #define WREG32_PCIE_P(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1621 #define WREG32_P(reg, val, mask)                                \
1622         do {                                                    \
1623                 uint32_t tmp_ = RREG32(reg);                    \
1624                 tmp_ &= (mask);                                 \
1625                 tmp_ |= ((val) & ~(mask));                      \
1626                 WREG32(reg, tmp_);                              \
1627         } while (0)
1628 #define WREG32_PLL_P(reg, val, mask)                            \
1629         do {                                                    \
1630                 uint32_t tmp_ = RREG32_PLL(reg);                \
1631                 tmp_ &= (mask);                                 \
1632                 tmp_ |= ((val) & ~(mask));                      \
1633                 WREG32_PLL(reg, tmp_);                          \
1634         } while (0)
1635 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg)))
1636 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
1637 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
1638
1639 /*
1640  * Indirect registers accessor
1641  */
1642 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1643 {
1644         uint32_t r;
1645
1646         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1647         r = RREG32(RADEON_PCIE_DATA);
1648         return r;
1649 }
1650
1651 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1652 {
1653         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1654         WREG32(RADEON_PCIE_DATA, (v));
1655 }
1656
1657 void r100_pll_errata_after_index(struct radeon_device *rdev);
1658
1659
1660 /*
1661  * ASICs helpers.
1662  */
1663 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1664                             (rdev->pdev->device == 0x5969))
1665 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1666                 (rdev->family == CHIP_RV200) || \
1667                 (rdev->family == CHIP_RS100) || \
1668                 (rdev->family == CHIP_RS200) || \
1669                 (rdev->family == CHIP_RV250) || \
1670                 (rdev->family == CHIP_RV280) || \
1671                 (rdev->family == CHIP_RS300))
1672 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1673                 (rdev->family == CHIP_RV350) ||                 \
1674                 (rdev->family == CHIP_R350)  ||                 \
1675                 (rdev->family == CHIP_RV380) ||                 \
1676                 (rdev->family == CHIP_R420)  ||                 \
1677                 (rdev->family == CHIP_R423)  ||                 \
1678                 (rdev->family == CHIP_RV410) ||                 \
1679                 (rdev->family == CHIP_RS400) ||                 \
1680                 (rdev->family == CHIP_RS480))
1681 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
1682                 (rdev->ddev->pdev->device == 0x9443) || \
1683                 (rdev->ddev->pdev->device == 0x944B) || \
1684                 (rdev->ddev->pdev->device == 0x9506) || \
1685                 (rdev->ddev->pdev->device == 0x9509) || \
1686                 (rdev->ddev->pdev->device == 0x950F) || \
1687                 (rdev->ddev->pdev->device == 0x689C) || \
1688                 (rdev->ddev->pdev->device == 0x689D))
1689 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1690 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
1691                             (rdev->family == CHIP_RS690)  ||    \
1692                             (rdev->family == CHIP_RS740)  ||    \
1693                             (rdev->family >= CHIP_R600))
1694 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1695 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1696 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1697 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
1698                              (rdev->flags & RADEON_IS_IGP))
1699 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
1700 #define ASIC_IS_DCE6(rdev) ((rdev->family >= CHIP_ARUBA))
1701 #define ASIC_IS_DCE61(rdev) ((rdev->family >= CHIP_ARUBA) && \
1702                              (rdev->flags & RADEON_IS_IGP))
1703
1704 /*
1705  * BIOS helpers.
1706  */
1707 #define RBIOS8(i) (rdev->bios[i])
1708 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1709 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1710
1711 int radeon_combios_init(struct radeon_device *rdev);
1712 void radeon_combios_fini(struct radeon_device *rdev);
1713 int radeon_atombios_init(struct radeon_device *rdev);
1714 void radeon_atombios_fini(struct radeon_device *rdev);
1715
1716
1717 /*
1718  * RING helpers.
1719  */
1720 #if DRM_DEBUG_CODE == 0
1721 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
1722 {
1723         ring->ring[ring->wptr++] = v;
1724         ring->wptr &= ring->ptr_mask;
1725         ring->count_dw--;
1726         ring->ring_free_dw--;
1727 }
1728 #else
1729 /* With debugging this is just too big to inline */
1730 void radeon_ring_write(struct radeon_ring *ring, uint32_t v);
1731 #endif
1732
1733 /*
1734  * ASICs macro.
1735  */
1736 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1737 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1738 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1739 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1740 #define radeon_cs_parse(rdev, r, p) (rdev)->asic->ring[(r)].cs_parse((p))
1741 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1742 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
1743 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart.tlb_flush((rdev))
1744 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart.set_page((rdev), (i), (p))
1745 #define radeon_ring_start(rdev, r, cp) (rdev)->asic->ring[(r)].ring_start((rdev), (cp))
1746 #define radeon_ring_test(rdev, r, cp) (rdev)->asic->ring[(r)].ring_test((rdev), (cp))
1747 #define radeon_ib_test(rdev, r, cp) (rdev)->asic->ring[(r)].ib_test((rdev), (cp))
1748 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)].ib_execute((rdev), (ib))
1749 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)].ib_parse((rdev), (ib))
1750 #define radeon_ring_is_lockup(rdev, r, cp) (rdev)->asic->ring[(r)].is_lockup((rdev), (cp))
1751 #define radeon_irq_set(rdev) (rdev)->asic->irq.set((rdev))
1752 #define radeon_irq_process(rdev) (rdev)->asic->irq.process((rdev))
1753 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->display.get_vblank_counter((rdev), (crtc))
1754 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)].emit_fence((rdev), (fence))
1755 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)].emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
1756 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy.blit((rdev), (s), (d), (np), (f))
1757 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy.dma((rdev), (s), (d), (np), (f))
1758 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy.copy((rdev), (s), (d), (np), (f))
1759 #define radeon_copy_blit_ring_index(rdev) (rdev)->asic->copy.blit_ring_index
1760 #define radeon_copy_dma_ring_index(rdev) (rdev)->asic->copy.dma_ring_index
1761 #define radeon_copy_ring_index(rdev) (rdev)->asic->copy.copy_ring_index
1762 #define radeon_get_engine_clock(rdev) (rdev)->asic->pm.get_engine_clock((rdev))
1763 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->pm.set_engine_clock((rdev), (e))
1764 #define radeon_get_memory_clock(rdev) (rdev)->asic->pm.get_memory_clock((rdev))
1765 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->pm.set_memory_clock((rdev), (e))
1766 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->pm.get_pcie_lanes((rdev))
1767 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->pm.set_pcie_lanes((rdev), (l))
1768 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->pm.set_clock_gating((rdev), (e))
1769 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->surface.set_reg((rdev), (r), (f), (p), (o), (s)))
1770 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->surface.clear_reg((rdev), (r)))
1771 #define radeon_bandwidth_update(rdev) (rdev)->asic->display.bandwidth_update((rdev))
1772 #define radeon_hpd_init(rdev) (rdev)->asic->hpd.init((rdev))
1773 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd.fini((rdev))
1774 #define radeon_hpd_sense(rdev, h) (rdev)->asic->hpd.sense((rdev), (h))
1775 #define radeon_hpd_set_polarity(rdev, h) (rdev)->asic->hpd.set_polarity((rdev), (h))
1776 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
1777 #define radeon_pm_misc(rdev) (rdev)->asic->pm.misc((rdev))
1778 #define radeon_pm_prepare(rdev) (rdev)->asic->pm.prepare((rdev))
1779 #define radeon_pm_finish(rdev) (rdev)->asic->pm.finish((rdev))
1780 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm.init_profile((rdev))
1781 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm.get_dynpm_state((rdev))
1782 #define radeon_pre_page_flip(rdev, crtc) rdev->asic->pflip.pre_page_flip((rdev), (crtc))
1783 #define radeon_page_flip(rdev, crtc, base) rdev->asic->pflip.page_flip((rdev), (crtc), (base))
1784 #define radeon_post_page_flip(rdev, crtc) rdev->asic->pflip.post_page_flip((rdev), (crtc))
1785 #define radeon_wait_for_vblank(rdev, crtc) rdev->asic->display.wait_for_vblank((rdev), (crtc))
1786 #define radeon_mc_wait_for_idle(rdev) rdev->asic->mc_wait_for_idle((rdev))
1787
1788 /* Common functions */
1789 /* AGP */
1790 extern int radeon_gpu_reset(struct radeon_device *rdev);
1791 extern void radeon_agp_disable(struct radeon_device *rdev);
1792 extern int radeon_modeset_init(struct radeon_device *rdev);
1793 extern void radeon_modeset_fini(struct radeon_device *rdev);
1794 extern bool radeon_card_posted(struct radeon_device *rdev);
1795 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
1796 extern void radeon_update_display_priority(struct radeon_device *rdev);
1797 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1798 extern void radeon_scratch_init(struct radeon_device *rdev);
1799 extern void radeon_wb_fini(struct radeon_device *rdev);
1800 extern int radeon_wb_init(struct radeon_device *rdev);
1801 extern void radeon_wb_disable(struct radeon_device *rdev);
1802 extern void radeon_surface_init(struct radeon_device *rdev);
1803 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1804 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1805 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1806 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1807 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1808 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1809 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1810 extern int radeon_resume_kms(struct drm_device *dev);
1811 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1812 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
1813
1814 /*
1815  * vm
1816  */
1817 int radeon_vm_manager_init(struct radeon_device *rdev);
1818 void radeon_vm_manager_fini(struct radeon_device *rdev);
1819 int radeon_vm_manager_start(struct radeon_device *rdev);
1820 int radeon_vm_manager_suspend(struct radeon_device *rdev);
1821 int radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
1822 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
1823 int radeon_vm_bind(struct radeon_device *rdev, struct radeon_vm *vm);
1824 void radeon_vm_unbind(struct radeon_device *rdev, struct radeon_vm *vm);
1825 int radeon_vm_bo_update_pte(struct radeon_device *rdev,
1826                             struct radeon_vm *vm,
1827                             struct radeon_bo *bo,
1828                             struct ttm_mem_reg *mem);
1829 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
1830                              struct radeon_bo *bo);
1831 int radeon_vm_bo_add(struct radeon_device *rdev,
1832                      struct radeon_vm *vm,
1833                      struct radeon_bo *bo,
1834                      uint64_t offset,
1835                      uint32_t flags);
1836 int radeon_vm_bo_rmv(struct radeon_device *rdev,
1837                      struct radeon_vm *vm,
1838                      struct radeon_bo *bo);
1839
1840 /* audio */
1841 void r600_audio_update_hdmi(struct work_struct *work);
1842
1843 /*
1844  * R600 vram scratch functions
1845  */
1846 int r600_vram_scratch_init(struct radeon_device *rdev);
1847 void r600_vram_scratch_fini(struct radeon_device *rdev);
1848
1849 /*
1850  * r600 cs checking helper
1851  */
1852 unsigned r600_mip_minify(unsigned size, unsigned level);
1853 bool r600_fmt_is_valid_color(u32 format);
1854 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
1855 int r600_fmt_get_blocksize(u32 format);
1856 int r600_fmt_get_nblocksx(u32 format, u32 w);
1857 int r600_fmt_get_nblocksy(u32 format, u32 h);
1858
1859 /*
1860  * r600 functions used by radeon_encoder.c
1861  */
1862 extern void r600_hdmi_enable(struct drm_encoder *encoder);
1863 extern void r600_hdmi_disable(struct drm_encoder *encoder);
1864 extern void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1865
1866 extern int ni_init_microcode(struct radeon_device *rdev);
1867 extern int ni_mc_load_microcode(struct radeon_device *rdev);
1868
1869 /* radeon_acpi.c */
1870 #if defined(CONFIG_ACPI)
1871 extern int radeon_acpi_init(struct radeon_device *rdev);
1872 #else
1873 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
1874 #endif
1875
1876 #include "radeon_object.h"
1877
1878 #endif