1 uint32_t nve0_grgpc_data[] = {
4 /* 0x0004: gpc_mmio_list_head */
6 /* 0x0008: gpc_mmio_list_tail */
8 /* 0x000c: tpc_count */
10 /* 0x0010: tpc_mask */
12 /* 0x0014: tpc_mmio_list_head */
14 /* 0x0018: tpc_mmio_list_tail */
16 /* 0x001c: cmd_queue */
35 /* 0x0064: chipsets */
46 /* 0x008c: nve4_gpc_mmio_head */
80 /* 0x0110: nve4_gpc_mmio_tail */
81 /* 0x0110: nve4_tpc_mmio_head */
102 uint32_t nve0_grgpc_code[] = {
104 /* 0x0004: queue_put */
111 /* 0x001c: queue_put_next */
119 /* 0x0039: queue_get */
131 /* 0x0066: queue_get_done */
133 /* 0x0068: nv_rd32 */
138 /* 0x0078: nv_rd32_wait */
144 /* 0x008d: nv_wr32 */
150 /* 0x00a3: nv_wr32_wait */
154 /* 0x00ae: watchdog_reset */
159 /* 0x00bd: watchdog_clear */
163 /* 0x00c9: wait_donez */
170 /* 0x00e2: wait_done_wait_donez */
179 /* 0x0103: wait_doneo */
187 /* 0x011c: wait_done_wait_doneo */
196 /* 0x013d: mmctx_size */
197 /* 0x013f: nv_mmctx_size_loop */
206 /* 0x015c: mmctx_xfer */
216 /* 0x0180: mmctx_base_disabled */
220 /* 0x018f: mmctx_multi_disabled */
228 /* 0x01a8: mmctx_exec_loop */
229 /* 0x01a8: mmctx_wait_free */
238 /* 0x01c9: mmctx_fini_wait */
244 /* 0x01de: mmctx_stop */
249 /* 0x01ed: mmctx_stop_wait */
252 /* 0x01f6: mmctx_done */
257 /* 0x0207: strand_wait */
261 /* 0x0213: strand_pre */
267 /* 0x0226: strand_post */
273 /* 0x0239: strand_set */
284 /* 0x0263: strand_ctx_init */
307 /* 0x02ba: ctx_init_strand_loop */
351 /* 0x035f: init_find_chipset */
357 /* 0x0373: init_context */
407 /* 0x0431: main_not_ctx_xfer */
426 /* 0x0474: ih_no_fifo */
433 /* 0x048f: hub_barrier_done */
440 /* 0x04a4: ctx_redswitch */
445 /* 0x04b4: ctx_redswitch_delay */
449 /* 0x04c3: ctx_xfer */
455 /* 0x04d4: ctx_xfer_not_load */
485 /* 0x054b: ctx_xfer_post */
491 /* 0x055c: ctx_xfer_done */