drivers/gpu/drm/nouveau/core/engine/fifo/nv17.c

   1 /*
   2  * Copyright (C) 2012 Ben Skeggs.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining
   6  * a copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sublicense, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the
  14  * next paragraph) shall be included in all copies or substantial
  15  * portions of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  18  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.
  20  * IN NO EVENT SHALL THE COPYRIGHT OWNER(S) AND/OR ITS SUPPLIERS BE
  21  * LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION
  22  * OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION
  23  * WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24  *
  25  */
  26
  27 #include "drmP.h"
  28 #include "drm.h"
  29 #include "nouveau_drv.h"
  30 #include <engine/fifo.h>
  31 #include "nouveau_util.h"
  32 #include <core/ramht.h>
  33
  34 static struct ramfc_desc {
  35         unsigned bits:6;
  36         unsigned ctxs:5;
  37         unsigned ctxp:8;
  38         unsigned regs:5;
  39         unsigned regp;
  40 } nv17_ramfc[] = {
  41         { 32,  0, 0x00,  0, NV04_PFIFO_CACHE1_DMA_PUT },
  42         { 32,  0, 0x04,  0, NV04_PFIFO_CACHE1_DMA_GET },
  43         { 32,  0, 0x08,  0, NV10_PFIFO_CACHE1_REF_CNT },
  44         { 16,  0, 0x0c,  0, NV04_PFIFO_CACHE1_DMA_INSTANCE },
  45         { 16, 16, 0x0c,  0, NV04_PFIFO_CACHE1_DMA_DCOUNT },
  46         { 32,  0, 0x10,  0, NV04_PFIFO_CACHE1_DMA_STATE },
  47         { 32,  0, 0x14,  0, NV04_PFIFO_CACHE1_DMA_FETCH },
  48         { 32,  0, 0x18,  0, NV04_PFIFO_CACHE1_ENGINE },
  49         { 32,  0, 0x1c,  0, NV04_PFIFO_CACHE1_PULL1 },
  50         { 32,  0, 0x20,  0, NV10_PFIFO_CACHE1_ACQUIRE_VALUE },
  51         { 32,  0, 0x24,  0, NV10_PFIFO_CACHE1_ACQUIRE_TIMESTAMP },
  52         { 32,  0, 0x28,  0, NV10_PFIFO_CACHE1_ACQUIRE_TIMEOUT },
  53         { 32,  0, 0x2c,  0, NV10_PFIFO_CACHE1_SEMAPHORE },
  54         { 32,  0, 0x30,  0, NV10_PFIFO_CACHE1_DMA_SUBROUTINE },
  55         {}
  56 };
  57
  58 struct nv17_fifo_priv {
  59         struct nouveau_fifo_priv base;
  60         struct ramfc_desc *ramfc_desc;
  61         struct nouveau_gpuobj *ramro;
  62         struct nouveau_gpuobj *ramfc;
  63 };
  64
  65 struct nv17_fifo_chan {
  66         struct nouveau_fifo_chan base;
  67         u32 ramfc;
  68 };
  69
  70 static int
  71 nv17_fifo_context_new(struct nouveau_channel *chan, int engine)
  72 {
  73         struct drm_device *dev = chan->dev;
  74         struct drm_nouveau_private *dev_priv = dev->dev_private;
  75         struct nv17_fifo_priv *priv = nv_engine(dev, engine);
  76         struct nv17_fifo_chan *fctx;
  77         unsigned long flags;
  78         int ret;
  79
  80         fctx = chan->engctx[engine] = kzalloc(sizeof(*fctx), GFP_KERNEL);
  81         if (!fctx)
  82                 return -ENOMEM;
  83
  84         fctx->ramfc = chan->id * 64;
  85
  86         /* map channel control registers */
  87         chan->user = ioremap(pci_resource_start(dev->pdev, 0) +
  88                              NV03_USER(chan->id), PAGE_SIZE);
  89         if (!chan->user) {
  90                 ret = -ENOMEM;
  91                 goto error;
  92         }
  93
  94         /* initialise default fifo context */
  95         nv_wo32(priv->ramfc, fctx->ramfc + 0x00, chan->pushbuf_base);
  96         nv_wo32(priv->ramfc, fctx->ramfc + 0x04, chan->pushbuf_base);
  97         nv_wo32(priv->ramfc, fctx->ramfc + 0x0c, chan->pushbuf->addr >> 4);
  98         nv_wo32(priv->ramfc, fctx->ramfc + 0x14,
  99                              NV_PFIFO_CACHE1_DMA_FETCH_TRIG_128_BYTES |
 100                              NV_PFIFO_CACHE1_DMA_FETCH_SIZE_128_BYTES |
 101 #ifdef __BIG_ENDIAN
 102                              NV_PFIFO_CACHE1_BIG_ENDIAN |
 103 #endif
 104                              NV_PFIFO_CACHE1_DMA_FETCH_MAX_REQS_8);
 105
 106         /* enable dma mode on the channel */
 107         spin_lock_irqsave(&dev_priv->context_switch_lock, flags);
 108         nv_mask(dev, NV04_PFIFO_MODE, (1 << chan->id), (1 << chan->id));
 109         spin_unlock_irqrestore(&dev_priv->context_switch_lock, flags);
 110
 111 error:
 112         if (ret)
 113                 priv->base.base.context_del(chan, engine);
 114         return ret;
 115 }
 116
 117 static int
 118 nv17_fifo_init(struct drm_device *dev, int engine)
 119 {
 120         struct drm_nouveau_private *dev_priv = dev->dev_private;
 121         struct nv17_fifo_priv *priv = nv_engine(dev, engine);
 122         int i;
 123
 124         nv_mask(dev, NV03_PMC_ENABLE, NV_PMC_ENABLE_PFIFO, 0);
 125         nv_mask(dev, NV03_PMC_ENABLE, NV_PMC_ENABLE_PFIFO, NV_PMC_ENABLE_PFIFO);
 126
 127         nv_wr32(dev, NV04_PFIFO_DELAY_0, 0x000000ff);
 128         nv_wr32(dev, NV04_PFIFO_DMA_TIMESLICE, 0x0101ffff);
 129
 130         nv_wr32(dev, NV03_PFIFO_RAMHT, (0x03 << 24) /* search 128 */ |
 131                                        ((dev_priv->ramht->bits - 9) << 16) |
 132                                        (dev_priv->ramht->gpuobj->addr >> 8));
 133         nv_wr32(dev, NV03_PFIFO_RAMRO, priv->ramro->addr >> 8);
 134         nv_wr32(dev, NV03_PFIFO_RAMFC, 0x00010000 |
 135                                        priv->ramfc->addr >> 8);
 136
 137         nv_wr32(dev, NV03_PFIFO_CACHE1_PUSH1, priv->base.channels);
 138
 139         nv_wr32(dev, NV03_PFIFO_INTR_0, 0xffffffff);
 140         nv_wr32(dev, NV03_PFIFO_INTR_EN_0, 0xffffffff);
 141
 142         nv_wr32(dev, NV03_PFIFO_CACHE1_PUSH0, 1);
 143         nv_wr32(dev, NV04_PFIFO_CACHE1_PULL0, 1);
 144         nv_wr32(dev, NV03_PFIFO_CACHES, 1);
 145
 146         for (i = 0; i < priv->base.channels; i++) {
 147                 if (dev_priv->channels.ptr[i])
 148                         nv_mask(dev, NV04_PFIFO_MODE, (1 << i), (1 << i));
 149         }
 150
 151         return 0;
 152 }
 153
 154 int
 155 nv17_fifo_create(struct drm_device *dev)
 156 {
 157         struct drm_nouveau_private *dev_priv = dev->dev_private;
 158         struct nv17_fifo_priv *priv;
 159
 160         priv = kzalloc(sizeof(*priv), GFP_KERNEL);
 161         if (!priv)
 162                 return -ENOMEM;
 163
 164         nouveau_gpuobj_ref(nvimem_ramro(dev), &priv->ramro);
 165         nouveau_gpuobj_ref(nvimem_ramfc(dev), &priv->ramfc);
 166
 167         priv->base.base.destroy = nv04_fifo_destroy;
 168         priv->base.base.init = nv17_fifo_init;
 169         priv->base.base.fini = nv04_fifo_fini;
 170         priv->base.base.context_new = nv17_fifo_context_new;
 171         priv->base.base.context_del = nv04_fifo_context_del;
 172         priv->base.channels = 31;
 173         priv->ramfc_desc = nv17_ramfc;
 174         dev_priv->eng[NVOBJ_ENGINE_FIFO] = &priv->base.base;
 175
 176         nouveau_irq_register(dev, 8, nv04_fifo_isr);
 177         return 0;
 178 }