drivers/gpu/drm/i915/i915_reg.h

   1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   2  * All Rights Reserved.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the
   6  * "Software"), to deal in the Software without restriction, including
   7  * without limitation the rights to use, copy, modify, merge, publish,
   8  * distribute, sub license, and/or sell copies of the Software, and to
   9  * permit persons to whom the Software is furnished to do so, subject to
  10  * the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the
  13  * next paragraph) shall be included in all copies or substantial portions
  14  * of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #ifndef _I915_REG_H_
  26 #define _I915_REG_H_
  27
  28 #define _PIPE(pipe, a, b) ((a) + (pipe)*((b)-(a)))
  29 #define _PIPE_INC(pipe, base, inc) ((base) + (pipe)*(inc))
  30 #define _TRANSCODER(tran, a, b) ((a) + (tran)*((b)-(a)))
  31
  32 #define _PORT(port, a, b) ((a) + (port)*((b)-(a)))
  33
  34 #define _MASKED_BIT_ENABLE(a) (((a) << 16) | (a))
  35 #define _MASKED_BIT_DISABLE(a) ((a) << 16)
  36
  37 /* PCI config space */
  38
  39 #define HPLLCC  0xc0 /* 855 only */
  40 #define   GC_CLOCK_CONTROL_MASK         (0xf << 0)
  41 #define   GC_CLOCK_133_200              (0 << 0)
  42 #define   GC_CLOCK_100_200              (1 << 0)
  43 #define   GC_CLOCK_100_133              (2 << 0)
  44 #define   GC_CLOCK_166_250              (3 << 0)
  45 #define GCFGC2  0xda
  46 #define GCFGC   0xf0 /* 915+ only */
  47 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
  48 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
  49 #define   GC_DISPLAY_CLOCK_333_MHZ      (4 << 4)
  50 #define   GC_DISPLAY_CLOCK_267_MHZ_PNV  (0 << 4)
  51 #define   GC_DISPLAY_CLOCK_333_MHZ_PNV  (1 << 4)
  52 #define   GC_DISPLAY_CLOCK_444_MHZ_PNV  (2 << 4)
  53 #define   GC_DISPLAY_CLOCK_200_MHZ_PNV  (5 << 4)
  54 #define   GC_DISPLAY_CLOCK_133_MHZ_PNV  (6 << 4)
  55 #define   GC_DISPLAY_CLOCK_167_MHZ_PNV  (7 << 4)
  56 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
  57 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
  58 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
  59 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
  60 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
  61 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
  62 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
  63 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
  64 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
  65 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
  66 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
  67 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
  68 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
  69 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
  70 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
  71 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
  72 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
  73 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
  74 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
  75 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
  76 #define LBB     0xf4
  77
  78 /* Graphics reset regs */
  79 #define I965_GDRST 0xc0 /* PCI config register */
  80 #define ILK_GDSR 0x2ca4 /* MCHBAR offset */
  81 #define  GRDOM_FULL     (0<<2)
  82 #define  GRDOM_RENDER   (1<<2)
  83 #define  GRDOM_MEDIA    (3<<2)
  84 #define  GRDOM_MASK     (3<<2)
  85 #define  GRDOM_RESET_ENABLE (1<<0)
  86
  87 #define GEN6_MBCUNIT_SNPCR      0x900c /* for LLC config */
  88 #define   GEN6_MBC_SNPCR_SHIFT  21
  89 #define   GEN6_MBC_SNPCR_MASK   (3<<21)
  90 #define   GEN6_MBC_SNPCR_MAX    (0<<21)
  91 #define   GEN6_MBC_SNPCR_MED    (1<<21)
  92 #define   GEN6_MBC_SNPCR_LOW    (2<<21)
  93 #define   GEN6_MBC_SNPCR_MIN    (3<<21) /* only 1/16th of the cache is shared */
  94
  95 #define GEN6_MBCTL              0x0907c
  96 #define   GEN6_MBCTL_ENABLE_BOOT_FETCH  (1 << 4)
  97 #define   GEN6_MBCTL_CTX_FETCH_NEEDED   (1 << 3)
  98 #define   GEN6_MBCTL_BME_UPDATE_ENABLE  (1 << 2)
  99 #define   GEN6_MBCTL_MAE_UPDATE_ENABLE  (1 << 1)
 100 #define   GEN6_MBCTL_BOOT_FETCH_MECH    (1 << 0)
 101
 102 #define GEN6_GDRST      0x941c
 103 #define  GEN6_GRDOM_FULL                (1 << 0)
 104 #define  GEN6_GRDOM_RENDER              (1 << 1)
 105 #define  GEN6_GRDOM_MEDIA               (1 << 2)
 106 #define  GEN6_GRDOM_BLT                 (1 << 3)
 107
 108 #define RING_PP_DIR_BASE(ring)          ((ring)->mmio_base+0x228)
 109 #define RING_PP_DIR_BASE_READ(ring)     ((ring)->mmio_base+0x518)
 110 #define RING_PP_DIR_DCLV(ring)          ((ring)->mmio_base+0x220)
 111 #define   PP_DIR_DCLV_2G                0xffffffff
 112
 113 #define GEN8_RING_PDP_UDW(ring, n)      ((ring)->mmio_base+0x270 + ((n) * 8 + 4))
 114 #define GEN8_RING_PDP_LDW(ring, n)      ((ring)->mmio_base+0x270 + (n) * 8)
 115
 116 #define GAM_ECOCHK                      0x4090
 117 #define   ECOCHK_SNB_BIT                (1<<10)
 118 #define   HSW_ECOCHK_ARB_PRIO_SOL       (1<<6)
 119 #define   ECOCHK_PPGTT_CACHE64B         (0x3<<3)
 120 #define   ECOCHK_PPGTT_CACHE4B          (0x0<<3)
 121 #define   ECOCHK_PPGTT_GFDT_IVB         (0x1<<4)
 122 #define   ECOCHK_PPGTT_LLC_IVB          (0x1<<3)
 123 #define   ECOCHK_PPGTT_UC_HSW           (0x1<<3)
 124 #define   ECOCHK_PPGTT_WT_HSW           (0x2<<3)
 125 #define   ECOCHK_PPGTT_WB_HSW           (0x3<<3)
 126
 127 #define GAC_ECO_BITS                    0x14090
 128 #define   ECOBITS_SNB_BIT               (1<<13)
 129 #define   ECOBITS_PPGTT_CACHE64B        (3<<8)
 130 #define   ECOBITS_PPGTT_CACHE4B         (0<<8)
 131
 132 #define GAB_CTL                         0x24000
 133 #define   GAB_CTL_CONT_AFTER_PAGEFAULT  (1<<8)
 134
 135 /* VGA stuff */
 136
 137 #define VGA_ST01_MDA 0x3ba
 138 #define VGA_ST01_CGA 0x3da
 139
 140 #define VGA_MSR_WRITE 0x3c2
 141 #define VGA_MSR_READ 0x3cc
 142 #define   VGA_MSR_MEM_EN (1<<1)
 143 #define   VGA_MSR_CGA_MODE (1<<0)
 144
 145 #define VGA_SR_INDEX 0x3c4
 146 #define SR01                    1
 147 #define VGA_SR_DATA 0x3c5
 148
 149 #define VGA_AR_INDEX 0x3c0
 150 #define   VGA_AR_VID_EN (1<<5)
 151 #define VGA_AR_DATA_WRITE 0x3c0
 152 #define VGA_AR_DATA_READ 0x3c1
 153
 154 #define VGA_GR_INDEX 0x3ce
 155 #define VGA_GR_DATA 0x3cf
 156 /* GR05 */
 157 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
 158 #define     VGA_GR_MEM_READ_MODE_PLANE 1
 159 /* GR06 */
 160 #define   VGA_GR_MEM_MODE_MASK 0xc
 161 #define   VGA_GR_MEM_MODE_SHIFT 2
 162 #define   VGA_GR_MEM_A0000_AFFFF 0
 163 #define   VGA_GR_MEM_A0000_BFFFF 1
 164 #define   VGA_GR_MEM_B0000_B7FFF 2
 165 #define   VGA_GR_MEM_B0000_BFFFF 3
 166
 167 #define VGA_DACMASK 0x3c6
 168 #define VGA_DACRX 0x3c7
 169 #define VGA_DACWX 0x3c8
 170 #define VGA_DACDATA 0x3c9
 171
 172 #define VGA_CR_INDEX_MDA 0x3b4
 173 #define VGA_CR_DATA_MDA 0x3b5
 174 #define VGA_CR_INDEX_CGA 0x3d4
 175 #define VGA_CR_DATA_CGA 0x3d5
 176
 177 /*
 178  * Memory interface instructions used by the kernel
 179  */
 180 #define MI_INSTR(opcode, flags) (((opcode) << 23) | (flags))
 181
 182 #define MI_NOOP                 MI_INSTR(0, 0)
 183 #define MI_USER_INTERRUPT       MI_INSTR(0x02, 0)
 184 #define MI_WAIT_FOR_EVENT       MI_INSTR(0x03, 0)
 185 #define   MI_WAIT_FOR_OVERLAY_FLIP      (1<<16)
 186 #define   MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
 187 #define   MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
 188 #define   MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
 189 #define MI_FLUSH                MI_INSTR(0x04, 0)
 190 #define   MI_READ_FLUSH         (1 << 0)
 191 #define   MI_EXE_FLUSH          (1 << 1)
 192 #define   MI_NO_WRITE_FLUSH     (1 << 2)
 193 #define   MI_SCENE_COUNT        (1 << 3) /* just increment scene count */
 194 #define   MI_END_SCENE          (1 << 4) /* flush binner and incr scene count */
 195 #define   MI_INVALIDATE_ISP     (1 << 5) /* invalidate indirect state pointers */
 196 #define MI_BATCH_BUFFER_END     MI_INSTR(0x0a, 0)
 197 #define MI_SUSPEND_FLUSH        MI_INSTR(0x0b, 0)
 198 #define   MI_SUSPEND_FLUSH_EN   (1<<0)
 199 #define MI_REPORT_HEAD          MI_INSTR(0x07, 0)
 200 #define MI_OVERLAY_FLIP         MI_INSTR(0x11, 0)
 201 #define   MI_OVERLAY_CONTINUE   (0x0<<21)
 202 #define   MI_OVERLAY_ON         (0x1<<21)
 203 #define   MI_OVERLAY_OFF        (0x2<<21)
 204 #define MI_LOAD_SCAN_LINES_INCL MI_INSTR(0x12, 0)
 205 #define MI_DISPLAY_FLIP         MI_INSTR(0x14, 2)
 206 #define MI_DISPLAY_FLIP_I915    MI_INSTR(0x14, 1)
 207 #define   MI_DISPLAY_FLIP_PLANE(n) ((n) << 20)
 208 /* IVB has funny definitions for which plane to flip. */
 209 #define   MI_DISPLAY_FLIP_IVB_PLANE_A  (0 << 19)
 210 #define   MI_DISPLAY_FLIP_IVB_PLANE_B  (1 << 19)
 211 #define   MI_DISPLAY_FLIP_IVB_SPRITE_A (2 << 19)
 212 #define   MI_DISPLAY_FLIP_IVB_SPRITE_B (3 << 19)
 213 #define   MI_DISPLAY_FLIP_IVB_PLANE_C  (4 << 19)
 214 #define   MI_DISPLAY_FLIP_IVB_SPRITE_C (5 << 19)
 215 #define MI_ARB_ON_OFF           MI_INSTR(0x08, 0)
 216 #define   MI_ARB_ENABLE                 (1<<0)
 217 #define   MI_ARB_DISABLE                (0<<0)
 218
 219 #define MI_SET_CONTEXT          MI_INSTR(0x18, 0)
 220 #define   MI_MM_SPACE_GTT               (1<<8)
 221 #define   MI_MM_SPACE_PHYSICAL          (0<<8)
 222 #define   MI_SAVE_EXT_STATE_EN          (1<<3)
 223 #define   MI_RESTORE_EXT_STATE_EN       (1<<2)
 224 #define   MI_FORCE_RESTORE              (1<<1)
 225 #define   MI_RESTORE_INHIBIT            (1<<0)
 226 #define MI_STORE_DWORD_IMM      MI_INSTR(0x20, 1)
 227 #define   MI_MEM_VIRTUAL        (1 << 22) /* 965+ only */
 228 #define MI_STORE_DWORD_INDEX    MI_INSTR(0x21, 1)
 229 #define   MI_STORE_DWORD_INDEX_SHIFT 2
 230 /* Official intel docs are somewhat sloppy concerning MI_LOAD_REGISTER_IMM:
 231  * - Always issue a MI_NOOP _before_ the MI_LOAD_REGISTER_IMM - otherwise hw
 232  *   simply ignores the register load under certain conditions.
 233  * - One can actually load arbitrary many arbitrary registers: Simply issue x
 234  *   address/value pairs. Don't overdue it, though, x <= 2^4 must hold!
 235  */
 236 #define MI_LOAD_REGISTER_IMM(x) MI_INSTR(0x22, 2*x-1)
 237 #define MI_STORE_REGISTER_MEM(x) MI_INSTR(0x24, 2*x-1)
 238 #define  MI_SRM_LRM_GLOBAL_GTT          (1<<22)
 239 #define MI_FLUSH_DW             MI_INSTR(0x26, 1) /* for GEN6 */
 240 #define   MI_FLUSH_DW_STORE_INDEX       (1<<21)
 241 #define   MI_INVALIDATE_TLB             (1<<18)
 242 #define   MI_FLUSH_DW_OP_STOREDW        (1<<14)
 243 #define   MI_INVALIDATE_BSD             (1<<7)
 244 #define   MI_FLUSH_DW_USE_GTT           (1<<2)
 245 #define   MI_FLUSH_DW_USE_PPGTT         (0<<2)
 246 #define MI_BATCH_BUFFER         MI_INSTR(0x30, 1)
 247 #define   MI_BATCH_NON_SECURE           (1)
 248 /* for snb/ivb/vlv this also means "batch in ppgtt" when ppgtt is enabled. */
 249 #define   MI_BATCH_NON_SECURE_I965      (1<<8)
 250 #define   MI_BATCH_PPGTT_HSW            (1<<8)
 251 #define   MI_BATCH_NON_SECURE_HSW       (1<<13)
 252 #define MI_BATCH_BUFFER_START   MI_INSTR(0x31, 0)
 253 #define   MI_BATCH_GTT              (2<<6) /* aliased with (1<<7) on gen4 */
 254 #define MI_BATCH_BUFFER_START_GEN8      MI_INSTR(0x31, 1)
 255 #define MI_SEMAPHORE_MBOX       MI_INSTR(0x16, 1) /* gen6+ */
 256 #define  MI_SEMAPHORE_GLOBAL_GTT    (1<<22)
 257 #define  MI_SEMAPHORE_UPDATE        (1<<21)
 258 #define  MI_SEMAPHORE_COMPARE       (1<<20)
 259 #define  MI_SEMAPHORE_REGISTER      (1<<18)
 260 #define  MI_SEMAPHORE_SYNC_VR       (0<<16) /* RCS  wait for VCS  (RVSYNC) */
 261 #define  MI_SEMAPHORE_SYNC_VER      (1<<16) /* RCS  wait for VECS (RVESYNC) */
 262 #define  MI_SEMAPHORE_SYNC_BR       (2<<16) /* RCS  wait for BCS  (RBSYNC) */
 263 #define  MI_SEMAPHORE_SYNC_BV       (0<<16) /* VCS  wait for BCS  (VBSYNC) */
 264 #define  MI_SEMAPHORE_SYNC_VEV      (1<<16) /* VCS  wait for VECS (VVESYNC) */
 265 #define  MI_SEMAPHORE_SYNC_RV       (2<<16) /* VCS  wait for RCS  (VRSYNC) */
 266 #define  MI_SEMAPHORE_SYNC_RB       (0<<16) /* BCS  wait for RCS  (BRSYNC) */
 267 #define  MI_SEMAPHORE_SYNC_VEB      (1<<16) /* BCS  wait for VECS (BVESYNC) */
 268 #define  MI_SEMAPHORE_SYNC_VB       (2<<16) /* BCS  wait for VCS  (BVSYNC) */
 269 #define  MI_SEMAPHORE_SYNC_BVE      (0<<16) /* VECS wait for BCS  (VEBSYNC) */
 270 #define  MI_SEMAPHORE_SYNC_VVE      (1<<16) /* VECS wait for VCS  (VEVSYNC) */
 271 #define  MI_SEMAPHORE_SYNC_RVE      (2<<16) /* VECS wait for RCS  (VERSYNC) */
 272 #define  MI_SEMAPHORE_SYNC_INVALID  (3<<16)
 273
 274 #define MI_PREDICATE_RESULT_2   (0x2214)
 275 #define  LOWER_SLICE_ENABLED    (1<<0)
 276 #define  LOWER_SLICE_DISABLED   (0<<0)
 277
 278 /*
 279  * 3D instructions used by the kernel
 280  */
 281 #define GFX_INSTR(opcode, flags) ((0x3 << 29) | ((opcode) << 24) | (flags))
 282
 283 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
 284 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 285 #define   SC_UPDATE_SCISSOR       (0x1<<1)
 286 #define   SC_ENABLE_MASK          (0x1<<0)
 287 #define   SC_ENABLE               (0x1<<0)
 288 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
 289 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
 290 #define   SCI_YMIN_MASK      (0xffff<<16)
 291 #define   SCI_XMIN_MASK      (0xffff<<0)
 292 #define   SCI_YMAX_MASK      (0xffff<<16)
 293 #define   SCI_XMAX_MASK      (0xffff<<0)
 294 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 295 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
 296 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
 297 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
 298 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
 299 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
 300 #define GFX_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
 301 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
 302 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
 303 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
 304 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
 305 #define XY_MONO_SRC_COPY_IMM_BLT        ((2<<29)|(0x71<<22)|5)
 306 #define XY_SRC_COPY_BLT_WRITE_ALPHA     (1<<21)
 307 #define XY_SRC_COPY_BLT_WRITE_RGB       (1<<20)
 308 #define   BLT_DEPTH_8                   (0<<24)
 309 #define   BLT_DEPTH_16_565              (1<<24)
 310 #define   BLT_DEPTH_16_1555             (2<<24)
 311 #define   BLT_DEPTH_32                  (3<<24)
 312 #define   BLT_ROP_GXCOPY                (0xcc<<16)
 313 #define XY_SRC_COPY_BLT_SRC_TILED       (1<<15) /* 965+ only */
 314 #define XY_SRC_COPY_BLT_DST_TILED       (1<<11) /* 965+ only */
 315 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
 316 #define   ASYNC_FLIP                (1<<22)
 317 #define   DISPLAY_PLANE_A           (0<<20)
 318 #define   DISPLAY_PLANE_B           (1<<20)
 319 #define GFX_OP_PIPE_CONTROL(len)        ((0x3<<29)|(0x3<<27)|(0x2<<24)|(len-2))
 320 #define   PIPE_CONTROL_GLOBAL_GTT_IVB                   (1<<24) /* gen7+ */
 321 #define   PIPE_CONTROL_CS_STALL                         (1<<20)
 322 #define   PIPE_CONTROL_TLB_INVALIDATE                   (1<<18)
 323 #define   PIPE_CONTROL_QW_WRITE                         (1<<14)
 324 #define   PIPE_CONTROL_DEPTH_STALL                      (1<<13)
 325 #define   PIPE_CONTROL_WRITE_FLUSH                      (1<<12)
 326 #define   PIPE_CONTROL_RENDER_TARGET_CACHE_FLUSH        (1<<12) /* gen6+ */
 327 #define   PIPE_CONTROL_INSTRUCTION_CACHE_INVALIDATE     (1<<11) /* MBZ on Ironlake */
 328 #define   PIPE_CONTROL_TEXTURE_CACHE_INVALIDATE         (1<<10) /* GM45+ only */
 329 #define   PIPE_CONTROL_INDIRECT_STATE_DISABLE           (1<<9)
 330 #define   PIPE_CONTROL_NOTIFY                           (1<<8)
 331 #define   PIPE_CONTROL_VF_CACHE_INVALIDATE              (1<<4)
 332 #define   PIPE_CONTROL_CONST_CACHE_INVALIDATE           (1<<3)
 333 #define   PIPE_CONTROL_STATE_CACHE_INVALIDATE           (1<<2)
 334 #define   PIPE_CONTROL_STALL_AT_SCOREBOARD              (1<<1)
 335 #define   PIPE_CONTROL_DEPTH_CACHE_FLUSH                (1<<0)
 336 #define   PIPE_CONTROL_GLOBAL_GTT (1<<2) /* in addr dword */
 337
 338
 339 /*
 340  * Reset registers
 341  */
 342 #define DEBUG_RESET_I830                0x6070
 343 #define  DEBUG_RESET_FULL               (1<<7)
 344 #define  DEBUG_RESET_RENDER             (1<<8)
 345 #define  DEBUG_RESET_DISPLAY            (1<<9)
 346
 347 /*
 348  * IOSF sideband
 349  */
 350 #define VLV_IOSF_DOORBELL_REQ                   (VLV_DISPLAY_BASE + 0x2100)
 351 #define   IOSF_DEVFN_SHIFT                      24
 352 #define   IOSF_OPCODE_SHIFT                     16
 353 #define   IOSF_PORT_SHIFT                       8
 354 #define   IOSF_BYTE_ENABLES_SHIFT               4
 355 #define   IOSF_BAR_SHIFT                        1
 356 #define   IOSF_SB_BUSY                          (1<<0)
 357 #define   IOSF_PORT_PUNIT                       0x4
 358 #define   IOSF_PORT_NC                          0x11
 359 #define   IOSF_PORT_DPIO                        0x12
 360 #define   IOSF_PORT_GPIO_NC                     0x13
 361 #define   IOSF_PORT_CCK                         0x14
 362 #define   IOSF_PORT_CCU                         0xA9
 363 #define   IOSF_PORT_GPS_CORE                    0x48
 364 #define VLV_IOSF_DATA                           (VLV_DISPLAY_BASE + 0x2104)
 365 #define VLV_IOSF_ADDR                           (VLV_DISPLAY_BASE + 0x2108)
 366
 367 #define PUNIT_OPCODE_REG_READ                   6
 368 #define PUNIT_OPCODE_REG_WRITE                  7
 369
 370 #define PUNIT_REG_PWRGT_CTRL                    0x60
 371 #define PUNIT_REG_PWRGT_STATUS                  0x61
 372 #define   PUNIT_CLK_GATE                        1
 373 #define   PUNIT_PWR_RESET                       2
 374 #define   PUNIT_PWR_GATE                        3
 375 #define   RENDER_PWRGT                          (PUNIT_PWR_GATE << 0)
 376 #define   MEDIA_PWRGT                           (PUNIT_PWR_GATE << 2)
 377 #define   DISP2D_PWRGT                          (PUNIT_PWR_GATE << 6)
 378
 379 #define PUNIT_REG_GPU_LFM                       0xd3
 380 #define PUNIT_REG_GPU_FREQ_REQ                  0xd4
 381 #define PUNIT_REG_GPU_FREQ_STS                  0xd8
 382 #define   GENFREQSTATUS                         (1<<0)
 383 #define PUNIT_REG_MEDIA_TURBO_FREQ_REQ          0xdc
 384
 385 #define PUNIT_FUSE_BUS2                         0xf6 /* bits 47:40 */
 386 #define PUNIT_FUSE_BUS1                         0xf5 /* bits 55:48 */
 387
 388 #define IOSF_NC_FB_GFX_FREQ_FUSE                0x1c
 389 #define   FB_GFX_MAX_FREQ_FUSE_SHIFT            3
 390 #define   FB_GFX_MAX_FREQ_FUSE_MASK             0x000007f8
 391 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_SHIFT    11
 392 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_MASK     0x0007f800
 393 #define IOSF_NC_FB_GFX_FMAX_FUSE_HI             0x34
 394 #define   FB_FMAX_VMIN_FREQ_HI_MASK             0x00000007
 395 #define IOSF_NC_FB_GFX_FMAX_FUSE_LO             0x30
 396 #define   FB_FMAX_VMIN_FREQ_LO_SHIFT            27
 397 #define   FB_FMAX_VMIN_FREQ_LO_MASK             0xf8000000
 398
 399 /* vlv2 north clock has */
 400 #define CCK_FUSE_REG                            0x8
 401 #define  CCK_FUSE_HPLL_FREQ_MASK                0x3
 402 #define CCK_REG_DSI_PLL_FUSE                    0x44
 403 #define CCK_REG_DSI_PLL_CONTROL                 0x48
 404 #define  DSI_PLL_VCO_EN                         (1 << 31)
 405 #define  DSI_PLL_LDO_GATE                       (1 << 30)
 406 #define  DSI_PLL_P1_POST_DIV_SHIFT              17
 407 #define  DSI_PLL_P1_POST_DIV_MASK               (0x1ff << 17)
 408 #define  DSI_PLL_P2_MUX_DSI0_DIV2               (1 << 13)
 409 #define  DSI_PLL_P3_MUX_DSI1_DIV2               (1 << 12)
 410 #define  DSI_PLL_MUX_MASK                       (3 << 9)
 411 #define  DSI_PLL_MUX_DSI0_DSIPLL                (0 << 10)
 412 #define  DSI_PLL_MUX_DSI0_CCK                   (1 << 10)
 413 #define  DSI_PLL_MUX_DSI1_DSIPLL                (0 << 9)
 414 #define  DSI_PLL_MUX_DSI1_CCK                   (1 << 9)
 415 #define  DSI_PLL_CLK_GATE_MASK                  (0xf << 5)
 416 #define  DSI_PLL_CLK_GATE_DSI0_DSIPLL           (1 << 8)
 417 #define  DSI_PLL_CLK_GATE_DSI1_DSIPLL           (1 << 7)
 418 #define  DSI_PLL_CLK_GATE_DSI0_CCK              (1 << 6)
 419 #define  DSI_PLL_CLK_GATE_DSI1_CCK              (1 << 5)
 420 #define  DSI_PLL_LOCK                           (1 << 0)
 421 #define CCK_REG_DSI_PLL_DIVIDER                 0x4c
 422 #define  DSI_PLL_LFSR                           (1 << 31)
 423 #define  DSI_PLL_FRACTION_EN                    (1 << 30)
 424 #define  DSI_PLL_FRAC_COUNTER_SHIFT             27
 425 #define  DSI_PLL_FRAC_COUNTER_MASK              (7 << 27)
 426 #define  DSI_PLL_USYNC_CNT_SHIFT                18
 427 #define  DSI_PLL_USYNC_CNT_MASK                 (0x1ff << 18)
 428 #define  DSI_PLL_N1_DIV_SHIFT                   16
 429 #define  DSI_PLL_N1_DIV_MASK                    (3 << 16)
 430 #define  DSI_PLL_M1_DIV_SHIFT                   0
 431 #define  DSI_PLL_M1_DIV_MASK                    (0x1ff << 0)
 432
 433 /*
 434  * DPIO - a special bus for various display related registers to hide behind
 435  *
 436  * DPIO is VLV only.
 437  *
 438  * Note: digital port B is DDI0, digital pot C is DDI1
 439  */
 440 #define DPIO_DEVFN                      0
 441 #define DPIO_OPCODE_REG_WRITE           1
 442 #define DPIO_OPCODE_REG_READ            0
 443
 444 #define DPIO_CTL                        (VLV_DISPLAY_BASE + 0x2110)
 445 #define  DPIO_MODSEL1                   (1<<3) /* if ref clk b == 27 */
 446 #define  DPIO_MODSEL0                   (1<<2) /* if ref clk a == 27 */
 447 #define  DPIO_SFR_BYPASS                (1<<1)
 448 #define  DPIO_CMNRST                    (1<<0)
 449
 450 #define _DPIO_TX3_SWING_CTL4_A          0x690
 451 #define _DPIO_TX3_SWING_CTL4_B          0x2a90
 452 #define DPIO_TX3_SWING_CTL4(pipe) _PIPE(pipe, _DPIO_TX3_SWING_CTL4_A, \
 453                                         _DPIO_TX3_SWING_CTL4_B)
 454
 455 /*
 456  * Per pipe/PLL DPIO regs
 457  */
 458 #define _DPIO_DIV_A                     0x800c
 459 #define   DPIO_POST_DIV_SHIFT           (28) /* 3 bits */
 460 #define   DPIO_POST_DIV_DAC             0
 461 #define   DPIO_POST_DIV_HDMIDP          1 /* DAC 225-400M rate */
 462 #define   DPIO_POST_DIV_LVDS1           2
 463 #define   DPIO_POST_DIV_LVDS2           3
 464 #define   DPIO_K_SHIFT                  (24) /* 4 bits */
 465 #define   DPIO_P1_SHIFT                 (21) /* 3 bits */
 466 #define   DPIO_P2_SHIFT                 (16) /* 5 bits */
 467 #define   DPIO_N_SHIFT                  (12) /* 4 bits */
 468 #define   DPIO_ENABLE_CALIBRATION       (1<<11)
 469 #define   DPIO_M1DIV_SHIFT              (8) /* 3 bits */
 470 #define   DPIO_M2DIV_MASK               0xff
 471 #define _DPIO_DIV_B                     0x802c
 472 #define DPIO_DIV(pipe) _PIPE(pipe, _DPIO_DIV_A, _DPIO_DIV_B)
 473
 474 #define _DPIO_REFSFR_A                  0x8014
 475 #define   DPIO_REFSEL_OVERRIDE          27
 476 #define   DPIO_PLL_MODESEL_SHIFT        24 /* 3 bits */
 477 #define   DPIO_BIAS_CURRENT_CTL_SHIFT   21 /* 3 bits, always 0x7 */
 478 #define   DPIO_PLL_REFCLK_SEL_SHIFT     16 /* 2 bits */
 479 #define   DPIO_PLL_REFCLK_SEL_MASK      3
 480 #define   DPIO_DRIVER_CTL_SHIFT         12 /* always set to 0x8 */
 481 #define   DPIO_CLK_BIAS_CTL_SHIFT       8 /* always set to 0x5 */
 482 #define _DPIO_REFSFR_B                  0x8034
 483 #define DPIO_REFSFR(pipe) _PIPE(pipe, _DPIO_REFSFR_A, _DPIO_REFSFR_B)
 484
 485 #define _DPIO_CORE_CLK_A                0x801c
 486 #define _DPIO_CORE_CLK_B                0x803c
 487 #define DPIO_CORE_CLK(pipe) _PIPE(pipe, _DPIO_CORE_CLK_A, _DPIO_CORE_CLK_B)
 488
 489 #define _DPIO_IREF_CTL_A                0x8040
 490 #define _DPIO_IREF_CTL_B                0x8060
 491 #define DPIO_IREF_CTL(pipe) _PIPE(pipe, _DPIO_IREF_CTL_A, _DPIO_IREF_CTL_B)
 492
 493 #define DPIO_IREF_BCAST                 0xc044
 494 #define _DPIO_IREF_A                    0x8044
 495 #define _DPIO_IREF_B                    0x8064
 496 #define DPIO_IREF(pipe) _PIPE(pipe, _DPIO_IREF_A, _DPIO_IREF_B)
 497
 498 #define _DPIO_PLL_CML_A                 0x804c
 499 #define _DPIO_PLL_CML_B                 0x806c
 500 #define DPIO_PLL_CML(pipe) _PIPE(pipe, _DPIO_PLL_CML_A, _DPIO_PLL_CML_B)
 501
 502 #define _DPIO_LPF_COEFF_A               0x8048
 503 #define _DPIO_LPF_COEFF_B               0x8068
 504 #define DPIO_LPF_COEFF(pipe) _PIPE(pipe, _DPIO_LPF_COEFF_A, _DPIO_LPF_COEFF_B)
 505
 506 #define DPIO_CALIBRATION                0x80ac
 507
 508 #define DPIO_FASTCLK_DISABLE            0x8100
 509
 510 /*
 511  * Per DDI channel DPIO regs
 512  */
 513
 514 #define _DPIO_PCS_TX_0                  0x8200
 515 #define _DPIO_PCS_TX_1                  0x8400
 516 #define   DPIO_PCS_TX_LANE2_RESET       (1<<16)
 517 #define   DPIO_PCS_TX_LANE1_RESET       (1<<7)
 518 #define DPIO_PCS_TX(port) _PORT(port, _DPIO_PCS_TX_0, _DPIO_PCS_TX_1)
 519
 520 #define _DPIO_PCS_CLK_0                 0x8204
 521 #define _DPIO_PCS_CLK_1                 0x8404
 522 #define   DPIO_PCS_CLK_CRI_RXEB_EIOS_EN (1<<22)
 523 #define   DPIO_PCS_CLK_CRI_RXDIGFILTSG_EN (1<<21)
 524 #define   DPIO_PCS_CLK_DATAWIDTH_SHIFT  (6)
 525 #define   DPIO_PCS_CLK_SOFT_RESET       (1<<5)
 526 #define DPIO_PCS_CLK(port) _PORT(port, _DPIO_PCS_CLK_0, _DPIO_PCS_CLK_1)
 527
 528 #define _DPIO_PCS_CTL_OVR1_A            0x8224
 529 #define _DPIO_PCS_CTL_OVR1_B            0x8424
 530 #define DPIO_PCS_CTL_OVER1(port) _PORT(port, _DPIO_PCS_CTL_OVR1_A, \
 531                                        _DPIO_PCS_CTL_OVR1_B)
 532
 533 #define _DPIO_PCS_STAGGER0_A            0x822c
 534 #define _DPIO_PCS_STAGGER0_B            0x842c
 535 #define DPIO_PCS_STAGGER0(port) _PORT(port, _DPIO_PCS_STAGGER0_A, \
 536                                       _DPIO_PCS_STAGGER0_B)
 537
 538 #define _DPIO_PCS_STAGGER1_A            0x8230
 539 #define _DPIO_PCS_STAGGER1_B            0x8430
 540 #define DPIO_PCS_STAGGER1(port) _PORT(port, _DPIO_PCS_STAGGER1_A, \
 541                                       _DPIO_PCS_STAGGER1_B)
 542
 543 #define _DPIO_PCS_CLOCKBUF0_A           0x8238
 544 #define _DPIO_PCS_CLOCKBUF0_B           0x8438
 545 #define DPIO_PCS_CLOCKBUF0(port) _PORT(port, _DPIO_PCS_CLOCKBUF0_A, \
 546                                        _DPIO_PCS_CLOCKBUF0_B)
 547
 548 #define _DPIO_PCS_CLOCKBUF8_A           0x825c
 549 #define _DPIO_PCS_CLOCKBUF8_B           0x845c
 550 #define DPIO_PCS_CLOCKBUF8(port) _PORT(port, _DPIO_PCS_CLOCKBUF8_A, \
 551                                        _DPIO_PCS_CLOCKBUF8_B)
 552
 553 #define _DPIO_TX_SWING_CTL2_A           0x8288
 554 #define _DPIO_TX_SWING_CTL2_B           0x8488
 555 #define DPIO_TX_SWING_CTL2(port) _PORT(port, _DPIO_TX_SWING_CTL2_A, \
 556                                        _DPIO_TX_SWING_CTL2_B)
 557
 558 #define _DPIO_TX_SWING_CTL3_A           0x828c
 559 #define _DPIO_TX_SWING_CTL3_B           0x848c
 560 #define DPIO_TX_SWING_CTL3(port) _PORT(port, _DPIO_TX_SWING_CTL3_A, \
 561                                        _DPIO_TX_SWING_CTL3_B)
 562
 563 #define _DPIO_TX_SWING_CTL4_A           0x8290
 564 #define _DPIO_TX_SWING_CTL4_B           0x8490
 565 #define DPIO_TX_SWING_CTL4(port) _PORT(port, _DPIO_TX_SWING_CTL4_A, \
 566                                        _DPIO_TX_SWING_CTL4_B)
 567
 568 #define _DPIO_TX_OCALINIT_0             0x8294
 569 #define _DPIO_TX_OCALINIT_1             0x8494
 570 #define   DPIO_TX_OCALINIT_EN           (1<<31)
 571 #define DPIO_TX_OCALINIT(port) _PORT(port, _DPIO_TX_OCALINIT_0, \
 572                                      _DPIO_TX_OCALINIT_1)
 573
 574 #define _DPIO_TX_CTL_0                  0x82ac
 575 #define _DPIO_TX_CTL_1                  0x84ac
 576 #define DPIO_TX_CTL(port) _PORT(port, _DPIO_TX_CTL_0, _DPIO_TX_CTL_1)
 577
 578 #define _DPIO_TX_LANE_0                 0x82b8
 579 #define _DPIO_TX_LANE_1                 0x84b8
 580 #define DPIO_TX_LANE(port) _PORT(port, _DPIO_TX_LANE_0, _DPIO_TX_LANE_1)
 581
 582 #define _DPIO_DATA_CHANNEL1             0x8220
 583 #define _DPIO_DATA_CHANNEL2             0x8420
 584 #define DPIO_DATA_CHANNEL(port) _PORT(port, _DPIO_DATA_CHANNEL1, _DPIO_DATA_CHANNEL2)
 585
 586 #define _DPIO_PORT0_PCS0                0x0220
 587 #define _DPIO_PORT0_PCS1                0x0420
 588 #define _DPIO_PORT1_PCS2                0x2620
 589 #define _DPIO_PORT1_PCS3                0x2820
 590 #define DPIO_DATA_LANE_A(port) _PORT(port, _DPIO_PORT0_PCS0, _DPIO_PORT1_PCS2)
 591 #define DPIO_DATA_LANE_B(port) _PORT(port, _DPIO_PORT0_PCS1, _DPIO_PORT1_PCS3)
 592 #define DPIO_DATA_CHANNEL1              0x8220
 593 #define DPIO_DATA_CHANNEL2              0x8420
 594
 595 /*
 596  * Fence registers
 597  */
 598 #define FENCE_REG_830_0                 0x2000
 599 #define FENCE_REG_945_8                 0x3000
 600 #define   I830_FENCE_START_MASK         0x07f80000
 601 #define   I830_FENCE_TILING_Y_SHIFT     12
 602 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
 603 #define   I830_FENCE_PITCH_SHIFT        4
 604 #define   I830_FENCE_REG_VALID          (1<<0)
 605 #define   I915_FENCE_MAX_PITCH_VAL      4
 606 #define   I830_FENCE_MAX_PITCH_VAL      6
 607 #define   I830_FENCE_MAX_SIZE_VAL       (1<<8)
 608
 609 #define   I915_FENCE_START_MASK         0x0ff00000
 610 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
 611
 612 #define FENCE_REG_965_0                 0x03000
 613 #define   I965_FENCE_PITCH_SHIFT        2
 614 #define   I965_FENCE_TILING_Y_SHIFT     1
 615 #define   I965_FENCE_REG_VALID          (1<<0)
 616 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
 617
 618 #define FENCE_REG_SANDYBRIDGE_0         0x100000
 619 #define   SANDYBRIDGE_FENCE_PITCH_SHIFT 32
 620 #define   GEN7_FENCE_MAX_PITCH_VAL      0x0800
 621
 622 /* control register for cpu gtt access */
 623 #define TILECTL                         0x101000
 624 #define   TILECTL_SWZCTL                        (1 << 0)
 625 #define   TILECTL_TLB_PREFETCH_DIS      (1 << 2)
 626 #define   TILECTL_BACKSNOOP_DIS         (1 << 3)
 627
 628 /*
 629  * Instruction and interrupt control regs
 630  */
 631 #define PGTBL_ER        0x02024
 632 #define RENDER_RING_BASE        0x02000
 633 #define BSD_RING_BASE           0x04000
 634 #define GEN6_BSD_RING_BASE      0x12000
 635 #define VEBOX_RING_BASE         0x1a000
 636 #define BLT_RING_BASE           0x22000
 637 #define RING_TAIL(base)         ((base)+0x30)
 638 #define RING_HEAD(base)         ((base)+0x34)
 639 #define RING_START(base)        ((base)+0x38)
 640 #define RING_CTL(base)          ((base)+0x3c)
 641 #define RING_SYNC_0(base)       ((base)+0x40)
 642 #define RING_SYNC_1(base)       ((base)+0x44)
 643 #define RING_SYNC_2(base)       ((base)+0x48)
 644 #define GEN6_RVSYNC     (RING_SYNC_0(RENDER_RING_BASE))
 645 #define GEN6_RBSYNC     (RING_SYNC_1(RENDER_RING_BASE))
 646 #define GEN6_RVESYNC    (RING_SYNC_2(RENDER_RING_BASE))
 647 #define GEN6_VBSYNC     (RING_SYNC_0(GEN6_BSD_RING_BASE))
 648 #define GEN6_VRSYNC     (RING_SYNC_1(GEN6_BSD_RING_BASE))
 649 #define GEN6_VVESYNC    (RING_SYNC_2(GEN6_BSD_RING_BASE))
 650 #define GEN6_BRSYNC     (RING_SYNC_0(BLT_RING_BASE))
 651 #define GEN6_BVSYNC     (RING_SYNC_1(BLT_RING_BASE))
 652 #define GEN6_BVESYNC    (RING_SYNC_2(BLT_RING_BASE))
 653 #define GEN6_VEBSYNC    (RING_SYNC_0(VEBOX_RING_BASE))
 654 #define GEN6_VERSYNC    (RING_SYNC_1(VEBOX_RING_BASE))
 655 #define GEN6_VEVSYNC    (RING_SYNC_2(VEBOX_RING_BASE))
 656 #define GEN6_NOSYNC 0
 657 #define RING_MAX_IDLE(base)     ((base)+0x54)
 658 #define RING_HWS_PGA(base)      ((base)+0x80)
 659 #define RING_HWS_PGA_GEN6(base) ((base)+0x2080)
 660 #define ARB_MODE                0x04030
 661 #define   ARB_MODE_SWIZZLE_SNB  (1<<4)
 662 #define   ARB_MODE_SWIZZLE_IVB  (1<<5)
 663 #define GAMTARBMODE             0x04a08
 664 #define   ARB_MODE_BWGTLB_DISABLE (1<<9)
 665 #define   ARB_MODE_SWIZZLE_BDW  (1<<1)
 666 #define RENDER_HWS_PGA_GEN7     (0x04080)
 667 #define RING_FAULT_REG(ring)    (0x4094 + 0x100*(ring)->id)
 668 #define   RING_FAULT_GTTSEL_MASK (1<<11)
 669 #define   RING_FAULT_SRCID(x)   ((x >> 3) & 0xff)
 670 #define   RING_FAULT_FAULT_TYPE(x) ((x >> 1) & 0x3)
 671 #define   RING_FAULT_VALID      (1<<0)
 672 #define DONE_REG                0x40b0
 673 #define GEN8_PRIVATE_PAT        0x40e0
 674 #define BSD_HWS_PGA_GEN7        (0x04180)
 675 #define BLT_HWS_PGA_GEN7        (0x04280)
 676 #define VEBOX_HWS_PGA_GEN7      (0x04380)
 677 #define RING_ACTHD(base)        ((base)+0x74)
 678 #define RING_NOPID(base)        ((base)+0x94)
 679 #define RING_IMR(base)          ((base)+0xa8)
 680 #define RING_TIMESTAMP(base)    ((base)+0x358)
 681 #define   TAIL_ADDR             0x001FFFF8
 682 #define   HEAD_WRAP_COUNT       0xFFE00000
 683 #define   HEAD_WRAP_ONE         0x00200000
 684 #define   HEAD_ADDR             0x001FFFFC
 685 #define   RING_NR_PAGES         0x001FF000
 686 #define   RING_REPORT_MASK      0x00000006
 687 #define   RING_REPORT_64K       0x00000002
 688 #define   RING_REPORT_128K      0x00000004
 689 #define   RING_NO_REPORT        0x00000000
 690 #define   RING_VALID_MASK       0x00000001
 691 #define   RING_VALID            0x00000001
 692 #define   RING_INVALID          0x00000000
 693 #define   RING_WAIT_I8XX        (1<<0) /* gen2, PRBx_HEAD */
 694 #define   RING_WAIT             (1<<11) /* gen3+, PRBx_CTL */
 695 #define   RING_WAIT_SEMAPHORE   (1<<10) /* gen6+ */
 696 #if 0
 697 #define PRB0_TAIL       0x02030
 698 #define PRB0_HEAD       0x02034
 699 #define PRB0_START      0x02038
 700 #define PRB0_CTL        0x0203c
 701 #define PRB1_TAIL       0x02040 /* 915+ only */
 702 #define PRB1_HEAD       0x02044 /* 915+ only */
 703 #define PRB1_START      0x02048 /* 915+ only */
 704 #define PRB1_CTL        0x0204c /* 915+ only */
 705 #endif
 706 #define IPEIR_I965      0x02064
 707 #define IPEHR_I965      0x02068
 708 #define INSTDONE_I965   0x0206c
 709 #define GEN7_INSTDONE_1         0x0206c
 710 #define GEN7_SC_INSTDONE        0x07100
 711 #define GEN7_SAMPLER_INSTDONE   0x0e160
 712 #define GEN7_ROW_INSTDONE       0x0e164
 713 #define I915_NUM_INSTDONE_REG   4
 714 #define RING_IPEIR(base)        ((base)+0x64)
 715 #define RING_IPEHR(base)        ((base)+0x68)
 716 #define RING_INSTDONE(base)     ((base)+0x6c)
 717 #define RING_INSTPS(base)       ((base)+0x70)
 718 #define RING_DMA_FADD(base)     ((base)+0x78)
 719 #define RING_INSTPM(base)       ((base)+0xc0)
 720 #define INSTPS          0x02070 /* 965+ only */
 721 #define INSTDONE1       0x0207c /* 965+ only */
 722 #define ACTHD_I965      0x02074
 723 #define HWS_PGA         0x02080
 724 #define HWS_ADDRESS_MASK        0xfffff000
 725 #define HWS_START_ADDRESS_SHIFT 4
 726 #define PWRCTXA         0x2088 /* 965GM+ only */
 727 #define   PWRCTX_EN     (1<<0)
 728 #define IPEIR           0x02088
 729 #define IPEHR           0x0208c
 730 #define INSTDONE        0x02090
 731 #define NOPID           0x02094
 732 #define HWSTAM          0x02098
 733 #define DMA_FADD_I8XX   0x020d0
 734 #define RING_BBSTATE(base)      ((base)+0x110)
 735
 736 #define ERROR_GEN6      0x040a0
 737 #define GEN7_ERR_INT    0x44040
 738 #define   ERR_INT_POISON                (1<<31)
 739 #define   ERR_INT_MMIO_UNCLAIMED        (1<<13)
 740 #define   ERR_INT_PIPE_CRC_DONE_C       (1<<8)
 741 #define   ERR_INT_FIFO_UNDERRUN_C       (1<<6)
 742 #define   ERR_INT_PIPE_CRC_DONE_B       (1<<5)
 743 #define   ERR_INT_FIFO_UNDERRUN_B       (1<<3)
 744 #define   ERR_INT_PIPE_CRC_DONE_A       (1<<2)
 745 #define   ERR_INT_PIPE_CRC_DONE(pipe)   (1<<(2 + pipe*3))
 746 #define   ERR_INT_FIFO_UNDERRUN_A       (1<<0)
 747 #define   ERR_INT_FIFO_UNDERRUN(pipe)   (1<<(pipe*3))
 748
 749 #define FPGA_DBG                0x42300
 750 #define   FPGA_DBG_RM_NOCLAIM   (1<<31)
 751
 752 #define DERRMR          0x44050
 753 /* Note that HBLANK events are reserved on bdw+ */
 754 #define   DERRMR_PIPEA_SCANLINE         (1<<0)
 755 #define   DERRMR_PIPEA_PRI_FLIP_DONE    (1<<1)
 756 #define   DERRMR_PIPEA_SPR_FLIP_DONE    (1<<2)
 757 #define   DERRMR_PIPEA_VBLANK           (1<<3)
 758 #define   DERRMR_PIPEA_HBLANK           (1<<5)
 759 #define   DERRMR_PIPEB_SCANLINE         (1<<8)
 760 #define   DERRMR_PIPEB_PRI_FLIP_DONE    (1<<9)
 761 #define   DERRMR_PIPEB_SPR_FLIP_DONE    (1<<10)
 762 #define   DERRMR_PIPEB_VBLANK           (1<<11)
 763 #define   DERRMR_PIPEB_HBLANK           (1<<13)
 764 /* Note that PIPEC is not a simple translation of PIPEA/PIPEB */
 765 #define   DERRMR_PIPEC_SCANLINE         (1<<14)
 766 #define   DERRMR_PIPEC_PRI_FLIP_DONE    (1<<15)
 767 #define   DERRMR_PIPEC_SPR_FLIP_DONE    (1<<20)
 768 #define   DERRMR_PIPEC_VBLANK           (1<<21)
 769 #define   DERRMR_PIPEC_HBLANK           (1<<22)
 770
 771
 772 /* GM45+ chicken bits -- debug workaround bits that may be required
 773  * for various sorts of correct behavior.  The top 16 bits of each are
 774  * the enables for writing to the corresponding low bit.
 775  */
 776 #define _3D_CHICKEN     0x02084
 777 #define  _3D_CHICKEN_HIZ_PLANE_DISABLE_MSAA_4X_SNB      (1 << 10)
 778 #define _3D_CHICKEN2    0x0208c
 779 /* Disables pipelining of read flushes past the SF-WIZ interface.
 780  * Required on all Ironlake steppings according to the B-Spec, but the
 781  * particular danger of not doing so is not specified.
 782  */
 783 # define _3D_CHICKEN2_WM_READ_PIPELINED                 (1 << 14)
 784 #define _3D_CHICKEN3    0x02090
 785 #define  _3D_CHICKEN_SF_DISABLE_OBJEND_CULL             (1 << 10)
 786 #define  _3D_CHICKEN3_SF_DISABLE_FASTCLIP_CULL          (1 << 5)
 787 #define  _3D_CHICKEN_SDE_LIMIT_FIFO_POLY_DEPTH(x)       ((x)<<1)
 788
 789 #define MI_MODE         0x0209c
 790 # define VS_TIMER_DISPATCH                              (1 << 6)
 791 # define MI_FLUSH_ENABLE                                (1 << 12)
 792 # define ASYNC_FLIP_PERF_DISABLE                        (1 << 14)
 793
 794 #define GEN6_GT_MODE    0x20d0
 795 #define   GEN6_GT_MODE_HI                               (1 << 9)
 796 #define   GEN6_TD_FOUR_ROW_DISPATCH_DISABLE             (1 << 5)
 797
 798 #define GFX_MODE        0x02520
 799 #define GFX_MODE_GEN7   0x0229c
 800 #define RING_MODE_GEN7(ring)    ((ring)->mmio_base+0x29c)
 801 #define   GFX_RUN_LIST_ENABLE           (1<<15)
 802 #define   GFX_TLB_INVALIDATE_ALWAYS     (1<<13)
 803 #define   GFX_SURFACE_FAULT_ENABLE      (1<<12)
 804 #define   GFX_REPLAY_MODE               (1<<11)
 805 #define   GFX_PSMI_GRANULARITY          (1<<10)
 806 #define   GFX_PPGTT_ENABLE              (1<<9)
 807
 808 #define VLV_DISPLAY_BASE 0x180000
 809
 810 #define SCPD0           0x0209c /* 915+ only */
 811 #define IER             0x020a0
 812 #define IIR             0x020a4
 813 #define IMR             0x020a8
 814 #define ISR             0x020ac
 815 #define VLV_GUNIT_CLOCK_GATE    (VLV_DISPLAY_BASE + 0x2060)
 816 #define   GCFG_DIS              (1<<8)
 817 #define VLV_IIR_RW      (VLV_DISPLAY_BASE + 0x2084)
 818 #define VLV_IER         (VLV_DISPLAY_BASE + 0x20a0)
 819 #define VLV_IIR         (VLV_DISPLAY_BASE + 0x20a4)
 820 #define VLV_IMR         (VLV_DISPLAY_BASE + 0x20a8)
 821 #define VLV_ISR         (VLV_DISPLAY_BASE + 0x20ac)
 822 #define VLV_PCBR        (VLV_DISPLAY_BASE + 0x2120)
 823 #define   DISPLAY_PLANE_FLIP_PENDING(plane) (1<<(11-(plane))) /* A and B only */
 824 #define EIR             0x020b0
 825 #define EMR             0x020b4
 826 #define ESR             0x020b8
 827 #define   GM45_ERROR_PAGE_TABLE                         (1<<5)
 828 #define   GM45_ERROR_MEM_PRIV                           (1<<4)
 829 #define   I915_ERROR_PAGE_TABLE                         (1<<4)
 830 #define   GM45_ERROR_CP_PRIV                            (1<<3)
 831 #define   I915_ERROR_MEMORY_REFRESH                     (1<<1)
 832 #define   I915_ERROR_INSTRUCTION                        (1<<0)
 833 #define INSTPM          0x020c0
 834 #define   INSTPM_SELF_EN (1<<12) /* 915GM only */
 835 #define   INSTPM_AGPBUSY_DIS (1<<11) /* gen3: when disabled, pending interrupts
 836                                         will not assert AGPBUSY# and will only
 837                                         be delivered when out of C3. */
 838 #define   INSTPM_FORCE_ORDERING                         (1<<7) /* GEN6+ */
 839 #define   INSTPM_TLB_INVALIDATE (1<<9)
 840 #define   INSTPM_SYNC_FLUSH     (1<<5)
 841 #define ACTHD           0x020c8
 842 #define FW_BLC          0x020d8
 843 #define FW_BLC2         0x020dc
 844 #define FW_BLC_SELF     0x020e0 /* 915+ only */
 845 #define   FW_BLC_SELF_EN_MASK      (1<<31)
 846 #define   FW_BLC_SELF_FIFO_MASK    (1<<16) /* 945 only */
 847 #define   FW_BLC_SELF_EN           (1<<15) /* 945 only */
 848 #define MM_BURST_LENGTH     0x00700000
 849 #define MM_FIFO_WATERMARK   0x0001F000
 850 #define LM_BURST_LENGTH     0x00000700
 851 #define LM_FIFO_WATERMARK   0x0000001F
 852 #define MI_ARB_STATE    0x020e4 /* 915+ only */
 853
 854 /* Make render/texture TLB fetches lower priorty than associated data
 855  *   fetches. This is not turned on by default
 856  */
 857 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
 858
 859 /* Isoch request wait on GTT enable (Display A/B/C streams).
 860  * Make isoch requests stall on the TLB update. May cause
 861  * display underruns (test mode only)
 862  */
 863 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
 864
 865 /* Block grant count for isoch requests when block count is
 866  * set to a finite value.
 867  */
 868 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
 869 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
 870 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
 871 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
 872 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
 873
 874 /* Enable render writes to complete in C2/C3/C4 power states.
 875  * If this isn't enabled, render writes are prevented in low
 876  * power states. That seems bad to me.
 877  */
 878 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
 879
 880 /* This acknowledges an async flip immediately instead
 881  * of waiting for 2TLB fetches.
 882  */
 883 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
 884
 885 /* Enables non-sequential data reads through arbiter
 886  */
 887 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
 888
 889 /* Disable FSB snooping of cacheable write cycles from binner/render
 890  * command stream
 891  */
 892 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
 893
 894 /* Arbiter time slice for non-isoch streams */
 895 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
 896 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
 897 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
 898 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
 899 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
 900 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
 901 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
 902 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
 903 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
 904
 905 /* Low priority grace period page size */
 906 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
 907 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
 908
 909 /* Disable display A/B trickle feed */
 910 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
 911
 912 /* Set display plane priority */
 913 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
 914 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
 915
 916 #define CACHE_MODE_0    0x02120 /* 915+ only */
 917 #define   CM0_PIPELINED_RENDER_FLUSH_DISABLE (1<<8)
 918 #define   CM0_IZ_OPT_DISABLE      (1<<6)
 919 #define   CM0_ZR_OPT_DISABLE      (1<<5)
 920 #define   CM0_STC_EVICT_DISABLE_LRA_SNB (1<<5)
 921 #define   CM0_DEPTH_EVICT_DISABLE (1<<4)
 922 #define   CM0_COLOR_EVICT_DISABLE (1<<3)
 923 #define   CM0_DEPTH_WRITE_DISABLE (1<<1)
 924 #define   CM0_RC_OP_FLUSH_DISABLE (1<<0)
 925 #define BB_ADDR         0x02140 /* 8 bytes */
 926 #define GFX_FLSH_CNTL   0x02170 /* 915+ only */
 927 #define GFX_FLSH_CNTL_GEN6      0x101008
 928 #define   GFX_FLSH_CNTL_EN      (1<<0)
 929 #define ECOSKPD         0x021d0
 930 #define   ECO_GATING_CX_ONLY    (1<<3)
 931 #define   ECO_FLIP_DONE         (1<<0)
 932
 933 #define CACHE_MODE_1            0x7004 /* IVB+ */
 934 #define   PIXEL_SUBSPAN_COLLECT_OPT_DISABLE (1<<6)
 935
 936 #define GEN6_BLITTER_ECOSKPD    0x221d0
 937 #define   GEN6_BLITTER_LOCK_SHIFT                       16
 938 #define   GEN6_BLITTER_FBC_NOTIFY                       (1<<3)
 939
 940 #define GEN6_BSD_SLEEP_PSMI_CONTROL     0x12050
 941 #define   GEN6_BSD_SLEEP_MSG_DISABLE    (1 << 0)
 942 #define   GEN6_BSD_SLEEP_FLUSH_DISABLE  (1 << 2)
 943 #define   GEN6_BSD_SLEEP_INDICATOR      (1 << 3)
 944 #define   GEN6_BSD_GO_INDICATOR         (1 << 4)
 945
 946 /* On modern GEN architectures interrupt control consists of two sets
 947  * of registers. The first set pertains to the ring generating the
 948  * interrupt. The second control is for the functional block generating the
 949  * interrupt. These are PM, GT, DE, etc.
 950  *
 951  * Luckily *knocks on wood* all the ring interrupt bits match up with the
 952  * GT interrupt bits, so we don't need to duplicate the defines.
 953  *
 954  * These defines should cover us well from SNB->HSW with minor exceptions
 955  * it can also work on ILK.
 956  */
 957 #define GT_BLT_FLUSHDW_NOTIFY_INTERRUPT         (1 << 26)
 958 #define GT_BLT_CS_ERROR_INTERRUPT               (1 << 25)
 959 #define GT_BLT_USER_INTERRUPT                   (1 << 22)
 960 #define GT_BSD_CS_ERROR_INTERRUPT               (1 << 15)
 961 #define GT_BSD_USER_INTERRUPT                   (1 << 12)
 962 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1  (1 << 11) /* hsw+; rsvd on snb, ivb, vlv */
 963 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT     (1 <<  5) /* !snb */
 964 #define GT_RENDER_PIPECTL_NOTIFY_INTERRUPT      (1 <<  4)
 965 #define GT_RENDER_CS_MASTER_ERROR_INTERRUPT     (1 <<  3)
 966 #define GT_RENDER_SYNC_STATUS_INTERRUPT         (1 <<  2)
 967 #define GT_RENDER_DEBUG_INTERRUPT               (1 <<  1)
 968 #define GT_RENDER_USER_INTERRUPT                (1 <<  0)
 969
 970 #define PM_VEBOX_CS_ERROR_INTERRUPT             (1 << 12) /* hsw+ */
 971 #define PM_VEBOX_USER_INTERRUPT                 (1 << 10) /* hsw+ */
 972
 973 #define GT_PARITY_ERROR(dev) \
 974         (GT_RENDER_L3_PARITY_ERROR_INTERRUPT | \
 975          (IS_HASWELL(dev) ? GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1 : 0))
 976
 977 /* These are all the "old" interrupts */
 978 #define ILK_BSD_USER_INTERRUPT                          (1<<5)
 979 #define I915_PIPE_CONTROL_NOTIFY_INTERRUPT              (1<<18)
 980 #define I915_DISPLAY_PORT_INTERRUPT                     (1<<17)
 981 #define I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT      (1<<15)
 982 #define I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT        (1<<14) /* p-state */
 983 #define I915_HWB_OOM_INTERRUPT                          (1<<13)
 984 #define I915_SYNC_STATUS_INTERRUPT                      (1<<12)
 985 #define I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT     (1<<11)
 986 #define I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT     (1<<10)
 987 #define I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT       (1<<9)
 988 #define I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT     (1<<8)
 989 #define I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT            (1<<7)
 990 #define I915_DISPLAY_PIPE_A_EVENT_INTERRUPT             (1<<6)
 991 #define I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT            (1<<5)
 992 #define I915_DISPLAY_PIPE_B_EVENT_INTERRUPT             (1<<4)
 993 #define I915_DEBUG_INTERRUPT                            (1<<2)
 994 #define I915_USER_INTERRUPT                             (1<<1)
 995 #define I915_ASLE_INTERRUPT                             (1<<0)
 996 #define I915_BSD_USER_INTERRUPT                         (1 << 25)
 997
 998 #define GEN6_BSD_RNCID                  0x12198
 999
1000 #define GEN7_FF_THREAD_MODE             0x20a0
1001 #define   GEN7_FF_SCHED_MASK            0x0077070
1002 #define   GEN7_FF_TS_SCHED_HS1          (0x5<<16)
1003 #define   GEN7_FF_TS_SCHED_HS0          (0x3<<16)
1004 #define   GEN7_FF_TS_SCHED_LOAD_BALANCE (0x1<<16)
1005 #define   GEN7_FF_TS_SCHED_HW           (0x0<<16) /* Default */
1006 #define   GEN7_FF_VS_REF_CNT_FFME       (1 << 15)
1007 #define   GEN7_FF_VS_SCHED_HS1          (0x5<<12)
1008 #define   GEN7_FF_VS_SCHED_HS0          (0x3<<12)
1009 #define   GEN7_FF_VS_SCHED_LOAD_BALANCE (0x1<<12) /* Default */
1010 #define   GEN7_FF_VS_SCHED_HW           (0x0<<12)
1011 #define   GEN7_FF_DS_SCHED_HS1          (0x5<<4)
1012 #define   GEN7_FF_DS_SCHED_HS0          (0x3<<4)
1013 #define   GEN7_FF_DS_SCHED_LOAD_BALANCE (0x1<<4)  /* Default */
1014 #define   GEN7_FF_DS_SCHED_HW           (0x0<<4)
1015
1016 /*
1017  * Framebuffer compression (915+ only)
1018  */
1019
1020 #define FBC_CFB_BASE            0x03200 /* 4k page aligned */
1021 #define FBC_LL_BASE             0x03204 /* 4k page aligned */
1022 #define FBC_CONTROL             0x03208
1023 #define   FBC_CTL_EN            (1<<31)
1024 #define   FBC_CTL_PERIODIC      (1<<30)
1025 #define   FBC_CTL_INTERVAL_SHIFT (16)
1026 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
1027 #define   FBC_CTL_C3_IDLE       (1<<13)
1028 #define   FBC_CTL_STRIDE_SHIFT  (5)
1029 #define   FBC_CTL_FENCENO       (1<<0)
1030 #define FBC_COMMAND             0x0320c
1031 #define   FBC_CMD_COMPRESS      (1<<0)
1032 #define FBC_STATUS              0x03210
1033 #define   FBC_STAT_COMPRESSING  (1<<31)
1034 #define   FBC_STAT_COMPRESSED   (1<<30)
1035 #define   FBC_STAT_MODIFIED     (1<<29)
1036 #define   FBC_STAT_CURRENT_LINE (1<<0)
1037 #define FBC_CONTROL2            0x03214
1038 #define   FBC_CTL_FENCE_DBL     (0<<4)
1039 #define   FBC_CTL_IDLE_IMM      (0<<2)
1040 #define   FBC_CTL_IDLE_FULL     (1<<2)
1041 #define   FBC_CTL_IDLE_LINE     (2<<2)
1042 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
1043 #define   FBC_CTL_CPU_FENCE     (1<<1)
1044 #define   FBC_CTL_PLANEA        (0<<0)
1045 #define   FBC_CTL_PLANEB        (1<<0)
1046 #define FBC_FENCE_OFF           0x0321b
1047 #define FBC_TAG                 0x03300
1048
1049 #define FBC_LL_SIZE             (1536)
1050
1051 /* Framebuffer compression for GM45+ */
1052 #define DPFC_CB_BASE            0x3200
1053 #define DPFC_CONTROL            0x3208
1054 #define   DPFC_CTL_EN           (1<<31)
1055 #define   DPFC_CTL_PLANEA       (0<<30)
1056 #define   DPFC_CTL_PLANEB       (1<<30)
1057 #define   IVB_DPFC_CTL_PLANE_SHIFT      (29)
1058 #define   DPFC_CTL_FENCE_EN     (1<<29)
1059 #define   IVB_DPFC_CTL_FENCE_EN (1<<28)
1060 #define   DPFC_CTL_PERSISTENT_MODE      (1<<25)
1061 #define   DPFC_SR_EN            (1<<10)
1062 #define   DPFC_CTL_LIMIT_1X     (0<<6)
1063 #define   DPFC_CTL_LIMIT_2X     (1<<6)
1064 #define   DPFC_CTL_LIMIT_4X     (2<<6)
1065 #define DPFC_RECOMP_CTL         0x320c
1066 #define   DPFC_RECOMP_STALL_EN  (1<<27)
1067 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
1068 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
1069 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
1070 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
1071 #define DPFC_STATUS             0x3210
1072 #define   DPFC_INVAL_SEG_SHIFT  (16)
1073 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
1074 #define   DPFC_COMP_SEG_SHIFT   (0)
1075 #define   DPFC_COMP_SEG_MASK    (0x000003ff)
1076 #define DPFC_STATUS2            0x3214
1077 #define DPFC_FENCE_YOFF         0x3218
1078 #define DPFC_CHICKEN            0x3224
1079 #define   DPFC_HT_MODIFY        (1<<31)
1080
1081 /* Framebuffer compression for Ironlake */
1082 #define ILK_DPFC_CB_BASE        0x43200
1083 #define ILK_DPFC_CONTROL        0x43208
1084 /* The bit 28-8 is reserved */
1085 #define   DPFC_RESERVED         (0x1FFFFF00)
1086 #define ILK_DPFC_RECOMP_CTL     0x4320c
1087 #define ILK_DPFC_STATUS         0x43210
1088 #define ILK_DPFC_FENCE_YOFF     0x43218
1089 #define ILK_DPFC_CHICKEN        0x43224
1090 #define ILK_FBC_RT_BASE         0x2128
1091 #define   ILK_FBC_RT_VALID      (1<<0)
1092 #define   SNB_FBC_FRONT_BUFFER  (1<<1)
1093
1094 #define ILK_DISPLAY_CHICKEN1    0x42000
1095 #define   ILK_FBCQ_DIS          (1<<22)
1096 #define   ILK_PABSTRETCH_DIS    (1<<21)
1097
1098
1099 /*
1100  * Framebuffer compression for Sandybridge
1101  *
1102  * The following two registers are of type GTTMMADR
1103  */
1104 #define SNB_DPFC_CTL_SA         0x100100
1105 #define   SNB_CPU_FENCE_ENABLE  (1<<29)
1106 #define DPFC_CPU_FENCE_OFFSET   0x100104
1107
1108 /* Framebuffer compression for Ivybridge */
1109 #define IVB_FBC_RT_BASE                 0x7020
1110
1111 #define IPS_CTL         0x43408
1112 #define   IPS_ENABLE    (1 << 31)
1113
1114 #define MSG_FBC_REND_STATE      0x50380
1115 #define   FBC_REND_NUKE         (1<<2)
1116 #define   FBC_REND_CACHE_CLEAN  (1<<1)
1117
1118 #define _HSW_PIPE_SLICE_CHICKEN_1_A     0x420B0
1119 #define _HSW_PIPE_SLICE_CHICKEN_1_B     0x420B4
1120 #define   HSW_BYPASS_FBC_QUEUE          (1<<22)
1121 #define HSW_PIPE_SLICE_CHICKEN_1(pipe) _PIPE(pipe, + \
1122                                              _HSW_PIPE_SLICE_CHICKEN_1_A, + \
1123                                              _HSW_PIPE_SLICE_CHICKEN_1_B)
1124
1125 /*
1126  * GPIO regs
1127  */
1128 #define GPIOA                   0x5010
1129 #define GPIOB                   0x5014
1130 #define GPIOC                   0x5018
1131 #define GPIOD                   0x501c
1132 #define GPIOE                   0x5020
1133 #define GPIOF                   0x5024
1134 #define GPIOG                   0x5028
1135 #define GPIOH                   0x502c
1136 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
1137 # define GPIO_CLOCK_DIR_IN              (0 << 1)
1138 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
1139 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
1140 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
1141 # define GPIO_CLOCK_VAL_IN              (1 << 4)
1142 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
1143 # define GPIO_DATA_DIR_MASK             (1 << 8)
1144 # define GPIO_DATA_DIR_IN               (0 << 9)
1145 # define GPIO_DATA_DIR_OUT              (1 << 9)
1146 # define GPIO_DATA_VAL_MASK             (1 << 10)
1147 # define GPIO_DATA_VAL_OUT              (1 << 11)
1148 # define GPIO_DATA_VAL_IN               (1 << 12)
1149 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
1150
1151 #define GMBUS0                  0x5100 /* clock/port select */
1152 #define   GMBUS_RATE_100KHZ     (0<<8)
1153 #define   GMBUS_RATE_50KHZ      (1<<8)
1154 #define   GMBUS_RATE_400KHZ     (2<<8) /* reserved on Pineview */
1155 #define   GMBUS_RATE_1MHZ       (3<<8) /* reserved on Pineview */
1156 #define   GMBUS_HOLD_EXT        (1<<7) /* 300ns hold time, rsvd on Pineview */
1157 #define   GMBUS_PORT_DISABLED   0
1158 #define   GMBUS_PORT_SSC        1
1159 #define   GMBUS_PORT_VGADDC     2
1160 #define   GMBUS_PORT_PANEL      3
1161 #define   GMBUS_PORT_DPC        4 /* HDMIC */
1162 #define   GMBUS_PORT_DPB        5 /* SDVO, HDMIB */
1163 #define   GMBUS_PORT_DPD        6 /* HDMID */
1164 #define   GMBUS_PORT_RESERVED   7 /* 7 reserved */
1165 #define   GMBUS_NUM_PORTS       (GMBUS_PORT_DPD - GMBUS_PORT_SSC + 1)
1166 #define GMBUS1                  0x5104 /* command/status */
1167 #define   GMBUS_SW_CLR_INT      (1<<31)
1168 #define   GMBUS_SW_RDY          (1<<30)
1169 #define   GMBUS_ENT             (1<<29) /* enable timeout */
1170 #define   GMBUS_CYCLE_NONE      (0<<25)
1171 #define   GMBUS_CYCLE_WAIT      (1<<25)
1172 #define   GMBUS_CYCLE_INDEX     (2<<25)
1173 #define   GMBUS_CYCLE_STOP      (4<<25)
1174 #define   GMBUS_BYTE_COUNT_SHIFT 16
1175 #define   GMBUS_SLAVE_INDEX_SHIFT 8
1176 #define   GMBUS_SLAVE_ADDR_SHIFT 1
1177 #define   GMBUS_SLAVE_READ      (1<<0)
1178 #define   GMBUS_SLAVE_WRITE     (0<<0)
1179 #define GMBUS2                  0x5108 /* status */
1180 #define   GMBUS_INUSE           (1<<15)
1181 #define   GMBUS_HW_WAIT_PHASE   (1<<14)
1182 #define   GMBUS_STALL_TIMEOUT   (1<<13)
1183 #define   GMBUS_INT             (1<<12)
1184 #define   GMBUS_HW_RDY          (1<<11)
1185 #define   GMBUS_SATOER          (1<<10)
1186 #define   GMBUS_ACTIVE          (1<<9)
1187 #define GMBUS3                  0x510c /* data buffer bytes 3-0 */
1188 #define GMBUS4                  0x5110 /* interrupt mask (Pineview+) */
1189 #define   GMBUS_SLAVE_TIMEOUT_EN (1<<4)
1190 #define   GMBUS_NAK_EN          (1<<3)
1191 #define   GMBUS_IDLE_EN         (1<<2)
1192 #define   GMBUS_HW_WAIT_EN      (1<<1)
1193 #define   GMBUS_HW_RDY_EN       (1<<0)
1194 #define GMBUS5                  0x5120 /* byte index */
1195 #define   GMBUS_2BYTE_INDEX_EN  (1<<31)
1196
1197 /*
1198  * Clock control & power management
1199  */
1200
1201 #define VGA0    0x6000
1202 #define VGA1    0x6004
1203 #define VGA_PD  0x6010
1204 #define   VGA0_PD_P2_DIV_4      (1 << 7)
1205 #define   VGA0_PD_P1_DIV_2      (1 << 5)
1206 #define   VGA0_PD_P1_SHIFT      0
1207 #define   VGA0_PD_P1_MASK       (0x1f << 0)
1208 #define   VGA1_PD_P2_DIV_4      (1 << 15)
1209 #define   VGA1_PD_P1_DIV_2      (1 << 13)
1210 #define   VGA1_PD_P1_SHIFT      8
1211 #define   VGA1_PD_P1_MASK       (0x1f << 8)
1212 #define _DPLL_A (dev_priv->info->display_mmio_offset + 0x6014)
1213 #define _DPLL_B (dev_priv->info->display_mmio_offset + 0x6018)
1214 #define DPLL(pipe) _PIPE(pipe, _DPLL_A, _DPLL_B)
1215 #define   DPLL_VCO_ENABLE               (1 << 31)
1216 #define   DPLL_SDVO_HIGH_SPEED          (1 << 30)
1217 #define   DPLL_DVO_2X_MODE              (1 << 30)
1218 #define   DPLL_EXT_BUFFER_ENABLE_VLV    (1 << 30)
1219 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
1220 #define   DPLL_REFA_CLK_ENABLE_VLV      (1 << 29)
1221 #define   DPLL_VGA_MODE_DIS             (1 << 28)
1222 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
1223 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
1224 #define   DPLL_MODE_MASK                (3 << 26)
1225 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
1226 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
1227 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
1228 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
1229 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
1230 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
1231 #define   DPLL_FPA01_P1_POST_DIV_MASK_PINEVIEW  0x00ff8000 /* Pineview */
1232 #define   DPLL_LOCK_VLV                 (1<<15)
1233 #define   DPLL_INTEGRATED_CRI_CLK_VLV   (1<<14)
1234 #define   DPLL_INTEGRATED_CLOCK_VLV     (1<<13)
1235 #define   DPLL_PORTC_READY_MASK         (0xf << 4)
1236 #define   DPLL_PORTB_READY_MASK         (0xf)
1237
1238 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
1239 /*
1240  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
1241  * this field (only one bit may be set).
1242  */
1243 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
1244 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
1245 #define   DPLL_FPA01_P1_POST_DIV_SHIFT_PINEVIEW 15
1246 /* i830, required in DVO non-gang */
1247 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
1248 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
1249 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
1250 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
1251 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
1252 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
1253 #define   PLL_REF_INPUT_MASK            (3 << 13)
1254 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
1255 /* Ironlake */
1256 # define PLL_REF_SDVO_HDMI_MULTIPLIER_SHIFT     9
1257 # define PLL_REF_SDVO_HDMI_MULTIPLIER_MASK      (7 << 9)
1258 # define PLL_REF_SDVO_HDMI_MULTIPLIER(x)        (((x)-1) << 9)
1259 # define DPLL_FPA1_P1_POST_DIV_SHIFT            0
1260 # define DPLL_FPA1_P1_POST_DIV_MASK             0xff
1261
1262 /*
1263  * Parallel to Serial Load Pulse phase selection.
1264  * Selects the phase for the 10X DPLL clock for the PCIe
1265  * digital display port. The range is 4 to 13; 10 or more
1266  * is just a flip delay. The default is 6
1267  */
1268 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
1269 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
1270 /*
1271  * SDVO multiplier for 945G/GM. Not used on 965.
1272  */
1273 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
1274 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
1275 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
1276 #define _DPLL_A_MD (dev_priv->info->display_mmio_offset + 0x601c) /* 965+ only */
1277 /*
1278  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
1279  *
1280  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
1281  */
1282 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
1283 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
1284 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
1285 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
1286 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
1287 /*
1288  * SDVO/UDI pixel multiplier.
1289  *
1290  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
1291  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
1292  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
1293  * dummy bytes in the datastream at an increased clock rate, with both sides of
1294  * the link knowing how many bytes are fill.
1295  *
1296  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
1297  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
1298  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
1299  * through an SDVO command.
1300  *
1301  * This register field has values of multiplication factor minus 1, with
1302  * a maximum multiplier of 5 for SDVO.
1303  */
1304 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
1305 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
1306 /*
1307  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
1308  * This best be set to the default value (3) or the CRT won't work. No,
1309  * I don't entirely understand what this does...
1310  */
1311 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
1312 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
1313 #define _DPLL_B_MD (dev_priv->info->display_mmio_offset + 0x6020) /* 965+ only */
1314 #define DPLL_MD(pipe) _PIPE(pipe, _DPLL_A_MD, _DPLL_B_MD)
1315
1316 #define _FPA0   0x06040
1317 #define _FPA1   0x06044
1318 #define _FPB0   0x06048
1319 #define _FPB1   0x0604c
1320 #define FP0(pipe) _PIPE(pipe, _FPA0, _FPB0)
1321 #define FP1(pipe) _PIPE(pipe, _FPA1, _FPB1)
1322 #define   FP_N_DIV_MASK         0x003f0000
1323 #define   FP_N_PINEVIEW_DIV_MASK        0x00ff0000
1324 #define   FP_N_DIV_SHIFT                16
1325 #define   FP_M1_DIV_MASK        0x00003f00
1326 #define   FP_M1_DIV_SHIFT                8
1327 #define   FP_M2_DIV_MASK        0x0000003f
1328 #define   FP_M2_PINEVIEW_DIV_MASK       0x000000ff
1329 #define   FP_M2_DIV_SHIFT                0
1330 #define DPLL_TEST       0x606c
1331 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
1332 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
1333 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
1334 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
1335 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
1336 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
1337 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
1338 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
1339 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
1340 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
1341 #define D_STATE         0x6104
1342 #define  DSTATE_GFX_RESET_I830                  (1<<6)
1343 #define  DSTATE_PLL_D3_OFF                      (1<<3)
1344 #define  DSTATE_GFX_CLOCK_GATING                (1<<1)
1345 #define  DSTATE_DOT_CLOCK_GATING                (1<<0)
1346 #define DSPCLK_GATE_D   (dev_priv->info->display_mmio_offset + 0x6200)
1347 # define DPUNIT_B_CLOCK_GATE_DISABLE            (1 << 30) /* 965 */
1348 # define VSUNIT_CLOCK_GATE_DISABLE              (1 << 29) /* 965 */
1349 # define VRHUNIT_CLOCK_GATE_DISABLE             (1 << 28) /* 965 */
1350 # define VRDUNIT_CLOCK_GATE_DISABLE             (1 << 27) /* 965 */
1351 # define AUDUNIT_CLOCK_GATE_DISABLE             (1 << 26) /* 965 */
1352 # define DPUNIT_A_CLOCK_GATE_DISABLE            (1 << 25) /* 965 */
1353 # define DPCUNIT_CLOCK_GATE_DISABLE             (1 << 24) /* 965 */
1354 # define TVRUNIT_CLOCK_GATE_DISABLE             (1 << 23) /* 915-945 */
1355 # define TVCUNIT_CLOCK_GATE_DISABLE             (1 << 22) /* 915-945 */
1356 # define TVFUNIT_CLOCK_GATE_DISABLE             (1 << 21) /* 915-945 */
1357 # define TVEUNIT_CLOCK_GATE_DISABLE             (1 << 20) /* 915-945 */
1358 # define DVSUNIT_CLOCK_GATE_DISABLE             (1 << 19) /* 915-945 */
1359 # define DSSUNIT_CLOCK_GATE_DISABLE             (1 << 18) /* 915-945 */
1360 # define DDBUNIT_CLOCK_GATE_DISABLE             (1 << 17) /* 915-945 */
1361 # define DPRUNIT_CLOCK_GATE_DISABLE             (1 << 16) /* 915-945 */
1362 # define DPFUNIT_CLOCK_GATE_DISABLE             (1 << 15) /* 915-945 */
1363 # define DPBMUNIT_CLOCK_GATE_DISABLE            (1 << 14) /* 915-945 */
1364 # define DPLSUNIT_CLOCK_GATE_DISABLE            (1 << 13) /* 915-945 */
1365 # define DPLUNIT_CLOCK_GATE_DISABLE             (1 << 12) /* 915-945 */
1366 # define DPOUNIT_CLOCK_GATE_DISABLE             (1 << 11)
1367 # define DPBUNIT_CLOCK_GATE_DISABLE             (1 << 10)
1368 # define DCUNIT_CLOCK_GATE_DISABLE              (1 << 9)
1369 # define DPUNIT_CLOCK_GATE_DISABLE              (1 << 8)
1370 # define VRUNIT_CLOCK_GATE_DISABLE              (1 << 7) /* 915+: reserved */
1371 # define OVHUNIT_CLOCK_GATE_DISABLE             (1 << 6) /* 830-865 */
1372 # define DPIOUNIT_CLOCK_GATE_DISABLE            (1 << 6) /* 915-945 */
1373 # define OVFUNIT_CLOCK_GATE_DISABLE             (1 << 5)
1374 # define OVBUNIT_CLOCK_GATE_DISABLE             (1 << 4)
1375 /**
1376  * This bit must be set on the 830 to prevent hangs when turning off the
1377  * overlay scaler.
1378  */
1379 # define OVRUNIT_CLOCK_GATE_DISABLE             (1 << 3)
1380 # define OVCUNIT_CLOCK_GATE_DISABLE             (1 << 2)
1381 # define OVUUNIT_CLOCK_GATE_DISABLE             (1 << 1)
1382 # define ZVUNIT_CLOCK_GATE_DISABLE              (1 << 0) /* 830 */
1383 # define OVLUNIT_CLOCK_GATE_DISABLE             (1 << 0) /* 845,865 */
1384
1385 #define RENCLK_GATE_D1          0x6204
1386 # define BLITTER_CLOCK_GATE_DISABLE             (1 << 13) /* 945GM only */
1387 # define MPEG_CLOCK_GATE_DISABLE                (1 << 12) /* 945GM only */
1388 # define PC_FE_CLOCK_GATE_DISABLE               (1 << 11)
1389 # define PC_BE_CLOCK_GATE_DISABLE               (1 << 10)
1390 # define WINDOWER_CLOCK_GATE_DISABLE            (1 << 9)
1391 # define INTERPOLATOR_CLOCK_GATE_DISABLE        (1 << 8)
1392 # define COLOR_CALCULATOR_CLOCK_GATE_DISABLE    (1 << 7)
1393 # define MOTION_COMP_CLOCK_GATE_DISABLE         (1 << 6)
1394 # define MAG_CLOCK_GATE_DISABLE                 (1 << 5)
1395 /** This bit must be unset on 855,865 */
1396 # define MECI_CLOCK_GATE_DISABLE                (1 << 4)
1397 # define DCMP_CLOCK_GATE_DISABLE                (1 << 3)
1398 # define MEC_CLOCK_GATE_DISABLE                 (1 << 2)
1399 # define MECO_CLOCK_GATE_DISABLE                (1 << 1)
1400 /** This bit must be set on 855,865. */
1401 # define SV_CLOCK_GATE_DISABLE                  (1 << 0)
1402 # define I915_MPEG_CLOCK_GATE_DISABLE           (1 << 16)
1403 # define I915_VLD_IP_PR_CLOCK_GATE_DISABLE      (1 << 15)
1404 # define I915_MOTION_COMP_CLOCK_GATE_DISABLE    (1 << 14)
1405 # define I915_BD_BF_CLOCK_GATE_DISABLE          (1 << 13)
1406 # define I915_SF_SE_CLOCK_GATE_DISABLE          (1 << 12)
1407 # define I915_WM_CLOCK_GATE_DISABLE             (1 << 11)
1408 # define I915_IZ_CLOCK_GATE_DISABLE             (1 << 10)
1409 # define I915_PI_CLOCK_GATE_DISABLE             (1 << 9)
1410 # define I915_DI_CLOCK_GATE_DISABLE             (1 << 8)
1411 # define I915_SH_SV_CLOCK_GATE_DISABLE          (1 << 7)
1412 # define I915_PL_DG_QC_FT_CLOCK_GATE_DISABLE    (1 << 6)
1413 # define I915_SC_CLOCK_GATE_DISABLE             (1 << 5)
1414 # define I915_FL_CLOCK_GATE_DISABLE             (1 << 4)
1415 # define I915_DM_CLOCK_GATE_DISABLE             (1 << 3)
1416 # define I915_PS_CLOCK_GATE_DISABLE             (1 << 2)
1417 # define I915_CC_CLOCK_GATE_DISABLE             (1 << 1)
1418 # define I915_BY_CLOCK_GATE_DISABLE             (1 << 0)
1419
1420 # define I965_RCZ_CLOCK_GATE_DISABLE            (1 << 30)
1421 /** This bit must always be set on 965G/965GM */
1422 # define I965_RCC_CLOCK_GATE_DISABLE            (1 << 29)
1423 # define I965_RCPB_CLOCK_GATE_DISABLE           (1 << 28)
1424 # define I965_DAP_CLOCK_GATE_DISABLE            (1 << 27)
1425 # define I965_ROC_CLOCK_GATE_DISABLE            (1 << 26)
1426 # define I965_GW_CLOCK_GATE_DISABLE             (1 << 25)
1427 # define I965_TD_CLOCK_GATE_DISABLE             (1 << 24)
1428 /** This bit must always be set on 965G */
1429 # define I965_ISC_CLOCK_GATE_DISABLE            (1 << 23)
1430 # define I965_IC_CLOCK_GATE_DISABLE             (1 << 22)
1431 # define I965_EU_CLOCK_GATE_DISABLE             (1 << 21)
1432 # define I965_IF_CLOCK_GATE_DISABLE             (1 << 20)
1433 # define I965_TC_CLOCK_GATE_DISABLE             (1 << 19)
1434 # define I965_SO_CLOCK_GATE_DISABLE             (1 << 17)
1435 # define I965_FBC_CLOCK_GATE_DISABLE            (1 << 16)
1436 # define I965_MARI_CLOCK_GATE_DISABLE           (1 << 15)
1437 # define I965_MASF_CLOCK_GATE_DISABLE           (1 << 14)
1438 # define I965_MAWB_CLOCK_GATE_DISABLE           (1 << 13)
1439 # define I965_EM_CLOCK_GATE_DISABLE             (1 << 12)
1440 # define I965_UC_CLOCK_GATE_DISABLE             (1 << 11)
1441 # define I965_SI_CLOCK_GATE_DISABLE             (1 << 6)
1442 # define I965_MT_CLOCK_GATE_DISABLE             (1 << 5)
1443 # define I965_PL_CLOCK_GATE_DISABLE             (1 << 4)
1444 # define I965_DG_CLOCK_GATE_DISABLE             (1 << 3)
1445 # define I965_QC_CLOCK_GATE_DISABLE             (1 << 2)
1446 # define I965_FT_CLOCK_GATE_DISABLE             (1 << 1)
1447 # define I965_DM_CLOCK_GATE_DISABLE             (1 << 0)
1448
1449 #define RENCLK_GATE_D2          0x6208
1450 #define VF_UNIT_CLOCK_GATE_DISABLE              (1 << 9)
1451 #define GS_UNIT_CLOCK_GATE_DISABLE              (1 << 7)
1452 #define CL_UNIT_CLOCK_GATE_DISABLE              (1 << 6)
1453 #define RAMCLK_GATE_D           0x6210          /* CRL only */
1454 #define DEUC                    0x6214          /* CRL only */
1455
1456 #define FW_BLC_SELF_VLV         (VLV_DISPLAY_BASE + 0x6500)
1457 #define  FW_CSPWRDWNEN          (1<<15)
1458
1459 #define MI_ARB_VLV              (VLV_DISPLAY_BASE + 0x6504)
1460
1461 #define CZCLK_CDCLK_FREQ_RATIO  (VLV_DISPLAY_BASE + 0x6508)
1462 #define   CDCLK_FREQ_SHIFT      4
1463 #define   CDCLK_FREQ_MASK       (0x1f << CDCLK_FREQ_SHIFT)
1464 #define   CZCLK_FREQ_MASK       0xf
1465 #define GMBUSFREQ_VLV           (VLV_DISPLAY_BASE + 0x6510)
1466
1467 /*
1468  * Palette regs
1469  */
1470
1471 #define _PALETTE_A              (dev_priv->info->display_mmio_offset + 0xa000)
1472 #define _PALETTE_B              (dev_priv->info->display_mmio_offset + 0xa800)
1473 #define PALETTE(pipe) _PIPE(pipe, _PALETTE_A, _PALETTE_B)
1474
1475 /* MCH MMIO space */
1476
1477 /*
1478  * MCHBAR mirror.
1479  *
1480  * This mirrors the MCHBAR MMIO space whose location is determined by
1481  * device 0 function 0's pci config register 0x44 or 0x48 and matches it in
1482  * every way.  It is not accessible from the CP register read instructions.
1483  *
1484  * Starting from Haswell, you can't write registers using the MCHBAR mirror,
1485  * just read.
1486  */
1487 #define MCHBAR_MIRROR_BASE      0x10000
1488
1489 #define MCHBAR_MIRROR_BASE_SNB  0x140000
1490
1491 /* Memory controller frequency in MCHBAR for Haswell (possible SNB+) */
1492 #define DCLK (MCHBAR_MIRROR_BASE_SNB + 0x5e04)
1493
1494 /** 915-945 and GM965 MCH register controlling DRAM channel access */
1495 #define DCC                     0x10200
1496 #define DCC_ADDRESSING_MODE_SINGLE_CHANNEL              (0 << 0)
1497 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC     (1 << 0)
1498 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED    (2 << 0)
1499 #define DCC_ADDRESSING_MODE_MASK                        (3 << 0)
1500 #define DCC_CHANNEL_XOR_DISABLE                         (1 << 10)
1501 #define DCC_CHANNEL_XOR_BIT_17                          (1 << 9)
1502
1503 /** Pineview MCH register contains DDR3 setting */
1504 #define CSHRDDR3CTL            0x101a8
1505 #define CSHRDDR3CTL_DDR3       (1 << 2)
1506
1507 /** 965 MCH register controlling DRAM channel configuration */
1508 #define C0DRB3                  0x10206
1509 #define C1DRB3                  0x10606
1510
1511 /** snb MCH registers for reading the DRAM channel configuration */
1512 #define MAD_DIMM_C0                     (MCHBAR_MIRROR_BASE_SNB + 0x5004)
1513 #define MAD_DIMM_C1                     (MCHBAR_MIRROR_BASE_SNB + 0x5008)
1514 #define MAD_DIMM_C2                     (MCHBAR_MIRROR_BASE_SNB + 0x500C)
1515 #define   MAD_DIMM_ECC_MASK             (0x3 << 24)
1516 #define   MAD_DIMM_ECC_OFF              (0x0 << 24)
1517 #define   MAD_DIMM_ECC_IO_ON_LOGIC_OFF  (0x1 << 24)
1518 #define   MAD_DIMM_ECC_IO_OFF_LOGIC_ON  (0x2 << 24)
1519 #define   MAD_DIMM_ECC_ON               (0x3 << 24)
1520 #define   MAD_DIMM_ENH_INTERLEAVE       (0x1 << 22)
1521 #define   MAD_DIMM_RANK_INTERLEAVE      (0x1 << 21)
1522 #define   MAD_DIMM_B_WIDTH_X16          (0x1 << 20) /* X8 chips if unset */
1523 #define   MAD_DIMM_A_WIDTH_X16          (0x1 << 19) /* X8 chips if unset */
1524 #define   MAD_DIMM_B_DUAL_RANK          (0x1 << 18)
1525 #define   MAD_DIMM_A_DUAL_RANK          (0x1 << 17)
1526 #define   MAD_DIMM_A_SELECT             (0x1 << 16)
1527 /* DIMM sizes are in multiples of 256mb. */
1528 #define   MAD_DIMM_B_SIZE_SHIFT         8
1529 #define   MAD_DIMM_B_SIZE_MASK          (0xff << MAD_DIMM_B_SIZE_SHIFT)
1530 #define   MAD_DIMM_A_SIZE_SHIFT         0
1531 #define   MAD_DIMM_A_SIZE_MASK          (0xff << MAD_DIMM_A_SIZE_SHIFT)
1532
1533 /** snb MCH registers for priority tuning */
1534 #define MCH_SSKPD                       (MCHBAR_MIRROR_BASE_SNB + 0x5d10)
1535 #define   MCH_SSKPD_WM0_MASK            0x3f
1536 #define   MCH_SSKPD_WM0_VAL             0xc
1537
1538 #define MCH_SECP_NRG_STTS               (MCHBAR_MIRROR_BASE_SNB + 0x592c)
1539
1540 /* Clocking configuration register */
1541 #define CLKCFG                  0x10c00
1542 #define CLKCFG_FSB_400                                  (5 << 0)        /* hrawclk 100 */
1543 #define CLKCFG_FSB_533                                  (1 << 0)        /* hrawclk 133 */
1544 #define CLKCFG_FSB_667                                  (3 << 0)        /* hrawclk 166 */
1545 #define CLKCFG_FSB_800                                  (2 << 0)        /* hrawclk 200 */
1546 #define CLKCFG_FSB_1067                                 (6 << 0)        /* hrawclk 266 */
1547 #define CLKCFG_FSB_1333                                 (7 << 0)        /* hrawclk 333 */
1548 /* Note, below two are guess */
1549 #define CLKCFG_FSB_1600                                 (4 << 0)        /* hrawclk 400 */
1550 #define CLKCFG_FSB_1600_ALT                             (0 << 0)        /* hrawclk 400 */
1551 #define CLKCFG_FSB_MASK                                 (7 << 0)
1552 #define CLKCFG_MEM_533                                  (1 << 4)
1553 #define CLKCFG_MEM_667                                  (2 << 4)
1554 #define CLKCFG_MEM_800                                  (3 << 4)
1555 #define CLKCFG_MEM_MASK                                 (7 << 4)
1556
1557 #define TSC1                    0x11001
1558 #define   TSE                   (1<<0)
1559 #define TR1                     0x11006
1560 #define TSFS                    0x11020
1561 #define   TSFS_SLOPE_MASK       0x0000ff00
1562 #define   TSFS_SLOPE_SHIFT      8
1563 #define   TSFS_INTR_MASK        0x000000ff
1564
1565 #define CRSTANDVID              0x11100
1566 #define PXVFREQ_BASE            0x11110 /* P[0-15]VIDFREQ (0x1114c) (Ironlake) */
1567 #define   PXVFREQ_PX_MASK       0x7f000000
1568 #define   PXVFREQ_PX_SHIFT      24
1569 #define VIDFREQ_BASE            0x11110
1570 #define VIDFREQ1                0x11110 /* VIDFREQ1-4 (0x1111c) (Cantiga) */
1571 #define VIDFREQ2                0x11114
1572 #define VIDFREQ3                0x11118
1573 #define VIDFREQ4                0x1111c
1574 #define   VIDFREQ_P0_MASK       0x1f000000
1575 #define   VIDFREQ_P0_SHIFT      24
1576 #define   VIDFREQ_P0_CSCLK_MASK 0x00f00000
1577 #define   VIDFREQ_P0_CSCLK_SHIFT 20
1578 #define   VIDFREQ_P0_CRCLK_MASK 0x000f0000
1579 #define   VIDFREQ_P0_CRCLK_SHIFT 16
1580 #define   VIDFREQ_P1_MASK       0x00001f00
1581 #define   VIDFREQ_P1_SHIFT      8
1582 #define   VIDFREQ_P1_CSCLK_MASK 0x000000f0
1583 #define   VIDFREQ_P1_CSCLK_SHIFT 4
1584 #define   VIDFREQ_P1_CRCLK_MASK 0x0000000f
1585 #define INTTOEXT_BASE_ILK       0x11300
1586 #define INTTOEXT_BASE           0x11120 /* INTTOEXT1-8 (0x1113c) */
1587 #define   INTTOEXT_MAP3_SHIFT   24
1588 #define   INTTOEXT_MAP3_MASK    (0x1f << INTTOEXT_MAP3_SHIFT)
1589 #define   INTTOEXT_MAP2_SHIFT   16
1590 #define   INTTOEXT_MAP2_MASK    (0x1f << INTTOEXT_MAP2_SHIFT)
1591 #define   INTTOEXT_MAP1_SHIFT   8
1592 #define   INTTOEXT_MAP1_MASK    (0x1f << INTTOEXT_MAP1_SHIFT)
1593 #define   INTTOEXT_MAP0_SHIFT   0
1594 #define   INTTOEXT_MAP0_MASK    (0x1f << INTTOEXT_MAP0_SHIFT)
1595 #define MEMSWCTL                0x11170 /* Ironlake only */
1596 #define   MEMCTL_CMD_MASK       0xe000
1597 #define   MEMCTL_CMD_SHIFT      13
1598 #define   MEMCTL_CMD_RCLK_OFF   0
1599 #define   MEMCTL_CMD_RCLK_ON    1
1600 #define   MEMCTL_CMD_CHFREQ     2
1601 #define   MEMCTL_CMD_CHVID      3
1602 #define   MEMCTL_CMD_VMMOFF     4
1603 #define   MEMCTL_CMD_VMMON      5
1604 #define   MEMCTL_CMD_STS        (1<<12) /* write 1 triggers command, clears
1605                                            when command complete */
1606 #define   MEMCTL_FREQ_MASK      0x0f00 /* jitter, from 0-15 */
1607 #define   MEMCTL_FREQ_SHIFT     8
1608 #define   MEMCTL_SFCAVM         (1<<7)
1609 #define   MEMCTL_TGT_VID_MASK   0x007f
1610 #define MEMIHYST                0x1117c
1611 #define MEMINTREN               0x11180 /* 16 bits */
1612 #define   MEMINT_RSEXIT_EN      (1<<8)
1613 #define   MEMINT_CX_SUPR_EN     (1<<7)
1614 #define   MEMINT_CONT_BUSY_EN   (1<<6)
1615 #define   MEMINT_AVG_BUSY_EN    (1<<5)
1616 #define   MEMINT_EVAL_CHG_EN    (1<<4)
1617 #define   MEMINT_MON_IDLE_EN    (1<<3)
1618 #define   MEMINT_UP_EVAL_EN     (1<<2)
1619 #define   MEMINT_DOWN_EVAL_EN   (1<<1)
1620 #define   MEMINT_SW_CMD_EN      (1<<0)
1621 #define MEMINTRSTR              0x11182 /* 16 bits */
1622 #define   MEM_RSEXIT_MASK       0xc000
1623 #define   MEM_RSEXIT_SHIFT      14
1624 #define   MEM_CONT_BUSY_MASK    0x3000
1625 #define   MEM_CONT_BUSY_SHIFT   12
1626 #define   MEM_AVG_BUSY_MASK     0x0c00
1627 #define   MEM_AVG_BUSY_SHIFT    10
1628 #define   MEM_EVAL_CHG_MASK     0x0300
1629 #define   MEM_EVAL_BUSY_SHIFT   8
1630 #define   MEM_MON_IDLE_MASK     0x00c0
1631 #define   MEM_MON_IDLE_SHIFT    6
1632 #define   MEM_UP_EVAL_MASK      0x0030
1633 #define   MEM_UP_EVAL_SHIFT     4
1634 #define   MEM_DOWN_EVAL_MASK    0x000c
1635 #define   MEM_DOWN_EVAL_SHIFT   2
1636 #define   MEM_SW_CMD_MASK       0x0003
1637 #define   MEM_INT_STEER_GFX     0
1638 #define   MEM_INT_STEER_CMR     1
1639 #define   MEM_INT_STEER_SMI     2
1640 #define   MEM_INT_STEER_SCI     3
1641 #define MEMINTRSTS              0x11184
1642 #define   MEMINT_RSEXIT         (1<<7)
1643 #define   MEMINT_CONT_BUSY      (1<<6)
1644 #define   MEMINT_AVG_BUSY       (1<<5)
1645 #define   MEMINT_EVAL_CHG       (1<<4)
1646 #define   MEMINT_MON_IDLE       (1<<3)
1647 #define   MEMINT_UP_EVAL        (1<<2)
1648 #define   MEMINT_DOWN_EVAL      (1<<1)
1649 #define   MEMINT_SW_CMD         (1<<0)
1650 #define MEMMODECTL              0x11190
1651 #define   MEMMODE_BOOST_EN      (1<<31)
1652 #define   MEMMODE_BOOST_FREQ_MASK 0x0f000000 /* jitter for boost, 0-15 */
1653 #define   MEMMODE_BOOST_FREQ_SHIFT 24
1654 #define   MEMMODE_IDLE_MODE_MASK 0x00030000
1655 #define   MEMMODE_IDLE_MODE_SHIFT 16
1656 #define   MEMMODE_IDLE_MODE_EVAL 0
1657 #define   MEMMODE_IDLE_MODE_CONT 1
1658 #define   MEMMODE_HWIDLE_EN     (1<<15)
1659 #define   MEMMODE_SWMODE_EN     (1<<14)
1660 #define   MEMMODE_RCLK_GATE     (1<<13)
1661 #define   MEMMODE_HW_UPDATE     (1<<12)
1662 #define   MEMMODE_FSTART_MASK   0x00000f00 /* starting jitter, 0-15 */
1663 #define   MEMMODE_FSTART_SHIFT  8
1664 #define   MEMMODE_FMAX_MASK     0x000000f0 /* max jitter, 0-15 */
1665 #define   MEMMODE_FMAX_SHIFT    4
1666 #define   MEMMODE_FMIN_MASK     0x0000000f /* min jitter, 0-15 */
1667 #define RCBMAXAVG               0x1119c
1668 #define MEMSWCTL2               0x1119e /* Cantiga only */
1669 #define   SWMEMCMD_RENDER_OFF   (0 << 13)
1670 #define   SWMEMCMD_RENDER_ON    (1 << 13)
1671 #define   SWMEMCMD_SWFREQ       (2 << 13)
1672 #define   SWMEMCMD_TARVID       (3 << 13)
1673 #define   SWMEMCMD_VRM_OFF      (4 << 13)
1674 #define   SWMEMCMD_VRM_ON       (5 << 13)
1675 #define   CMDSTS                (1<<12)
1676 #define   SFCAVM                (1<<11)
1677 #define   SWFREQ_MASK           0x0380 /* P0-7 */
1678 #define   SWFREQ_SHIFT          7
1679 #define   TARVID_MASK           0x001f
1680 #define MEMSTAT_CTG             0x111a0
1681 #define RCBMINAVG               0x111a0
1682 #define RCUPEI                  0x111b0
1683 #define RCDNEI                  0x111b4
1684 #define RSTDBYCTL               0x111b8
1685 #define   RS1EN                 (1<<31)
1686 #define   RS2EN                 (1<<30)
1687 #define   RS3EN                 (1<<29)
1688 #define   D3RS3EN               (1<<28) /* Display D3 imlies RS3 */
1689 #define   SWPROMORSX            (1<<27) /* RSx promotion timers ignored */
1690 #define   RCWAKERW              (1<<26) /* Resetwarn from PCH causes wakeup */
1691 #define   DPRSLPVREN            (1<<25) /* Fast voltage ramp enable */
1692 #define   GFXTGHYST             (1<<24) /* Hysteresis to allow trunk gating */
1693 #define   RCX_SW_EXIT           (1<<23) /* Leave RSx and prevent re-entry */
1694 #define   RSX_STATUS_MASK       (7<<20)
1695 #define   RSX_STATUS_ON         (0<<20)
1696 #define   RSX_STATUS_RC1        (1<<20)
1697 #define   RSX_STATUS_RC1E       (2<<20)
1698 #define   RSX_STATUS_RS1        (3<<20)
1699 #define   RSX_STATUS_RS2        (4<<20) /* aka rc6 */
1700 #define   RSX_STATUS_RSVD       (5<<20) /* deep rc6 unsupported on ilk */
1701 #define   RSX_STATUS_RS3        (6<<20) /* rs3 unsupported on ilk */
1702 #define   RSX_STATUS_RSVD2      (7<<20)
1703 #define   UWRCRSXE              (1<<19) /* wake counter limit prevents rsx */
1704 #define   RSCRP                 (1<<18) /* rs requests control on rs1/2 reqs */
1705 #define   JRSC                  (1<<17) /* rsx coupled to cpu c-state */
1706 #define   RS2INC0               (1<<16) /* allow rs2 in cpu c0 */
1707 #define   RS1CONTSAV_MASK       (3<<14)
1708 #define   RS1CONTSAV_NO_RS1     (0<<14) /* rs1 doesn't save/restore context */
1709 #define   RS1CONTSAV_RSVD       (1<<14)
1710 #define   RS1CONTSAV_SAVE_RS1   (2<<14) /* rs1 saves context */
1711 #define   RS1CONTSAV_FULL_RS1   (3<<14) /* rs1 saves and restores context */
1712 #define   NORMSLEXLAT_MASK      (3<<12)
1713 #define   SLOW_RS123            (0<<12)
1714 #define   SLOW_RS23             (1<<12)
1715 #define   SLOW_RS3              (2<<12)
1716 #define   NORMAL_RS123          (3<<12)
1717 #define   RCMODE_TIMEOUT        (1<<11) /* 0 is eval interval method */
1718 #define   IMPROMOEN             (1<<10) /* promo is immediate or delayed until next idle interval (only for timeout method above) */
1719 #define   RCENTSYNC             (1<<9) /* rs coupled to cpu c-state (3/6/7) */
1720 #define   STATELOCK             (1<<7) /* locked to rs_cstate if 0 */
1721 #define   RS_CSTATE_MASK        (3<<4)
1722 #define   RS_CSTATE_C367_RS1    (0<<4)
1723 #define   RS_CSTATE_C36_RS1_C7_RS2 (1<<4)
1724 #define   RS_CSTATE_RSVD        (2<<4)
1725 #define   RS_CSTATE_C367_RS2    (3<<4)
1726 #define   REDSAVES              (1<<3) /* no context save if was idle during rs0 */
1727 #define   REDRESTORES           (1<<2) /* no restore if was idle during rs0 */
1728 #define VIDCTL                  0x111c0
1729 #define VIDSTS                  0x111c8
1730 #define VIDSTART                0x111cc /* 8 bits */
1731 #define MEMSTAT_ILK                     0x111f8
1732 #define   MEMSTAT_VID_MASK      0x7f00
1733 #define   MEMSTAT_VID_SHIFT     8
1734 #define   MEMSTAT_PSTATE_MASK   0x00f8
1735 #define   MEMSTAT_PSTATE_SHIFT  3
1736 #define   MEMSTAT_MON_ACTV      (1<<2)
1737 #define   MEMSTAT_SRC_CTL_MASK  0x0003
1738 #define   MEMSTAT_SRC_CTL_CORE  0
1739 #define   MEMSTAT_SRC_CTL_TRB   1
1740 #define   MEMSTAT_SRC_CTL_THM   2
1741 #define   MEMSTAT_SRC_CTL_STDBY 3
1742 #define RCPREVBSYTUPAVG         0x113b8
1743 #define RCPREVBSYTDNAVG         0x113bc
1744 #define PMMISC                  0x11214
1745 #define   MCPPCE_EN             (1<<0) /* enable PM_MSG from PCH->MPC */
1746 #define SDEW                    0x1124c
1747 #define CSIEW0                  0x11250
1748 #define CSIEW1                  0x11254
1749 #define CSIEW2                  0x11258
1750 #define PEW                     0x1125c
1751 #define DEW                     0x11270
1752 #define MCHAFE                  0x112c0
1753 #define CSIEC                   0x112e0
1754 #define DMIEC                   0x112e4
1755 #define DDREC                   0x112e8
1756 #define PEG0EC                  0x112ec
1757 #define PEG1EC                  0x112f0
1758 #define GFXEC                   0x112f4
1759 #define RPPREVBSYTUPAVG         0x113b8
1760 #define RPPREVBSYTDNAVG         0x113bc
1761 #define ECR                     0x11600
1762 #define   ECR_GPFE              (1<<31)
1763 #define   ECR_IMONE             (1<<30)
1764 #define   ECR_CAP_MASK          0x0000001f /* Event range, 0-31 */
1765 #define OGW0                    0x11608
1766 #define OGW1                    0x1160c
1767 #define EG0                     0x11610
1768 #define EG1                     0x11614
1769 #define EG2                     0x11618
1770 #define EG3                     0x1161c
1771 #define EG4                     0x11620
1772 #define EG5                     0x11624
1773 #define EG6                     0x11628
1774 #define EG7                     0x1162c
1775 #define PXW                     0x11664
1776 #define PXWL                    0x11680
1777 #define LCFUSE02                0x116c0
1778 #define   LCFUSE_HIV_MASK       0x000000ff
1779 #define CSIPLL0                 0x12c10
1780 #define DDRMPLL1                0X12c20
1781 #define PEG_BAND_GAP_DATA       0x14d68
1782
1783 #define GEN6_GT_THREAD_STATUS_REG 0x13805c
1784 #define GEN6_GT_THREAD_STATUS_CORE_MASK 0x7
1785 #define GEN6_GT_THREAD_STATUS_CORE_MASK_HSW (0x7 | (0x07 << 16))
1786
1787 #define GEN6_GT_PERF_STATUS     (MCHBAR_MIRROR_BASE_SNB + 0x5948)
1788 #define GEN6_RP_STATE_LIMITS    (MCHBAR_MIRROR_BASE_SNB + 0x5994)
1789 #define GEN6_RP_STATE_CAP       (MCHBAR_MIRROR_BASE_SNB + 0x5998)
1790
1791 /*
1792  * Logical Context regs
1793  */
1794 #define CCID                    0x2180
1795 #define   CCID_EN               (1<<0)
1796 /*
1797  * Notes on SNB/IVB/VLV context size:
1798  * - Power context is saved elsewhere (LLC or stolen)
1799  * - Ring/execlist context is saved on SNB, not on IVB
1800  * - Extended context size already includes render context size
1801  * - We always need to follow the extended context size.
1802  *   SNB BSpec has comments indicating that we should use the
1803  *   render context size instead if execlists are disabled, but
1804  *   based on empirical testing that's just nonsense.
1805  * - Pipelined/VF state is saved on SNB/IVB respectively
1806  * - GT1 size just indicates how much of render context
1807  *   doesn't need saving on GT1
1808  */
1809 #define CXT_SIZE                0x21a0
1810 #define GEN6_CXT_POWER_SIZE(cxt_reg)    ((cxt_reg >> 24) & 0x3f)
1811 #define GEN6_CXT_RING_SIZE(cxt_reg)     ((cxt_reg >> 18) & 0x3f)
1812 #define GEN6_CXT_RENDER_SIZE(cxt_reg)   ((cxt_reg >> 12) & 0x3f)
1813 #define GEN6_CXT_EXTENDED_SIZE(cxt_reg) ((cxt_reg >> 6) & 0x3f)
1814 #define GEN6_CXT_PIPELINE_SIZE(cxt_reg) ((cxt_reg >> 0) & 0x3f)
1815 #define GEN6_CXT_TOTAL_SIZE(cxt_reg)    (GEN6_CXT_RING_SIZE(cxt_reg) + \
1816                                         GEN6_CXT_EXTENDED_SIZE(cxt_reg) + \
1817                                         GEN6_CXT_PIPELINE_SIZE(cxt_reg))
1818 #define GEN7_CXT_SIZE           0x21a8
1819 #define GEN7_CXT_POWER_SIZE(ctx_reg)    ((ctx_reg >> 25) & 0x7f)
1820 #define GEN7_CXT_RING_SIZE(ctx_reg)     ((ctx_reg >> 22) & 0x7)
1821 #define GEN7_CXT_RENDER_SIZE(ctx_reg)   ((ctx_reg >> 16) & 0x3f)
1822 #define GEN7_CXT_EXTENDED_SIZE(ctx_reg) ((ctx_reg >> 9) & 0x7f)
1823 #define GEN7_CXT_GT1_SIZE(ctx_reg)      ((ctx_reg >> 6) & 0x7)
1824 #define GEN7_CXT_VFSTATE_SIZE(ctx_reg)  ((ctx_reg >> 0) & 0x3f)
1825 #define GEN7_CXT_TOTAL_SIZE(ctx_reg)    (GEN7_CXT_EXTENDED_SIZE(ctx_reg) + \
1826                                          GEN7_CXT_VFSTATE_SIZE(ctx_reg))
1827 /* Haswell does have the CXT_SIZE register however it does not appear to be
1828  * valid. Now, docs explain in dwords what is in the context object. The full
1829  * size is 70720 bytes, however, the power context and execlist context will
1830  * never be saved (power context is stored elsewhere, and execlists don't work
1831  * on HSW) - so the final size is 66944 bytes, which rounds to 17 pages.
1832  */
1833 #define HSW_CXT_TOTAL_SIZE              (17 * PAGE_SIZE)
1834 /* Same as Haswell, but 72064 bytes now. */
1835 #define GEN8_CXT_TOTAL_SIZE             (18 * PAGE_SIZE)
1836
1837
1838 #define VLV_CLK_CTL2                    0x101104
1839 #define   CLK_CTL2_CZCOUNT_30NS_SHIFT   28
1840
1841 /*
1842  * Overlay regs
1843  */
1844
1845 #define OVADD                   0x30000
1846 #define DOVSTA                  0x30008
1847 #define OC_BUF                  (0x3<<20)
1848 #define OGAMC5                  0x30010
1849 #define OGAMC4                  0x30014
1850 #define OGAMC3                  0x30018
1851 #define OGAMC2                  0x3001c
1852 #define OGAMC1                  0x30020
1853 #define OGAMC0                  0x30024
1854
1855 /*
1856  * Display engine regs
1857  */
1858
1859 /* Pipe A CRC regs */
1860 #define _PIPE_CRC_CTL_A         (dev_priv->info->display_mmio_offset + 0x60050)
1861 #define   PIPE_CRC_ENABLE               (1 << 31)
1862 /* ivb+ source selection */
1863 #define   PIPE_CRC_SOURCE_PRIMARY_IVB   (0 << 29)
1864 #define   PIPE_CRC_SOURCE_SPRITE_IVB    (1 << 29)
1865 #define   PIPE_CRC_SOURCE_PF_IVB        (2 << 29)
1866 /* ilk+ source selection */
1867 #define   PIPE_CRC_SOURCE_PRIMARY_ILK   (0 << 28)
1868 #define   PIPE_CRC_SOURCE_SPRITE_ILK    (1 << 28)
1869 #define   PIPE_CRC_SOURCE_PIPE_ILK      (2 << 28)
1870 /* embedded DP port on the north display block, reserved on ivb */
1871 #define   PIPE_CRC_SOURCE_PORT_A_ILK    (4 << 28)
1872 #define   PIPE_CRC_SOURCE_FDI_ILK       (5 << 28) /* reserved on ivb */
1873 /* vlv source selection */
1874 #define   PIPE_CRC_SOURCE_PIPE_VLV      (0 << 27)
1875 #define   PIPE_CRC_SOURCE_HDMIB_VLV     (1 << 27)
1876 #define   PIPE_CRC_SOURCE_HDMIC_VLV     (2 << 27)
1877 /* with DP port the pipe source is invalid */
1878 #define   PIPE_CRC_SOURCE_DP_D_VLV      (3 << 27)
1879 #define   PIPE_CRC_SOURCE_DP_B_VLV      (6 << 27)
1880 #define   PIPE_CRC_SOURCE_DP_C_VLV      (7 << 27)
1881 /* gen3+ source selection */
1882 #define   PIPE_CRC_SOURCE_PIPE_I9XX     (0 << 28)
1883 #define   PIPE_CRC_SOURCE_SDVOB_I9XX    (1 << 28)
1884 #define   PIPE_CRC_SOURCE_SDVOC_I9XX    (2 << 28)
1885 /* with DP/TV port the pipe source is invalid */
1886 #define   PIPE_CRC_SOURCE_DP_D_G4X      (3 << 28)
1887 #define   PIPE_CRC_SOURCE_TV_PRE        (4 << 28)
1888 #define   PIPE_CRC_SOURCE_TV_POST       (5 << 28)
1889 #define   PIPE_CRC_SOURCE_DP_B_G4X      (6 << 28)
1890 #define   PIPE_CRC_SOURCE_DP_C_G4X      (7 << 28)
1891 /* gen2 doesn't have source selection bits */
1892 #define   PIPE_CRC_INCLUDE_BORDER_I8XX  (1 << 30)
1893
1894 #define _PIPE_CRC_RES_1_A_IVB           0x60064
1895 #define _PIPE_CRC_RES_2_A_IVB           0x60068
1896 #define _PIPE_CRC_RES_3_A_IVB           0x6006c
1897 #define _PIPE_CRC_RES_4_A_IVB           0x60070
1898 #define _PIPE_CRC_RES_5_A_IVB           0x60074
1899
1900 #define _PIPE_CRC_RES_RED_A             (dev_priv->info->display_mmio_offset + 0x60060)
1901 #define _PIPE_CRC_RES_GREEN_A           (dev_priv->info->display_mmio_offset + 0x60064)
1902 #define _PIPE_CRC_RES_BLUE_A            (dev_priv->info->display_mmio_offset + 0x60068)
1903 #define _PIPE_CRC_RES_RES1_A_I915       (dev_priv->info->display_mmio_offset + 0x6006c)
1904 #define _PIPE_CRC_RES_RES2_A_G4X        (dev_priv->info->display_mmio_offset + 0x60080)
1905
1906 /* Pipe B CRC regs */
1907 #define _PIPE_CRC_RES_1_B_IVB           0x61064
1908 #define _PIPE_CRC_RES_2_B_IVB           0x61068
1909 #define _PIPE_CRC_RES_3_B_IVB           0x6106c
1910 #define _PIPE_CRC_RES_4_B_IVB           0x61070
1911 #define _PIPE_CRC_RES_5_B_IVB           0x61074
1912
1913 #define PIPE_CRC_CTL(pipe)      _PIPE_INC(pipe, _PIPE_CRC_CTL_A, 0x01000)
1914 #define PIPE_CRC_RES_1_IVB(pipe)        \
1915         _PIPE(pipe, _PIPE_CRC_RES_1_A_IVB, _PIPE_CRC_RES_1_B_IVB)
1916 #define PIPE_CRC_RES_2_IVB(pipe)        \
1917         _PIPE(pipe, _PIPE_CRC_RES_2_A_IVB, _PIPE_CRC_RES_2_B_IVB)
1918 #define PIPE_CRC_RES_3_IVB(pipe)        \
1919         _PIPE(pipe, _PIPE_CRC_RES_3_A_IVB, _PIPE_CRC_RES_3_B_IVB)
1920 #define PIPE_CRC_RES_4_IVB(pipe)        \
1921         _PIPE(pipe, _PIPE_CRC_RES_4_A_IVB, _PIPE_CRC_RES_4_B_IVB)
1922 #define PIPE_CRC_RES_5_IVB(pipe)        \
1923         _PIPE(pipe, _PIPE_CRC_RES_5_A_IVB, _PIPE_CRC_RES_5_B_IVB)
1924
1925 #define PIPE_CRC_RES_RED(pipe) \
1926         _PIPE_INC(pipe, _PIPE_CRC_RES_RED_A, 0x01000)
1927 #define PIPE_CRC_RES_GREEN(pipe) \
1928         _PIPE_INC(pipe, _PIPE_CRC_RES_GREEN_A, 0x01000)
1929 #define PIPE_CRC_RES_BLUE(pipe) \
1930         _PIPE_INC(pipe, _PIPE_CRC_RES_BLUE_A, 0x01000)
1931 #define PIPE_CRC_RES_RES1_I915(pipe) \
1932         _PIPE_INC(pipe, _PIPE_CRC_RES_RES1_A_I915, 0x01000)
1933 #define PIPE_CRC_RES_RES2_G4X(pipe) \
1934         _PIPE_INC(pipe, _PIPE_CRC_RES_RES2_A_G4X, 0x01000)
1935
1936 /* Pipe A timing regs */
1937 #define _HTOTAL_A       (dev_priv->info->display_mmio_offset + 0x60000)
1938 #define _HBLANK_A       (dev_priv->info->display_mmio_offset + 0x60004)
1939 #define _HSYNC_A        (dev_priv->info->display_mmio_offset + 0x60008)
1940 #define _VTOTAL_A       (dev_priv->info->display_mmio_offset + 0x6000c)
1941 #define _VBLANK_A       (dev_priv->info->display_mmio_offset + 0x60010)
1942 #define _VSYNC_A        (dev_priv->info->display_mmio_offset + 0x60014)
1943 #define _PIPEASRC       (dev_priv->info->display_mmio_offset + 0x6001c)
1944 #define _BCLRPAT_A      (dev_priv->info->display_mmio_offset + 0x60020)
1945 #define _VSYNCSHIFT_A   (dev_priv->info->display_mmio_offset + 0x60028)
1946
1947 /* Pipe B timing regs */
1948 #define _HTOTAL_B       (dev_priv->info->display_mmio_offset + 0x61000)
1949 #define _HBLANK_B       (dev_priv->info->display_mmio_offset + 0x61004)
1950 #define _HSYNC_B        (dev_priv->info->display_mmio_offset + 0x61008)
1951 #define _VTOTAL_B       (dev_priv->info->display_mmio_offset + 0x6100c)
1952 #define _VBLANK_B       (dev_priv->info->display_mmio_offset + 0x61010)
1953 #define _VSYNC_B        (dev_priv->info->display_mmio_offset + 0x61014)
1954 #define _PIPEBSRC       (dev_priv->info->display_mmio_offset + 0x6101c)
1955 #define _BCLRPAT_B      (dev_priv->info->display_mmio_offset + 0x61020)
1956 #define _VSYNCSHIFT_B   (dev_priv->info->display_mmio_offset + 0x61028)
1957
1958 #define HTOTAL(trans) _TRANSCODER(trans, _HTOTAL_A, _HTOTAL_B)
1959 #define HBLANK(trans) _TRANSCODER(trans, _HBLANK_A, _HBLANK_B)
1960 #define HSYNC(trans) _TRANSCODER(trans, _HSYNC_A, _HSYNC_B)
1961 #define VTOTAL(trans) _TRANSCODER(trans, _VTOTAL_A, _VTOTAL_B)
1962 #define VBLANK(trans) _TRANSCODER(trans, _VBLANK_A, _VBLANK_B)
1963 #define VSYNC(trans) _TRANSCODER(trans, _VSYNC_A, _VSYNC_B)
1964 #define BCLRPAT(pipe) _PIPE(pipe, _BCLRPAT_A, _BCLRPAT_B)
1965 #define VSYNCSHIFT(trans) _TRANSCODER(trans, _VSYNCSHIFT_A, _VSYNCSHIFT_B)
1966
1967 /* HSW+ eDP PSR registers */
1968 #define EDP_PSR_BASE(dev)                       (IS_HASWELL(dev) ? 0x64800 : 0x6f800)
1969 #define EDP_PSR_CTL(dev)                        (EDP_PSR_BASE(dev) + 0)
1970 #define   EDP_PSR_ENABLE                        (1<<31)
1971 #define   EDP_PSR_LINK_DISABLE                  (0<<27)
1972 #define   EDP_PSR_LINK_STANDBY                  (1<<27)
1973 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_MASK      (3<<25)
1974 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_8_LINES   (0<<25)
1975 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_4_LINES   (1<<25)
1976 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_2_LINES   (2<<25)
1977 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_0_LINES   (3<<25)
1978 #define   EDP_PSR_MAX_SLEEP_TIME_SHIFT          20
1979 #define   EDP_PSR_SKIP_AUX_EXIT                 (1<<12)
1980 #define   EDP_PSR_TP1_TP2_SEL                   (0<<11)
1981 #define   EDP_PSR_TP1_TP3_SEL                   (1<<11)
1982 #define   EDP_PSR_TP2_TP3_TIME_500us            (0<<8)
1983 #define   EDP_PSR_TP2_TP3_TIME_100us            (1<<8)
1984 #define   EDP_PSR_TP2_TP3_TIME_2500us           (2<<8)
1985 #define   EDP_PSR_TP2_TP3_TIME_0us              (3<<8)
1986 #define   EDP_PSR_TP1_TIME_500us                (0<<4)
1987 #define   EDP_PSR_TP1_TIME_100us                (1<<4)
1988 #define   EDP_PSR_TP1_TIME_2500us               (2<<4)
1989 #define   EDP_PSR_TP1_TIME_0us                  (3<<4)
1990 #define   EDP_PSR_IDLE_FRAME_SHIFT              0
1991
1992 #define EDP_PSR_AUX_CTL(dev)                    (EDP_PSR_BASE(dev) + 0x10)
1993 #define EDP_PSR_AUX_DATA1(dev)                  (EDP_PSR_BASE(dev) + 0x14)
1994 #define   EDP_PSR_DPCD_COMMAND          0x80060000
1995 #define EDP_PSR_AUX_DATA2(dev)                  (EDP_PSR_BASE(dev) + 0x18)
1996 #define   EDP_PSR_DPCD_NORMAL_OPERATION (1<<24)
1997 #define EDP_PSR_AUX_DATA3(dev)                  (EDP_PSR_BASE(dev) + 0x1c)
1998 #define EDP_PSR_AUX_DATA4(dev)                  (EDP_PSR_BASE(dev) + 0x20)
1999 #define EDP_PSR_AUX_DATA5(dev)                  (EDP_PSR_BASE(dev) + 0x24)
2000
2001 #define EDP_PSR_STATUS_CTL(dev)                 (EDP_PSR_BASE(dev) + 0x40)
2002 #define   EDP_PSR_STATUS_STATE_MASK             (7<<29)
2003 #define   EDP_PSR_STATUS_STATE_IDLE             (0<<29)
2004 #define   EDP_PSR_STATUS_STATE_SRDONACK         (1<<29)
2005 #define   EDP_PSR_STATUS_STATE_SRDENT           (2<<29)
2006 #define   EDP_PSR_STATUS_STATE_BUFOFF           (3<<29)
2007 #define   EDP_PSR_STATUS_STATE_BUFON            (4<<29)
2008 #define   EDP_PSR_STATUS_STATE_AUXACK           (5<<29)
2009 #define   EDP_PSR_STATUS_STATE_SRDOFFACK        (6<<29)
2010 #define   EDP_PSR_STATUS_LINK_MASK              (3<<26)
2011 #define   EDP_PSR_STATUS_LINK_FULL_OFF          (0<<26)
2012 #define   EDP_PSR_STATUS_LINK_FULL_ON           (1<<26)
2013 #define   EDP_PSR_STATUS_LINK_STANDBY           (2<<26)
2014 #define   EDP_PSR_STATUS_MAX_SLEEP_TIMER_SHIFT  20
2015 #define   EDP_PSR_STATUS_MAX_SLEEP_TIMER_MASK   0x1f
2016 #define   EDP_PSR_STATUS_COUNT_SHIFT            16
2017 #define   EDP_PSR_STATUS_COUNT_MASK             0xf
2018 #define   EDP_PSR_STATUS_AUX_ERROR              (1<<15)
2019 #define   EDP_PSR_STATUS_AUX_SENDING            (1<<12)
2020 #define   EDP_PSR_STATUS_SENDING_IDLE           (1<<9)
2021 #define   EDP_PSR_STATUS_SENDING_TP2_TP3        (1<<8)
2022 #define   EDP_PSR_STATUS_SENDING_TP1            (1<<4)
2023 #define   EDP_PSR_STATUS_IDLE_MASK              0xf
2024
2025 #define EDP_PSR_PERF_CNT(dev)           (EDP_PSR_BASE(dev) + 0x44)
2026 #define   EDP_PSR_PERF_CNT_MASK         0xffffff
2027
2028 #define EDP_PSR_DEBUG_CTL(dev)          (EDP_PSR_BASE(dev) + 0x60)
2029 #define   EDP_PSR_DEBUG_MASK_LPSP       (1<<27)
2030 #define   EDP_PSR_DEBUG_MASK_MEMUP      (1<<26)
2031 #define   EDP_PSR_DEBUG_MASK_HPD        (1<<25)
2032
2033 /* VGA port control */
2034 #define ADPA                    0x61100
2035 #define PCH_ADPA                0xe1100
2036 #define VLV_ADPA                (VLV_DISPLAY_BASE + ADPA)
2037
2038 #define   ADPA_DAC_ENABLE       (1<<31)
2039 #define   ADPA_DAC_DISABLE      0
2040 #define   ADPA_PIPE_SELECT_MASK (1<<30)
2041 #define   ADPA_PIPE_A_SELECT    0
2042 #define   ADPA_PIPE_B_SELECT    (1<<30)
2043 #define   ADPA_PIPE_SELECT(pipe) ((pipe) << 30)
2044 /* CPT uses bits 29:30 for pch transcoder select */
2045 #define   ADPA_CRT_HOTPLUG_MASK  0x03ff0000 /* bit 25-16 */
2046 #define   ADPA_CRT_HOTPLUG_MONITOR_NONE  (0<<24)
2047 #define   ADPA_CRT_HOTPLUG_MONITOR_MASK  (3<<24)
2048 #define   ADPA_CRT_HOTPLUG_MONITOR_COLOR (3<<24)
2049 #define   ADPA_CRT_HOTPLUG_MONITOR_MONO  (2<<24)
2050 #define   ADPA_CRT_HOTPLUG_ENABLE        (1<<23)
2051 #define   ADPA_CRT_HOTPLUG_PERIOD_64     (0<<22)
2052 #define   ADPA_CRT_HOTPLUG_PERIOD_128    (1<<22)
2053 #define   ADPA_CRT_HOTPLUG_WARMUP_5MS    (0<<21)
2054 #define   ADPA_CRT_HOTPLUG_WARMUP_10MS   (1<<21)
2055 #define   ADPA_CRT_HOTPLUG_SAMPLE_2S     (0<<20)
2056 #define   ADPA_CRT_HOTPLUG_SAMPLE_4S     (1<<20)
2057 #define   ADPA_CRT_HOTPLUG_VOLTAGE_40    (0<<18)
2058 #define   ADPA_CRT_HOTPLUG_VOLTAGE_50    (1<<18)
2059 #define   ADPA_CRT_HOTPLUG_VOLTAGE_60    (2<<18)
2060 #define   ADPA_CRT_HOTPLUG_VOLTAGE_70    (3<<18)
2061 #define   ADPA_CRT_HOTPLUG_VOLREF_325MV  (0<<17)
2062 #define   ADPA_CRT_HOTPLUG_VOLREF_475MV  (1<<17)
2063 #define   ADPA_CRT_HOTPLUG_FORCE_TRIGGER (1<<16)
2064 #define   ADPA_USE_VGA_HVPOLARITY (1<<15)
2065 #define   ADPA_SETS_HVPOLARITY  0
2066 #define   ADPA_VSYNC_CNTL_DISABLE (1<<10)
2067 #define   ADPA_VSYNC_CNTL_ENABLE 0
2068 #define   ADPA_HSYNC_CNTL_DISABLE (1<<11)
2069 #define   ADPA_HSYNC_CNTL_ENABLE 0
2070 #define   ADPA_VSYNC_ACTIVE_HIGH (1<<4)
2071 #define   ADPA_VSYNC_ACTIVE_LOW 0
2072 #define   ADPA_HSYNC_ACTIVE_HIGH (1<<3)
2073 #define   ADPA_HSYNC_ACTIVE_LOW 0
2074 #define   ADPA_DPMS_MASK        (~(3<<10))
2075 #define   ADPA_DPMS_ON          (0<<10)
2076 #define   ADPA_DPMS_SUSPEND     (1<<10)
2077 #define   ADPA_DPMS_STANDBY     (2<<10)
2078 #define   ADPA_DPMS_OFF         (3<<10)
2079
2080
2081 /* Hotplug control (945+ only) */
2082 #define PORT_HOTPLUG_EN         (dev_priv->info->display_mmio_offset + 0x61110)
2083 #define   PORTB_HOTPLUG_INT_EN                  (1 << 29)
2084 #define   PORTC_HOTPLUG_INT_EN                  (1 << 28)
2085 #define   PORTD_HOTPLUG_INT_EN                  (1 << 27)
2086 #define   SDVOB_HOTPLUG_INT_EN                  (1 << 26)
2087 #define   SDVOC_HOTPLUG_INT_EN                  (1 << 25)
2088 #define   TV_HOTPLUG_INT_EN                     (1 << 18)
2089 #define   CRT_HOTPLUG_INT_EN                    (1 << 9)
2090 #define HOTPLUG_INT_EN_MASK                     (PORTB_HOTPLUG_INT_EN | \
2091                                                  PORTC_HOTPLUG_INT_EN | \
2092                                                  PORTD_HOTPLUG_INT_EN | \
2093                                                  SDVOC_HOTPLUG_INT_EN | \
2094                                                  SDVOB_HOTPLUG_INT_EN | \
2095                                                  CRT_HOTPLUG_INT_EN)
2096 #define   CRT_HOTPLUG_FORCE_DETECT              (1 << 3)
2097 #define CRT_HOTPLUG_ACTIVATION_PERIOD_32        (0 << 8)
2098 /* must use period 64 on GM45 according to docs */
2099 #define CRT_HOTPLUG_ACTIVATION_PERIOD_64        (1 << 8)
2100 #define CRT_HOTPLUG_DAC_ON_TIME_2M              (0 << 7)
2101 #define CRT_HOTPLUG_DAC_ON_TIME_4M              (1 << 7)
2102 #define CRT_HOTPLUG_VOLTAGE_COMPARE_40          (0 << 5)
2103 #define CRT_HOTPLUG_VOLTAGE_COMPARE_50          (1 << 5)
2104 #define CRT_HOTPLUG_VOLTAGE_COMPARE_60          (2 << 5)
2105 #define CRT_HOTPLUG_VOLTAGE_COMPARE_70          (3 << 5)
2106 #define CRT_HOTPLUG_VOLTAGE_COMPARE_MASK        (3 << 5)
2107 #define CRT_HOTPLUG_DETECT_DELAY_1G             (0 << 4)
2108 #define CRT_HOTPLUG_DETECT_DELAY_2G             (1 << 4)
2109 #define CRT_HOTPLUG_DETECT_VOLTAGE_325MV        (0 << 2)
2110 #define CRT_HOTPLUG_DETECT_VOLTAGE_475MV        (1 << 2)
2111
2112 #define PORT_HOTPLUG_STAT       (dev_priv->info->display_mmio_offset + 0x61114)
2113 /*
2114  * HDMI/DP bits are gen4+
2115  *
2116  * WARNING: Bspec for hpd status bits on gen4 seems to be completely confused.
2117  * Please check the detailed lore in the commit message for for experimental
2118  * evidence.
2119  */
2120 #define   PORTD_HOTPLUG_LIVE_STATUS               (1 << 29)
2121 #define   PORTC_HOTPLUG_LIVE_STATUS               (1 << 28)
2122 #define   PORTB_HOTPLUG_LIVE_STATUS               (1 << 27)
2123 #define   PORTD_HOTPLUG_INT_STATUS              (3 << 21)
2124 #define   PORTC_HOTPLUG_INT_STATUS              (3 << 19)
2125 #define   PORTB_HOTPLUG_INT_STATUS              (3 << 17)
2126 /* CRT/TV common between gen3+ */
2127 #define   CRT_HOTPLUG_INT_STATUS                (1 << 11)
2128 #define   TV_HOTPLUG_INT_STATUS                 (1 << 10)
2129 #define   CRT_HOTPLUG_MONITOR_MASK              (3 << 8)
2130 #define   CRT_HOTPLUG_MONITOR_COLOR             (3 << 8)
2131 #define   CRT_HOTPLUG_MONITOR_MONO              (2 << 8)
2132 #define   CRT_HOTPLUG_MONITOR_NONE              (0 << 8)
2133 /* SDVO is different across gen3/4 */
2134 #define   SDVOC_HOTPLUG_INT_STATUS_G4X          (1 << 3)
2135 #define   SDVOB_HOTPLUG_INT_STATUS_G4X          (1 << 2)
2136 /*
2137  * Bspec seems to be seriously misleaded about the SDVO hpd bits on i965g/gm,
2138  * since reality corrobates that they're the same as on gen3. But keep these
2139  * bits here (and the comment!) to help any other lost wanderers back onto the
2140  * right tracks.
2141  */
2142 #define   SDVOC_HOTPLUG_INT_STATUS_I965         (3 << 4)
2143 #define   SDVOB_HOTPLUG_INT_STATUS_I965         (3 << 2)
2144 #define   SDVOC_HOTPLUG_INT_STATUS_I915         (1 << 7)
2145 #define   SDVOB_HOTPLUG_INT_STATUS_I915         (1 << 6)
2146 #define   HOTPLUG_INT_STATUS_G4X                (CRT_HOTPLUG_INT_STATUS | \
2147                                                  SDVOB_HOTPLUG_INT_STATUS_G4X | \
2148                                                  SDVOC_HOTPLUG_INT_STATUS_G4X | \
2149                                                  PORTB_HOTPLUG_INT_STATUS | \
2150                                                  PORTC_HOTPLUG_INT_STATUS | \
2151                                                  PORTD_HOTPLUG_INT_STATUS)
2152
2153 #define HOTPLUG_INT_STATUS_I915                 (CRT_HOTPLUG_INT_STATUS | \
2154                                                  SDVOB_HOTPLUG_INT_STATUS_I915 | \
2155                                                  SDVOC_HOTPLUG_INT_STATUS_I915 | \
2156                                                  PORTB_HOTPLUG_INT_STATUS | \
2157                                                  PORTC_HOTPLUG_INT_STATUS | \
2158                                                  PORTD_HOTPLUG_INT_STATUS)
2159
2160 /* SDVO and HDMI port control.
2161  * The same register may be used for SDVO or HDMI */
2162 #define GEN3_SDVOB      0x61140
2163 #define GEN3_SDVOC      0x61160
2164 #define GEN4_HDMIB      GEN3_SDVOB
2165 #define GEN4_HDMIC      GEN3_SDVOC
2166 #define PCH_SDVOB       0xe1140
2167 #define PCH_HDMIB       PCH_SDVOB
2168 #define PCH_HDMIC       0xe1150
2169 #define PCH_HDMID       0xe1160
2170
2171 #define PORT_DFT_I9XX                           0x61150
2172 #define   DC_BALANCE_RESET                      (1 << 25)
2173 #define PORT_DFT2_G4X                           0x61154
2174 #define   DC_BALANCE_RESET_VLV                  (1 << 31)
2175 #define   PIPE_SCRAMBLE_RESET_MASK              (0x3 << 0)
2176 #define   PIPE_B_SCRAMBLE_RESET                 (1 << 1)
2177 #define   PIPE_A_SCRAMBLE_RESET                 (1 << 0)
2178
2179 /* Gen 3 SDVO bits: */
2180 #define   SDVO_ENABLE                           (1 << 31)
2181 #define   SDVO_PIPE_SEL(pipe)                   ((pipe) << 30)
2182 #define   SDVO_PIPE_SEL_MASK                    (1 << 30)
2183 #define   SDVO_PIPE_B_SELECT                    (1 << 30)
2184 #define   SDVO_STALL_SELECT                     (1 << 29)
2185 #define   SDVO_INTERRUPT_ENABLE                 (1 << 26)
2186 /**
2187  * 915G/GM SDVO pixel multiplier.
2188  * Programmed value is multiplier - 1, up to 5x.
2189  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
2190  */
2191 #define   SDVO_PORT_MULTIPLY_MASK               (7 << 23)
2192 #define   SDVO_PORT_MULTIPLY_SHIFT              23
2193 #define   SDVO_PHASE_SELECT_MASK                (15 << 19)
2194 #define   SDVO_PHASE_SELECT_DEFAULT             (6 << 19)
2195 #define   SDVO_CLOCK_OUTPUT_INVERT              (1 << 18)
2196 #define   SDVOC_GANG_MODE                       (1 << 16) /* Port C only */
2197 #define   SDVO_BORDER_ENABLE                    (1 << 7) /* SDVO only */
2198 #define   SDVOB_PCIE_CONCURRENCY                (1 << 3) /* Port B only */
2199 #define   SDVO_DETECTED                         (1 << 2)
2200 /* Bits to be preserved when writing */
2201 #define   SDVOB_PRESERVE_MASK ((1 << 17) | (1 << 16) | (1 << 14) | \
2202                                SDVO_INTERRUPT_ENABLE)
2203 #define   SDVOC_PRESERVE_MASK ((1 << 17) | SDVO_INTERRUPT_ENABLE)
2204
2205 /* Gen 4 SDVO/HDMI bits: */
2206 #define   SDVO_COLOR_FORMAT_8bpc                (0 << 26)
2207 #define   SDVO_COLOR_FORMAT_MASK                (7 << 26)
2208 #define   SDVO_ENCODING_SDVO                    (0 << 10)
2209 #define   SDVO_ENCODING_HDMI                    (2 << 10)
2210 #define   HDMI_MODE_SELECT_HDMI                 (1 << 9) /* HDMI only */
2211 #define   HDMI_MODE_SELECT_DVI                  (0 << 9) /* HDMI only */
2212 #define   HDMI_COLOR_RANGE_16_235               (1 << 8) /* HDMI only */
2213 #define   SDVO_AUDIO_ENABLE                     (1 << 6)
2214 /* VSYNC/HSYNC bits new with 965, default is to be set */
2215 #define   SDVO_VSYNC_ACTIVE_HIGH                (1 << 4)
2216 #define   SDVO_HSYNC_ACTIVE_HIGH                (1 << 3)
2217
2218 /* Gen 5 (IBX) SDVO/HDMI bits: */
2219 #define   HDMI_COLOR_FORMAT_12bpc               (3 << 26) /* HDMI only */
2220 #define   SDVOB_HOTPLUG_ENABLE                  (1 << 23) /* SDVO only */
2221
2222 /* Gen 6 (CPT) SDVO/HDMI bits: */
2223 #define   SDVO_PIPE_SEL_CPT(pipe)               ((pipe) << 29)
2224 #define   SDVO_PIPE_SEL_MASK_CPT                (3 << 29)
2225
2226
2227 /* DVO port control */
2228 #define DVOA                    0x61120
2229 #define DVOB                    0x61140
2230 #define DVOC                    0x61160
2231 #define   DVO_ENABLE                    (1 << 31)
2232 #define   DVO_PIPE_B_SELECT             (1 << 30)
2233 #define   DVO_PIPE_STALL_UNUSED         (0 << 28)
2234 #define   DVO_PIPE_STALL                (1 << 28)
2235 #define   DVO_PIPE_STALL_TV             (2 << 28)
2236 #define   DVO_PIPE_STALL_MASK           (3 << 28)
2237 #define   DVO_USE_VGA_SYNC              (1 << 15)
2238 #define   DVO_DATA_ORDER_I740           (0 << 14)
2239 #define   DVO_DATA_ORDER_FP             (1 << 14)
2240 #define   DVO_VSYNC_DISABLE             (1 << 11)
2241 #define   DVO_HSYNC_DISABLE             (1 << 10)
2242 #define   DVO_VSYNC_TRISTATE            (1 << 9)
2243 #define   DVO_HSYNC_TRISTATE            (1 << 8)
2244 #define   DVO_BORDER_ENABLE             (1 << 7)
2245 #define   DVO_DATA_ORDER_GBRG           (1 << 6)
2246 #define   DVO_DATA_ORDER_RGGB           (0 << 6)
2247 #define   DVO_DATA_ORDER_GBRG_ERRATA    (0 << 6)
2248 #define   DVO_DATA_ORDER_RGGB_ERRATA    (1 << 6)
2249 #define   DVO_VSYNC_ACTIVE_HIGH         (1 << 4)
2250 #define   DVO_HSYNC_ACTIVE_HIGH         (1 << 3)
2251 #define   DVO_BLANK_ACTIVE_HIGH         (1 << 2)
2252 #define   DVO_OUTPUT_CSTATE_PIXELS      (1 << 1)        /* SDG only */
2253 #define   DVO_OUTPUT_SOURCE_SIZE_PIXELS (1 << 0)        /* SDG only */
2254 #define   DVO_PRESERVE_MASK             (0x7<<24)
2255 #define DVOA_SRCDIM             0x61124
2256 #define DVOB_SRCDIM             0x61144
2257 #define DVOC_SRCDIM             0x61164
2258 #define   DVO_SRCDIM_HORIZONTAL_SHIFT   12
2259 #define   DVO_SRCDIM_VERTICAL_SHIFT     0
2260
2261 /* LVDS port control */
2262 #define LVDS                    0x61180
2263 /*
2264  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
2265  * the DPLL semantics change when the LVDS is assigned to that pipe.
2266  */
2267 #define   LVDS_PORT_EN                  (1 << 31)
2268 /* Selects pipe B for LVDS data.  Must be set on pre-965. */
2269 #define   LVDS_PIPEB_SELECT             (1 << 30)
2270 #define   LVDS_PIPE_MASK                (1 << 30)
2271 #define   LVDS_PIPE(pipe)               ((pipe) << 30)
2272 /* LVDS dithering flag on 965/g4x platform */
2273 #define   LVDS_ENABLE_DITHER            (1 << 25)
2274 /* LVDS sync polarity flags. Set to invert (i.e. negative) */
2275 #define   LVDS_VSYNC_POLARITY           (1 << 21)
2276 #define   LVDS_HSYNC_POLARITY           (1 << 20)
2277
2278 /* Enable border for unscaled (or aspect-scaled) display */
2279 #define   LVDS_BORDER_ENABLE            (1 << 15)
2280 /*
2281  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
2282  * pixel.
2283  */
2284 #define   LVDS_A0A2_CLKA_POWER_MASK     (3 << 8)
2285 #define   LVDS_A0A2_CLKA_POWER_DOWN     (0 << 8)
2286 #define   LVDS_A0A2_CLKA_POWER_UP       (3 << 8)
2287 /*
2288  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
2289  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
2290  * on.
2291  */
2292 #define   LVDS_A3_POWER_MASK            (3 << 6)
2293 #define   LVDS_A3_POWER_DOWN            (0 << 6)
2294 #define   LVDS_A3_POWER_UP              (3 << 6)
2295 /*
2296  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
2297  * is set.
2298  */
2299 #define   LVDS_CLKB_POWER_MASK          (3 << 4)
2300 #define   LVDS_CLKB_POWER_DOWN          (0 << 4)
2301 #define   LVDS_CLKB_POWER_UP            (3 << 4)
2302 /*
2303  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
2304  * setting for whether we are in dual-channel mode.  The B3 pair will
2305  * additionally only be powered up when LVDS_A3_POWER_UP is set.
2306  */
2307 #define   LVDS_B0B3_POWER_MASK          (3 << 2)
2308 #define   LVDS_B0B3_POWER_DOWN          (0 << 2)
2309 #define   LVDS_B0B3_POWER_UP            (3 << 2)
2310
2311 /* Video Data Island Packet control */
2312 #define VIDEO_DIP_DATA          0x61178
2313 /* Read the description of VIDEO_DIP_DATA (before Haswel) or VIDEO_DIP_ECC
2314  * (Haswell and newer) to see which VIDEO_DIP_DATA byte corresponds to each byte
2315  * of the infoframe structure specified by CEA-861. */
2316 #define   VIDEO_DIP_DATA_SIZE   32
2317 #define   VIDEO_DIP_VSC_DATA_SIZE       36
2318 #define VIDEO_DIP_CTL           0x61170
2319 /* Pre HSW: */
2320 #define   VIDEO_DIP_ENABLE              (1 << 31)
2321 #define   VIDEO_DIP_PORT_B              (1 << 29)
2322 #define   VIDEO_DIP_PORT_C              (2 << 29)
2323 #define   VIDEO_DIP_PORT_D              (3 << 29)
2324 #define   VIDEO_DIP_PORT_MASK           (3 << 29)
2325 #define   VIDEO_DIP_ENABLE_GCP          (1 << 25)
2326 #define   VIDEO_DIP_ENABLE_AVI          (1 << 21)
2327 #define   VIDEO_DIP_ENABLE_VENDOR       (2 << 21)
2328 #define   VIDEO_DIP_ENABLE_GAMUT        (4 << 21)
2329 #define   VIDEO_DIP_ENABLE_SPD          (8 << 21)
2330 #define   VIDEO_DIP_SELECT_AVI          (0 << 19)
2331 #define   VIDEO_DIP_SELECT_VENDOR       (1 << 19)
2332 #define   VIDEO_DIP_SELECT_SPD          (3 << 19)
2333 #define   VIDEO_DIP_SELECT_MASK         (3 << 19)
2334 #define   VIDEO_DIP_FREQ_ONCE           (0 << 16)
2335 #define   VIDEO_DIP_FREQ_VSYNC          (1 << 16)
2336 #define   VIDEO_DIP_FREQ_2VSYNC         (2 << 16)
2337 #define   VIDEO_DIP_FREQ_MASK           (3 << 16)
2338 /* HSW and later: */
2339 #define   VIDEO_DIP_ENABLE_VSC_HSW      (1 << 20)
2340 #define   VIDEO_DIP_ENABLE_GCP_HSW      (1 << 16)
2341 #define   VIDEO_DIP_ENABLE_AVI_HSW      (1 << 12)
2342 #define   VIDEO_DIP_ENABLE_VS_HSW       (1 << 8)
2343 #define   VIDEO_DIP_ENABLE_GMP_HSW      (1 << 4)
2344 #define   VIDEO_DIP_ENABLE_SPD_HSW      (1 << 0)
2345
2346 /* Panel power sequencing */
2347 #define PP_STATUS       0x61200
2348 #define   PP_ON         (1 << 31)
2349 /*
2350  * Indicates that all dependencies of the panel are on:
2351  *
2352  * - PLL enabled
2353  * - pipe enabled
2354  * - LVDS/DVOB/DVOC on
2355  */
2356 #define   PP_READY              (1 << 30)
2357 #define   PP_SEQUENCE_NONE      (0 << 28)
2358 #define   PP_SEQUENCE_POWER_UP  (1 << 28)
2359 #define   PP_SEQUENCE_POWER_DOWN (2 << 28)
2360 #define   PP_SEQUENCE_MASK      (3 << 28)
2361 #define   PP_SEQUENCE_SHIFT     28
2362 #define   PP_CYCLE_DELAY_ACTIVE (1 << 27)
2363 #define   PP_SEQUENCE_STATE_MASK 0x0000000f
2364 #define   PP_SEQUENCE_STATE_OFF_IDLE    (0x0 << 0)
2365 #define   PP_SEQUENCE_STATE_OFF_S0_1    (0x1 << 0)
2366 #define   PP_SEQUENCE_STATE_OFF_S0_2    (0x2 << 0)
2367 #define   PP_SEQUENCE_STATE_OFF_S0_3    (0x3 << 0)
2368 #define   PP_SEQUENCE_STATE_ON_IDLE     (0x8 << 0)
2369 #define   PP_SEQUENCE_STATE_ON_S1_0     (0x9 << 0)
2370 #define   PP_SEQUENCE_STATE_ON_S1_2     (0xa << 0)
2371 #define   PP_SEQUENCE_STATE_ON_S1_3     (0xb << 0)
2372 #define   PP_SEQUENCE_STATE_RESET       (0xf << 0)
2373 #define PP_CONTROL      0x61204
2374 #define   POWER_TARGET_ON       (1 << 0)
2375 #define PP_ON_DELAYS    0x61208
2376 #define PP_OFF_DELAYS   0x6120c
2377 #define PP_DIVISOR      0x61210
2378
2379 /* Panel fitting */
2380 #define PFIT_CONTROL    (dev_priv->info->display_mmio_offset + 0x61230)
2381 #define   PFIT_ENABLE           (1 << 31)
2382 #define   PFIT_PIPE_MASK        (3 << 29)
2383 #define   PFIT_PIPE_SHIFT       29
2384 #define   VERT_INTERP_DISABLE   (0 << 10)
2385 #define   VERT_INTERP_BILINEAR  (1 << 10)
2386 #define   VERT_INTERP_MASK      (3 << 10)
2387 #define   VERT_AUTO_SCALE       (1 << 9)
2388 #define   HORIZ_INTERP_DISABLE  (0 << 6)
2389 #define   HORIZ_INTERP_BILINEAR (1 << 6)
2390 #define   HORIZ_INTERP_MASK     (3 << 6)
2391 #define   HORIZ_AUTO_SCALE      (1 << 5)
2392 #define   PANEL_8TO6_DITHER_ENABLE (1 << 3)
2393 #define   PFIT_FILTER_FUZZY     (0 << 24)
2394 #define   PFIT_SCALING_AUTO     (0 << 26)
2395 #define   PFIT_SCALING_PROGRAMMED (1 << 26)
2396 #define   PFIT_SCALING_PILLAR   (2 << 26)
2397 #define   PFIT_SCALING_LETTER   (3 << 26)
2398 #define PFIT_PGM_RATIOS (dev_priv->info->display_mmio_offset + 0x61234)
2399 /* Pre-965 */
2400 #define         PFIT_VERT_SCALE_SHIFT           20
2401 #define         PFIT_VERT_SCALE_MASK            0xfff00000
2402 #define         PFIT_HORIZ_SCALE_SHIFT          4
2403 #define         PFIT_HORIZ_SCALE_MASK           0x0000fff0
2404 /* 965+ */
2405 #define         PFIT_VERT_SCALE_SHIFT_965       16
2406 #define         PFIT_VERT_SCALE_MASK_965        0x1fff0000
2407 #define         PFIT_HORIZ_SCALE_SHIFT_965      0
2408 #define         PFIT_HORIZ_SCALE_MASK_965       0x00001fff
2409
2410 #define PFIT_AUTO_RATIOS (dev_priv->info->display_mmio_offset + 0x61238)
2411
2412 #define _VLV_BLC_PWM_CTL2_A (dev_priv->info->display_mmio_offset + 0x61250)
2413 #define _VLV_BLC_PWM_CTL2_B (dev_priv->info->display_mmio_offset + 0x61350)
2414 #define VLV_BLC_PWM_CTL2(pipe) _PIPE(pipe, _VLV_BLC_PWM_CTL2_A, \
2415                                      _VLV_BLC_PWM_CTL2_B)
2416
2417 #define _VLV_BLC_PWM_CTL_A (dev_priv->info->display_mmio_offset + 0x61254)
2418 #define _VLV_BLC_PWM_CTL_B (dev_priv->info->display_mmio_offset + 0x61354)
2419 #define VLV_BLC_PWM_CTL(pipe) _PIPE(pipe, _VLV_BLC_PWM_CTL_A, \
2420                                     _VLV_BLC_PWM_CTL_B)
2421
2422 #define _VLV_BLC_HIST_CTL_A (dev_priv->info->display_mmio_offset + 0x61260)
2423 #define _VLV_BLC_HIST_CTL_B (dev_priv->info->display_mmio_offset + 0x61360)
2424 #define VLV_BLC_HIST_CTL(pipe) _PIPE(pipe, _VLV_BLC_HIST_CTL_A, \
2425                                      _VLV_BLC_HIST_CTL_B)
2426
2427 /* Backlight control */
2428 #define BLC_PWM_CTL2    (dev_priv->info->display_mmio_offset + 0x61250) /* 965+ only */
2429 #define   BLM_PWM_ENABLE                (1 << 31)
2430 #define   BLM_COMBINATION_MODE          (1 << 30) /* gen4 only */
2431 #define   BLM_PIPE_SELECT               (1 << 29)
2432 #define   BLM_PIPE_SELECT_IVB           (3 << 29)
2433 #define   BLM_PIPE_A                    (0 << 29)
2434 #define   BLM_PIPE_B                    (1 << 29)
2435 #define   BLM_PIPE_C                    (2 << 29) /* ivb + */
2436 #define   BLM_TRANSCODER_A              BLM_PIPE_A /* hsw */
2437 #define   BLM_TRANSCODER_B              BLM_PIPE_B
2438 #define   BLM_TRANSCODER_C              BLM_PIPE_C
2439 #define   BLM_TRANSCODER_EDP            (3 << 29)
2440 #define   BLM_PIPE(pipe)                ((pipe) << 29)
2441 #define   BLM_POLARITY_I965             (1 << 28) /* gen4 only */
2442 #define   BLM_PHASE_IN_INTERUPT_STATUS  (1 << 26)
2443 #define   BLM_PHASE_IN_ENABLE           (1 << 25)
2444 #define   BLM_PHASE_IN_INTERUPT_ENABL   (1 << 24)
2445 #define   BLM_PHASE_IN_TIME_BASE_SHIFT  (16)
2446 #define   BLM_PHASE_IN_TIME_BASE_MASK   (0xff << 16)
2447 #define   BLM_PHASE_IN_COUNT_SHIFT      (8)
2448 #define   BLM_PHASE_IN_COUNT_MASK       (0xff << 8)
2449 #define   BLM_PHASE_IN_INCR_SHIFT       (0)
2450 #define   BLM_PHASE_IN_INCR_MASK        (0xff << 0)
2451 #define BLC_PWM_CTL     (dev_priv->info->display_mmio_offset + 0x61254)
2452 /*
2453  * This is the most significant 15 bits of the number of backlight cycles in a
2454  * complete cycle of the modulated backlight control.
2455  *
2456  * The actual value is this field multiplied by two.
2457  */
2458 #define   BACKLIGHT_MODULATION_FREQ_SHIFT       (17)
2459 #define   BACKLIGHT_MODULATION_FREQ_MASK        (0x7fff << 17)
2460 #define   BLM_LEGACY_MODE                       (1 << 16) /* gen2 only */
2461 /*
2462  * This is the number of cycles out of the backlight modulation cycle for which
2463  * the backlight is on.
2464  *
2465  * This field must be no greater than the number of cycles in the complete
2466  * backlight modulation cycle.
2467  */
2468 #define   BACKLIGHT_DUTY_CYCLE_SHIFT            (0)
2469 #define   BACKLIGHT_DUTY_CYCLE_MASK             (0xffff)
2470 #define   BACKLIGHT_DUTY_CYCLE_MASK_PNV         (0xfffe)
2471 #define   BLM_POLARITY_PNV                      (1 << 0) /* pnv only */
2472
2473 #define BLC_HIST_CTL    (dev_priv->info->display_mmio_offset + 0x61260)
2474
2475 /* New registers for PCH-split platforms. Safe where new bits show up, the
2476  * register layout machtes with gen4 BLC_PWM_CTL[12]. */
2477 #define BLC_PWM_CPU_CTL2        0x48250
2478 #define BLC_PWM_CPU_CTL         0x48254
2479
2480 #define HSW_BLC_PWM2_CTL        0x48350
2481
2482 /* PCH CTL1 is totally different, all but the below bits are reserved. CTL2 is
2483  * like the normal CTL from gen4 and earlier. Hooray for confusing naming. */
2484 #define BLC_PWM_PCH_CTL1        0xc8250
2485 #define   BLM_PCH_PWM_ENABLE                    (1 << 31)
2486 #define   BLM_PCH_OVERRIDE_ENABLE               (1 << 30)
2487 #define   BLM_PCH_POLARITY                      (1 << 29)
2488 #define BLC_PWM_PCH_CTL2        0xc8254
2489
2490 #define UTIL_PIN_CTL            0x48400
2491 #define   UTIL_PIN_ENABLE       (1 << 31)
2492
2493 #define PCH_GTC_CTL             0xe7000
2494 #define   PCH_GTC_ENABLE        (1 << 31)
2495
2496 /* TV port control */
2497 #define TV_CTL                  0x68000
2498 /** Enables the TV encoder */
2499 # define TV_ENC_ENABLE                  (1 << 31)
2500 /** Sources the TV encoder input from pipe B instead of A. */
2501 # define TV_ENC_PIPEB_SELECT            (1 << 30)
2502 /** Outputs composite video (DAC A only) */
2503 # define TV_ENC_OUTPUT_COMPOSITE        (0 << 28)
2504 /** Outputs SVideo video (DAC B/C) */
2505 # define TV_ENC_OUTPUT_SVIDEO           (1 << 28)
2506 /** Outputs Component video (DAC A/B/C) */
2507 # define TV_ENC_OUTPUT_COMPONENT        (2 << 28)
2508 /** Outputs Composite and SVideo (DAC A/B/C) */
2509 # define TV_ENC_OUTPUT_SVIDEO_COMPOSITE (3 << 28)
2510 # define TV_TRILEVEL_SYNC               (1 << 21)
2511 /** Enables slow sync generation (945GM only) */
2512 # define TV_SLOW_SYNC                   (1 << 20)
2513 /** Selects 4x oversampling for 480i and 576p */
2514 # define TV_OVERSAMPLE_4X               (0 << 18)
2515 /** Selects 2x oversampling for 720p and 1080i */
2516 # define TV_OVERSAMPLE_2X               (1 << 18)
2517 /** Selects no oversampling for 1080p */
2518 # define TV_OVERSAMPLE_NONE             (2 << 18)
2519 /** Selects 8x oversampling */
2520 # define TV_OVERSAMPLE_8X               (3 << 18)
2521 /** Selects progressive mode rather than interlaced */
2522 # define TV_PROGRESSIVE                 (1 << 17)
2523 /** Sets the colorburst to PAL mode.  Required for non-M PAL modes. */
2524 # define TV_PAL_BURST                   (1 << 16)
2525 /** Field for setting delay of Y compared to C */
2526 # define TV_YC_SKEW_MASK                (7 << 12)
2527 /** Enables a fix for 480p/576p standard definition modes on the 915GM only */
2528 # define TV_ENC_SDP_FIX                 (1 << 11)
2529 /**
2530  * Enables a fix for the 915GM only.
2531  *
2532  * Not sure what it does.
2533  */
2534 # define TV_ENC_C0_FIX                  (1 << 10)
2535 /** Bits that must be preserved by software */
2536 # define TV_CTL_SAVE                    ((1 << 11) | (3 << 9) | (7 << 6) | 0xf)
2537 # define TV_FUSE_STATE_MASK             (3 << 4)
2538 /** Read-only state that reports all features enabled */
2539 # define TV_FUSE_STATE_ENABLED          (0 << 4)
2540 /** Read-only state that reports that Macrovision is disabled in hardware*/
2541 # define TV_FUSE_STATE_NO_MACROVISION   (1 << 4)
2542 /** Read-only state that reports that TV-out is disabled in hardware. */
2543 # define TV_FUSE_STATE_DISABLED         (2 << 4)
2544 /** Normal operation */
2545 # define TV_TEST_MODE_NORMAL            (0 << 0)
2546 /** Encoder test pattern 1 - combo pattern */
2547 # define TV_TEST_MODE_PATTERN_1         (1 << 0)
2548 /** Encoder test pattern 2 - full screen vertical 75% color bars */
2549 # define TV_TEST_MODE_PATTERN_2         (2 << 0)
2550 /** Encoder test pattern 3 - full screen horizontal 75% color bars */
2551 # define TV_TEST_MODE_PATTERN_3         (3 << 0)
2552 /** Encoder test pattern 4 - random noise */
2553 # define TV_TEST_MODE_PATTERN_4         (4 << 0)
2554 /** Encoder test pattern 5 - linear color ramps */
2555 # define TV_TEST_MODE_PATTERN_5         (5 << 0)
2556 /**
2557  * This test mode forces the DACs to 50% of full output.
2558  *
2559  * This is used for load detection in combination with TVDAC_SENSE_MASK
2560  */
2561 # define TV_TEST_MODE_MONITOR_DETECT    (7 << 0)
2562 # define TV_TEST_MODE_MASK              (7 << 0)
2563
2564 #define TV_DAC                  0x68004
2565 # define TV_DAC_SAVE            0x00ffff00
2566 /**
2567  * Reports that DAC state change logic has reported change (RO).
2568  *
2569  * This gets cleared when TV_DAC_STATE_EN is cleared
2570 */
2571 # define TVDAC_STATE_CHG                (1 << 31)
2572 # define TVDAC_SENSE_MASK               (7 << 28)
2573 /** Reports that DAC A voltage is above the detect threshold */
2574 # define TVDAC_A_SENSE                  (1 << 30)
2575 /** Reports that DAC B voltage is above the detect threshold */
2576 # define TVDAC_B_SENSE                  (1 << 29)
2577 /** Reports that DAC C voltage is above the detect threshold */
2578 # define TVDAC_C_SENSE                  (1 << 28)
2579 /**
2580  * Enables DAC state detection logic, for load-based TV detection.
2581  *
2582  * The PLL of the chosen pipe (in TV_CTL) must be running, and the encoder set
2583  * to off, for load detection to work.
2584  */
2585 # define TVDAC_STATE_CHG_EN             (1 << 27)
2586 /** Sets the DAC A sense value to high */
2587 # define TVDAC_A_SENSE_CTL              (1 << 26)
2588 /** Sets the DAC B sense value to high */
2589 # define TVDAC_B_SENSE_CTL              (1 << 25)
2590 /** Sets the DAC C sense value to high */
2591 # define TVDAC_C_SENSE_CTL              (1 << 24)
2592 /** Overrides the ENC_ENABLE and DAC voltage levels */
2593 # define DAC_CTL_OVERRIDE               (1 << 7)
2594 /** Sets the slew rate.  Must be preserved in software */
2595 # define ENC_TVDAC_SLEW_FAST            (1 << 6)
2596 # define DAC_A_1_3_V                    (0 << 4)
2597 # define DAC_A_1_1_V                    (1 << 4)
2598 # define DAC_A_0_7_V                    (2 << 4)
2599 # define DAC_A_MASK                     (3 << 4)
2600 # define DAC_B_1_3_V                    (0 << 2)
2601 # define DAC_B_1_1_V                    (1 << 2)
2602 # define DAC_B_0_7_V                    (2 << 2)
2603 # define DAC_B_MASK                     (3 << 2)
2604 # define DAC_C_1_3_V                    (0 << 0)
2605 # define DAC_C_1_1_V                    (1 << 0)
2606 # define DAC_C_0_7_V                    (2 << 0)
2607 # define DAC_C_MASK                     (3 << 0)
2608
2609 /**
2610  * CSC coefficients are stored in a floating point format with 9 bits of
2611  * mantissa and 2 or 3 bits of exponent.  The exponent is represented as 2**-n,
2612  * where 2-bit exponents are unsigned n, and 3-bit exponents are signed n with
2613  * -1 (0x3) being the only legal negative value.
2614  */
2615 #define TV_CSC_Y                0x68010
2616 # define TV_RY_MASK                     0x07ff0000
2617 # define TV_RY_SHIFT                    16
2618 # define TV_GY_MASK                     0x00000fff
2619 # define TV_GY_SHIFT                    0
2620
2621 #define TV_CSC_Y2               0x68014
2622 # define TV_BY_MASK                     0x07ff0000
2623 # define TV_BY_SHIFT                    16
2624 /**
2625  * Y attenuation for component video.
2626  *
2627  * Stored in 1.9 fixed point.
2628  */
2629 # define TV_AY_MASK                     0x000003ff
2630 # define TV_AY_SHIFT                    0
2631
2632 #define TV_CSC_U                0x68018
2633 # define TV_RU_MASK                     0x07ff0000
2634 # define TV_RU_SHIFT                    16
2635 # define TV_GU_MASK                     0x000007ff
2636 # define TV_GU_SHIFT                    0
2637
2638 #define TV_CSC_U2               0x6801c
2639 # define TV_BU_MASK                     0x07ff0000
2640 # define TV_BU_SHIFT                    16
2641 /**
2642  * U attenuation for component video.
2643  *
2644  * Stored in 1.9 fixed point.
2645  */
2646 # define TV_AU_MASK                     0x000003ff
2647 # define TV_AU_SHIFT                    0
2648
2649 #define TV_CSC_V                0x68020
2650 # define TV_RV_MASK                     0x0fff0000
2651 # define TV_RV_SHIFT                    16
2652 # define TV_GV_MASK                     0x000007ff
2653 # define TV_GV_SHIFT                    0
2654
2655 #define TV_CSC_V2               0x68024
2656 # define TV_BV_MASK                     0x07ff0000
2657 # define TV_BV_SHIFT                    16
2658 /**
2659  * V attenuation for component video.
2660  *
2661  * Stored in 1.9 fixed point.
2662  */
2663 # define TV_AV_MASK                     0x000007ff
2664 # define TV_AV_SHIFT                    0
2665
2666 #define TV_CLR_KNOBS            0x68028
2667 /** 2s-complement brightness adjustment */
2668 # define TV_BRIGHTNESS_MASK             0xff000000
2669 # define TV_BRIGHTNESS_SHIFT            24
2670 /** Contrast adjustment, as a 2.6 unsigned floating point number */
2671 # define TV_CONTRAST_MASK               0x00ff0000
2672 # define TV_CONTRAST_SHIFT              16
2673 /** Saturation adjustment, as a 2.6 unsigned floating point number */
2674 # define TV_SATURATION_MASK             0x0000ff00
2675 # define TV_SATURATION_SHIFT            8
2676 /** Hue adjustment, as an integer phase angle in degrees */
2677 # define TV_HUE_MASK                    0x000000ff
2678 # define TV_HUE_SHIFT                   0
2679
2680 #define TV_CLR_LEVEL            0x6802c
2681 /** Controls the DAC level for black */
2682 # define TV_BLACK_LEVEL_MASK            0x01ff0000
2683 # define TV_BLACK_LEVEL_SHIFT           16
2684 /** Controls the DAC level for blanking */
2685 # define TV_BLANK_LEVEL_MASK            0x000001ff
2686 # define TV_BLANK_LEVEL_SHIFT           0
2687
2688 #define TV_H_CTL_1              0x68030
2689 /** Number of pixels in the hsync. */
2690 # define TV_HSYNC_END_MASK              0x1fff0000
2691 # define TV_HSYNC_END_SHIFT             16
2692 /** Total number of pixels minus one in the line (display and blanking). */
2693 # define TV_HTOTAL_MASK                 0x00001fff
2694 # define TV_HTOTAL_SHIFT                0
2695
2696 #define TV_H_CTL_2              0x68034
2697 /** Enables the colorburst (needed for non-component color) */
2698 # define TV_BURST_ENA                   (1 << 31)
2699 /** Offset of the colorburst from the start of hsync, in pixels minus one. */
2700 # define TV_HBURST_START_SHIFT          16
2701 # define TV_HBURST_START_MASK           0x1fff0000
2702 /** Length of the colorburst */
2703 # define TV_HBURST_LEN_SHIFT            0
2704 # define TV_HBURST_LEN_MASK             0x0001fff
2705
2706 #define TV_H_CTL_3              0x68038
2707 /** End of hblank, measured in pixels minus one from start of hsync */
2708 # define TV_HBLANK_END_SHIFT            16
2709 # define TV_HBLANK_END_MASK             0x1fff0000
2710 /** Start of hblank, measured in pixels minus one from start of hsync */
2711 # define TV_HBLANK_START_SHIFT          0
2712 # define TV_HBLANK_START_MASK           0x0001fff
2713
2714 #define TV_V_CTL_1              0x6803c
2715 /** XXX */
2716 # define TV_NBR_END_SHIFT               16
2717 # define TV_NBR_END_MASK                0x07ff0000
2718 /** XXX */
2719 # define TV_VI_END_F1_SHIFT             8
2720 # define TV_VI_END_F1_MASK              0x00003f00
2721 /** XXX */
2722 # define TV_VI_END_F2_SHIFT             0
2723 # define TV_VI_END_F2_MASK              0x0000003f
2724
2725 #define TV_V_CTL_2              0x68040
2726 /** Length of vsync, in half lines */
2727 # define TV_VSYNC_LEN_MASK              0x07ff0000
2728 # define TV_VSYNC_LEN_SHIFT             16
2729 /** Offset of the start of vsync in field 1, measured in one less than the
2730  * number of half lines.
2731  */
2732 # define TV_VSYNC_START_F1_MASK         0x00007f00
2733 # define TV_VSYNC_START_F1_SHIFT        8
2734 /**
2735  * Offset of the start of vsync in field 2, measured in one less than the
2736  * number of half lines.
2737  */
2738 # define TV_VSYNC_START_F2_MASK         0x0000007f
2739 # define TV_VSYNC_START_F2_SHIFT        0
2740
2741 #define TV_V_CTL_3              0x68044
2742 /** Enables generation of the equalization signal */
2743 # define TV_EQUAL_ENA                   (1 << 31)
2744 /** Length of vsync, in half lines */
2745 # define TV_VEQ_LEN_MASK                0x007f0000
2746 # define TV_VEQ_LEN_SHIFT               16
2747 /** Offset of the start of equalization in field 1, measured in one less than
2748  * the number of half lines.
2749  */
2750 # define TV_VEQ_START_F1_MASK           0x0007f00
2751 # define TV_VEQ_START_F1_SHIFT          8
2752 /**
2753  * Offset of the start of equalization in field 2, measured in one less than
2754  * the number of half lines.
2755  */
2756 # define TV_VEQ_START_F2_MASK           0x000007f
2757 # define TV_VEQ_START_F2_SHIFT          0
2758
2759 #define TV_V_CTL_4              0x68048
2760 /**
2761  * Offset to start of vertical colorburst, measured in one less than the
2762  * number of lines from vertical start.
2763  */
2764 # define TV_VBURST_START_F1_MASK        0x003f0000
2765 # define TV_VBURST_START_F1_SHIFT       16
2766 /**
2767  * Offset to the end of vertical colorburst, measured in one less than the
2768  * number of lines from the start of NBR.
2769  */
2770 # define TV_VBURST_END_F1_MASK          0x000000ff
2771 # define TV_VBURST_END_F1_SHIFT         0
2772
2773 #define TV_V_CTL_5              0x6804c
2774 /**
2775  * Offset to start of vertical colorburst, measured in one less than the
2776  * number of lines from vertical start.
2777  */
2778 # define TV_VBURST_START_F2_MASK        0x003f0000
2779 # define TV_VBURST_START_F2_SHIFT       16
2780 /**
2781  * Offset to the end of vertical colorburst, measured in one less than the
2782  * number of lines from the start of NBR.
2783  */
2784 # define TV_VBURST_END_F2_MASK          0x000000ff
2785 # define TV_VBURST_END_F2_SHIFT         0
2786
2787 #define TV_V_CTL_6              0x68050
2788 /**
2789  * Offset to start of vertical colorburst, measured in one less than the
2790  * number of lines from vertical start.
2791  */
2792 # define TV_VBURST_START_F3_MASK        0x003f0000
2793 # define TV_VBURST_START_F3_SHIFT       16
2794 /**
2795  * Offset to the end of vertical colorburst, measured in one less than the
2796  * number of lines from the start of NBR.
2797  */
2798 # define TV_VBURST_END_F3_MASK          0x000000ff
2799 # define TV_VBURST_END_F3_SHIFT         0
2800
2801 #define TV_V_CTL_7              0x68054
2802 /**
2803  * Offset to start of vertical colorburst, measured in one less than the
2804  * number of lines from vertical start.
2805  */
2806 # define TV_VBURST_START_F4_MASK        0x003f0000
2807 # define TV_VBURST_START_F4_SHIFT       16
2808 /**
2809  * Offset to the end of vertical colorburst, measured in one less than the
2810  * number of lines from the start of NBR.
2811  */
2812 # define TV_VBURST_END_F4_MASK          0x000000ff
2813 # define TV_VBURST_END_F4_SHIFT         0
2814
2815 #define TV_SC_CTL_1             0x68060
2816 /** Turns on the first subcarrier phase generation DDA */
2817 # define TV_SC_DDA1_EN                  (1 << 31)
2818 /** Turns on the first subcarrier phase generation DDA */
2819 # define TV_SC_DDA2_EN                  (1 << 30)
2820 /** Turns on the first subcarrier phase generation DDA */
2821 # define TV_SC_DDA3_EN                  (1 << 29)
2822 /** Sets the subcarrier DDA to reset frequency every other field */
2823 # define TV_SC_RESET_EVERY_2            (0 << 24)
2824 /** Sets the subcarrier DDA to reset frequency every fourth field */
2825 # define TV_SC_RESET_EVERY_4            (1 << 24)
2826 /** Sets the subcarrier DDA to reset frequency every eighth field */
2827 # define TV_SC_RESET_EVERY_8            (2 << 24)
2828 /** Sets the subcarrier DDA to never reset the frequency */
2829 # define TV_SC_RESET_NEVER              (3 << 24)
2830 /** Sets the peak amplitude of the colorburst.*/
2831 # define TV_BURST_LEVEL_MASK            0x00ff0000
2832 # define TV_BURST_LEVEL_SHIFT           16
2833 /** Sets the increment of the first subcarrier phase generation DDA */
2834 # define TV_SCDDA1_INC_MASK             0x00000fff
2835 # define TV_SCDDA1_INC_SHIFT            0
2836
2837 #define TV_SC_CTL_2             0x68064
2838 /** Sets the rollover for the second subcarrier phase generation DDA */
2839 # define TV_SCDDA2_SIZE_MASK            0x7fff0000
2840 # define TV_SCDDA2_SIZE_SHIFT           16
2841 /** Sets the increent of the second subcarrier phase generation DDA */
2842 # define TV_SCDDA2_INC_MASK             0x00007fff
2843 # define TV_SCDDA2_INC_SHIFT            0
2844
2845 #define TV_SC_CTL_3             0x68068
2846 /** Sets the rollover for the third subcarrier phase generation DDA */
2847 # define TV_SCDDA3_SIZE_MASK            0x7fff0000
2848 # define TV_SCDDA3_SIZE_SHIFT           16
2849 /** Sets the increent of the third subcarrier phase generation DDA */
2850 # define TV_SCDDA3_INC_MASK             0x00007fff
2851 # define TV_SCDDA3_INC_SHIFT            0
2852
2853 #define TV_WIN_POS              0x68070
2854 /** X coordinate of the display from the start of horizontal active */
2855 # define TV_XPOS_MASK                   0x1fff0000
2856 # define TV_XPOS_SHIFT                  16
2857 /** Y coordinate of the display from the start of vertical active (NBR) */
2858 # define TV_YPOS_MASK                   0x00000fff
2859 # define TV_YPOS_SHIFT                  0
2860
2861 #define TV_WIN_SIZE             0x68074
2862 /** Horizontal size of the display window, measured in pixels*/
2863 # define TV_XSIZE_MASK                  0x1fff0000
2864 # define TV_XSIZE_SHIFT                 16
2865 /**
2866  * Vertical size of the display window, measured in pixels.
2867  *
2868  * Must be even for interlaced modes.
2869  */
2870 # define TV_YSIZE_MASK                  0x00000fff
2871 # define TV_YSIZE_SHIFT                 0
2872
2873 #define TV_FILTER_CTL_1         0x68080
2874 /**
2875  * Enables automatic scaling calculation.
2876  *
2877  * If set, the rest of the registers are ignored, and the calculated values can
2878  * be read back from the register.
2879  */
2880 # define TV_AUTO_SCALE                  (1 << 31)
2881 /**
2882  * Disables the vertical filter.
2883  *
2884  * This is required on modes more than 1024 pixels wide */
2885 # define TV_V_FILTER_BYPASS             (1 << 29)
2886 /** Enables adaptive vertical filtering */
2887 # define TV_VADAPT                      (1 << 28)
2888 # define TV_VADAPT_MODE_MASK            (3 << 26)
2889 /** Selects the least adaptive vertical filtering mode */
2890 # define TV_VADAPT_MODE_LEAST           (0 << 26)
2891 /** Selects the moderately adaptive vertical filtering mode */
2892 # define TV_VADAPT_MODE_MODERATE        (1 << 26)
2893 /** Selects the most adaptive vertical filtering mode */
2894 # define TV_VADAPT_MODE_MOST            (3 << 26)
2895 /**
2896  * Sets the horizontal scaling factor.
2897  *
2898  * This should be the fractional part of the horizontal scaling factor divided
2899  * by the oversampling rate.  TV_HSCALE should be less than 1, and set to:
2900  *
2901  * (src width - 1) / ((oversample * dest width) - 1)
2902  */
2903 # define TV_HSCALE_FRAC_MASK            0x00003fff
2904 # define TV_HSCALE_FRAC_SHIFT           0
2905
2906 #define TV_FILTER_CTL_2         0x68084
2907 /**
2908  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
2909  *
2910  * TV_VSCALE should be (src height - 1) / ((interlace * dest height) - 1)
2911  */
2912 # define TV_VSCALE_INT_MASK             0x00038000
2913 # define TV_VSCALE_INT_SHIFT            15
2914 /**
2915  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
2916  *
2917  * \sa TV_VSCALE_INT_MASK
2918  */
2919 # define TV_VSCALE_FRAC_MASK            0x00007fff
2920 # define TV_VSCALE_FRAC_SHIFT           0
2921
2922 #define TV_FILTER_CTL_3         0x68088
2923 /**
2924  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
2925  *
2926  * TV_VSCALE should be (src height - 1) / (1/4 * (dest height - 1))
2927  *
2928  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
2929  */
2930 # define TV_VSCALE_IP_INT_MASK          0x00038000
2931 # define TV_VSCALE_IP_INT_SHIFT         15
2932 /**
2933  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
2934  *
2935  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
2936  *
2937  * \sa TV_VSCALE_IP_INT_MASK
2938  */
2939 # define TV_VSCALE_IP_FRAC_MASK         0x00007fff
2940 # define TV_VSCALE_IP_FRAC_SHIFT                0
2941
2942 #define TV_CC_CONTROL           0x68090
2943 # define TV_CC_ENABLE                   (1 << 31)
2944 /**
2945  * Specifies which field to send the CC data in.
2946  *
2947  * CC data is usually sent in field 0.
2948  */
2949 # define TV_CC_FID_MASK                 (1 << 27)
2950 # define TV_CC_FID_SHIFT                27
2951 /** Sets the horizontal position of the CC data.  Usually 135. */
2952 # define TV_CC_HOFF_MASK                0x03ff0000
2953 # define TV_CC_HOFF_SHIFT               16
2954 /** Sets the vertical position of the CC data.  Usually 21 */
2955 # define TV_CC_LINE_MASK                0x0000003f
2956 # define TV_CC_LINE_SHIFT               0
2957
2958 #define TV_CC_DATA              0x68094
2959 # define TV_CC_RDY                      (1 << 31)
2960 /** Second word of CC data to be transmitted. */
2961 # define TV_CC_DATA_2_MASK              0x007f0000
2962 # define TV_CC_DATA_2_SHIFT             16
2963 /** First word of CC data to be transmitted. */
2964 # define TV_CC_DATA_1_MASK              0x0000007f
2965 # define TV_CC_DATA_1_SHIFT             0
2966
2967 #define TV_H_LUMA_0             0x68100
2968 #define TV_H_LUMA_59            0x681ec
2969 #define TV_H_CHROMA_0           0x68200
2970 #define TV_H_CHROMA_59          0x682ec
2971 #define TV_V_LUMA_0             0x68300
2972 #define TV_V_LUMA_42            0x683a8
2973 #define TV_V_CHROMA_0           0x68400
2974 #define TV_V_CHROMA_42          0x684a8
2975
2976 /* Display Port */
2977 #define DP_A                            0x64000 /* eDP */
2978 #define DP_B                            0x64100
2979 #define DP_C                            0x64200
2980 #define DP_D                            0x64300
2981
2982 #define   DP_PORT_EN                    (1 << 31)
2983 #define   DP_PIPEB_SELECT               (1 << 30)
2984 #define   DP_PIPE_MASK                  (1 << 30)
2985
2986 /* Link training mode - select a suitable mode for each stage */
2987 #define   DP_LINK_TRAIN_PAT_1           (0 << 28)
2988 #define   DP_LINK_TRAIN_PAT_2           (1 << 28)
2989 #define   DP_LINK_TRAIN_PAT_IDLE        (2 << 28)
2990 #define   DP_LINK_TRAIN_OFF             (3 << 28)
2991 #define   DP_LINK_TRAIN_MASK            (3 << 28)
2992 #define   DP_LINK_TRAIN_SHIFT           28
2993
2994 /* CPT Link training mode */
2995 #define   DP_LINK_TRAIN_PAT_1_CPT       (0 << 8)
2996 #define   DP_LINK_TRAIN_PAT_2_CPT       (1 << 8)
2997 #define   DP_LINK_TRAIN_PAT_IDLE_CPT    (2 << 8)
2998 #define   DP_LINK_TRAIN_OFF_CPT         (3 << 8)
2999 #define   DP_LINK_TRAIN_MASK_CPT        (7 << 8)
3000 #define   DP_LINK_TRAIN_SHIFT_CPT       8
3001
3002 /* Signal voltages. These are mostly controlled by the other end */
3003 #define   DP_VOLTAGE_0_4                (0 << 25)
3004 #define   DP_VOLTAGE_0_6                (1 << 25)
3005 #define   DP_VOLTAGE_0_8                (2 << 25)
3006 #define   DP_VOLTAGE_1_2                (3 << 25)
3007 #define   DP_VOLTAGE_MASK               (7 << 25)
3008 #define   DP_VOLTAGE_SHIFT              25
3009
3010 /* Signal pre-emphasis levels, like voltages, the other end tells us what
3011  * they want
3012  */
3013 #define   DP_PRE_EMPHASIS_0             (0 << 22)
3014 #define   DP_PRE_EMPHASIS_3_5           (1 << 22)
3015 #define   DP_PRE_EMPHASIS_6             (2 << 22)
3016 #define   DP_PRE_EMPHASIS_9_5           (3 << 22)
3017 #define   DP_PRE_EMPHASIS_MASK          (7 << 22)
3018 #define   DP_PRE_EMPHASIS_SHIFT         22
3019
3020 /* How many wires to use. I guess 3 was too hard */
3021 #define   DP_PORT_WIDTH(width)          (((width) - 1) << 19)
3022 #define   DP_PORT_WIDTH_MASK            (7 << 19)
3023
3024 /* Mystic DPCD version 1.1 special mode */
3025 #define   DP_ENHANCED_FRAMING           (1 << 18)
3026
3027 /* eDP */
3028 #define   DP_PLL_FREQ_270MHZ            (0 << 16)
3029 #define   DP_PLL_FREQ_160MHZ            (1 << 16)
3030 #define   DP_PLL_FREQ_MASK              (3 << 16)
3031
3032 /** locked once port is enabled */
3033 #define   DP_PORT_REVERSAL              (1 << 15)
3034
3035 /* eDP */
3036 #define   DP_PLL_ENABLE                 (1 << 14)
3037
3038 /** sends the clock on lane 15 of the PEG for debug */
3039 #define   DP_CLOCK_OUTPUT_ENABLE        (1 << 13)
3040
3041 #define   DP_SCRAMBLING_DISABLE         (1 << 12)
3042 #define   DP_SCRAMBLING_DISABLE_IRONLAKE        (1 << 7)
3043
3044 /** limit RGB values to avoid confusing TVs */
3045 #define   DP_COLOR_RANGE_16_235         (1 << 8)
3046
3047 /** Turn on the audio link */
3048 #define   DP_AUDIO_OUTPUT_ENABLE        (1 << 6)
3049
3050 /** vs and hs sync polarity */
3051 #define   DP_SYNC_VS_HIGH               (1 << 4)
3052 #define   DP_SYNC_HS_HIGH               (1 << 3)
3053
3054 /** A fantasy */
3055 #define   DP_DETECTED                   (1 << 2)
3056
3057 /** The aux channel provides a way to talk to the
3058  * signal sink for DDC etc. Max packet size supported
3059  * is 20 bytes in each direction, hence the 5 fixed
3060  * data registers
3061  */
3062 #define DPA_AUX_CH_CTL                  0x64010
3063 #define DPA_AUX_CH_DATA1                0x64014
3064 #define DPA_AUX_CH_DATA2                0x64018
3065 #define DPA_AUX_CH_DATA3                0x6401c
3066 #define DPA_AUX_CH_DATA4                0x64020
3067 #define DPA_AUX_CH_DATA5                0x64024
3068
3069 #define DPB_AUX_CH_CTL                  0x64110
3070 #define DPB_AUX_CH_DATA1                0x64114
3071 #define DPB_AUX_CH_DATA2                0x64118
3072 #define DPB_AUX_CH_DATA3                0x6411c
3073 #define DPB_AUX_CH_DATA4                0x64120
3074 #define DPB_AUX_CH_DATA5                0x64124
3075
3076 #define DPC_AUX_CH_CTL                  0x64210
3077 #define DPC_AUX_CH_DATA1                0x64214
3078 #define DPC_AUX_CH_DATA2                0x64218
3079 #define DPC_AUX_CH_DATA3                0x6421c
3080 #define DPC_AUX_CH_DATA4                0x64220
3081 #define DPC_AUX_CH_DATA5                0x64224
3082
3083 #define DPD_AUX_CH_CTL                  0x64310
3084 #define DPD_AUX_CH_DATA1                0x64314
3085 #define DPD_AUX_CH_DATA2                0x64318
3086 #define DPD_AUX_CH_DATA3                0x6431c
3087 #define DPD_AUX_CH_DATA4                0x64320
3088 #define DPD_AUX_CH_DATA5                0x64324
3089
3090 #define   DP_AUX_CH_CTL_SEND_BUSY           (1 << 31)
3091 #define   DP_AUX_CH_CTL_DONE                (1 << 30)
3092 #define   DP_AUX_CH_CTL_INTERRUPT           (1 << 29)
3093 #define   DP_AUX_CH_CTL_TIME_OUT_ERROR      (1 << 28)
3094 #define   DP_AUX_CH_CTL_TIME_OUT_400us      (0 << 26)
3095 #define   DP_AUX_CH_CTL_TIME_OUT_600us      (1 << 26)
3096 #define   DP_AUX_CH_CTL_TIME_OUT_800us      (2 << 26)
3097 #define   DP_AUX_CH_CTL_TIME_OUT_1600us     (3 << 26)
3098 #define   DP_AUX_CH_CTL_TIME_OUT_MASK       (3 << 26)
3099 #define   DP_AUX_CH_CTL_RECEIVE_ERROR       (1 << 25)
3100 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_MASK    (0x1f << 20)
3101 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_SHIFT   20
3102 #define   DP_AUX_CH_CTL_PRECHARGE_2US_MASK   (0xf << 16)
3103 #define   DP_AUX_CH_CTL_PRECHARGE_2US_SHIFT  16
3104 #define   DP_AUX_CH_CTL_AUX_AKSV_SELECT     (1 << 15)
3105 #define   DP_AUX_CH_CTL_MANCHESTER_TEST     (1 << 14)
3106 #define   DP_AUX_CH_CTL_SYNC_TEST           (1 << 13)
3107 #define   DP_AUX_CH_CTL_DEGLITCH_TEST       (1 << 12)
3108 #define   DP_AUX_CH_CTL_PRECHARGE_TEST      (1 << 11)
3109 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_MASK    (0x7ff)
3110 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_SHIFT   0
3111
3112 /*
3113  * Computing GMCH M and N values for the Display Port link
3114  *
3115  * GMCH M/N = dot clock * bytes per pixel / ls_clk * # of lanes
3116  *
3117  * ls_clk (we assume) is the DP link clock (1.62 or 2.7 GHz)
3118  *
3119  * The GMCH value is used internally
3120  *
3121  * bytes_per_pixel is the number of bytes coming out of the plane,
3122  * which is after the LUTs, so we want the bytes for our color format.
3123  * For our current usage, this is always 3, one byte for R, G and B.
3124  */
3125 #define _PIPEA_DATA_M_G4X       0x70050
3126 #define _PIPEB_DATA_M_G4X       0x71050
3127
3128 /* Transfer unit size for display port - 1, default is 0x3f (for TU size 64) */
3129 #define  TU_SIZE(x)             (((x)-1) << 25) /* default size 64 */
3130 #define  TU_SIZE_SHIFT          25
3131 #define  TU_SIZE_MASK           (0x3f << 25)
3132
3133 #define  DATA_LINK_M_N_MASK     (0xffffff)
3134 #define  DATA_LINK_N_MAX        (0x800000)
3135
3136 #define _PIPEA_DATA_N_G4X       0x70054
3137 #define _PIPEB_DATA_N_G4X       0x71054
3138 #define   PIPE_GMCH_DATA_N_MASK                 (0xffffff)
3139
3140 /*
3141  * Computing Link M and N values for the Display Port link
3142  *
3143  * Link M / N = pixel_clock / ls_clk
3144  *
3145  * (the DP spec calls pixel_clock the 'strm_clk')
3146  *
3147  * The Link value is transmitted in the Main Stream
3148  * Attributes and VB-ID.
3149  */
3150
3151 #define _PIPEA_LINK_M_G4X       0x70060
3152 #define _PIPEB_LINK_M_G4X       0x71060
3153 #define   PIPEA_DP_LINK_M_MASK                  (0xffffff)
3154
3155 #define _PIPEA_LINK_N_G4X       0x70064
3156 #define _PIPEB_LINK_N_G4X       0x71064
3157 #define   PIPEA_DP_LINK_N_MASK                  (0xffffff)
3158
3159 #define PIPE_DATA_M_G4X(pipe) _PIPE(pipe, _PIPEA_DATA_M_G4X, _PIPEB_DATA_M_G4X)
3160 #define PIPE_DATA_N_G4X(pipe) _PIPE(pipe, _PIPEA_DATA_N_G4X, _PIPEB_DATA_N_G4X)
3161 #define PIPE_LINK_M_G4X(pipe) _PIPE(pipe, _PIPEA_LINK_M_G4X, _PIPEB_LINK_M_G4X)
3162 #define PIPE_LINK_N_G4X(pipe) _PIPE(pipe, _PIPEA_LINK_N_G4X, _PIPEB_LINK_N_G4X)
3163
3164 /* Display & cursor control */
3165
3166 /* Pipe A */
3167 #define _PIPEADSL               (dev_priv->info->display_mmio_offset + 0x70000)
3168 #define   DSL_LINEMASK_GEN2     0x00000fff
3169 #define   DSL_LINEMASK_GEN3     0x00001fff
3170 #define _PIPEACONF              (dev_priv->info->display_mmio_offset + 0x70008)
3171 #define   PIPECONF_ENABLE       (1<<31)
3172 #define   PIPECONF_DISABLE      0
3173 #define   PIPECONF_DOUBLE_WIDE  (1<<30)
3174 #define   I965_PIPECONF_ACTIVE  (1<<30)
3175 #define   PIPECONF_DSI_PLL_LOCKED       (1<<29) /* vlv & pipe A only */
3176 #define   PIPECONF_FRAME_START_DELAY_MASK (3<<27)
3177 #define   PIPECONF_SINGLE_WIDE  0
3178 #define   PIPECONF_PIPE_UNLOCKED 0
3179 #define   PIPECONF_PIPE_LOCKED  (1<<25)
3180 #define   PIPECONF_PALETTE      0
3181 #define   PIPECONF_GAMMA                (1<<24)
3182 #define   PIPECONF_FORCE_BORDER (1<<25)
3183 #define   PIPECONF_INTERLACE_MASK       (7 << 21)
3184 #define   PIPECONF_INTERLACE_MASK_HSW   (3 << 21)
3185 /* Note that pre-gen3 does not support interlaced display directly. Panel
3186  * fitting must be disabled on pre-ilk for interlaced. */
3187 #define   PIPECONF_PROGRESSIVE                  (0 << 21)
3188 #define   PIPECONF_INTERLACE_W_SYNC_SHIFT_PANEL (4 << 21) /* gen4 only */
3189 #define   PIPECONF_INTERLACE_W_SYNC_SHIFT       (5 << 21) /* gen4 only */
3190 #define   PIPECONF_INTERLACE_W_FIELD_INDICATION (6 << 21)
3191 #define   PIPECONF_INTERLACE_FIELD_0_ONLY       (7 << 21) /* gen3 only */
3192 /* Ironlake and later have a complete new set of values for interlaced. PFIT
3193  * means panel fitter required, PF means progressive fetch, DBL means power
3194  * saving pixel doubling. */
3195 #define   PIPECONF_PFIT_PF_INTERLACED_ILK       (1 << 21)
3196 #define   PIPECONF_INTERLACED_ILK               (3 << 21)
3197 #define   PIPECONF_INTERLACED_DBL_ILK           (4 << 21) /* ilk/snb only */
3198 #define   PIPECONF_PFIT_PF_INTERLACED_DBL_ILK   (5 << 21) /* ilk/snb only */
3199 #define   PIPECONF_INTERLACE_MODE_MASK          (7 << 21)
3200 #define   PIPECONF_CXSR_DOWNCLOCK       (1<<16)
3201 #define   PIPECONF_COLOR_RANGE_SELECT   (1 << 13)
3202 #define   PIPECONF_BPC_MASK     (0x7 << 5)
3203 #define   PIPECONF_8BPC         (0<<5)
3204 #define   PIPECONF_10BPC        (1<<5)
3205 #define   PIPECONF_6BPC         (2<<5)
3206 #define   PIPECONF_12BPC        (3<<5)
3207 #define   PIPECONF_DITHER_EN    (1<<4)
3208 #define   PIPECONF_DITHER_TYPE_MASK (0x0000000c)
3209 #define   PIPECONF_DITHER_TYPE_SP (0<<2)
3210 #define   PIPECONF_DITHER_TYPE_ST1 (1<<2)
3211 #define   PIPECONF_DITHER_TYPE_ST2 (2<<2)
3212 #define   PIPECONF_DITHER_TYPE_TEMP (3<<2)
3213 #define _PIPEASTAT              (dev_priv->info->display_mmio_offset + 0x70024)
3214 #define   PIPE_FIFO_UNDERRUN_STATUS             (1UL<<31)
3215 #define   SPRITE1_FLIPDONE_INT_EN_VLV           (1UL<<30)
3216 #define   PIPE_CRC_ERROR_ENABLE                 (1UL<<29)
3217 #define   PIPE_CRC_DONE_ENABLE                  (1UL<<28)
3218 #define   PIPE_GMBUS_EVENT_ENABLE               (1UL<<27)
3219 #define   PLANE_FLIP_DONE_INT_EN_VLV            (1UL<<26)
3220 #define   PIPE_HOTPLUG_INTERRUPT_ENABLE         (1UL<<26)
3221 #define   PIPE_VSYNC_INTERRUPT_ENABLE           (1UL<<25)
3222 #define   PIPE_DISPLAY_LINE_COMPARE_ENABLE      (1UL<<24)
3223 #define   PIPE_DPST_EVENT_ENABLE                (1UL<<23)
3224 #define   SPRITE0_FLIP_DONE_INT_EN_VLV          (1UL<<22)
3225 #define   PIPE_LEGACY_BLC_EVENT_ENABLE          (1UL<<22)
3226 #define   PIPE_ODD_FIELD_INTERRUPT_ENABLE       (1UL<<21)
3227 #define   PIPE_EVEN_FIELD_INTERRUPT_ENABLE      (1UL<<20)
3228 #define   PIPE_HOTPLUG_TV_INTERRUPT_ENABLE      (1UL<<18) /* pre-965 */
3229 #define   PIPE_START_VBLANK_INTERRUPT_ENABLE    (1UL<<18) /* 965 or later */
3230 #define   PIPE_VBLANK_INTERRUPT_ENABLE          (1UL<<17)
3231 #define   PIPEA_HBLANK_INT_EN_VLV               (1UL<<16)
3232 #define   PIPE_OVERLAY_UPDATED_ENABLE           (1UL<<16)
3233 #define   SPRITE1_FLIPDONE_INT_STATUS_VLV       (1UL<<15)
3234 #define   SPRITE0_FLIPDONE_INT_STATUS_VLV       (1UL<<14)
3235 #define   PIPE_CRC_ERROR_INTERRUPT_STATUS       (1UL<<13)
3236 #define   PIPE_CRC_DONE_INTERRUPT_STATUS        (1UL<<12)
3237 #define   PIPE_GMBUS_INTERRUPT_STATUS           (1UL<<11)
3238 #define   PLANE_FLIPDONE_INT_STATUS_VLV         (1UL<<10)
3239 #define   PIPE_HOTPLUG_INTERRUPT_STATUS         (1UL<<10)
3240 #define   PIPE_VSYNC_INTERRUPT_STATUS           (1UL<<9)
3241 #define   PIPE_DISPLAY_LINE_COMPARE_STATUS      (1UL<<8)
3242 #define   PIPE_DPST_EVENT_STATUS                (1UL<<7)
3243 #define   PIPE_LEGACY_BLC_EVENT_STATUS          (1UL<<6)
3244 #define   PIPE_ODD_FIELD_INTERRUPT_STATUS       (1UL<<5)
3245 #define   PIPE_EVEN_FIELD_INTERRUPT_STATUS      (1UL<<4)
3246 #define   PIPE_HOTPLUG_TV_INTERRUPT_STATUS      (1UL<<2) /* pre-965 */
3247 #define   PIPE_START_VBLANK_INTERRUPT_STATUS    (1UL<<2) /* 965 or later */
3248 #define   PIPE_VBLANK_INTERRUPT_STATUS          (1UL<<1)
3249 #define   PIPE_OVERLAY_UPDATED_STATUS           (1UL<<0)
3250
3251 #define PIPESRC(pipe) _PIPE(pipe, _PIPEASRC, _PIPEBSRC)
3252 #define PIPECONF(tran) _TRANSCODER(tran, _PIPEACONF, _PIPEBCONF)
3253 #define PIPEDSL(pipe)  _PIPE(pipe, _PIPEADSL, _PIPEBDSL)
3254 #define PIPEFRAME(pipe) _PIPE(pipe, _PIPEAFRAMEHIGH, _PIPEBFRAMEHIGH)
3255 #define PIPEFRAMEPIXEL(pipe)  _PIPE(pipe, _PIPEAFRAMEPIXEL, _PIPEBFRAMEPIXEL)
3256 #define PIPESTAT(pipe) _PIPE(pipe, _PIPEASTAT, _PIPEBSTAT)
3257
3258 #define _PIPE_MISC_A                    0x70030
3259 #define _PIPE_MISC_B                    0x71030
3260 #define   PIPEMISC_DITHER_BPC_MASK      (7<<5)
3261 #define   PIPEMISC_DITHER_8_BPC         (0<<5)
3262 #define   PIPEMISC_DITHER_10_BPC        (1<<5)
3263 #define   PIPEMISC_DITHER_6_BPC         (2<<5)
3264 #define   PIPEMISC_DITHER_12_BPC        (3<<5)
3265 #define   PIPEMISC_DITHER_ENABLE        (1<<4)
3266 #define   PIPEMISC_DITHER_TYPE_MASK     (3<<2)
3267 #define   PIPEMISC_DITHER_TYPE_SP       (0<<2)
3268 #define PIPEMISC(pipe) _PIPE(pipe, _PIPE_MISC_A, _PIPE_MISC_B)
3269
3270 #define VLV_DPFLIPSTAT                          (VLV_DISPLAY_BASE + 0x70028)
3271 #define   PIPEB_LINE_COMPARE_INT_EN             (1<<29)
3272 #define   PIPEB_HLINE_INT_EN                    (1<<28)
3273 #define   PIPEB_VBLANK_INT_EN                   (1<<27)
3274 #define   SPRITED_FLIPDONE_INT_EN               (1<<26)
3275 #define   SPRITEC_FLIPDONE_INT_EN               (1<<25)
3276 #define   PLANEB_FLIPDONE_INT_EN                (1<<24)
3277 #define   PIPEA_LINE_COMPARE_INT_EN             (1<<21)
3278 #define   PIPEA_HLINE_INT_EN                    (1<<20)
3279 #define   PIPEA_VBLANK_INT_EN                   (1<<19)
3280 #define   SPRITEB_FLIPDONE_INT_EN               (1<<18)
3281 #define   SPRITEA_FLIPDONE_INT_EN               (1<<17)
3282 #define   PLANEA_FLIPDONE_INT_EN                (1<<16)
3283
3284 #define DPINVGTT                                (VLV_DISPLAY_BASE + 0x7002c) /* VLV only */
3285 #define   CURSORB_INVALID_GTT_INT_EN            (1<<23)
3286 #define   CURSORA_INVALID_GTT_INT_EN            (1<<22)
3287 #define   SPRITED_INVALID_GTT_INT_EN            (1<<21)
3288 #define   SPRITEC_INVALID_GTT_INT_EN            (1<<20)
3289 #define   PLANEB_INVALID_GTT_INT_EN             (1<<19)
3290 #define   SPRITEB_INVALID_GTT_INT_EN            (1<<18)
3291 #define   SPRITEA_INVALID_GTT_INT_EN            (1<<17)
3292 #define   PLANEA_INVALID_GTT_INT_EN             (1<<16)
3293 #define   DPINVGTT_EN_MASK                      0xff0000
3294 #define   CURSORB_INVALID_GTT_STATUS            (1<<7)
3295 #define   CURSORA_INVALID_GTT_STATUS            (1<<6)
3296 #define   SPRITED_INVALID_GTT_STATUS            (1<<5)
3297 #define   SPRITEC_INVALID_GTT_STATUS            (1<<4)
3298 #define   PLANEB_INVALID_GTT_STATUS             (1<<3)
3299 #define   SPRITEB_INVALID_GTT_STATUS            (1<<2)
3300 #define   SPRITEA_INVALID_GTT_STATUS            (1<<1)
3301 #define   PLANEA_INVALID_GTT_STATUS             (1<<0)
3302 #define   DPINVGTT_STATUS_MASK                  0xff
3303
3304 #define DSPARB                  0x70030
3305 #define   DSPARB_CSTART_MASK    (0x7f << 7)
3306 #define   DSPARB_CSTART_SHIFT   7
3307 #define   DSPARB_BSTART_MASK    (0x7f)
3308 #define   DSPARB_BSTART_SHIFT   0
3309 #define   DSPARB_BEND_SHIFT     9 /* on 855 */
3310 #define   DSPARB_AEND_SHIFT     0
3311
3312 #define DSPFW1                  (dev_priv->info->display_mmio_offset + 0x70034)
3313 #define   DSPFW_SR_SHIFT        23
3314 #define   DSPFW_SR_MASK         (0x1ff<<23)
3315 #define   DSPFW_CURSORB_SHIFT   16
3316 #define   DSPFW_CURSORB_MASK    (0x3f<<16)
3317 #define   DSPFW_PLANEB_SHIFT    8
3318 #define   DSPFW_PLANEB_MASK     (0x7f<<8)
3319 #define   DSPFW_PLANEA_MASK     (0x7f)
3320 #define DSPFW2                  (dev_priv->info->display_mmio_offset + 0x70038)
3321 #define   DSPFW_CURSORA_MASK    0x00003f00
3322 #define   DSPFW_CURSORA_SHIFT   8
3323 #define   DSPFW_PLANEC_MASK     (0x7f)
3324 #define DSPFW3                  (dev_priv->info->display_mmio_offset + 0x7003c)
3325 #define   DSPFW_HPLL_SR_EN      (1<<31)
3326 #define   DSPFW_CURSOR_SR_SHIFT 24
3327 #define   PINEVIEW_SELF_REFRESH_EN      (1<<30)
3328 #define   DSPFW_CURSOR_SR_MASK          (0x3f<<24)
3329 #define   DSPFW_HPLL_CURSOR_SHIFT       16
3330 #define   DSPFW_HPLL_CURSOR_MASK        (0x3f<<16)
3331 #define   DSPFW_HPLL_SR_MASK            (0x1ff)
3332 #define DSPFW4                  (dev_priv->info->display_mmio_offset + 0x70070)
3333 #define DSPFW7                  (dev_priv->info->display_mmio_offset + 0x7007c)
3334
3335 /* drain latency register values*/
3336 #define DRAIN_LATENCY_PRECISION_32      32
3337 #define DRAIN_LATENCY_PRECISION_16      16
3338 #define VLV_DDL1                        (VLV_DISPLAY_BASE + 0x70050)
3339 #define DDL_CURSORA_PRECISION_32        (1<<31)
3340 #define DDL_CURSORA_PRECISION_16        (0<<31)
3341 #define DDL_CURSORA_SHIFT               24
3342 #define DDL_PLANEA_PRECISION_32         (1<<7)
3343 #define DDL_PLANEA_PRECISION_16         (0<<7)
3344 #define VLV_DDL2                        (VLV_DISPLAY_BASE + 0x70054)
3345 #define DDL_CURSORB_PRECISION_32        (1<<31)
3346 #define DDL_CURSORB_PRECISION_16        (0<<31)
3347 #define DDL_CURSORB_SHIFT               24
3348 #define DDL_PLANEB_PRECISION_32         (1<<7)
3349 #define DDL_PLANEB_PRECISION_16         (0<<7)
3350
3351 /* FIFO watermark sizes etc */
3352 #define G4X_FIFO_LINE_SIZE      64
3353 #define I915_FIFO_LINE_SIZE     64
3354 #define I830_FIFO_LINE_SIZE     32
3355
3356 #define VALLEYVIEW_FIFO_SIZE    255
3357 #define G4X_FIFO_SIZE           127
3358 #define I965_FIFO_SIZE          512
3359 #define I945_FIFO_SIZE          127
3360 #define I915_FIFO_SIZE          95
3361 #define I855GM_FIFO_SIZE        127 /* In cachelines */
3362 #define I830_FIFO_SIZE          95
3363
3364 #define VALLEYVIEW_MAX_WM       0xff
3365 #define G4X_MAX_WM              0x3f
3366 #define I915_MAX_WM             0x3f
3367
3368 #define PINEVIEW_DISPLAY_FIFO   512 /* in 64byte unit */
3369 #define PINEVIEW_FIFO_LINE_SIZE 64
3370 #define PINEVIEW_MAX_WM         0x1ff
3371 #define PINEVIEW_DFT_WM         0x3f
3372 #define PINEVIEW_DFT_HPLLOFF_WM 0
3373 #define PINEVIEW_GUARD_WM               10
3374 #define PINEVIEW_CURSOR_FIFO            64
3375 #define PINEVIEW_CURSOR_MAX_WM  0x3f
3376 #define PINEVIEW_CURSOR_DFT_WM  0
3377 #define PINEVIEW_CURSOR_GUARD_WM        5
3378
3379 #define VALLEYVIEW_CURSOR_MAX_WM 64
3380 #define I965_CURSOR_FIFO        64
3381 #define I965_CURSOR_MAX_WM      32
3382 #define I965_CURSOR_DFT_WM      8
3383
3384 /* define the Watermark register on Ironlake */
3385 #define WM0_PIPEA_ILK           0x45100
3386 #define  WM0_PIPE_PLANE_MASK    (0xffff<<16)
3387 #define  WM0_PIPE_PLANE_SHIFT   16
3388 #define  WM0_PIPE_SPRITE_MASK   (0xff<<8)
3389 #define  WM0_PIPE_SPRITE_SHIFT  8
3390 #define  WM0_PIPE_CURSOR_MASK   (0xff)
3391
3392 #define WM0_PIPEB_ILK           0x45104
3393 #define WM0_PIPEC_IVB           0x45200
3394 #define WM1_LP_ILK              0x45108
3395 #define  WM1_LP_SR_EN           (1<<31)
3396 #define  WM1_LP_LATENCY_SHIFT   24
3397 #define  WM1_LP_LATENCY_MASK    (0x7f<<24)
3398 #define  WM1_LP_FBC_MASK        (0xf<<20)
3399 #define  WM1_LP_FBC_SHIFT       20
3400 #define  WM1_LP_FBC_SHIFT_BDW   19
3401 #define  WM1_LP_SR_MASK         (0x7ff<<8)
3402 #define  WM1_LP_SR_SHIFT        8
3403 #define  WM1_LP_CURSOR_MASK     (0xff)
3404 #define WM2_LP_ILK              0x4510c
3405 #define  WM2_LP_EN              (1<<31)
3406 #define WM3_LP_ILK              0x45110
3407 #define  WM3_LP_EN              (1<<31)
3408 #define WM1S_LP_ILK             0x45120
3409 #define WM2S_LP_IVB             0x45124
3410 #define WM3S_LP_IVB             0x45128
3411 #define  WM1S_LP_EN             (1<<31)
3412
3413 #define HSW_WM_LP_VAL(lat, fbc, pri, cur) \
3414         (WM3_LP_EN | ((lat) << WM1_LP_LATENCY_SHIFT) | \
3415          ((fbc) << WM1_LP_FBC_SHIFT) | ((pri) << WM1_LP_SR_SHIFT) | (cur))
3416
3417 /* Memory latency timer register */
3418 #define MLTR_ILK                0x11222
3419 #define  MLTR_WM1_SHIFT         0
3420 #define  MLTR_WM2_SHIFT         8
3421 /* the unit of memory self-refresh latency time is 0.5us */
3422 #define  ILK_SRLT_MASK          0x3f
3423
3424 /* define the fifo size on Ironlake */
3425 #define ILK_DISPLAY_FIFO        128
3426 #define ILK_DISPLAY_MAXWM       64
3427 #define ILK_DISPLAY_DFTWM       8
3428 #define ILK_CURSOR_FIFO         32
3429 #define ILK_CURSOR_MAXWM        16
3430 #define ILK_CURSOR_DFTWM        8
3431
3432 #define ILK_DISPLAY_SR_FIFO     512
3433 #define ILK_DISPLAY_MAX_SRWM    0x1ff
3434 #define ILK_DISPLAY_DFT_SRWM    0x3f
3435 #define ILK_CURSOR_SR_FIFO      64
3436 #define ILK_CURSOR_MAX_SRWM     0x3f
3437 #define ILK_CURSOR_DFT_SRWM     8
3438
3439 #define ILK_FIFO_LINE_SIZE      64
3440
3441 /* define the WM info on Sandybridge */
3442 #define SNB_DISPLAY_FIFO        128
3443 #define SNB_DISPLAY_MAXWM       0x7f    /* bit 16:22 */
3444 #define SNB_DISPLAY_DFTWM       8
3445 #define SNB_CURSOR_FIFO         32
3446 #define SNB_CURSOR_MAXWM        0x1f    /* bit 4:0 */
3447 #define SNB_CURSOR_DFTWM        8
3448
3449 #define SNB_DISPLAY_SR_FIFO     512
3450 #define SNB_DISPLAY_MAX_SRWM    0x1ff   /* bit 16:8 */
3451 #define SNB_DISPLAY_DFT_SRWM    0x3f
3452 #define SNB_CURSOR_SR_FIFO      64
3453 #define SNB_CURSOR_MAX_SRWM     0x3f    /* bit 5:0 */
3454 #define SNB_CURSOR_DFT_SRWM     8
3455
3456 #define SNB_FBC_MAX_SRWM        0xf     /* bit 23:20 */
3457
3458 #define SNB_FIFO_LINE_SIZE      64
3459
3460
3461 /* the address where we get all kinds of latency value */
3462 #define SSKPD                   0x5d10
3463 #define SSKPD_WM_MASK           0x3f
3464 #define SSKPD_WM0_SHIFT         0
3465 #define SSKPD_WM1_SHIFT         8
3466 #define SSKPD_WM2_SHIFT         16
3467 #define SSKPD_WM3_SHIFT         24
3468
3469 /*
3470  * The two pipe frame counter registers are not synchronized, so
3471  * reading a stable value is somewhat tricky. The following code
3472  * should work:
3473  *
3474  *  do {
3475  *    high1 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
3476  *             PIPE_FRAME_HIGH_SHIFT;
3477  *    low1 =  ((INREG(PIPEAFRAMEPIXEL) & PIPE_FRAME_LOW_MASK) >>
3478  *             PIPE_FRAME_LOW_SHIFT);
3479  *    high2 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
3480  *             PIPE_FRAME_HIGH_SHIFT);
3481  *  } while (high1 != high2);
3482  *  frame = (high1 << 8) | low1;
3483  */
3484 #define _PIPEAFRAMEHIGH          0x70040
3485 #define   PIPE_FRAME_HIGH_MASK    0x0000ffff
3486 #define   PIPE_FRAME_HIGH_SHIFT   0
3487 #define _PIPEAFRAMEPIXEL         0x70044
3488 #define   PIPE_FRAME_LOW_MASK     0xff000000
3489 #define   PIPE_FRAME_LOW_SHIFT    24
3490 #define   PIPE_PIXEL_MASK         0x00ffffff
3491 #define   PIPE_PIXEL_SHIFT        0
3492 /* GM45+ just has to be different */
3493 #define _PIPEA_FRMCOUNT_GM45    (dev_priv->info->display_mmio_offset + 0x70040)
3494 #define _PIPEA_FLIPCOUNT_GM45   (dev_priv->info->display_mmio_offset + 0x70044)
3495 #define PIPE_FRMCOUNT_GM45(pipe) _PIPE(pipe, _PIPEA_FRMCOUNT_GM45, _PIPEB_FRMCOUNT_GM45)
3496
3497 /* Cursor A & B regs */
3498 #define _CURACNTR               (dev_priv->info->display_mmio_offset + 0x70080)
3499 /* Old style CUR*CNTR flags (desktop 8xx) */
3500 #define   CURSOR_ENABLE         0x80000000
3501 #define   CURSOR_GAMMA_ENABLE   0x40000000
3502 #define   CURSOR_STRIDE_MASK    0x30000000
3503 #define   CURSOR_PIPE_CSC_ENABLE (1<<24)
3504 #define   CURSOR_FORMAT_SHIFT   24
3505 #define   CURSOR_FORMAT_MASK    (0x07 << CURSOR_FORMAT_SHIFT)
3506 #define   CURSOR_FORMAT_2C      (0x00 << CURSOR_FORMAT_SHIFT)
3507 #define   CURSOR_FORMAT_3C      (0x01 << CURSOR_FORMAT_SHIFT)
3508 #define   CURSOR_FORMAT_4C      (0x02 << CURSOR_FORMAT_SHIFT)
3509 #define   CURSOR_FORMAT_ARGB    (0x04 << CURSOR_FORMAT_SHIFT)
3510 #define   CURSOR_FORMAT_XRGB    (0x05 << CURSOR_FORMAT_SHIFT)
3511 /* New style CUR*CNTR flags */
3512 #define   CURSOR_MODE           0x27
3513 #define   CURSOR_MODE_DISABLE   0x00
3514 #define   CURSOR_MODE_64_32B_AX 0x07
3515 #define   CURSOR_MODE_64_ARGB_AX ((1 << 5) | CURSOR_MODE_64_32B_AX)
3516 #define   MCURSOR_PIPE_SELECT   (1 << 28)
3517 #define   MCURSOR_PIPE_A        0x00
3518 #define   MCURSOR_PIPE_B        (1 << 28)
3519 #define   MCURSOR_GAMMA_ENABLE  (1 << 26)
3520 #define   CURSOR_TRICKLE_FEED_DISABLE   (1 << 14)
3521 #define _CURABASE               (dev_priv->info->display_mmio_offset + 0x70084)
3522 #define _CURAPOS                (dev_priv->info->display_mmio_offset + 0x70088)
3523 #define   CURSOR_POS_MASK       0x007FF
3524 #define   CURSOR_POS_SIGN       0x8000
3525 #define   CURSOR_X_SHIFT        0
3526 #define   CURSOR_Y_SHIFT        16
3527 #define CURSIZE                 0x700a0
3528 #define _CURBCNTR               (dev_priv->info->display_mmio_offset + 0x700c0)
3529 #define _CURBBASE               (dev_priv->info->display_mmio_offset + 0x700c4)
3530 #define _CURBPOS                (dev_priv->info->display_mmio_offset + 0x700c8)
3531
3532 #define _CURBCNTR_IVB           0x71080
3533 #define _CURBBASE_IVB           0x71084
3534 #define _CURBPOS_IVB            0x71088
3535
3536 #define CURCNTR(pipe) _PIPE(pipe, _CURACNTR, _CURBCNTR)
3537 #define CURBASE(pipe) _PIPE(pipe, _CURABASE, _CURBBASE)
3538 #define CURPOS(pipe) _PIPE(pipe, _CURAPOS, _CURBPOS)
3539
3540 #define CURCNTR_IVB(pipe) _PIPE(pipe, _CURACNTR, _CURBCNTR_IVB)
3541 #define CURBASE_IVB(pipe) _PIPE(pipe, _CURABASE, _CURBBASE_IVB)
3542 #define CURPOS_IVB(pipe) _PIPE(pipe, _CURAPOS, _CURBPOS_IVB)
3543
3544 /* Display A control */
3545 #define _DSPACNTR                (dev_priv->info->display_mmio_offset + 0x70180)
3546 #define   DISPLAY_PLANE_ENABLE                  (1<<31)
3547 #define   DISPLAY_PLANE_DISABLE                 0
3548 #define   DISPPLANE_GAMMA_ENABLE                (1<<30)
3549 #define   DISPPLANE_GAMMA_DISABLE               0
3550 #define   DISPPLANE_PIXFORMAT_MASK              (0xf<<26)
3551 #define   DISPPLANE_YUV422                      (0x0<<26)
3552 #define   DISPPLANE_8BPP                        (0x2<<26)
3553 #define   DISPPLANE_BGRA555                     (0x3<<26)
3554 #define   DISPPLANE_BGRX555                     (0x4<<26)
3555 #define   DISPPLANE_BGRX565                     (0x5<<26)
3556 #define   DISPPLANE_BGRX888                     (0x6<<26)
3557 #define   DISPPLANE_BGRA888                     (0x7<<26)
3558 #define   DISPPLANE_RGBX101010                  (0x8<<26)
3559 #define   DISPPLANE_RGBA101010                  (0x9<<26)
3560 #define   DISPPLANE_BGRX101010                  (0xa<<26)
3561 #define   DISPPLANE_RGBX161616                  (0xc<<26)
3562 #define   DISPPLANE_RGBX888                     (0xe<<26)
3563 #define   DISPPLANE_RGBA888                     (0xf<<26)
3564 #define   DISPPLANE_STEREO_ENABLE               (1<<25)
3565 #define   DISPPLANE_STEREO_DISABLE              0
3566 #define   DISPPLANE_PIPE_CSC_ENABLE             (1<<24)
3567 #define   DISPPLANE_SEL_PIPE_SHIFT              24
3568 #define   DISPPLANE_SEL_PIPE_MASK               (3<<DISPPLANE_SEL_PIPE_SHIFT)
3569 #define   DISPPLANE_SEL_PIPE_A                  0
3570 #define   DISPPLANE_SEL_PIPE_B                  (1<<DISPPLANE_SEL_PIPE_SHIFT)
3571 #define   DISPPLANE_SRC_KEY_ENABLE              (1<<22)
3572 #define   DISPPLANE_SRC_KEY_DISABLE             0
3573 #define   DISPPLANE_LINE_DOUBLE                 (1<<20)
3574 #define   DISPPLANE_NO_LINE_DOUBLE              0
3575 #define   DISPPLANE_STEREO_POLARITY_FIRST       0
3576 #define   DISPPLANE_STEREO_POLARITY_SECOND      (1<<18)
3577 #define   DISPPLANE_TRICKLE_FEED_DISABLE        (1<<14) /* Ironlake */
3578 #define   DISPPLANE_TILED                       (1<<10)
3579 #define _DSPAADDR               (dev_priv->info->display_mmio_offset + 0x70184)
3580 #define _DSPASTRIDE             (dev_priv->info->display_mmio_offset + 0x70188)
3581 #define _DSPAPOS                (dev_priv->info->display_mmio_offset + 0x7018C) /* reserved */
3582 #define _DSPASIZE               (dev_priv->info->display_mmio_offset + 0x70190)
3583 #define _DSPASURF               (dev_priv->info->display_mmio_offset + 0x7019C) /* 965+ only */
3584 #define _DSPATILEOFF            (dev_priv->info->display_mmio_offset + 0x701A4) /* 965+ only */
3585 #define _DSPAOFFSET             (dev_priv->info->display_mmio_offset + 0x701A4) /* HSW */
3586 #define _DSPASURFLIVE           (dev_priv->info->display_mmio_offset + 0x701AC)
3587
3588 #define DSPCNTR(plane) _PIPE(plane, _DSPACNTR, _DSPBCNTR)
3589 #define DSPADDR(plane) _PIPE(plane, _DSPAADDR, _DSPBADDR)
3590 #define DSPSTRIDE(plane) _PIPE(plane, _DSPASTRIDE, _DSPBSTRIDE)
3591 #define DSPPOS(plane) _PIPE(plane, _DSPAPOS, _DSPBPOS)
3592 #define DSPSIZE(plane) _PIPE(plane, _DSPASIZE, _DSPBSIZE)
3593 #define DSPSURF(plane) _PIPE(plane, _DSPASURF, _DSPBSURF)
3594 #define DSPTILEOFF(plane) _PIPE(plane, _DSPATILEOFF, _DSPBTILEOFF)
3595 #define DSPLINOFF(plane) DSPADDR(plane)
3596 #define DSPOFFSET(plane) _PIPE(plane, _DSPAOFFSET, _DSPBOFFSET)
3597 #define DSPSURFLIVE(plane) _PIPE(plane, _DSPASURFLIVE, _DSPBSURFLIVE)
3598
3599 /* Display/Sprite base address macros */
3600 #define DISP_BASEADDR_MASK      (0xfffff000)
3601 #define I915_LO_DISPBASE(val)   (val & ~DISP_BASEADDR_MASK)
3602 #define I915_HI_DISPBASE(val)   (val & DISP_BASEADDR_MASK)
3603 #define I915_MODIFY_DISPBASE(reg, gfx_addr) \
3604                 (I915_WRITE((reg), (gfx_addr) | I915_LO_DISPBASE(I915_READ(reg))))
3605
3606 /* VBIOS flags */
3607 #define SWF00                   (dev_priv->info->display_mmio_offset + 0x71410)
3608 #define SWF01                   (dev_priv->info->display_mmio_offset + 0x71414)
3609 #define SWF02                   (dev_priv->info->display_mmio_offset + 0x71418)
3610 #define SWF03                   (dev_priv->info->display_mmio_offset + 0x7141c)
3611 #define SWF04                   (dev_priv->info->display_mmio_offset + 0x71420)
3612 #define SWF05                   (dev_priv->info->display_mmio_offset + 0x71424)
3613 #define SWF06                   (dev_priv->info->display_mmio_offset + 0x71428)
3614 #define SWF10                   (dev_priv->info->display_mmio_offset + 0x70410)
3615 #define SWF11                   (dev_priv->info->display_mmio_offset + 0x70414)
3616 #define SWF14                   (dev_priv->info->display_mmio_offset + 0x71420)
3617 #define SWF30                   (dev_priv->info->display_mmio_offset + 0x72414)
3618 #define SWF31                   (dev_priv->info->display_mmio_offset + 0x72418)
3619 #define SWF32                   (dev_priv->info->display_mmio_offset + 0x7241c)
3620
3621 /* Pipe B */
3622 #define _PIPEBDSL               (dev_priv->info->display_mmio_offset + 0x71000)
3623 #define _PIPEBCONF              (dev_priv->info->display_mmio_offset + 0x71008)
3624 #define _PIPEBSTAT              (dev_priv->info->display_mmio_offset + 0x71024)
3625 #define _PIPEBFRAMEHIGH         0x71040
3626 #define _PIPEBFRAMEPIXEL        0x71044
3627 #define _PIPEB_FRMCOUNT_GM45    (dev_priv->info->display_mmio_offset + 0x71040)
3628 #define _PIPEB_FLIPCOUNT_GM45   (dev_priv->info->display_mmio_offset + 0x71044)
3629
3630
3631 /* Display B control */
3632 #define _DSPBCNTR               (dev_priv->info->display_mmio_offset + 0x71180)
3633 #define   DISPPLANE_ALPHA_TRANS_ENABLE          (1<<15)
3634 #define   DISPPLANE_ALPHA_TRANS_DISABLE         0
3635 #define   DISPPLANE_SPRITE_ABOVE_DISPLAY        0
3636 #define   DISPPLANE_SPRITE_ABOVE_OVERLAY        (1)
3637 #define _DSPBADDR               (dev_priv->info->display_mmio_offset + 0x71184)
3638 #define _DSPBSTRIDE             (dev_priv->info->display_mmio_offset + 0x71188)
3639 #define _DSPBPOS                (dev_priv->info->display_mmio_offset + 0x7118C)
3640 #define _DSPBSIZE               (dev_priv->info->display_mmio_offset + 0x71190)
3641 #define _DSPBSURF               (dev_priv->info->display_mmio_offset + 0x7119C)
3642 #define _DSPBTILEOFF            (dev_priv->info->display_mmio_offset + 0x711A4)
3643 #define _DSPBOFFSET             (dev_priv->info->display_mmio_offset + 0x711A4)
3644 #define _DSPBSURFLIVE           (dev_priv->info->display_mmio_offset + 0x711AC)
3645
3646 /* Sprite A control */
3647 #define _DVSACNTR               0x72180
3648 #define   DVS_ENABLE            (1<<31)
3649 #define   DVS_GAMMA_ENABLE      (1<<30)
3650 #define   DVS_PIXFORMAT_MASK    (3<<25)
3651 #define   DVS_FORMAT_YUV422     (0<<25)
3652 #define   DVS_FORMAT_RGBX101010 (1<<25)
3653 #define   DVS_FORMAT_RGBX888    (2<<25)
3654 #define   DVS_FORMAT_RGBX161616 (3<<25)
3655 #define   DVS_PIPE_CSC_ENABLE   (1<<24)
3656 #define   DVS_SOURCE_KEY        (1<<22)
3657 #define   DVS_RGB_ORDER_XBGR    (1<<20)
3658 #define   DVS_YUV_BYTE_ORDER_MASK (3<<16)
3659 #define   DVS_YUV_ORDER_YUYV    (0<<16)
3660 #define   DVS_YUV_ORDER_UYVY    (1<<16)
3661 #define   DVS_YUV_ORDER_YVYU    (2<<16)
3662 #define   DVS_YUV_ORDER_VYUY    (3<<16)
3663 #define   DVS_DEST_KEY          (1<<2)
3664 #define   DVS_TRICKLE_FEED_DISABLE (1<<14)
3665 #define   DVS_TILED             (1<<10)
3666 #define _DVSALINOFF             0x72184
3667 #define _DVSASTRIDE             0x72188
3668 #define _DVSAPOS                0x7218c
3669 #define _DVSASIZE               0x72190
3670 #define _DVSAKEYVAL             0x72194
3671 #define _DVSAKEYMSK             0x72198
3672 #define _DVSASURF               0x7219c
3673 #define _DVSAKEYMAXVAL          0x721a0
3674 #define _DVSATILEOFF            0x721a4
3675 #define _DVSASURFLIVE           0x721ac
3676 #define _DVSASCALE              0x72204
3677 #define   DVS_SCALE_ENABLE      (1<<31)
3678 #define   DVS_FILTER_MASK       (3<<29)
3679 #define   DVS_FILTER_MEDIUM     (0<<29)
3680 #define   DVS_FILTER_ENHANCING  (1<<29)
3681 #define   DVS_FILTER_SOFTENING  (2<<29)
3682 #define   DVS_VERTICAL_OFFSET_HALF (1<<28) /* must be enabled below */
3683 #define   DVS_VERTICAL_OFFSET_ENABLE (1<<27)
3684 #define _DVSAGAMC               0x72300
3685
3686 #define _DVSBCNTR               0x73180
3687 #define _DVSBLINOFF             0x73184
3688 #define _DVSBSTRIDE             0x73188
3689 #define _DVSBPOS                0x7318c
3690 #define _DVSBSIZE               0x73190
3691 #define _DVSBKEYVAL             0x73194
3692 #define _DVSBKEYMSK             0x73198
3693 #define _DVSBSURF               0x7319c
3694 #define _DVSBKEYMAXVAL          0x731a0
3695 #define _DVSBTILEOFF            0x731a4
3696 #define _DVSBSURFLIVE           0x731ac
3697 #define _DVSBSCALE              0x73204
3698 #define _DVSBGAMC               0x73300
3699
3700 #define DVSCNTR(pipe) _PIPE(pipe, _DVSACNTR, _DVSBCNTR)
3701 #define DVSLINOFF(pipe) _PIPE(pipe, _DVSALINOFF, _DVSBLINOFF)
3702 #define DVSSTRIDE(pipe) _PIPE(pipe, _DVSASTRIDE, _DVSBSTRIDE)
3703 #define DVSPOS(pipe) _PIPE(pipe, _DVSAPOS, _DVSBPOS)
3704 #define DVSSURF(pipe) _PIPE(pipe, _DVSASURF, _DVSBSURF)
3705 #define DVSKEYMAX(pipe) _PIPE(pipe, _DVSAKEYMAXVAL, _DVSBKEYMAXVAL)
3706 #define DVSSIZE(pipe) _PIPE(pipe, _DVSASIZE, _DVSBSIZE)
3707 #define DVSSCALE(pipe) _PIPE(pipe, _DVSASCALE, _DVSBSCALE)
3708 #define DVSTILEOFF(pipe) _PIPE(pipe, _DVSATILEOFF, _DVSBTILEOFF)
3709 #define DVSKEYVAL(pipe) _PIPE(pipe, _DVSAKEYVAL, _DVSBKEYVAL)
3710 #define DVSKEYMSK(pipe) _PIPE(pipe, _DVSAKEYMSK, _DVSBKEYMSK)
3711 #define DVSSURFLIVE(pipe) _PIPE(pipe, _DVSASURFLIVE, _DVSBSURFLIVE)
3712
3713 #define _SPRA_CTL               0x70280
3714 #define   SPRITE_ENABLE                 (1<<31)
3715 #define   SPRITE_GAMMA_ENABLE           (1<<30)
3716 #define   SPRITE_PIXFORMAT_MASK         (7<<25)
3717 #define   SPRITE_FORMAT_YUV422          (0<<25)
3718 #define   SPRITE_FORMAT_RGBX101010      (1<<25)
3719 #define   SPRITE_FORMAT_RGBX888         (2<<25)
3720 #define   SPRITE_FORMAT_RGBX161616      (3<<25)
3721 #define   SPRITE_FORMAT_YUV444          (4<<25)
3722 #define   SPRITE_FORMAT_XR_BGR101010    (5<<25) /* Extended range */
3723 #define   SPRITE_PIPE_CSC_ENABLE        (1<<24)
3724 #define   SPRITE_SOURCE_KEY             (1<<22)
3725 #define   SPRITE_RGB_ORDER_RGBX         (1<<20) /* only for 888 and 161616 */
3726 #define   SPRITE_YUV_TO_RGB_CSC_DISABLE (1<<19)
3727 #define   SPRITE_YUV_CSC_FORMAT_BT709   (1<<18) /* 0 is BT601 */
3728 #define   SPRITE_YUV_BYTE_ORDER_MASK    (3<<16)
3729 #define   SPRITE_YUV_ORDER_YUYV         (0<<16)
3730 #define   SPRITE_YUV_ORDER_UYVY         (1<<16)
3731 #define   SPRITE_YUV_ORDER_YVYU         (2<<16)
3732 #define   SPRITE_YUV_ORDER_VYUY         (3<<16)
3733 #define   SPRITE_TRICKLE_FEED_DISABLE   (1<<14)
3734 #define   SPRITE_INT_GAMMA_ENABLE       (1<<13)
3735 #define   SPRITE_TILED                  (1<<10)
3736 #define   SPRITE_DEST_KEY               (1<<2)
3737 #define _SPRA_LINOFF            0x70284
3738 #define _SPRA_STRIDE            0x70288
3739 #define _SPRA_POS               0x7028c
3740 #define _SPRA_SIZE              0x70290
3741 #define _SPRA_KEYVAL            0x70294
3742 #define _SPRA_KEYMSK            0x70298
3743 #define _SPRA_SURF              0x7029c
3744 #define _SPRA_KEYMAX            0x702a0
3745 #define _SPRA_TILEOFF           0x702a4
3746 #define _SPRA_OFFSET            0x702a4
3747 #define _SPRA_SURFLIVE          0x702ac
3748 #define _SPRA_SCALE             0x70304
3749 #define   SPRITE_SCALE_ENABLE   (1<<31)
3750 #define   SPRITE_FILTER_MASK    (3<<29)
3751 #define   SPRITE_FILTER_MEDIUM  (0<<29)
3752 #define   SPRITE_FILTER_ENHANCING       (1<<29)
3753 #define   SPRITE_FILTER_SOFTENING       (2<<29)
3754 #define   SPRITE_VERTICAL_OFFSET_HALF   (1<<28) /* must be enabled below */
3755 #define   SPRITE_VERTICAL_OFFSET_ENABLE (1<<27)
3756 #define _SPRA_GAMC              0x70400
3757
3758 #define _SPRB_CTL               0x71280
3759 #define _SPRB_LINOFF            0x71284
3760 #define _SPRB_STRIDE            0x71288
3761 #define _SPRB_POS               0x7128c
3762 #define _SPRB_SIZE              0x71290
3763 #define _SPRB_KEYVAL            0x71294
3764 #define _SPRB_KEYMSK            0x71298
3765 #define _SPRB_SURF              0x7129c
3766 #define _SPRB_KEYMAX            0x712a0
3767 #define _SPRB_TILEOFF           0x712a4
3768 #define _SPRB_OFFSET            0x712a4
3769 #define _SPRB_SURFLIVE          0x712ac
3770 #define _SPRB_SCALE             0x71304
3771 #define _SPRB_GAMC              0x71400
3772
3773 #define SPRCTL(pipe) _PIPE(pipe, _SPRA_CTL, _SPRB_CTL)
3774 #define SPRLINOFF(pipe) _PIPE(pipe, _SPRA_LINOFF, _SPRB_LINOFF)
3775 #define SPRSTRIDE(pipe) _PIPE(pipe, _SPRA_STRIDE, _SPRB_STRIDE)
3776 #define SPRPOS(pipe) _PIPE(pipe, _SPRA_POS, _SPRB_POS)
3777 #define SPRSIZE(pipe) _PIPE(pipe, _SPRA_SIZE, _SPRB_SIZE)
3778 #define SPRKEYVAL(pipe) _PIPE(pipe, _SPRA_KEYVAL, _SPRB_KEYVAL)
3779 #define SPRKEYMSK(pipe) _PIPE(pipe, _SPRA_KEYMSK, _SPRB_KEYMSK)
3780 #define SPRSURF(pipe) _PIPE(pipe, _SPRA_SURF, _SPRB_SURF)
3781 #define SPRKEYMAX(pipe) _PIPE(pipe, _SPRA_KEYMAX, _SPRB_KEYMAX)
3782 #define SPRTILEOFF(pipe) _PIPE(pipe, _SPRA_TILEOFF, _SPRB_TILEOFF)
3783 #define SPROFFSET(pipe) _PIPE(pipe, _SPRA_OFFSET, _SPRB_OFFSET)
3784 #define SPRSCALE(pipe) _PIPE(pipe, _SPRA_SCALE, _SPRB_SCALE)
3785 #define SPRGAMC(pipe) _PIPE(pipe, _SPRA_GAMC, _SPRB_GAMC)
3786 #define SPRSURFLIVE(pipe) _PIPE(pipe, _SPRA_SURFLIVE, _SPRB_SURFLIVE)
3787
3788 #define _SPACNTR                (VLV_DISPLAY_BASE + 0x72180)
3789 #define   SP_ENABLE                     (1<<31)
3790 #define   SP_GEAMMA_ENABLE              (1<<30)
3791 #define   SP_PIXFORMAT_MASK             (0xf<<26)
3792 #define   SP_FORMAT_YUV422              (0<<26)
3793 #define   SP_FORMAT_BGR565              (5<<26)
3794 #define   SP_FORMAT_BGRX8888            (6<<26)
3795 #define   SP_FORMAT_BGRA8888            (7<<26)
3796 #define   SP_FORMAT_RGBX1010102         (8<<26)
3797 #define   SP_FORMAT_RGBA1010102         (9<<26)
3798 #define   SP_FORMAT_RGBX8888            (0xe<<26)
3799 #define   SP_FORMAT_RGBA8888            (0xf<<26)
3800 #define   SP_SOURCE_KEY                 (1<<22)
3801 #define   SP_YUV_BYTE_ORDER_MASK        (3<<16)
3802 #define   SP_YUV_ORDER_YUYV             (0<<16)
3803 #define   SP_YUV_ORDER_UYVY             (1<<16)
3804 #define   SP_YUV_ORDER_YVYU             (2<<16)
3805 #define   SP_YUV_ORDER_VYUY             (3<<16)
3806 #define   SP_TILED                      (1<<10)
3807 #define _SPALINOFF              (VLV_DISPLAY_BASE + 0x72184)
3808 #define _SPASTRIDE              (VLV_DISPLAY_BASE + 0x72188)
3809 #define _SPAPOS                 (VLV_DISPLAY_BASE + 0x7218c)
3810 #define _SPASIZE                (VLV_DISPLAY_BASE + 0x72190)
3811 #define _SPAKEYMINVAL           (VLV_DISPLAY_BASE + 0x72194)
3812 #define _SPAKEYMSK              (VLV_DISPLAY_BASE + 0x72198)
3813 #define _SPASURF                (VLV_DISPLAY_BASE + 0x7219c)
3814 #define _SPAKEYMAXVAL           (VLV_DISPLAY_BASE + 0x721a0)
3815 #define _SPATILEOFF             (VLV_DISPLAY_BASE + 0x721a4)
3816 #define _SPACONSTALPHA          (VLV_DISPLAY_BASE + 0x721a8)
3817 #define _SPAGAMC                (VLV_DISPLAY_BASE + 0x721f4)
3818
3819 #define _SPBCNTR                (VLV_DISPLAY_BASE + 0x72280)
3820 #define _SPBLINOFF              (VLV_DISPLAY_BASE + 0x72284)
3821 #define _SPBSTRIDE              (VLV_DISPLAY_BASE + 0x72288)
3822 #define _SPBPOS                 (VLV_DISPLAY_BASE + 0x7228c)
3823 #define _SPBSIZE                (VLV_DISPLAY_BASE + 0x72290)
3824 #define _SPBKEYMINVAL           (VLV_DISPLAY_BASE + 0x72294)
3825 #define _SPBKEYMSK              (VLV_DISPLAY_BASE + 0x72298)
3826 #define _SPBSURF                (VLV_DISPLAY_BASE + 0x7229c)
3827 #define _SPBKEYMAXVAL           (VLV_DISPLAY_BASE + 0x722a0)
3828 #define _SPBTILEOFF             (VLV_DISPLAY_BASE + 0x722a4)
3829 #define _SPBCONSTALPHA          (VLV_DISPLAY_BASE + 0x722a8)
3830 #define _SPBGAMC                (VLV_DISPLAY_BASE + 0x722f4)
3831
3832 #define SPCNTR(pipe, plane) _PIPE(pipe * 2 + plane, _SPACNTR, _SPBCNTR)
3833 #define SPLINOFF(pipe, plane) _PIPE(pipe * 2 + plane, _SPALINOFF, _SPBLINOFF)
3834 #define SPSTRIDE(pipe, plane) _PIPE(pipe * 2 + plane, _SPASTRIDE, _SPBSTRIDE)
3835 #define SPPOS(pipe, plane) _PIPE(pipe * 2 + plane, _SPAPOS, _SPBPOS)
3836 #define SPSIZE(pipe, plane) _PIPE(pipe * 2 + plane, _SPASIZE, _SPBSIZE)
3837 #define SPKEYMINVAL(pipe, plane) _PIPE(pipe * 2 + plane, _SPAKEYMINVAL, _SPBKEYMINVAL)
3838 #define SPKEYMSK(pipe, plane) _PIPE(pipe * 2 + plane, _SPAKEYMSK, _SPBKEYMSK)
3839 #define SPSURF(pipe, plane) _PIPE(pipe * 2 + plane, _SPASURF, _SPBSURF)
3840 #define SPKEYMAXVAL(pipe, plane) _PIPE(pipe * 2 + plane, _SPAKEYMAXVAL, _SPBKEYMAXVAL)
3841 #define SPTILEOFF(pipe, plane) _PIPE(pipe * 2 + plane, _SPATILEOFF, _SPBTILEOFF)
3842 #define SPCONSTALPHA(pipe, plane) _PIPE(pipe * 2 + plane, _SPACONSTALPHA, _SPBCONSTALPHA)
3843 #define SPGAMC(pipe, plane) _PIPE(pipe * 2 + plane, _SPAGAMC, _SPBGAMC)
3844
3845 /* VBIOS regs */
3846 #define VGACNTRL                0x71400
3847 # define VGA_DISP_DISABLE                       (1 << 31)
3848 # define VGA_2X_MODE                            (1 << 30)
3849 # define VGA_PIPE_B_SELECT                      (1 << 29)
3850
3851 #define VLV_VGACNTRL            (VLV_DISPLAY_BASE + 0x71400)
3852
3853 /* Ironlake */
3854
3855 #define CPU_VGACNTRL    0x41000
3856
3857 #define DIGITAL_PORT_HOTPLUG_CNTRL      0x44030
3858 #define  DIGITAL_PORTA_HOTPLUG_ENABLE           (1 << 4)
3859 #define  DIGITAL_PORTA_SHORT_PULSE_2MS          (0 << 2)
3860 #define  DIGITAL_PORTA_SHORT_PULSE_4_5MS        (1 << 2)
3861 #define  DIGITAL_PORTA_SHORT_PULSE_6MS          (2 << 2)
3862 #define  DIGITAL_PORTA_SHORT_PULSE_100MS        (3 << 2)
3863 #define  DIGITAL_PORTA_NO_DETECT                (0 << 0)
3864 #define  DIGITAL_PORTA_LONG_PULSE_DETECT_MASK   (1 << 1)
3865 #define  DIGITAL_PORTA_SHORT_PULSE_DETECT_MASK  (1 << 0)
3866
3867 /* refresh rate hardware control */
3868 #define RR_HW_CTL       0x45300
3869 #define  RR_HW_LOW_POWER_FRAMES_MASK    0xff
3870 #define  RR_HW_HIGH_POWER_FRAMES_MASK   0xff00
3871
3872 #define FDI_PLL_BIOS_0  0x46000
3873 #define  FDI_PLL_FB_CLOCK_MASK  0xff
3874 #define FDI_PLL_BIOS_1  0x46004
3875 #define FDI_PLL_BIOS_2  0x46008
3876 #define DISPLAY_PORT_PLL_BIOS_0         0x4600c
3877 #define DISPLAY_PORT_PLL_BIOS_1         0x46010
3878 #define DISPLAY_PORT_PLL_BIOS_2         0x46014
3879
3880 #define PCH_3DCGDIS0            0x46020
3881 # define MARIUNIT_CLOCK_GATE_DISABLE            (1 << 18)
3882 # define SVSMUNIT_CLOCK_GATE_DISABLE            (1 << 1)
3883
3884 #define PCH_3DCGDIS1            0x46024
3885 # define VFMUNIT_CLOCK_GATE_DISABLE             (1 << 11)
3886
3887 #define FDI_PLL_FREQ_CTL        0x46030
3888 #define  FDI_PLL_FREQ_CHANGE_REQUEST    (1<<24)
3889 #define  FDI_PLL_FREQ_LOCK_LIMIT_MASK   0xfff00
3890 #define  FDI_PLL_FREQ_DISABLE_COUNT_LIMIT_MASK  0xff
3891
3892
3893 #define _PIPEA_DATA_M1           (dev_priv->info->display_mmio_offset + 0x60030)
3894 #define  PIPE_DATA_M1_OFFSET    0
3895 #define _PIPEA_DATA_N1           (dev_priv->info->display_mmio_offset + 0x60034)
3896 #define  PIPE_DATA_N1_OFFSET    0
3897
3898 #define _PIPEA_DATA_M2           (dev_priv->info->display_mmio_offset + 0x60038)
3899 #define  PIPE_DATA_M2_OFFSET    0
3900 #define _PIPEA_DATA_N2           (dev_priv->info->display_mmio_offset + 0x6003c)
3901 #define  PIPE_DATA_N2_OFFSET    0
3902
3903 #define _PIPEA_LINK_M1           (dev_priv->info->display_mmio_offset + 0x60040)
3904 #define  PIPE_LINK_M1_OFFSET    0
3905 #define _PIPEA_LINK_N1           (dev_priv->info->display_mmio_offset + 0x60044)
3906 #define  PIPE_LINK_N1_OFFSET    0
3907
3908 #define _PIPEA_LINK_M2           (dev_priv->info->display_mmio_offset + 0x60048)
3909 #define  PIPE_LINK_M2_OFFSET    0
3910 #define _PIPEA_LINK_N2           (dev_priv->info->display_mmio_offset + 0x6004c)
3911 #define  PIPE_LINK_N2_OFFSET    0
3912
3913 /* PIPEB timing regs are same start from 0x61000 */
3914
3915 #define _PIPEB_DATA_M1           (dev_priv->info->display_mmio_offset + 0x61030)
3916 #define _PIPEB_DATA_N1           (dev_priv->info->display_mmio_offset + 0x61034)
3917
3918 #define _PIPEB_DATA_M2           (dev_priv->info->display_mmio_offset + 0x61038)
3919 #define _PIPEB_DATA_N2           (dev_priv->info->display_mmio_offset + 0x6103c)
3920
3921 #define _PIPEB_LINK_M1           (dev_priv->info->display_mmio_offset + 0x61040)
3922 #define _PIPEB_LINK_N1           (dev_priv->info->display_mmio_offset + 0x61044)
3923
3924 #define _PIPEB_LINK_M2           (dev_priv->info->display_mmio_offset + 0x61048)
3925 #define _PIPEB_LINK_N2           (dev_priv->info->display_mmio_offset + 0x6104c)
3926
3927 #define PIPE_DATA_M1(tran) _TRANSCODER(tran, _PIPEA_DATA_M1, _PIPEB_DATA_M1)
3928 #define PIPE_DATA_N1(tran) _TRANSCODER(tran, _PIPEA_DATA_N1, _PIPEB_DATA_N1)
3929 #define PIPE_DATA_M2(tran) _TRANSCODER(tran, _PIPEA_DATA_M2, _PIPEB_DATA_M2)
3930 #define PIPE_DATA_N2(tran) _TRANSCODER(tran, _PIPEA_DATA_N2, _PIPEB_DATA_N2)
3931 #define PIPE_LINK_M1(tran) _TRANSCODER(tran, _PIPEA_LINK_M1, _PIPEB_LINK_M1)
3932 #define PIPE_LINK_N1(tran) _TRANSCODER(tran, _PIPEA_LINK_N1, _PIPEB_LINK_N1)
3933 #define PIPE_LINK_M2(tran) _TRANSCODER(tran, _PIPEA_LINK_M2, _PIPEB_LINK_M2)
3934 #define PIPE_LINK_N2(tran) _TRANSCODER(tran, _PIPEA_LINK_N2, _PIPEB_LINK_N2)
3935
3936 /* CPU panel fitter */
3937 /* IVB+ has 3 fitters, 0 is 7x5 capable, the other two only 3x3 */
3938 #define _PFA_CTL_1               0x68080
3939 #define _PFB_CTL_1               0x68880
3940 #define  PF_ENABLE              (1<<31)
3941 #define  PF_PIPE_SEL_MASK_IVB   (3<<29)
3942 #define  PF_PIPE_SEL_IVB(pipe)  ((pipe)<<29)
3943 #define  PF_FILTER_MASK         (3<<23)
3944 #define  PF_FILTER_PROGRAMMED   (0<<23)
3945 #define  PF_FILTER_MED_3x3      (1<<23)
3946 #define  PF_FILTER_EDGE_ENHANCE (2<<23)
3947 #define  PF_FILTER_EDGE_SOFTEN  (3<<23)
3948 #define _PFA_WIN_SZ             0x68074
3949 #define _PFB_WIN_SZ             0x68874
3950 #define _PFA_WIN_POS            0x68070
3951 #define _PFB_WIN_POS            0x68870
3952 #define _PFA_VSCALE             0x68084
3953 #define _PFB_VSCALE             0x68884
3954 #define _PFA_HSCALE             0x68090
3955 #define _PFB_HSCALE             0x68890
3956
3957 #define PF_CTL(pipe)            _PIPE(pipe, _PFA_CTL_1, _PFB_CTL_1)
3958 #define PF_WIN_SZ(pipe)         _PIPE(pipe, _PFA_WIN_SZ, _PFB_WIN_SZ)
3959 #define PF_WIN_POS(pipe)        _PIPE(pipe, _PFA_WIN_POS, _PFB_WIN_POS)
3960 #define PF_VSCALE(pipe)         _PIPE(pipe, _PFA_VSCALE, _PFB_VSCALE)
3961 #define PF_HSCALE(pipe)         _PIPE(pipe, _PFA_HSCALE, _PFB_HSCALE)
3962
3963 /* legacy palette */
3964 #define _LGC_PALETTE_A           0x4a000
3965 #define _LGC_PALETTE_B           0x4a800
3966 #define LGC_PALETTE(pipe) _PIPE(pipe, _LGC_PALETTE_A, _LGC_PALETTE_B)
3967
3968 #define _GAMMA_MODE_A           0x4a480
3969 #define _GAMMA_MODE_B           0x4ac80
3970 #define GAMMA_MODE(pipe) _PIPE(pipe, _GAMMA_MODE_A, _GAMMA_MODE_B)
3971 #define GAMMA_MODE_MODE_MASK    (3 << 0)
3972 #define GAMMA_MODE_MODE_8BIT    (0 << 0)
3973 #define GAMMA_MODE_MODE_10BIT   (1 << 0)
3974 #define GAMMA_MODE_MODE_12BIT   (2 << 0)
3975 #define GAMMA_MODE_MODE_SPLIT   (3 << 0)
3976
3977 /* interrupts */
3978 #define DE_MASTER_IRQ_CONTROL   (1 << 31)
3979 #define DE_SPRITEB_FLIP_DONE    (1 << 29)
3980 #define DE_SPRITEA_FLIP_DONE    (1 << 28)
3981 #define DE_PLANEB_FLIP_DONE     (1 << 27)
3982 #define DE_PLANEA_FLIP_DONE     (1 << 26)
3983 #define DE_PLANE_FLIP_DONE(plane) (1 << (26 + (plane)))
3984 #define DE_PCU_EVENT            (1 << 25)
3985 #define DE_GTT_FAULT            (1 << 24)
3986 #define DE_POISON               (1 << 23)
3987 #define DE_PERFORM_COUNTER      (1 << 22)
3988 #define DE_PCH_EVENT            (1 << 21)
3989 #define DE_AUX_CHANNEL_A        (1 << 20)
3990 #define DE_DP_A_HOTPLUG         (1 << 19)
3991 #define DE_GSE                  (1 << 18)
3992 #define DE_PIPEB_VBLANK         (1 << 15)
3993 #define DE_PIPEB_EVEN_FIELD     (1 << 14)
3994 #define DE_PIPEB_ODD_FIELD      (1 << 13)
3995 #define DE_PIPEB_LINE_COMPARE   (1 << 12)
3996 #define DE_PIPEB_VSYNC          (1 << 11)
3997 #define DE_PIPEB_CRC_DONE       (1 << 10)
3998 #define DE_PIPEB_FIFO_UNDERRUN  (1 << 8)
3999 #define DE_PIPEA_VBLANK         (1 << 7)
4000 #define DE_PIPE_VBLANK(pipe)    (1 << (7 + 8*(pipe)))
4001 #define DE_PIPEA_EVEN_FIELD     (1 << 6)
4002 #define DE_PIPEA_ODD_FIELD      (1 << 5)
4003 #define DE_PIPEA_LINE_COMPARE   (1 << 4)
4004 #define DE_PIPEA_VSYNC          (1 << 3)
4005 #define DE_PIPEA_CRC_DONE       (1 << 2)
4006 #define DE_PIPE_CRC_DONE(pipe)  (1 << (2 + 8*(pipe)))
4007 #define DE_PIPEA_FIFO_UNDERRUN  (1 << 0)
4008 #define DE_PIPE_FIFO_UNDERRUN(pipe)  (1 << (8*(pipe)))
4009
4010 /* More Ivybridge lolz */
4011 #define DE_ERR_INT_IVB                  (1<<30)
4012 #define DE_GSE_IVB                      (1<<29)
4013 #define DE_PCH_EVENT_IVB                (1<<28)
4014 #define DE_DP_A_HOTPLUG_IVB             (1<<27)
4015 #define DE_AUX_CHANNEL_A_IVB            (1<<26)
4016 #define DE_SPRITEC_FLIP_DONE_IVB        (1<<14)
4017 #define DE_PLANEC_FLIP_DONE_IVB         (1<<13)
4018 #define DE_PIPEC_VBLANK_IVB             (1<<10)
4019 #define DE_SPRITEB_FLIP_DONE_IVB        (1<<9)
4020 #define DE_PLANEB_FLIP_DONE_IVB         (1<<8)
4021 #define DE_PIPEB_VBLANK_IVB             (1<<5)
4022 #define DE_SPRITEA_FLIP_DONE_IVB        (1<<4)
4023 #define DE_PLANEA_FLIP_DONE_IVB         (1<<3)
4024 #define DE_PLANE_FLIP_DONE_IVB(plane)   (1<< (3 + 5*(plane)))
4025 #define DE_PIPEA_VBLANK_IVB             (1<<0)
4026 #define DE_PIPE_VBLANK_IVB(pipe)        (1 << (pipe * 5))
4027
4028 #define VLV_MASTER_IER                  0x4400c /* Gunit master IER */
4029 #define   MASTER_INTERRUPT_ENABLE       (1<<31)
4030
4031 #define DEISR   0x44000
4032 #define DEIMR   0x44004
4033 #define DEIIR   0x44008
4034 #define DEIER   0x4400c
4035
4036 #define GTISR   0x44010
4037 #define GTIMR   0x44014
4038 #define GTIIR   0x44018
4039 #define GTIER   0x4401c
4040
4041 #define GEN8_MASTER_IRQ                 0x44200
4042 #define  GEN8_MASTER_IRQ_CONTROL        (1<<31)
4043 #define  GEN8_PCU_IRQ                   (1<<30)
4044 #define  GEN8_DE_PCH_IRQ                (1<<23)
4045 #define  GEN8_DE_MISC_IRQ               (1<<22)
4046 #define  GEN8_DE_PORT_IRQ               (1<<20)
4047 #define  GEN8_DE_PIPE_C_IRQ             (1<<18)
4048 #define  GEN8_DE_PIPE_B_IRQ             (1<<17)
4049 #define  GEN8_DE_PIPE_A_IRQ             (1<<16)
4050 #define  GEN8_DE_PIPE_IRQ(pipe)         (1<<(16+pipe))
4051 #define  GEN8_GT_VECS_IRQ               (1<<6)
4052 #define  GEN8_GT_VCS2_IRQ               (1<<3)
4053 #define  GEN8_GT_VCS1_IRQ               (1<<2)
4054 #define  GEN8_GT_BCS_IRQ                (1<<1)
4055 #define  GEN8_GT_RCS_IRQ                (1<<0)
4056
4057 #define GEN8_GT_ISR(which) (0x44300 + (0x10 * (which)))
4058 #define GEN8_GT_IMR(which) (0x44304 + (0x10 * (which)))
4059 #define GEN8_GT_IIR(which) (0x44308 + (0x10 * (which)))
4060 #define GEN8_GT_IER(which) (0x4430c + (0x10 * (which)))
4061
4062 #define GEN8_BCS_IRQ_SHIFT 16
4063 #define GEN8_RCS_IRQ_SHIFT 0
4064 #define GEN8_VCS2_IRQ_SHIFT 16
4065 #define GEN8_VCS1_IRQ_SHIFT 0
4066 #define GEN8_VECS_IRQ_SHIFT 0
4067
4068 #define GEN8_DE_PIPE_ISR(pipe) (0x44400 + (0x10 * (pipe)))
4069 #define GEN8_DE_PIPE_IMR(pipe) (0x44404 + (0x10 * (pipe)))
4070 #define GEN8_DE_PIPE_IIR(pipe) (0x44408 + (0x10 * (pipe)))
4071 #define GEN8_DE_PIPE_IER(pipe) (0x4440c + (0x10 * (pipe)))
4072 #define  GEN8_PIPE_FIFO_UNDERRUN        (1 << 31)
4073 #define  GEN8_PIPE_CDCLK_CRC_ERROR      (1 << 29)
4074 #define  GEN8_PIPE_CDCLK_CRC_DONE       (1 << 28)
4075 #define  GEN8_PIPE_CURSOR_FAULT         (1 << 10)
4076 #define  GEN8_PIPE_SPRITE_FAULT         (1 << 9)
4077 #define  GEN8_PIPE_PRIMARY_FAULT        (1 << 8)
4078 #define  GEN8_PIPE_SPRITE_FLIP_DONE     (1 << 5)
4079 #define  GEN8_PIPE_FLIP_DONE            (1 << 4)
4080 #define  GEN8_PIPE_SCAN_LINE_EVENT      (1 << 2)
4081 #define  GEN8_PIPE_VSYNC                (1 << 1)
4082 #define  GEN8_PIPE_VBLANK               (1 << 0)
4083 #define GEN8_DE_PIPE_IRQ_FAULT_ERRORS \
4084         (GEN8_PIPE_CURSOR_FAULT | \
4085          GEN8_PIPE_SPRITE_FAULT | \
4086          GEN8_PIPE_PRIMARY_FAULT)
4087
4088 #define GEN8_DE_PORT_ISR 0x44440
4089 #define GEN8_DE_PORT_IMR 0x44444
4090 #define GEN8_DE_PORT_IIR 0x44448
4091 #define GEN8_DE_PORT_IER 0x4444c
4092 #define  GEN8_PORT_DP_A_HOTPLUG         (1 << 3)
4093 #define  GEN8_AUX_CHANNEL_A             (1 << 0)
4094
4095 #define GEN8_DE_MISC_ISR 0x44460
4096 #define GEN8_DE_MISC_IMR 0x44464
4097 #define GEN8_DE_MISC_IIR 0x44468
4098 #define GEN8_DE_MISC_IER 0x4446c
4099 #define  GEN8_DE_MISC_GSE               (1 << 27)
4100
4101 #define GEN8_PCU_ISR 0x444e0
4102 #define GEN8_PCU_IMR 0x444e4
4103 #define GEN8_PCU_IIR 0x444e8
4104 #define GEN8_PCU_IER 0x444ec
4105
4106 #define ILK_DISPLAY_CHICKEN2    0x42004
4107 /* Required on all Ironlake and Sandybridge according to the B-Spec. */
4108 #define  ILK_ELPIN_409_SELECT   (1 << 25)
4109 #define  ILK_DPARB_GATE (1<<22)
4110 #define  ILK_VSDPFD_FULL        (1<<21)
4111 #define ILK_DISPLAY_CHICKEN_FUSES       0x42014
4112 #define  ILK_INTERNAL_GRAPHICS_DISABLE  (1<<31)
4113 #define  ILK_INTERNAL_DISPLAY_DISABLE   (1<<30)
4114 #define  ILK_DISPLAY_DEBUG_DISABLE      (1<<29)
4115 #define  ILK_HDCP_DISABLE               (1<<25)
4116 #define  ILK_eDP_A_DISABLE              (1<<24)
4117 #define  ILK_DESKTOP                    (1<<23)
4118
4119 #define ILK_DSPCLK_GATE_D                       0x42020
4120 #define   ILK_VRHUNIT_CLOCK_GATE_DISABLE        (1 << 28)
4121 #define   ILK_DPFCUNIT_CLOCK_GATE_DISABLE       (1 << 9)
4122 #define   ILK_DPFCRUNIT_CLOCK_GATE_DISABLE      (1 << 8)
4123 #define   ILK_DPFDUNIT_CLOCK_GATE_ENABLE        (1 << 7)
4124 #define   ILK_DPARBUNIT_CLOCK_GATE_ENABLE       (1 << 5)
4125
4126 #define IVB_CHICKEN3    0x4200c
4127 # define CHICKEN3_DGMG_REQ_OUT_FIX_DISABLE      (1 << 5)
4128 # define CHICKEN3_DGMG_DONE_FIX_DISABLE         (1 << 2)
4129
4130 #define CHICKEN_PAR1_1          0x42080
4131 #define  DPA_MASK_VBLANK_SRD    (1 << 15)
4132 #define  FORCE_ARB_IDLE_PLANES  (1 << 14)
4133
4134 #define _CHICKEN_PIPESL_1_A     0x420b0
4135 #define _CHICKEN_PIPESL_1_B     0x420b4
4136 #define  DPRS_MASK_VBLANK_SRD   (1 << 0)
4137 #define CHICKEN_PIPESL_1(pipe) _PIPE(pipe, _CHICKEN_PIPESL_1_A, _CHICKEN_PIPESL_1_B)
4138
4139 #define DISP_ARB_CTL    0x45000
4140 #define  DISP_TILE_SURFACE_SWIZZLING    (1<<13)
4141 #define  DISP_FBC_WM_DIS                (1<<15)
4142 #define GEN7_MSG_CTL    0x45010
4143 #define  WAIT_FOR_PCH_RESET_ACK         (1<<1)
4144 #define  WAIT_FOR_PCH_FLR_ACK           (1<<0)
4145
4146 /* GEN7 chicken */
4147 #define GEN7_COMMON_SLICE_CHICKEN1              0x7010
4148 # define GEN7_CSC1_RHWO_OPT_DISABLE_IN_RCC      ((1<<10) | (1<<26))
4149 #define COMMON_SLICE_CHICKEN2                   0x7014
4150 # define GEN8_CSC2_SBE_VUE_CACHE_CONSERVATIVE   (1<<0)
4151
4152 #define GEN7_L3CNTLREG1                         0xB01C
4153 #define  GEN7_WA_FOR_GEN7_L3_CONTROL                    0x3C4FFF8C
4154 #define  GEN7_L3AGDIS                           (1<<19)
4155
4156 #define GEN7_L3_CHICKEN_MODE_REGISTER           0xB030
4157 #define  GEN7_WA_L3_CHICKEN_MODE                                0x20000000
4158
4159 #define GEN7_L3SQCREG4                          0xb034
4160 #define  L3SQ_URB_READ_CAM_MATCH_DISABLE        (1<<27)
4161
4162 /* WaCatErrorRejectionIssue */
4163 #define GEN7_SQ_CHICKEN_MBCUNIT_CONFIG          0x9030
4164 #define  GEN7_SQ_CHICKEN_MBCUNIT_SQINTMOB       (1<<11)
4165
4166 #define HSW_SCRATCH1                            0xb038
4167 #define  HSW_SCRATCH1_L3_DATA_ATOMICS_DISABLE   (1<<27)
4168
4169 #define HSW_FUSE_STRAP          0x42014
4170 #define  HSW_CDCLK_LIMIT        (1 << 24)
4171
4172 /* PCH */
4173
4174 /* south display engine interrupt: IBX */
4175 #define SDE_AUDIO_POWER_D       (1 << 27)
4176 #define SDE_AUDIO_POWER_C       (1 << 26)
4177 #define SDE_AUDIO_POWER_B       (1 << 25)
4178 #define SDE_AUDIO_POWER_SHIFT   (25)
4179 #define SDE_AUDIO_POWER_MASK    (7 << SDE_AUDIO_POWER_SHIFT)
4180 #define SDE_GMBUS               (1 << 24)
4181 #define SDE_AUDIO_HDCP_TRANSB   (1 << 23)
4182 #define SDE_AUDIO_HDCP_TRANSA   (1 << 22)
4183 #define SDE_AUDIO_HDCP_MASK     (3 << 22)
4184 #define SDE_AUDIO_TRANSB        (1 << 21)
4185 #define SDE_AUDIO_TRANSA        (1 << 20)
4186 #define SDE_AUDIO_TRANS_MASK    (3 << 20)
4187 #define SDE_POISON              (1 << 19)
4188 /* 18 reserved */
4189 #define SDE_FDI_RXB             (1 << 17)
4190 #define SDE_FDI_RXA             (1 << 16)
4191 #define SDE_FDI_MASK            (3 << 16)
4192 #define SDE_AUXD                (1 << 15)
4193 #define SDE_AUXC                (1 << 14)
4194 #define SDE_AUXB                (1 << 13)
4195 #define SDE_AUX_MASK            (7 << 13)
4196 /* 12 reserved */
4197 #define SDE_CRT_HOTPLUG         (1 << 11)
4198 #define SDE_PORTD_HOTPLUG       (1 << 10)
4199 #define SDE_PORTC_HOTPLUG       (1 << 9)
4200 #define SDE_PORTB_HOTPLUG       (1 << 8)
4201 #define SDE_SDVOB_HOTPLUG       (1 << 6)
4202 #define SDE_HOTPLUG_MASK        (SDE_CRT_HOTPLUG | \
4203                                  SDE_SDVOB_HOTPLUG |    \
4204                                  SDE_PORTB_HOTPLUG |    \
4205                                  SDE_PORTC_HOTPLUG |    \
4206                                  SDE_PORTD_HOTPLUG)
4207 #define SDE_TRANSB_CRC_DONE     (1 << 5)
4208 #define SDE_TRANSB_CRC_ERR      (1 << 4)
4209 #define SDE_TRANSB_FIFO_UNDER   (1 << 3)
4210 #define SDE_TRANSA_CRC_DONE     (1 << 2)
4211 #define SDE_TRANSA_CRC_ERR      (1 << 1)
4212 #define SDE_TRANSA_FIFO_UNDER   (1 << 0)
4213 #define SDE_TRANS_MASK          (0x3f)
4214
4215 /* south display engine interrupt: CPT/PPT */
4216 #define SDE_AUDIO_POWER_D_CPT   (1 << 31)
4217 #define SDE_AUDIO_POWER_C_CPT   (1 << 30)
4218 #define SDE_AUDIO_POWER_B_CPT   (1 << 29)
4219 #define SDE_AUDIO_POWER_SHIFT_CPT   29
4220 #define SDE_AUDIO_POWER_MASK_CPT    (7 << 29)
4221 #define SDE_AUXD_CPT            (1 << 27)
4222 #define SDE_AUXC_CPT            (1 << 26)
4223 #define SDE_AUXB_CPT            (1 << 25)
4224 #define SDE_AUX_MASK_CPT        (7 << 25)
4225 #define SDE_PORTD_HOTPLUG_CPT   (1 << 23)
4226 #define SDE_PORTC_HOTPLUG_CPT   (1 << 22)
4227 #define SDE_PORTB_HOTPLUG_CPT   (1 << 21)
4228 #define SDE_CRT_HOTPLUG_CPT     (1 << 19)
4229 #define SDE_SDVOB_HOTPLUG_CPT   (1 << 18)
4230 #define SDE_HOTPLUG_MASK_CPT    (SDE_CRT_HOTPLUG_CPT |          \
4231                                  SDE_SDVOB_HOTPLUG_CPT |        \
4232                                  SDE_PORTD_HOTPLUG_CPT |        \
4233                                  SDE_PORTC_HOTPLUG_CPT |        \
4234                                  SDE_PORTB_HOTPLUG_CPT)
4235 #define SDE_GMBUS_CPT           (1 << 17)
4236 #define SDE_ERROR_CPT           (1 << 16)
4237 #define SDE_AUDIO_CP_REQ_C_CPT  (1 << 10)
4238 #define SDE_AUDIO_CP_CHG_C_CPT  (1 << 9)
4239 #define SDE_FDI_RXC_CPT         (1 << 8)
4240 #define SDE_AUDIO_CP_REQ_B_CPT  (1 << 6)
4241 #define SDE_AUDIO_CP_CHG_B_CPT  (1 << 5)
4242 #define SDE_FDI_RXB_CPT         (1 << 4)
4243 #define SDE_AUDIO_CP_REQ_A_CPT  (1 << 2)
4244 #define SDE_AUDIO_CP_CHG_A_CPT  (1 << 1)
4245 #define SDE_FDI_RXA_CPT         (1 << 0)
4246 #define SDE_AUDIO_CP_REQ_CPT    (SDE_AUDIO_CP_REQ_C_CPT | \
4247                                  SDE_AUDIO_CP_REQ_B_CPT | \
4248                                  SDE_AUDIO_CP_REQ_A_CPT)
4249 #define SDE_AUDIO_CP_CHG_CPT    (SDE_AUDIO_CP_CHG_C_CPT | \
4250                                  SDE_AUDIO_CP_CHG_B_CPT | \
4251                                  SDE_AUDIO_CP_CHG_A_CPT)
4252 #define SDE_FDI_MASK_CPT        (SDE_FDI_RXC_CPT | \
4253                                  SDE_FDI_RXB_CPT | \
4254                                  SDE_FDI_RXA_CPT)
4255
4256 #define SDEISR  0xc4000
4257 #define SDEIMR  0xc4004
4258 #define SDEIIR  0xc4008
4259 #define SDEIER  0xc400c
4260
4261 #define SERR_INT                        0xc4040
4262 #define  SERR_INT_POISON                (1<<31)
4263 #define  SERR_INT_TRANS_C_FIFO_UNDERRUN (1<<6)
4264 #define  SERR_INT_TRANS_B_FIFO_UNDERRUN (1<<3)
4265 #define  SERR_INT_TRANS_A_FIFO_UNDERRUN (1<<0)
4266 #define  SERR_INT_TRANS_FIFO_UNDERRUN(pipe)     (1<<(pipe*3))
4267
4268 /* digital port hotplug */
4269 #define PCH_PORT_HOTPLUG        0xc4030         /* SHOTPLUG_CTL */
4270 #define PORTD_HOTPLUG_ENABLE            (1 << 20)
4271 #define PORTD_PULSE_DURATION_2ms        (0)
4272 #define PORTD_PULSE_DURATION_4_5ms      (1 << 18)
4273 #define PORTD_PULSE_DURATION_6ms        (2 << 18)
4274 #define PORTD_PULSE_DURATION_100ms      (3 << 18)
4275 #define PORTD_PULSE_DURATION_MASK       (3 << 18)
4276 #define PORTD_HOTPLUG_STATUS_MASK       (0x3 << 16)
4277 #define  PORTD_HOTPLUG_NO_DETECT        (0 << 16)
4278 #define  PORTD_HOTPLUG_SHORT_DETECT     (1 << 16)
4279 #define  PORTD_HOTPLUG_LONG_DETECT      (2 << 16)
4280 #define PORTC_HOTPLUG_ENABLE            (1 << 12)
4281 #define PORTC_PULSE_DURATION_2ms        (0)
4282 #define PORTC_PULSE_DURATION_4_5ms      (1 << 10)
4283 #define PORTC_PULSE_DURATION_6ms        (2 << 10)
4284 #define PORTC_PULSE_DURATION_100ms      (3 << 10)
4285 #define PORTC_PULSE_DURATION_MASK       (3 << 10)
4286 #define PORTC_HOTPLUG_STATUS_MASK       (0x3 << 8)
4287 #define  PORTC_HOTPLUG_NO_DETECT        (0 << 8)
4288 #define  PORTC_HOTPLUG_SHORT_DETECT     (1 << 8)
4289 #define  PORTC_HOTPLUG_LONG_DETECT      (2 << 8)
4290 #define PORTB_HOTPLUG_ENABLE            (1 << 4)
4291 #define PORTB_PULSE_DURATION_2ms        (0)
4292 #define PORTB_PULSE_DURATION_4_5ms      (1 << 2)
4293 #define PORTB_PULSE_DURATION_6ms        (2 << 2)
4294 #define PORTB_PULSE_DURATION_100ms      (3 << 2)
4295 #define PORTB_PULSE_DURATION_MASK       (3 << 2)
4296 #define PORTB_HOTPLUG_STATUS_MASK       (0x3 << 0)
4297 #define  PORTB_HOTPLUG_NO_DETECT        (0 << 0)
4298 #define  PORTB_HOTPLUG_SHORT_DETECT     (1 << 0)
4299 #define  PORTB_HOTPLUG_LONG_DETECT      (2 << 0)
4300
4301 #define PCH_GPIOA               0xc5010
4302 #define PCH_GPIOB               0xc5014
4303 #define PCH_GPIOC               0xc5018
4304 #define PCH_GPIOD               0xc501c
4305 #define PCH_GPIOE               0xc5020
4306 #define PCH_GPIOF               0xc5024
4307
4308 #define PCH_GMBUS0              0xc5100
4309 #define PCH_GMBUS1              0xc5104
4310 #define PCH_GMBUS2              0xc5108
4311 #define PCH_GMBUS3              0xc510c
4312 #define PCH_GMBUS4              0xc5110
4313 #define PCH_GMBUS5              0xc5120
4314
4315 #define _PCH_DPLL_A              0xc6014
4316 #define _PCH_DPLL_B              0xc6018
4317 #define PCH_DPLL(pll) (pll == 0 ? _PCH_DPLL_A : _PCH_DPLL_B)
4318
4319 #define _PCH_FPA0                0xc6040
4320 #define  FP_CB_TUNE             (0x3<<22)
4321 #define _PCH_FPA1                0xc6044
4322 #define _PCH_FPB0                0xc6048
4323 #define _PCH_FPB1                0xc604c
4324 #define PCH_FP0(pll) (pll == 0 ? _PCH_FPA0 : _PCH_FPB0)
4325 #define PCH_FP1(pll) (pll == 0 ? _PCH_FPA1 : _PCH_FPB1)
4326
4327 #define PCH_DPLL_TEST           0xc606c
4328
4329 #define PCH_DREF_CONTROL        0xC6200
4330 #define  DREF_CONTROL_MASK      0x7fc3
4331 #define  DREF_CPU_SOURCE_OUTPUT_DISABLE         (0<<13)
4332 #define  DREF_CPU_SOURCE_OUTPUT_DOWNSPREAD      (2<<13)
4333 #define  DREF_CPU_SOURCE_OUTPUT_NONSPREAD       (3<<13)
4334 #define  DREF_CPU_SOURCE_OUTPUT_MASK            (3<<13)
4335 #define  DREF_SSC_SOURCE_DISABLE                (0<<11)
4336 #define  DREF_SSC_SOURCE_ENABLE                 (2<<11)
4337 #define  DREF_SSC_SOURCE_MASK                   (3<<11)
4338 #define  DREF_NONSPREAD_SOURCE_DISABLE          (0<<9)
4339 #define  DREF_NONSPREAD_CK505_ENABLE            (1<<9)
4340 #define  DREF_NONSPREAD_SOURCE_ENABLE           (2<<9)
4341 #define  DREF_NONSPREAD_SOURCE_MASK             (3<<9)
4342 #define  DREF_SUPERSPREAD_SOURCE_DISABLE        (0<<7)
4343 #define  DREF_SUPERSPREAD_SOURCE_ENABLE         (2<<7)
4344 #define  DREF_SUPERSPREAD_SOURCE_MASK           (3<<7)
4345 #define  DREF_SSC4_DOWNSPREAD                   (0<<6)
4346 #define  DREF_SSC4_CENTERSPREAD                 (1<<6)
4347 #define  DREF_SSC1_DISABLE                      (0<<1)
4348 #define  DREF_SSC1_ENABLE                       (1<<1)
4349 #define  DREF_SSC4_DISABLE                      (0)
4350 #define  DREF_SSC4_ENABLE                       (1)
4351
4352 #define PCH_RAWCLK_FREQ         0xc6204
4353 #define  FDL_TP1_TIMER_SHIFT    12
4354 #define  FDL_TP1_TIMER_MASK     (3<<12)
4355 #define  FDL_TP2_TIMER_SHIFT    10
4356 #define  FDL_TP2_TIMER_MASK     (3<<10)
4357 #define  RAWCLK_FREQ_MASK       0x3ff
4358
4359 #define PCH_DPLL_TMR_CFG        0xc6208
4360
4361 #define PCH_SSC4_PARMS          0xc6210
4362 #define PCH_SSC4_AUX_PARMS      0xc6214
4363
4364 #define PCH_DPLL_SEL            0xc7000
4365 #define  TRANS_DPLLB_SEL(pipe)          (1 << (pipe * 4))
4366 #define  TRANS_DPLLA_SEL(pipe)          0
4367 #define  TRANS_DPLL_ENABLE(pipe)        (1 << (pipe * 4 + 3))
4368
4369 /* transcoder */
4370
4371 #define _PCH_TRANS_HTOTAL_A             0xe0000
4372 #define  TRANS_HTOTAL_SHIFT             16
4373 #define  TRANS_HACTIVE_SHIFT            0
4374 #define _PCH_TRANS_HBLANK_A             0xe0004
4375 #define  TRANS_HBLANK_END_SHIFT         16
4376 #define  TRANS_HBLANK_START_SHIFT       0
4377 #define _PCH_TRANS_HSYNC_A              0xe0008
4378 #define  TRANS_HSYNC_END_SHIFT          16
4379 #define  TRANS_HSYNC_START_SHIFT        0
4380 #define _PCH_TRANS_VTOTAL_A             0xe000c
4381 #define  TRANS_VTOTAL_SHIFT             16
4382 #define  TRANS_VACTIVE_SHIFT            0
4383 #define _PCH_TRANS_VBLANK_A             0xe0010
4384 #define  TRANS_VBLANK_END_SHIFT         16
4385 #define  TRANS_VBLANK_START_SHIFT       0
4386 #define _PCH_TRANS_VSYNC_A              0xe0014
4387 #define  TRANS_VSYNC_END_SHIFT          16
4388 #define  TRANS_VSYNC_START_SHIFT        0
4389 #define _PCH_TRANS_VSYNCSHIFT_A         0xe0028
4390
4391 #define _PCH_TRANSA_DATA_M1     0xe0030
4392 #define _PCH_TRANSA_DATA_N1     0xe0034
4393 #define _PCH_TRANSA_DATA_M2     0xe0038
4394 #define _PCH_TRANSA_DATA_N2     0xe003c
4395 #define _PCH_TRANSA_LINK_M1     0xe0040
4396 #define _PCH_TRANSA_LINK_N1     0xe0044
4397 #define _PCH_TRANSA_LINK_M2     0xe0048
4398 #define _PCH_TRANSA_LINK_N2     0xe004c
4399
4400 /* Per-transcoder DIP controls */
4401
4402 #define _VIDEO_DIP_CTL_A         0xe0200
4403 #define _VIDEO_DIP_DATA_A        0xe0208
4404 #define _VIDEO_DIP_GCP_A         0xe0210
4405
4406 #define _VIDEO_DIP_CTL_B         0xe1200
4407 #define _VIDEO_DIP_DATA_B        0xe1208
4408 #define _VIDEO_DIP_GCP_B         0xe1210
4409
4410 #define TVIDEO_DIP_CTL(pipe) _PIPE(pipe, _VIDEO_DIP_CTL_A, _VIDEO_DIP_CTL_B)
4411 #define TVIDEO_DIP_DATA(pipe) _PIPE(pipe, _VIDEO_DIP_DATA_A, _VIDEO_DIP_DATA_B)
4412 #define TVIDEO_DIP_GCP(pipe) _PIPE(pipe, _VIDEO_DIP_GCP_A, _VIDEO_DIP_GCP_B)
4413
4414 #define VLV_VIDEO_DIP_CTL_A             (VLV_DISPLAY_BASE + 0x60200)
4415 #define VLV_VIDEO_DIP_DATA_A            (VLV_DISPLAY_BASE + 0x60208)
4416 #define VLV_VIDEO_DIP_GDCP_PAYLOAD_A    (VLV_DISPLAY_BASE + 0x60210)
4417
4418 #define VLV_VIDEO_DIP_CTL_B             (VLV_DISPLAY_BASE + 0x61170)
4419 #define VLV_VIDEO_DIP_DATA_B            (VLV_DISPLAY_BASE + 0x61174)
4420 #define VLV_VIDEO_DIP_GDCP_PAYLOAD_B    (VLV_DISPLAY_BASE + 0x61178)
4421
4422 #define VLV_TVIDEO_DIP_CTL(pipe) \
4423          _PIPE(pipe, VLV_VIDEO_DIP_CTL_A, VLV_VIDEO_DIP_CTL_B)
4424 #define VLV_TVIDEO_DIP_DATA(pipe) \
4425          _PIPE(pipe, VLV_VIDEO_DIP_DATA_A, VLV_VIDEO_DIP_DATA_B)
4426 #define VLV_TVIDEO_DIP_GCP(pipe) \
4427         _PIPE(pipe, VLV_VIDEO_DIP_GDCP_PAYLOAD_A, VLV_VIDEO_DIP_GDCP_PAYLOAD_B)
4428
4429 /* Haswell DIP controls */
4430 #define HSW_VIDEO_DIP_CTL_A             0x60200
4431 #define HSW_VIDEO_DIP_AVI_DATA_A        0x60220
4432 #define HSW_VIDEO_DIP_VS_DATA_A         0x60260
4433 #define HSW_VIDEO_DIP_SPD_DATA_A        0x602A0
4434 #define HSW_VIDEO_DIP_GMP_DATA_A        0x602E0
4435 #define HSW_VIDEO_DIP_VSC_DATA_A        0x60320
4436 #define HSW_VIDEO_DIP_AVI_ECC_A         0x60240
4437 #define HSW_VIDEO_DIP_VS_ECC_A          0x60280
4438 #define HSW_VIDEO_DIP_SPD_ECC_A         0x602C0
4439 #define HSW_VIDEO_DIP_GMP_ECC_A         0x60300
4440 #define HSW_VIDEO_DIP_VSC_ECC_A         0x60344
4441 #define HSW_VIDEO_DIP_GCP_A             0x60210
4442
4443 #define HSW_VIDEO_DIP_CTL_B             0x61200
4444 #define HSW_VIDEO_DIP_AVI_DATA_B        0x61220
4445 #define HSW_VIDEO_DIP_VS_DATA_B         0x61260
4446 #define HSW_VIDEO_DIP_SPD_DATA_B        0x612A0
4447 #define HSW_VIDEO_DIP_GMP_DATA_B        0x612E0
4448 #define HSW_VIDEO_DIP_VSC_DATA_B        0x61320
4449 #define HSW_VIDEO_DIP_BVI_ECC_B         0x61240
4450 #define HSW_VIDEO_DIP_VS_ECC_B          0x61280
4451 #define HSW_VIDEO_DIP_SPD_ECC_B         0x612C0
4452 #define HSW_VIDEO_DIP_GMP_ECC_B         0x61300
4453 #define HSW_VIDEO_DIP_VSC_ECC_B         0x61344
4454 #define HSW_VIDEO_DIP_GCP_B             0x61210
4455
4456 #define HSW_TVIDEO_DIP_CTL(trans) \
4457          _TRANSCODER(trans, HSW_VIDEO_DIP_CTL_A, HSW_VIDEO_DIP_CTL_B)
4458 #define HSW_TVIDEO_DIP_AVI_DATA(trans) \
4459          _TRANSCODER(trans, HSW_VIDEO_DIP_AVI_DATA_A, HSW_VIDEO_DIP_AVI_DATA_B)
4460 #define HSW_TVIDEO_DIP_VS_DATA(trans) \
4461          _TRANSCODER(trans, HSW_VIDEO_DIP_VS_DATA_A, HSW_VIDEO_DIP_VS_DATA_B)
4462 #define HSW_TVIDEO_DIP_SPD_DATA(trans) \
4463          _TRANSCODER(trans, HSW_VIDEO_DIP_SPD_DATA_A, HSW_VIDEO_DIP_SPD_DATA_B)
4464 #define HSW_TVIDEO_DIP_GCP(trans) \
4465         _TRANSCODER(trans, HSW_VIDEO_DIP_GCP_A, HSW_VIDEO_DIP_GCP_B)
4466 #define HSW_TVIDEO_DIP_VSC_DATA(trans) \
4467          _TRANSCODER(trans, HSW_VIDEO_DIP_VSC_DATA_A, HSW_VIDEO_DIP_VSC_DATA_B)
4468
4469 #define HSW_STEREO_3D_CTL_A     0x70020
4470 #define   S3D_ENABLE            (1<<31)
4471 #define HSW_STEREO_3D_CTL_B     0x71020
4472
4473 #define HSW_STEREO_3D_CTL(trans) \
4474         _TRANSCODER(trans, HSW_STEREO_3D_CTL_A, HSW_STEREO_3D_CTL_A)
4475
4476 #define _PCH_TRANS_HTOTAL_B          0xe1000
4477 #define _PCH_TRANS_HBLANK_B          0xe1004
4478 #define _PCH_TRANS_HSYNC_B           0xe1008
4479 #define _PCH_TRANS_VTOTAL_B          0xe100c
4480 #define _PCH_TRANS_VBLANK_B          0xe1010
4481 #define _PCH_TRANS_VSYNC_B           0xe1014
4482 #define _PCH_TRANS_VSYNCSHIFT_B  0xe1028
4483
4484 #define PCH_TRANS_HTOTAL(pipe) _PIPE(pipe, _PCH_TRANS_HTOTAL_A, _PCH_TRANS_HTOTAL_B)
4485 #define PCH_TRANS_HBLANK(pipe) _PIPE(pipe, _PCH_TRANS_HBLANK_A, _PCH_TRANS_HBLANK_B)
4486 #define PCH_TRANS_HSYNC(pipe) _PIPE(pipe, _PCH_TRANS_HSYNC_A, _PCH_TRANS_HSYNC_B)
4487 #define PCH_TRANS_VTOTAL(pipe) _PIPE(pipe, _PCH_TRANS_VTOTAL_A, _PCH_TRANS_VTOTAL_B)
4488 #define PCH_TRANS_VBLANK(pipe) _PIPE(pipe, _PCH_TRANS_VBLANK_A, _PCH_TRANS_VBLANK_B)
4489 #define PCH_TRANS_VSYNC(pipe) _PIPE(pipe, _PCH_TRANS_VSYNC_A, _PCH_TRANS_VSYNC_B)
4490 #define PCH_TRANS_VSYNCSHIFT(pipe) _PIPE(pipe, _PCH_TRANS_VSYNCSHIFT_A, \
4491                                          _PCH_TRANS_VSYNCSHIFT_B)
4492
4493 #define _PCH_TRANSB_DATA_M1     0xe1030
4494 #define _PCH_TRANSB_DATA_N1     0xe1034
4495 #define _PCH_TRANSB_DATA_M2     0xe1038
4496 #define _PCH_TRANSB_DATA_N2     0xe103c
4497 #define _PCH_TRANSB_LINK_M1     0xe1040
4498 #define _PCH_TRANSB_LINK_N1     0xe1044
4499 #define _PCH_TRANSB_LINK_M2     0xe1048
4500 #define _PCH_TRANSB_LINK_N2     0xe104c
4501
4502 #define PCH_TRANS_DATA_M1(pipe) _PIPE(pipe, _PCH_TRANSA_DATA_M1, _PCH_TRANSB_DATA_M1)
4503 #define PCH_TRANS_DATA_N1(pipe) _PIPE(pipe, _PCH_TRANSA_DATA_N1, _PCH_TRANSB_DATA_N1)
4504 #define PCH_TRANS_DATA_M2(pipe) _PIPE(pipe, _PCH_TRANSA_DATA_M2, _PCH_TRANSB_DATA_M2)
4505 #define PCH_TRANS_DATA_N2(pipe) _PIPE(pipe, _PCH_TRANSA_DATA_N2, _PCH_TRANSB_DATA_N2)
4506 #define PCH_TRANS_LINK_M1(pipe) _PIPE(pipe, _PCH_TRANSA_LINK_M1, _PCH_TRANSB_LINK_M1)
4507 #define PCH_TRANS_LINK_N1(pipe) _PIPE(pipe, _PCH_TRANSA_LINK_N1, _PCH_TRANSB_LINK_N1)
4508 #define PCH_TRANS_LINK_M2(pipe) _PIPE(pipe, _PCH_TRANSA_LINK_M2, _PCH_TRANSB_LINK_M2)
4509 #define PCH_TRANS_LINK_N2(pipe) _PIPE(pipe, _PCH_TRANSA_LINK_N2, _PCH_TRANSB_LINK_N2)
4510
4511 #define _PCH_TRANSACONF              0xf0008
4512 #define _PCH_TRANSBCONF              0xf1008
4513 #define PCH_TRANSCONF(pipe) _PIPE(pipe, _PCH_TRANSACONF, _PCH_TRANSBCONF)
4514 #define LPT_TRANSCONF           _PCH_TRANSACONF /* lpt has only one transcoder */
4515 #define  TRANS_DISABLE          (0<<31)
4516 #define  TRANS_ENABLE           (1<<31)
4517 #define  TRANS_STATE_MASK       (1<<30)
4518 #define  TRANS_STATE_DISABLE    (0<<30)
4519 #define  TRANS_STATE_ENABLE     (1<<30)
4520 #define  TRANS_FSYNC_DELAY_HB1  (0<<27)
4521 #define  TRANS_FSYNC_DELAY_HB2  (1<<27)
4522 #define  TRANS_FSYNC_DELAY_HB3  (2<<27)
4523 #define  TRANS_FSYNC_DELAY_HB4  (3<<27)
4524 #define  TRANS_INTERLACE_MASK   (7<<21)
4525 #define  TRANS_PROGRESSIVE      (0<<21)
4526 #define  TRANS_INTERLACED       (3<<21)
4527 #define  TRANS_LEGACY_INTERLACED_ILK (2<<21)
4528 #define  TRANS_8BPC             (0<<5)
4529 #define  TRANS_10BPC            (1<<5)
4530 #define  TRANS_6BPC             (2<<5)
4531 #define  TRANS_12BPC            (3<<5)
4532
4533 #define _TRANSA_CHICKEN1         0xf0060
4534 #define _TRANSB_CHICKEN1         0xf1060
4535 #define TRANS_CHICKEN1(pipe) _PIPE(pipe, _TRANSA_CHICKEN1, _TRANSB_CHICKEN1)
4536 #define  TRANS_CHICKEN1_DP0UNIT_GC_DISABLE      (1<<4)
4537 #define _TRANSA_CHICKEN2         0xf0064
4538 #define _TRANSB_CHICKEN2         0xf1064
4539 #define TRANS_CHICKEN2(pipe) _PIPE(pipe, _TRANSA_CHICKEN2, _TRANSB_CHICKEN2)
4540 #define  TRANS_CHICKEN2_TIMING_OVERRIDE                 (1<<31)
4541 #define  TRANS_CHICKEN2_FDI_POLARITY_REVERSED           (1<<29)
4542 #define  TRANS_CHICKEN2_FRAME_START_DELAY_MASK          (3<<27)
4543 #define  TRANS_CHICKEN2_DISABLE_DEEP_COLOR_COUNTER      (1<<26)
4544 #define  TRANS_CHICKEN2_DISABLE_DEEP_COLOR_MODESWITCH   (1<<25)
4545
4546 #define SOUTH_CHICKEN1          0xc2000
4547 #define  FDIA_PHASE_SYNC_SHIFT_OVR      19
4548 #define  FDIA_PHASE_SYNC_SHIFT_EN       18
4549 #define  FDI_PHASE_SYNC_OVR(pipe) (1<<(FDIA_PHASE_SYNC_SHIFT_OVR - ((pipe) * 2)))
4550 #define  FDI_PHASE_SYNC_EN(pipe) (1<<(FDIA_PHASE_SYNC_SHIFT_EN - ((pipe) * 2)))
4551 #define  FDI_BC_BIFURCATION_SELECT      (1 << 12)
4552 #define SOUTH_CHICKEN2          0xc2004
4553 #define  FDI_MPHY_IOSFSB_RESET_STATUS   (1<<13)
4554 #define  FDI_MPHY_IOSFSB_RESET_CTL      (1<<12)
4555 #define  DPLS_EDP_PPS_FIX_DIS           (1<<0)
4556
4557 #define _FDI_RXA_CHICKEN         0xc200c
4558 #define _FDI_RXB_CHICKEN         0xc2010
4559 #define  FDI_RX_PHASE_SYNC_POINTER_OVR  (1<<1)
4560 #define  FDI_RX_PHASE_SYNC_POINTER_EN   (1<<0)
4561 #define FDI_RX_CHICKEN(pipe) _PIPE(pipe, _FDI_RXA_CHICKEN, _FDI_RXB_CHICKEN)
4562
4563 #define SOUTH_DSPCLK_GATE_D     0xc2020
4564 #define  PCH_DPLUNIT_CLOCK_GATE_DISABLE (1<<30)
4565 #define  PCH_DPLSUNIT_CLOCK_GATE_DISABLE (1<<29)
4566 #define  PCH_CPUNIT_CLOCK_GATE_DISABLE (1<<14)
4567 #define  PCH_LP_PARTITION_LEVEL_DISABLE  (1<<12)
4568
4569 /* CPU: FDI_TX */
4570 #define _FDI_TXA_CTL             0x60100
4571 #define _FDI_TXB_CTL             0x61100
4572 #define FDI_TX_CTL(pipe) _PIPE(pipe, _FDI_TXA_CTL, _FDI_TXB_CTL)
4573 #define  FDI_TX_DISABLE         (0<<31)
4574 #define  FDI_TX_ENABLE          (1<<31)
4575 #define  FDI_LINK_TRAIN_PATTERN_1       (0<<28)
4576 #define  FDI_LINK_TRAIN_PATTERN_2       (1<<28)
4577 #define  FDI_LINK_TRAIN_PATTERN_IDLE    (2<<28)
4578 #define  FDI_LINK_TRAIN_NONE            (3<<28)
4579 #define  FDI_LINK_TRAIN_VOLTAGE_0_4V    (0<<25)
4580 #define  FDI_LINK_TRAIN_VOLTAGE_0_6V    (1<<25)
4581 #define  FDI_LINK_TRAIN_VOLTAGE_0_8V    (2<<25)
4582 #define  FDI_LINK_TRAIN_VOLTAGE_1_2V    (3<<25)
4583 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_NONE (0<<22)
4584 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_1_5X (1<<22)
4585 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_2X   (2<<22)
4586 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_3X   (3<<22)
4587 /* ILK always use 400mV 0dB for voltage swing and pre-emphasis level.
4588    SNB has different settings. */
4589 /* SNB A-stepping */
4590 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
4591 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
4592 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
4593 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
4594 /* SNB B-stepping */
4595 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_B         (0x0<<22)
4596 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_B         (0x3a<<22)
4597 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_B       (0x39<<22)
4598 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_B         (0x38<<22)
4599 #define  FDI_LINK_TRAIN_VOL_EMP_MASK            (0x3f<<22)
4600 #define  FDI_DP_PORT_WIDTH_SHIFT                19
4601 #define  FDI_DP_PORT_WIDTH_MASK                 (7 << FDI_DP_PORT_WIDTH_SHIFT)
4602 #define  FDI_DP_PORT_WIDTH(width)           (((width) - 1) << FDI_DP_PORT_WIDTH_SHIFT)
4603 #define  FDI_TX_ENHANCE_FRAME_ENABLE    (1<<18)
4604 /* Ironlake: hardwired to 1 */
4605 #define  FDI_TX_PLL_ENABLE              (1<<14)
4606
4607 /* Ivybridge has different bits for lolz */
4608 #define  FDI_LINK_TRAIN_PATTERN_1_IVB       (0<<8)
4609 #define  FDI_LINK_TRAIN_PATTERN_2_IVB       (1<<8)
4610 #define  FDI_LINK_TRAIN_PATTERN_IDLE_IVB    (2<<8)
4611 #define  FDI_LINK_TRAIN_NONE_IVB            (3<<8)
4612
4613 /* both Tx and Rx */
4614 #define  FDI_COMPOSITE_SYNC             (1<<11)
4615 #define  FDI_LINK_TRAIN_AUTO            (1<<10)
4616 #define  FDI_SCRAMBLING_ENABLE          (0<<7)
4617 #define  FDI_SCRAMBLING_DISABLE         (1<<7)
4618
4619 /* FDI_RX, FDI_X is hard-wired to Transcoder_X */
4620 #define _FDI_RXA_CTL             0xf000c
4621 #define _FDI_RXB_CTL             0xf100c
4622 #define FDI_RX_CTL(pipe) _PIPE(pipe, _FDI_RXA_CTL, _FDI_RXB_CTL)
4623 #define  FDI_RX_ENABLE          (1<<31)
4624 /* train, dp width same as FDI_TX */
4625 #define  FDI_FS_ERRC_ENABLE             (1<<27)
4626 #define  FDI_FE_ERRC_ENABLE             (1<<26)
4627 #define  FDI_RX_POLARITY_REVERSED_LPT   (1<<16)
4628 #define  FDI_8BPC                       (0<<16)
4629 #define  FDI_10BPC                      (1<<16)
4630 #define  FDI_6BPC                       (2<<16)
4631 #define  FDI_12BPC                      (3<<16)
4632 #define  FDI_RX_LINK_REVERSAL_OVERRIDE  (1<<15)
4633 #define  FDI_DMI_LINK_REVERSE_MASK      (1<<14)
4634 #define  FDI_RX_PLL_ENABLE              (1<<13)
4635 #define  FDI_FS_ERR_CORRECT_ENABLE      (1<<11)
4636 #define  FDI_FE_ERR_CORRECT_ENABLE      (1<<10)
4637 #define  FDI_FS_ERR_REPORT_ENABLE       (1<<9)
4638 #define  FDI_FE_ERR_REPORT_ENABLE       (1<<8)
4639 #define  FDI_RX_ENHANCE_FRAME_ENABLE    (1<<6)
4640 #define  FDI_PCDCLK                     (1<<4)
4641 /* CPT */
4642 #define  FDI_AUTO_TRAINING                      (1<<10)
4643 #define  FDI_LINK_TRAIN_PATTERN_1_CPT           (0<<8)
4644 #define  FDI_LINK_TRAIN_PATTERN_2_CPT           (1<<8)
4645 #define  FDI_LINK_TRAIN_PATTERN_IDLE_CPT        (2<<8)
4646 #define  FDI_LINK_TRAIN_NORMAL_CPT              (3<<8)
4647 #define  FDI_LINK_TRAIN_PATTERN_MASK_CPT        (3<<8)
4648
4649 #define _FDI_RXA_MISC                   0xf0010
4650 #define _FDI_RXB_MISC                   0xf1010
4651 #define  FDI_RX_PWRDN_LANE1_MASK        (3<<26)
4652 #define  FDI_RX_PWRDN_LANE1_VAL(x)      ((x)<<26)
4653 #define  FDI_RX_PWRDN_LANE0_MASK        (3<<24)
4654 #define  FDI_RX_PWRDN_LANE0_VAL(x)      ((x)<<24)
4655 #define  FDI_RX_TP1_TO_TP2_48           (2<<20)
4656 #define  FDI_RX_TP1_TO_TP2_64           (3<<20)
4657 #define  FDI_RX_FDI_DELAY_90            (0x90<<0)
4658 #define FDI_RX_MISC(pipe) _PIPE(pipe, _FDI_RXA_MISC, _FDI_RXB_MISC)
4659
4660 #define _FDI_RXA_TUSIZE1         0xf0030
4661 #define _FDI_RXA_TUSIZE2         0xf0038
4662 #define _FDI_RXB_TUSIZE1         0xf1030
4663 #define _FDI_RXB_TUSIZE2         0xf1038
4664 #define FDI_RX_TUSIZE1(pipe) _PIPE(pipe, _FDI_RXA_TUSIZE1, _FDI_RXB_TUSIZE1)
4665 #define FDI_RX_TUSIZE2(pipe) _PIPE(pipe, _FDI_RXA_TUSIZE2, _FDI_RXB_TUSIZE2)
4666
4667 /* FDI_RX interrupt register format */
4668 #define FDI_RX_INTER_LANE_ALIGN         (1<<10)
4669 #define FDI_RX_SYMBOL_LOCK              (1<<9) /* train 2 */
4670 #define FDI_RX_BIT_LOCK                 (1<<8) /* train 1 */
4671 #define FDI_RX_TRAIN_PATTERN_2_FAIL     (1<<7)
4672 #define FDI_RX_FS_CODE_ERR              (1<<6)
4673 #define FDI_RX_FE_CODE_ERR              (1<<5)
4674 #define FDI_RX_SYMBOL_ERR_RATE_ABOVE    (1<<4)
4675 #define FDI_RX_HDCP_LINK_FAIL           (1<<3)
4676 #define FDI_RX_PIXEL_FIFO_OVERFLOW      (1<<2)
4677 #define FDI_RX_CROSS_CLOCK_OVERFLOW     (1<<1)
4678 #define FDI_RX_SYMBOL_QUEUE_OVERFLOW    (1<<0)
4679
4680 #define _FDI_RXA_IIR             0xf0014
4681 #define _FDI_RXA_IMR             0xf0018
4682 #define _FDI_RXB_IIR             0xf1014
4683 #define _FDI_RXB_IMR             0xf1018
4684 #define FDI_RX_IIR(pipe) _PIPE(pipe, _FDI_RXA_IIR, _FDI_RXB_IIR)
4685 #define FDI_RX_IMR(pipe) _PIPE(pipe, _FDI_RXA_IMR, _FDI_RXB_IMR)
4686
4687 #define FDI_PLL_CTL_1           0xfe000
4688 #define FDI_PLL_CTL_2           0xfe004
4689
4690 #define PCH_LVDS        0xe1180
4691 #define  LVDS_DETECTED  (1 << 1)
4692
4693 /* vlv has 2 sets of panel control regs. */
4694 #define PIPEA_PP_STATUS         (VLV_DISPLAY_BASE + 0x61200)
4695 #define PIPEA_PP_CONTROL        (VLV_DISPLAY_BASE + 0x61204)
4696 #define PIPEA_PP_ON_DELAYS      (VLV_DISPLAY_BASE + 0x61208)
4697 #define  PANEL_PORT_SELECT_DPB_VLV      (1 << 30)
4698 #define  PANEL_PORT_SELECT_DPC_VLV      (2 << 30)
4699 #define PIPEA_PP_OFF_DELAYS     (VLV_DISPLAY_BASE + 0x6120c)
4700 #define PIPEA_PP_DIVISOR        (VLV_DISPLAY_BASE + 0x61210)
4701
4702 #define PIPEB_PP_STATUS         (VLV_DISPLAY_BASE + 0x61300)
4703 #define PIPEB_PP_CONTROL        (VLV_DISPLAY_BASE + 0x61304)
4704 #define PIPEB_PP_ON_DELAYS      (VLV_DISPLAY_BASE + 0x61308)
4705 #define PIPEB_PP_OFF_DELAYS     (VLV_DISPLAY_BASE + 0x6130c)
4706 #define PIPEB_PP_DIVISOR        (VLV_DISPLAY_BASE + 0x61310)
4707
4708 #define VLV_PIPE_PP_STATUS(pipe) _PIPE(pipe, PIPEA_PP_STATUS, PIPEB_PP_STATUS)
4709 #define VLV_PIPE_PP_CONTROL(pipe) _PIPE(pipe, PIPEA_PP_CONTROL, PIPEB_PP_CONTROL)
4710 #define VLV_PIPE_PP_ON_DELAYS(pipe) \
4711                 _PIPE(pipe, PIPEA_PP_ON_DELAYS, PIPEB_PP_ON_DELAYS)
4712 #define VLV_PIPE_PP_OFF_DELAYS(pipe) \
4713                 _PIPE(pipe, PIPEA_PP_OFF_DELAYS, PIPEB_PP_OFF_DELAYS)
4714 #define VLV_PIPE_PP_DIVISOR(pipe) \
4715                 _PIPE(pipe, PIPEA_PP_DIVISOR, PIPEB_PP_DIVISOR)
4716
4717 #define PCH_PP_STATUS           0xc7200
4718 #define PCH_PP_CONTROL          0xc7204
4719 #define  PANEL_UNLOCK_REGS      (0xabcd << 16)
4720 #define  PANEL_UNLOCK_MASK      (0xffff << 16)
4721 #define  EDP_FORCE_VDD          (1 << 3)
4722 #define  EDP_BLC_ENABLE         (1 << 2)
4723 #define  PANEL_POWER_RESET      (1 << 1)
4724 #define  PANEL_POWER_OFF        (0 << 0)
4725 #define  PANEL_POWER_ON         (1 << 0)
4726 #define PCH_PP_ON_DELAYS        0xc7208
4727 #define  PANEL_PORT_SELECT_MASK (3 << 30)
4728 #define  PANEL_PORT_SELECT_LVDS (0 << 30)
4729 #define  PANEL_PORT_SELECT_DPA  (1 << 30)
4730 #define  PANEL_PORT_SELECT_DPC  (2 << 30)
4731 #define  PANEL_PORT_SELECT_DPD  (3 << 30)
4732 #define  PANEL_POWER_UP_DELAY_MASK      (0x1fff0000)
4733 #define  PANEL_POWER_UP_DELAY_SHIFT     16
4734 #define  PANEL_LIGHT_ON_DELAY_MASK      (0x1fff)
4735 #define  PANEL_LIGHT_ON_DELAY_SHIFT     0
4736
4737 #define PCH_PP_OFF_DELAYS       0xc720c
4738 #define  PANEL_POWER_DOWN_DELAY_MASK    (0x1fff0000)
4739 #define  PANEL_POWER_DOWN_DELAY_SHIFT   16
4740 #define  PANEL_LIGHT_OFF_DELAY_MASK     (0x1fff)
4741 #define  PANEL_LIGHT_OFF_DELAY_SHIFT    0
4742
4743 #define PCH_PP_DIVISOR          0xc7210
4744 #define  PP_REFERENCE_DIVIDER_MASK      (0xffffff00)
4745 #define  PP_REFERENCE_DIVIDER_SHIFT     8
4746 #define  PANEL_POWER_CYCLE_DELAY_MASK   (0x1f)
4747 #define  PANEL_POWER_CYCLE_DELAY_SHIFT  0
4748
4749 #define PCH_DP_B                0xe4100
4750 #define PCH_DPB_AUX_CH_CTL      0xe4110
4751 #define PCH_DPB_AUX_CH_DATA1    0xe4114
4752 #define PCH_DPB_AUX_CH_DATA2    0xe4118
4753 #define PCH_DPB_AUX_CH_DATA3    0xe411c
4754 #define PCH_DPB_AUX_CH_DATA4    0xe4120
4755 #define PCH_DPB_AUX_CH_DATA5    0xe4124
4756
4757 #define PCH_DP_C                0xe4200
4758 #define PCH_DPC_AUX_CH_CTL      0xe4210
4759 #define PCH_DPC_AUX_CH_DATA1    0xe4214
4760 #define PCH_DPC_AUX_CH_DATA2    0xe4218
4761 #define PCH_DPC_AUX_CH_DATA3    0xe421c
4762 #define PCH_DPC_AUX_CH_DATA4    0xe4220
4763 #define PCH_DPC_AUX_CH_DATA5    0xe4224
4764
4765 #define PCH_DP_D                0xe4300
4766 #define PCH_DPD_AUX_CH_CTL      0xe4310
4767 #define PCH_DPD_AUX_CH_DATA1    0xe4314
4768 #define PCH_DPD_AUX_CH_DATA2    0xe4318
4769 #define PCH_DPD_AUX_CH_DATA3    0xe431c
4770 #define PCH_DPD_AUX_CH_DATA4    0xe4320
4771 #define PCH_DPD_AUX_CH_DATA5    0xe4324
4772
4773 /* CPT */
4774 #define  PORT_TRANS_A_SEL_CPT   0
4775 #define  PORT_TRANS_B_SEL_CPT   (1<<29)
4776 #define  PORT_TRANS_C_SEL_CPT   (2<<29)
4777 #define  PORT_TRANS_SEL_MASK    (3<<29)
4778 #define  PORT_TRANS_SEL_CPT(pipe)       ((pipe) << 29)
4779 #define  PORT_TO_PIPE(val)      (((val) & (1<<30)) >> 30)
4780 #define  PORT_TO_PIPE_CPT(val)  (((val) & PORT_TRANS_SEL_MASK) >> 29)
4781
4782 #define TRANS_DP_CTL_A          0xe0300
4783 #define TRANS_DP_CTL_B          0xe1300
4784 #define TRANS_DP_CTL_C          0xe2300
4785 #define TRANS_DP_CTL(pipe)      _PIPE(pipe, TRANS_DP_CTL_A, TRANS_DP_CTL_B)
4786 #define  TRANS_DP_OUTPUT_ENABLE (1<<31)
4787 #define  TRANS_DP_PORT_SEL_B    (0<<29)
4788 #define  TRANS_DP_PORT_SEL_C    (1<<29)
4789 #define  TRANS_DP_PORT_SEL_D    (2<<29)
4790 #define  TRANS_DP_PORT_SEL_NONE (3<<29)
4791 #define  TRANS_DP_PORT_SEL_MASK (3<<29)
4792 #define  TRANS_DP_AUDIO_ONLY    (1<<26)
4793 #define  TRANS_DP_ENH_FRAMING   (1<<18)
4794 #define  TRANS_DP_8BPC          (0<<9)
4795 #define  TRANS_DP_10BPC         (1<<9)
4796 #define  TRANS_DP_6BPC          (2<<9)
4797 #define  TRANS_DP_12BPC         (3<<9)
4798 #define  TRANS_DP_BPC_MASK      (3<<9)
4799 #define  TRANS_DP_VSYNC_ACTIVE_HIGH     (1<<4)
4800 #define  TRANS_DP_VSYNC_ACTIVE_LOW      0
4801 #define  TRANS_DP_HSYNC_ACTIVE_HIGH     (1<<3)
4802 #define  TRANS_DP_HSYNC_ACTIVE_LOW      0
4803 #define  TRANS_DP_SYNC_MASK     (3<<3)
4804
4805 /* SNB eDP training params */
4806 /* SNB A-stepping */
4807 #define  EDP_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
4808 #define  EDP_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
4809 #define  EDP_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
4810 #define  EDP_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
4811 /* SNB B-stepping */
4812 #define  EDP_LINK_TRAIN_400_600MV_0DB_SNB_B     (0x0<<22)
4813 #define  EDP_LINK_TRAIN_400MV_3_5DB_SNB_B       (0x1<<22)
4814 #define  EDP_LINK_TRAIN_400_600MV_6DB_SNB_B     (0x3a<<22)
4815 #define  EDP_LINK_TRAIN_600_800MV_3_5DB_SNB_B   (0x39<<22)
4816 #define  EDP_LINK_TRAIN_800_1200MV_0DB_SNB_B    (0x38<<22)
4817 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_SNB        (0x3f<<22)
4818
4819 /* IVB */
4820 #define EDP_LINK_TRAIN_400MV_0DB_IVB            (0x24 <<22)
4821 #define EDP_LINK_TRAIN_400MV_3_5DB_IVB          (0x2a <<22)
4822 #define EDP_LINK_TRAIN_400MV_6DB_IVB            (0x2f <<22)
4823 #define EDP_LINK_TRAIN_600MV_0DB_IVB            (0x30 <<22)
4824 #define EDP_LINK_TRAIN_600MV_3_5DB_IVB          (0x36 <<22)
4825 #define EDP_LINK_TRAIN_800MV_0DB_IVB            (0x38 <<22)
4826 #define EDP_LINK_TRAIN_800MV_3_5DB_IVB          (0x3e <<22)
4827
4828 /* legacy values */
4829 #define EDP_LINK_TRAIN_500MV_0DB_IVB            (0x00 <<22)
4830 #define EDP_LINK_TRAIN_1000MV_0DB_IVB           (0x20 <<22)
4831 #define EDP_LINK_TRAIN_500MV_3_5DB_IVB          (0x02 <<22)
4832 #define EDP_LINK_TRAIN_1000MV_3_5DB_IVB         (0x22 <<22)
4833 #define EDP_LINK_TRAIN_1000MV_6DB_IVB           (0x23 <<22)
4834
4835 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_IVB        (0x3f<<22)
4836
4837 #define  FORCEWAKE                              0xA18C
4838 #define  FORCEWAKE_VLV                          0x1300b0
4839 #define  FORCEWAKE_ACK_VLV                      0x1300b4
4840 #define  FORCEWAKE_MEDIA_VLV                    0x1300b8
4841 #define  FORCEWAKE_ACK_MEDIA_VLV                0x1300bc
4842 #define  FORCEWAKE_ACK_HSW                      0x130044
4843 #define  FORCEWAKE_ACK                          0x130090
4844 #define  VLV_GTLC_WAKE_CTRL                     0x130090
4845 #define  VLV_GTLC_PW_STATUS                     0x130094
4846 #define  FORCEWAKE_MT                           0xa188 /* multi-threaded */
4847 #define   FORCEWAKE_KERNEL                      0x1
4848 #define   FORCEWAKE_USER                        0x2
4849 #define  FORCEWAKE_MT_ACK                       0x130040
4850 #define  ECOBUS                                 0xa180
4851 #define    FORCEWAKE_MT_ENABLE                  (1<<5)
4852
4853 #define  GTFIFODBG                              0x120000
4854 #define    GT_FIFO_CPU_ERROR_MASK               7
4855 #define    GT_FIFO_OVFERR                       (1<<2)
4856 #define    GT_FIFO_IAWRERR                      (1<<1)
4857 #define    GT_FIFO_IARDERR                      (1<<0)
4858
4859 #define  GT_FIFO_FREE_ENTRIES                   0x120008
4860 #define    GT_FIFO_NUM_RESERVED_ENTRIES         20
4861
4862 #define  HSW_IDICR                              0x9008
4863 #define    IDIHASHMSK(x)                        (((x) & 0x3f) << 16)
4864 #define  HSW_EDRAM_PRESENT                      0x120010
4865
4866 #define GEN6_UCGCTL1                            0x9400
4867 # define GEN6_BLBUNIT_CLOCK_GATE_DISABLE                (1 << 5)
4868 # define GEN6_CSUNIT_CLOCK_GATE_DISABLE                 (1 << 7)
4869
4870 #define GEN6_UCGCTL2                            0x9404
4871 # define GEN7_VDSUNIT_CLOCK_GATE_DISABLE                (1 << 30)
4872 # define GEN7_TDLUNIT_CLOCK_GATE_DISABLE                (1 << 22)
4873 # define GEN6_RCZUNIT_CLOCK_GATE_DISABLE                (1 << 13)
4874 # define GEN6_RCPBUNIT_CLOCK_GATE_DISABLE               (1 << 12)
4875 # define GEN6_RCCUNIT_CLOCK_GATE_DISABLE                (1 << 11)
4876
4877 #define GEN7_UCGCTL4                            0x940c
4878 #define  GEN7_L3BANK2X_CLOCK_GATE_DISABLE       (1<<25)
4879
4880 #define GEN6_RPNSWREQ                           0xA008
4881 #define   GEN6_TURBO_DISABLE                    (1<<31)
4882 #define   GEN6_FREQUENCY(x)                     ((x)<<25)
4883 #define   HSW_FREQUENCY(x)                      ((x)<<24)
4884 #define   GEN6_OFFSET(x)                        ((x)<<19)
4885 #define   GEN6_AGGRESSIVE_TURBO                 (0<<15)
4886 #define GEN6_RC_VIDEO_FREQ                      0xA00C
4887 #define GEN6_RC_CONTROL                         0xA090
4888 #define   GEN6_RC_CTL_RC6pp_ENABLE              (1<<16)
4889 #define   GEN6_RC_CTL_RC6p_ENABLE               (1<<17)
4890 #define   GEN6_RC_CTL_RC6_ENABLE                (1<<18)
4891 #define   GEN6_RC_CTL_RC1e_ENABLE               (1<<20)
4892 #define   GEN6_RC_CTL_RC7_ENABLE                (1<<22)
4893 #define   GEN7_RC_CTL_TO_MODE                   (1<<28)
4894 #define   GEN6_RC_CTL_EI_MODE(x)                ((x)<<27)
4895 #define   GEN6_RC_CTL_HW_ENABLE                 (1<<31)
4896 #define GEN6_RP_DOWN_TIMEOUT                    0xA010
4897 #define GEN6_RP_INTERRUPT_LIMITS                0xA014
4898 #define GEN6_RPSTAT1                            0xA01C
4899 #define   GEN6_CAGF_SHIFT                       8
4900 #define   HSW_CAGF_SHIFT                        7
4901 #define   GEN6_CAGF_MASK                        (0x7f << GEN6_CAGF_SHIFT)
4902 #define   HSW_CAGF_MASK                         (0x7f << HSW_CAGF_SHIFT)
4903 #define GEN6_RP_CONTROL                         0xA024
4904 #define   GEN6_RP_MEDIA_TURBO                   (1<<11)
4905 #define   GEN6_RP_MEDIA_MODE_MASK               (3<<9)
4906 #define   GEN6_RP_MEDIA_HW_TURBO_MODE           (3<<9)
4907 #define   GEN6_RP_MEDIA_HW_NORMAL_MODE          (2<<9)
4908 #define   GEN6_RP_MEDIA_HW_MODE                 (1<<9)
4909 #define   GEN6_RP_MEDIA_SW_MODE                 (0<<9)
4910 #define   GEN6_RP_MEDIA_IS_GFX                  (1<<8)
4911 #define   GEN6_RP_ENABLE                        (1<<7)
4912 #define   GEN6_RP_UP_IDLE_MIN                   (0x1<<3)
4913 #define   GEN6_RP_UP_BUSY_AVG                   (0x2<<3)
4914 #define   GEN6_RP_UP_BUSY_CONT                  (0x4<<3)
4915 #define   GEN6_RP_DOWN_IDLE_AVG                 (0x2<<0)
4916 #define   GEN6_RP_DOWN_IDLE_CONT                (0x1<<0)
4917 #define GEN6_RP_UP_THRESHOLD                    0xA02C
4918 #define GEN6_RP_DOWN_THRESHOLD                  0xA030
4919 #define GEN6_RP_CUR_UP_EI                       0xA050
4920 #define   GEN6_CURICONT_MASK                    0xffffff
4921 #define GEN6_RP_CUR_UP                          0xA054
4922 #define   GEN6_CURBSYTAVG_MASK                  0xffffff
4923 #define GEN6_RP_PREV_UP                         0xA058
4924 #define GEN6_RP_CUR_DOWN_EI                     0xA05C
4925 #define   GEN6_CURIAVG_MASK                     0xffffff
4926 #define GEN6_RP_CUR_DOWN                        0xA060
4927 #define GEN6_RP_PREV_DOWN                       0xA064
4928 #define GEN6_RP_UP_EI                           0xA068
4929 #define GEN6_RP_DOWN_EI                         0xA06C
4930 #define GEN6_RP_IDLE_HYSTERSIS                  0xA070
4931 #define GEN6_RC_STATE                           0xA094
4932 #define GEN6_RC1_WAKE_RATE_LIMIT                0xA098
4933 #define GEN6_RC6_WAKE_RATE_LIMIT                0xA09C
4934 #define GEN6_RC6pp_WAKE_RATE_LIMIT              0xA0A0
4935 #define GEN6_RC_EVALUATION_INTERVAL             0xA0A8
4936 #define GEN6_RC_IDLE_HYSTERSIS                  0xA0AC
4937 #define GEN6_RC_SLEEP                           0xA0B0
4938 #define GEN6_RC1e_THRESHOLD                     0xA0B4
4939 #define GEN6_RC6_THRESHOLD                      0xA0B8
4940 #define GEN6_RC6p_THRESHOLD                     0xA0BC
4941 #define GEN6_RC6pp_THRESHOLD                    0xA0C0
4942 #define GEN6_PMINTRMSK                          0xA168
4943
4944 #define GEN6_PMISR                              0x44020
4945 #define GEN6_PMIMR                              0x44024 /* rps_lock */
4946 #define GEN6_PMIIR                              0x44028
4947 #define GEN6_PMIER                              0x4402C
4948 #define  GEN6_PM_MBOX_EVENT                     (1<<25)
4949 #define  GEN6_PM_THERMAL_EVENT                  (1<<24)
4950 #define  GEN6_PM_RP_DOWN_TIMEOUT                (1<<6)
4951 #define  GEN6_PM_RP_UP_THRESHOLD                (1<<5)
4952 #define  GEN6_PM_RP_DOWN_THRESHOLD              (1<<4)
4953 #define  GEN6_PM_RP_UP_EI_EXPIRED               (1<<2)
4954 #define  GEN6_PM_RP_DOWN_EI_EXPIRED             (1<<1)
4955 #define  GEN6_PM_RPS_EVENTS                     (GEN6_PM_RP_UP_THRESHOLD | \
4956                                                  GEN6_PM_RP_DOWN_THRESHOLD | \
4957                                                  GEN6_PM_RP_DOWN_TIMEOUT)
4958
4959 #define GEN6_GT_GFX_RC6_LOCKED                  0x138104
4960 #define VLV_COUNTER_CONTROL                     0x138104
4961 #define   VLV_COUNT_RANGE_HIGH                  (1<<15)
4962 #define   VLV_MEDIA_RC6_COUNT_EN                (1<<1)
4963 #define   VLV_RENDER_RC6_COUNT_EN               (1<<0)
4964 #define GEN6_GT_GFX_RC6                         0x138108
4965 #define GEN6_GT_GFX_RC6p                        0x13810C
4966 #define GEN6_GT_GFX_RC6pp                       0x138110
4967
4968 #define GEN6_PCODE_MAILBOX                      0x138124
4969 #define   GEN6_PCODE_READY                      (1<<31)
4970 #define   GEN6_READ_OC_PARAMS                   0xc
4971 #define   GEN6_PCODE_WRITE_MIN_FREQ_TABLE       0x8
4972 #define   GEN6_PCODE_READ_MIN_FREQ_TABLE        0x9
4973 #define   GEN6_PCODE_WRITE_RC6VIDS              0x4
4974 #define   GEN6_PCODE_READ_RC6VIDS               0x5
4975 #define   GEN6_PCODE_READ_D_COMP                0x10
4976 #define   GEN6_PCODE_WRITE_D_COMP               0x11
4977 #define   GEN6_ENCODE_RC6_VID(mv)               (((mv) - 245) / 5)
4978 #define   GEN6_DECODE_RC6_VID(vids)             (((vids) * 5) + 245)
4979 #define   DISPLAY_IPS_CONTROL                   0x19
4980 #define GEN6_PCODE_DATA                         0x138128
4981 #define   GEN6_PCODE_FREQ_IA_RATIO_SHIFT        8
4982 #define   GEN6_PCODE_FREQ_RING_RATIO_SHIFT      16
4983
4984 #define GEN6_GT_CORE_STATUS             0x138060
4985 #define   GEN6_CORE_CPD_STATE_MASK      (7<<4)
4986 #define   GEN6_RCn_MASK                 7
4987 #define   GEN6_RC0                      0
4988 #define   GEN6_RC3                      2
4989 #define   GEN6_RC6                      3
4990 #define   GEN6_RC7                      4
4991
4992 #define GEN7_MISCCPCTL                  (0x9424)
4993 #define   GEN7_DOP_CLOCK_GATE_ENABLE    (1<<0)
4994
4995 /* IVYBRIDGE DPF */
4996 #define GEN7_L3CDERRST1                 0xB008 /* L3CD Error Status 1 */
4997 #define HSW_L3CDERRST11                 0xB208 /* L3CD Error Status register 1 slice 1 */
4998 #define   GEN7_L3CDERRST1_ROW_MASK      (0x7ff<<14)
4999 #define   GEN7_PARITY_ERROR_VALID       (1<<13)
5000 #define   GEN7_L3CDERRST1_BANK_MASK     (3<<11)
5001 #define   GEN7_L3CDERRST1_SUBBANK_MASK  (7<<8)
5002 #define GEN7_PARITY_ERROR_ROW(reg) \
5003                 ((reg & GEN7_L3CDERRST1_ROW_MASK) >> 14)
5004 #define GEN7_PARITY_ERROR_BANK(reg) \
5005                 ((reg & GEN7_L3CDERRST1_BANK_MASK) >> 11)
5006 #define GEN7_PARITY_ERROR_SUBBANK(reg) \
5007                 ((reg & GEN7_L3CDERRST1_SUBBANK_MASK) >> 8)
5008 #define   GEN7_L3CDERRST1_ENABLE        (1<<7)
5009
5010 #define GEN7_L3LOG_BASE                 0xB070
5011 #define HSW_L3LOG_BASE_SLICE1           0xB270
5012 #define GEN7_L3LOG_SIZE                 0x80
5013
5014 #define GEN7_HALF_SLICE_CHICKEN1        0xe100 /* IVB GT1 + VLV */
5015 #define GEN7_HALF_SLICE_CHICKEN1_GT2    0xf100
5016 #define   GEN7_MAX_PS_THREAD_DEP                (8<<12)
5017 #define   GEN7_SINGLE_SUBSCAN_DISPATCH_ENABLE   (1<<10)
5018 #define   GEN7_PSD_SINGLE_PORT_DISPATCH_ENABLE  (1<<3)
5019
5020 #define GEN7_ROW_CHICKEN2               0xe4f4
5021 #define GEN7_ROW_CHICKEN2_GT2           0xf4f4
5022 #define   DOP_CLOCK_GATING_DISABLE      (1<<0)
5023
5024 #define HSW_ROW_CHICKEN3                0xe49c
5025 #define  HSW_ROW_CHICKEN3_L3_GLOBAL_ATOMICS_DISABLE    (1 << 6)
5026
5027 #define HALF_SLICE_CHICKEN3             0xe184
5028 #define   GEN8_CENTROID_PIXEL_OPT_DIS   (1<<8)
5029 #define   GEN8_SAMPLER_POWER_BYPASS_DIS (1<<1)
5030
5031 #define G4X_AUD_VID_DID                 (dev_priv->info->display_mmio_offset + 0x62020)
5032 #define INTEL_AUDIO_DEVCL               0x808629FB
5033 #define INTEL_AUDIO_DEVBLC              0x80862801
5034 #define INTEL_AUDIO_DEVCTG              0x80862802
5035
5036 #define G4X_AUD_CNTL_ST                 0x620B4
5037 #define G4X_ELDV_DEVCL_DEVBLC           (1 << 13)
5038 #define G4X_ELDV_DEVCTG                 (1 << 14)
5039 #define G4X_ELD_ADDR                    (0xf << 5)
5040 #define G4X_ELD_ACK                     (1 << 4)
5041 #define G4X_HDMIW_HDMIEDID              0x6210C
5042
5043 #define IBX_HDMIW_HDMIEDID_A            0xE2050
5044 #define IBX_HDMIW_HDMIEDID_B            0xE2150
5045 #define IBX_HDMIW_HDMIEDID(pipe) _PIPE(pipe, \
5046                                         IBX_HDMIW_HDMIEDID_A, \
5047                                         IBX_HDMIW_HDMIEDID_B)
5048 #define IBX_AUD_CNTL_ST_A               0xE20B4
5049 #define IBX_AUD_CNTL_ST_B               0xE21B4
5050 #define IBX_AUD_CNTL_ST(pipe) _PIPE(pipe, \
5051                                         IBX_AUD_CNTL_ST_A, \
5052                                         IBX_AUD_CNTL_ST_B)
5053 #define IBX_ELD_BUFFER_SIZE             (0x1f << 10)
5054 #define IBX_ELD_ADDRESS                 (0x1f << 5)
5055 #define IBX_ELD_ACK                     (1 << 4)
5056 #define IBX_AUD_CNTL_ST2                0xE20C0
5057 #define IBX_ELD_VALIDB                  (1 << 0)
5058 #define IBX_CP_READYB                   (1 << 1)
5059
5060 #define CPT_HDMIW_HDMIEDID_A            0xE5050
5061 #define CPT_HDMIW_HDMIEDID_B            0xE5150
5062 #define CPT_HDMIW_HDMIEDID(pipe) _PIPE(pipe, \
5063                                         CPT_HDMIW_HDMIEDID_A, \
5064                                         CPT_HDMIW_HDMIEDID_B)
5065 #define CPT_AUD_CNTL_ST_A               0xE50B4
5066 #define CPT_AUD_CNTL_ST_B               0xE51B4
5067 #define CPT_AUD_CNTL_ST(pipe) _PIPE(pipe, \
5068                                         CPT_AUD_CNTL_ST_A, \
5069                                         CPT_AUD_CNTL_ST_B)
5070 #define CPT_AUD_CNTRL_ST2               0xE50C0
5071
5072 #define VLV_HDMIW_HDMIEDID_A            (VLV_DISPLAY_BASE + 0x62050)
5073 #define VLV_HDMIW_HDMIEDID_B            (VLV_DISPLAY_BASE + 0x62150)
5074 #define VLV_HDMIW_HDMIEDID(pipe) _PIPE(pipe, \
5075                                         VLV_HDMIW_HDMIEDID_A, \
5076                                         VLV_HDMIW_HDMIEDID_B)
5077 #define VLV_AUD_CNTL_ST_A               (VLV_DISPLAY_BASE + 0x620B4)
5078 #define VLV_AUD_CNTL_ST_B               (VLV_DISPLAY_BASE + 0x621B4)
5079 #define VLV_AUD_CNTL_ST(pipe) _PIPE(pipe, \
5080                                         VLV_AUD_CNTL_ST_A, \
5081                                         VLV_AUD_CNTL_ST_B)
5082 #define VLV_AUD_CNTL_ST2                (VLV_DISPLAY_BASE + 0x620C0)
5083
5084 /* These are the 4 32-bit write offset registers for each stream
5085  * output buffer.  It determines the offset from the
5086  * 3DSTATE_SO_BUFFERs that the next streamed vertex output goes to.
5087  */
5088 #define GEN7_SO_WRITE_OFFSET(n)         (0x5280 + (n) * 4)
5089
5090 #define IBX_AUD_CONFIG_A                        0xe2000
5091 #define IBX_AUD_CONFIG_B                        0xe2100
5092 #define IBX_AUD_CFG(pipe) _PIPE(pipe, \
5093                                         IBX_AUD_CONFIG_A, \
5094                                         IBX_AUD_CONFIG_B)
5095 #define CPT_AUD_CONFIG_A                        0xe5000
5096 #define CPT_AUD_CONFIG_B                        0xe5100
5097 #define CPT_AUD_CFG(pipe) _PIPE(pipe, \
5098                                         CPT_AUD_CONFIG_A, \
5099                                         CPT_AUD_CONFIG_B)
5100 #define VLV_AUD_CONFIG_A                (VLV_DISPLAY_BASE + 0x62000)
5101 #define VLV_AUD_CONFIG_B                (VLV_DISPLAY_BASE + 0x62100)
5102 #define VLV_AUD_CFG(pipe) _PIPE(pipe, \
5103                                         VLV_AUD_CONFIG_A, \
5104                                         VLV_AUD_CONFIG_B)
5105
5106 #define   AUD_CONFIG_N_VALUE_INDEX              (1 << 29)
5107 #define   AUD_CONFIG_N_PROG_ENABLE              (1 << 28)
5108 #define   AUD_CONFIG_UPPER_N_SHIFT              20
5109 #define   AUD_CONFIG_UPPER_N_VALUE              (0xff << 20)
5110 #define   AUD_CONFIG_LOWER_N_SHIFT              4
5111 #define   AUD_CONFIG_LOWER_N_VALUE              (0xfff << 4)
5112 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_SHIFT     16
5113 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_MASK      (0xf << 16)
5114 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_25175     (0 << 16)
5115 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_25200     (1 << 16)
5116 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_27000     (2 << 16)
5117 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_27027     (3 << 16)
5118 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_54000     (4 << 16)
5119 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_54054     (5 << 16)
5120 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_74176     (6 << 16)
5121 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_74250     (7 << 16)
5122 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_148352    (8 << 16)
5123 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_148500    (9 << 16)
5124 #define   AUD_CONFIG_DISABLE_NCTS               (1 << 3)
5125
5126 /* HSW Audio */
5127 #define   HSW_AUD_CONFIG_A              0x65000 /* Audio Configuration Transcoder A */
5128 #define   HSW_AUD_CONFIG_B              0x65100 /* Audio Configuration Transcoder B */
5129 #define   HSW_AUD_CFG(pipe) _PIPE(pipe, \
5130                                         HSW_AUD_CONFIG_A, \
5131                                         HSW_AUD_CONFIG_B)
5132
5133 #define   HSW_AUD_MISC_CTRL_A           0x65010 /* Audio Misc Control Convert 1 */
5134 #define   HSW_AUD_MISC_CTRL_B           0x65110 /* Audio Misc Control Convert 2 */
5135 #define   HSW_AUD_MISC_CTRL(pipe) _PIPE(pipe, \
5136                                         HSW_AUD_MISC_CTRL_A, \
5137                                         HSW_AUD_MISC_CTRL_B)
5138
5139 #define   HSW_AUD_DIP_ELD_CTRL_ST_A     0x650b4 /* Audio DIP and ELD Control State Transcoder A */
5140 #define   HSW_AUD_DIP_ELD_CTRL_ST_B     0x651b4 /* Audio DIP and ELD Control State Transcoder B */
5141 #define   HSW_AUD_DIP_ELD_CTRL(pipe) _PIPE(pipe, \
5142                                         HSW_AUD_DIP_ELD_CTRL_ST_A, \
5143                                         HSW_AUD_DIP_ELD_CTRL_ST_B)
5144
5145 /* Audio Digital Converter */
5146 #define   HSW_AUD_DIG_CNVT_1            0x65080 /* Audio Converter 1 */
5147 #define   HSW_AUD_DIG_CNVT_2            0x65180 /* Audio Converter 1 */
5148 #define   AUD_DIG_CNVT(pipe) _PIPE(pipe, \
5149                                         HSW_AUD_DIG_CNVT_1, \
5150                                         HSW_AUD_DIG_CNVT_2)
5151 #define   DIP_PORT_SEL_MASK             0x3
5152
5153 #define   HSW_AUD_EDID_DATA_A           0x65050
5154 #define   HSW_AUD_EDID_DATA_B           0x65150
5155 #define   HSW_AUD_EDID_DATA(pipe) _PIPE(pipe, \
5156                                         HSW_AUD_EDID_DATA_A, \
5157                                         HSW_AUD_EDID_DATA_B)
5158
5159 #define   HSW_AUD_PIPE_CONV_CFG         0x6507c /* Audio pipe and converter configs */
5160 #define   HSW_AUD_PIN_ELD_CP_VLD        0x650c0 /* Audio ELD and CP Ready Status */
5161 #define   AUDIO_INACTIVE_C              (1<<11)
5162 #define   AUDIO_INACTIVE_B              (1<<7)
5163 #define   AUDIO_INACTIVE_A              (1<<3)
5164 #define   AUDIO_OUTPUT_ENABLE_A         (1<<2)
5165 #define   AUDIO_OUTPUT_ENABLE_B         (1<<6)
5166 #define   AUDIO_OUTPUT_ENABLE_C         (1<<10)
5167 #define   AUDIO_ELD_VALID_A             (1<<0)
5168 #define   AUDIO_ELD_VALID_B             (1<<4)
5169 #define   AUDIO_ELD_VALID_C             (1<<8)
5170 #define   AUDIO_CP_READY_A              (1<<1)
5171 #define   AUDIO_CP_READY_B              (1<<5)
5172 #define   AUDIO_CP_READY_C              (1<<9)
5173
5174 /* HSW Power Wells */
5175 #define HSW_PWR_WELL_BIOS                       0x45400 /* CTL1 */
5176 #define HSW_PWR_WELL_DRIVER                     0x45404 /* CTL2 */
5177 #define HSW_PWR_WELL_KVMR                       0x45408 /* CTL3 */
5178 #define HSW_PWR_WELL_DEBUG                      0x4540C /* CTL4 */
5179 #define   HSW_PWR_WELL_ENABLE_REQUEST           (1<<31)
5180 #define   HSW_PWR_WELL_STATE_ENABLED            (1<<30)
5181 #define HSW_PWR_WELL_CTL5                       0x45410
5182 #define   HSW_PWR_WELL_ENABLE_SINGLE_STEP       (1<<31)
5183 #define   HSW_PWR_WELL_PWR_GATE_OVERRIDE        (1<<20)
5184 #define   HSW_PWR_WELL_FORCE_ON                 (1<<19)
5185 #define HSW_PWR_WELL_CTL6                       0x45414
5186
5187 /* Per-pipe DDI Function Control */
5188 #define TRANS_DDI_FUNC_CTL_A            0x60400
5189 #define TRANS_DDI_FUNC_CTL_B            0x61400
5190 #define TRANS_DDI_FUNC_CTL_C            0x62400
5191 #define TRANS_DDI_FUNC_CTL_EDP          0x6F400
5192 #define TRANS_DDI_FUNC_CTL(tran) _TRANSCODER(tran, TRANS_DDI_FUNC_CTL_A, \
5193                                                    TRANS_DDI_FUNC_CTL_B)
5194 #define  TRANS_DDI_FUNC_ENABLE          (1<<31)
5195 /* Those bits are ignored by pipe EDP since it can only connect to DDI A */
5196 #define  TRANS_DDI_PORT_MASK            (7<<28)
5197 #define  TRANS_DDI_SELECT_PORT(x)       ((x)<<28)
5198 #define  TRANS_DDI_PORT_NONE            (0<<28)
5199 #define  TRANS_DDI_MODE_SELECT_MASK     (7<<24)
5200 #define  TRANS_DDI_MODE_SELECT_HDMI     (0<<24)
5201 #define  TRANS_DDI_MODE_SELECT_DVI      (1<<24)
5202 #define  TRANS_DDI_MODE_SELECT_DP_SST   (2<<24)
5203 #define  TRANS_DDI_MODE_SELECT_DP_MST   (3<<24)
5204 #define  TRANS_DDI_MODE_SELECT_FDI      (4<<24)
5205 #define  TRANS_DDI_BPC_MASK             (7<<20)
5206 #define  TRANS_DDI_BPC_8                (0<<20)
5207 #define  TRANS_DDI_BPC_10               (1<<20)
5208 #define  TRANS_DDI_BPC_6                (2<<20)
5209 #define  TRANS_DDI_BPC_12               (3<<20)
5210 #define  TRANS_DDI_PVSYNC               (1<<17)
5211 #define  TRANS_DDI_PHSYNC               (1<<16)
5212 #define  TRANS_DDI_EDP_INPUT_MASK       (7<<12)
5213 #define  TRANS_DDI_EDP_INPUT_A_ON       (0<<12)
5214 #define  TRANS_DDI_EDP_INPUT_A_ONOFF    (4<<12)
5215 #define  TRANS_DDI_EDP_INPUT_B_ONOFF    (5<<12)
5216 #define  TRANS_DDI_EDP_INPUT_C_ONOFF    (6<<12)
5217 #define  TRANS_DDI_BFI_ENABLE           (1<<4)
5218
5219 /* DisplayPort Transport Control */
5220 #define DP_TP_CTL_A                     0x64040
5221 #define DP_TP_CTL_B                     0x64140
5222 #define DP_TP_CTL(port) _PORT(port, DP_TP_CTL_A, DP_TP_CTL_B)
5223 #define  DP_TP_CTL_ENABLE                       (1<<31)
5224 #define  DP_TP_CTL_MODE_SST                     (0<<27)
5225 #define  DP_TP_CTL_MODE_MST                     (1<<27)
5226 #define  DP_TP_CTL_ENHANCED_FRAME_ENABLE        (1<<18)
5227 #define  DP_TP_CTL_FDI_AUTOTRAIN                (1<<15)
5228 #define  DP_TP_CTL_LINK_TRAIN_MASK              (7<<8)
5229 #define  DP_TP_CTL_LINK_TRAIN_PAT1              (0<<8)
5230 #define  DP_TP_CTL_LINK_TRAIN_PAT2              (1<<8)
5231 #define  DP_TP_CTL_LINK_TRAIN_PAT3              (4<<8)
5232 #define  DP_TP_CTL_LINK_TRAIN_IDLE              (2<<8)
5233 #define  DP_TP_CTL_LINK_TRAIN_NORMAL            (3<<8)
5234 #define  DP_TP_CTL_SCRAMBLE_DISABLE             (1<<7)
5235
5236 /* DisplayPort Transport Status */
5237 #define DP_TP_STATUS_A                  0x64044
5238 #define DP_TP_STATUS_B                  0x64144
5239 #define DP_TP_STATUS(port) _PORT(port, DP_TP_STATUS_A, DP_TP_STATUS_B)
5240 #define  DP_TP_STATUS_IDLE_DONE         (1<<25)
5241 #define  DP_TP_STATUS_AUTOTRAIN_DONE    (1<<12)
5242
5243 /* DDI Buffer Control */
5244 #define DDI_BUF_CTL_A                           0x64000
5245 #define DDI_BUF_CTL_B                           0x64100
5246 #define DDI_BUF_CTL(port) _PORT(port, DDI_BUF_CTL_A, DDI_BUF_CTL_B)
5247 #define  DDI_BUF_CTL_ENABLE                     (1<<31)
5248 /* Haswell */
5249 #define  DDI_BUF_EMP_400MV_0DB_HSW              (0<<24)   /* Sel0 */
5250 #define  DDI_BUF_EMP_400MV_3_5DB_HSW            (1<<24)   /* Sel1 */
5251 #define  DDI_BUF_EMP_400MV_6DB_HSW              (2<<24)   /* Sel2 */
5252 #define  DDI_BUF_EMP_400MV_9_5DB_HSW            (3<<24)   /* Sel3 */
5253 #define  DDI_BUF_EMP_600MV_0DB_HSW              (4<<24)   /* Sel4 */
5254 #define  DDI_BUF_EMP_600MV_3_5DB_HSW            (5<<24)   /* Sel5 */
5255 #define  DDI_BUF_EMP_600MV_6DB_HSW              (6<<24)   /* Sel6 */
5256 #define  DDI_BUF_EMP_800MV_0DB_HSW              (7<<24)   /* Sel7 */
5257 #define  DDI_BUF_EMP_800MV_3_5DB_HSW            (8<<24)   /* Sel8 */
5258 /* Broadwell */
5259 #define  DDI_BUF_EMP_400MV_0DB_BDW              (0<<24)   /* Sel0 */
5260 #define  DDI_BUF_EMP_400MV_3_5DB_BDW            (1<<24)   /* Sel1 */
5261 #define  DDI_BUF_EMP_400MV_6DB_BDW              (2<<24)   /* Sel2 */
5262 #define  DDI_BUF_EMP_600MV_0DB_BDW              (3<<24)   /* Sel3 */
5263 #define  DDI_BUF_EMP_600MV_3_5DB_BDW            (4<<24)   /* Sel4 */
5264 #define  DDI_BUF_EMP_600MV_6DB_BDW              (5<<24)   /* Sel5 */
5265 #define  DDI_BUF_EMP_800MV_0DB_BDW              (6<<24)   /* Sel6 */
5266 #define  DDI_BUF_EMP_800MV_3_5DB_BDW            (7<<24)   /* Sel7 */
5267 #define  DDI_BUF_EMP_1200MV_0DB_BDW             (8<<24)   /* Sel8 */
5268 #define  DDI_BUF_EMP_MASK                       (0xf<<24)
5269 #define  DDI_BUF_PORT_REVERSAL                  (1<<16)
5270 #define  DDI_BUF_IS_IDLE                        (1<<7)
5271 #define  DDI_A_4_LANES                          (1<<4)
5272 #define  DDI_PORT_WIDTH(width)                  (((width) - 1) << 1)
5273 #define  DDI_INIT_DISPLAY_DETECTED              (1<<0)
5274
5275 /* DDI Buffer Translations */
5276 #define DDI_BUF_TRANS_A                         0x64E00
5277 #define DDI_BUF_TRANS_B                         0x64E60
5278 #define DDI_BUF_TRANS(port) _PORT(port, DDI_BUF_TRANS_A, DDI_BUF_TRANS_B)
5279
5280 /* Sideband Interface (SBI) is programmed indirectly, via
5281  * SBI_ADDR, which contains the register offset; and SBI_DATA,
5282  * which contains the payload */
5283 #define SBI_ADDR                        0xC6000
5284 #define SBI_DATA                        0xC6004
5285 #define SBI_CTL_STAT                    0xC6008
5286 #define  SBI_CTL_DEST_ICLK              (0x0<<16)
5287 #define  SBI_CTL_DEST_MPHY              (0x1<<16)
5288 #define  SBI_CTL_OP_IORD                (0x2<<8)
5289 #define  SBI_CTL_OP_IOWR                (0x3<<8)
5290 #define  SBI_CTL_OP_CRRD                (0x6<<8)
5291 #define  SBI_CTL_OP_CRWR                (0x7<<8)
5292 #define  SBI_RESPONSE_FAIL              (0x1<<1)
5293 #define  SBI_RESPONSE_SUCCESS           (0x0<<1)
5294 #define  SBI_BUSY                       (0x1<<0)
5295 #define  SBI_READY                      (0x0<<0)
5296
5297 /* SBI offsets */
5298 #define  SBI_SSCDIVINTPHASE6                    0x0600
5299 #define   SBI_SSCDIVINTPHASE_DIVSEL_MASK        ((0x7f)<<1)
5300 #define   SBI_SSCDIVINTPHASE_DIVSEL(x)          ((x)<<1)
5301 #define   SBI_SSCDIVINTPHASE_INCVAL_MASK        ((0x7f)<<8)
5302 #define   SBI_SSCDIVINTPHASE_INCVAL(x)          ((x)<<8)
5303 #define   SBI_SSCDIVINTPHASE_DIR(x)             ((x)<<15)
5304 #define   SBI_SSCDIVINTPHASE_PROPAGATE          (1<<0)
5305 #define  SBI_SSCCTL                             0x020c
5306 #define  SBI_SSCCTL6                            0x060C
5307 #define   SBI_SSCCTL_PATHALT                    (1<<3)
5308 #define   SBI_SSCCTL_DISABLE                    (1<<0)
5309 #define  SBI_SSCAUXDIV6                         0x0610
5310 #define   SBI_SSCAUXDIV_FINALDIV2SEL(x)         ((x)<<4)
5311 #define  SBI_DBUFF0                             0x2a00
5312 #define  SBI_GEN0                               0x1f00
5313 #define   SBI_GEN0_CFG_BUFFENABLE_DISABLE       (1<<0)
5314
5315 /* LPT PIXCLK_GATE */
5316 #define PIXCLK_GATE                     0xC6020
5317 #define  PIXCLK_GATE_UNGATE             (1<<0)
5318 #define  PIXCLK_GATE_GATE               (0<<0)
5319
5320 /* SPLL */
5321 #define SPLL_CTL                        0x46020
5322 #define  SPLL_PLL_ENABLE                (1<<31)
5323 #define  SPLL_PLL_SSC                   (1<<28)
5324 #define  SPLL_PLL_NON_SSC               (2<<28)
5325 #define  SPLL_PLL_FREQ_810MHz           (0<<26)
5326 #define  SPLL_PLL_FREQ_1350MHz          (1<<26)
5327
5328 /* WRPLL */
5329 #define WRPLL_CTL1                      0x46040
5330 #define WRPLL_CTL2                      0x46060
5331 #define  WRPLL_PLL_ENABLE               (1<<31)
5332 #define  WRPLL_PLL_SELECT_SSC           (0x01<<28)
5333 #define  WRPLL_PLL_SELECT_NON_SSC       (0x02<<28)
5334 #define  WRPLL_PLL_SELECT_LCPLL_2700    (0x03<<28)
5335 /* WRPLL divider programming */
5336 #define  WRPLL_DIVIDER_REFERENCE(x)     ((x)<<0)
5337 #define  WRPLL_DIVIDER_POST(x)          ((x)<<8)
5338 #define  WRPLL_DIVIDER_FEEDBACK(x)      ((x)<<16)
5339
5340 /* Port clock selection */
5341 #define PORT_CLK_SEL_A                  0x46100
5342 #define PORT_CLK_SEL_B                  0x46104
5343 #define PORT_CLK_SEL(port) _PORT(port, PORT_CLK_SEL_A, PORT_CLK_SEL_B)
5344 #define  PORT_CLK_SEL_LCPLL_2700        (0<<29)
5345 #define  PORT_CLK_SEL_LCPLL_1350        (1<<29)
5346 #define  PORT_CLK_SEL_LCPLL_810         (2<<29)
5347 #define  PORT_CLK_SEL_SPLL              (3<<29)
5348 #define  PORT_CLK_SEL_WRPLL1            (4<<29)
5349 #define  PORT_CLK_SEL_WRPLL2            (5<<29)
5350 #define  PORT_CLK_SEL_NONE              (7<<29)
5351
5352 /* Transcoder clock selection */
5353 #define TRANS_CLK_SEL_A                 0x46140
5354 #define TRANS_CLK_SEL_B                 0x46144
5355 #define TRANS_CLK_SEL(tran) _TRANSCODER(tran, TRANS_CLK_SEL_A, TRANS_CLK_SEL_B)
5356 /* For each transcoder, we need to select the corresponding port clock */
5357 #define  TRANS_CLK_SEL_DISABLED         (0x0<<29)
5358 #define  TRANS_CLK_SEL_PORT(x)          ((x+1)<<29)
5359
5360 #define _TRANSA_MSA_MISC                0x60410
5361 #define _TRANSB_MSA_MISC                0x61410
5362 #define TRANS_MSA_MISC(tran) _TRANSCODER(tran, _TRANSA_MSA_MISC, \
5363                                                _TRANSB_MSA_MISC)
5364 #define  TRANS_MSA_SYNC_CLK             (1<<0)
5365 #define  TRANS_MSA_6_BPC                (0<<5)
5366 #define  TRANS_MSA_8_BPC                (1<<5)
5367 #define  TRANS_MSA_10_BPC               (2<<5)
5368 #define  TRANS_MSA_12_BPC               (3<<5)
5369 #define  TRANS_MSA_16_BPC               (4<<5)
5370
5371 /* LCPLL Control */
5372 #define LCPLL_CTL                       0x130040
5373 #define  LCPLL_PLL_DISABLE              (1<<31)
5374 #define  LCPLL_PLL_LOCK                 (1<<30)
5375 #define  LCPLL_CLK_FREQ_MASK            (3<<26)
5376 #define  LCPLL_CLK_FREQ_450             (0<<26)
5377 #define  LCPLL_CLK_FREQ_54O_BDW         (1<<26)
5378 #define  LCPLL_CLK_FREQ_337_5_BDW       (2<<26)
5379 #define  LCPLL_CLK_FREQ_675_BDW         (3<<26)
5380 #define  LCPLL_CD_CLOCK_DISABLE         (1<<25)
5381 #define  LCPLL_CD2X_CLOCK_DISABLE       (1<<23)
5382 #define  LCPLL_POWER_DOWN_ALLOW         (1<<22)
5383 #define  LCPLL_CD_SOURCE_FCLK           (1<<21)
5384 #define  LCPLL_CD_SOURCE_FCLK_DONE      (1<<19)
5385
5386 #define D_COMP                          (MCHBAR_MIRROR_BASE_SNB + 0x5F0C)
5387 #define  D_COMP_RCOMP_IN_PROGRESS       (1<<9)
5388 #define  D_COMP_COMP_FORCE              (1<<8)
5389 #define  D_COMP_COMP_DISABLE            (1<<0)
5390
5391 /* Pipe WM_LINETIME - watermark line time */
5392 #define PIPE_WM_LINETIME_A              0x45270
5393 #define PIPE_WM_LINETIME_B              0x45274
5394 #define PIPE_WM_LINETIME(pipe) _PIPE(pipe, PIPE_WM_LINETIME_A, \
5395                                            PIPE_WM_LINETIME_B)
5396 #define   PIPE_WM_LINETIME_MASK                 (0x1ff)
5397 #define   PIPE_WM_LINETIME_TIME(x)              ((x))
5398 #define   PIPE_WM_LINETIME_IPS_LINETIME_MASK    (0x1ff<<16)
5399 #define   PIPE_WM_LINETIME_IPS_LINETIME(x)      ((x)<<16)
5400
5401 /* SFUSE_STRAP */
5402 #define SFUSE_STRAP                     0xc2014
5403 #define  SFUSE_STRAP_DDIB_DETECTED      (1<<2)
5404 #define  SFUSE_STRAP_DDIC_DETECTED      (1<<1)
5405 #define  SFUSE_STRAP_DDID_DETECTED      (1<<0)
5406
5407 #define WM_MISC                         0x45260
5408 #define  WM_MISC_DATA_PARTITION_5_6     (1 << 0)
5409
5410 #define WM_DBG                          0x45280
5411 #define  WM_DBG_DISALLOW_MULTIPLE_LP    (1<<0)
5412 #define  WM_DBG_DISALLOW_MAXFIFO        (1<<1)
5413 #define  WM_DBG_DISALLOW_SPRITE         (1<<2)
5414
5415 /* pipe CSC */
5416 #define _PIPE_A_CSC_COEFF_RY_GY 0x49010
5417 #define _PIPE_A_CSC_COEFF_BY    0x49014
5418 #define _PIPE_A_CSC_COEFF_RU_GU 0x49018
5419 #define _PIPE_A_CSC_COEFF_BU    0x4901c
5420 #define _PIPE_A_CSC_COEFF_RV_GV 0x49020
5421 #define _PIPE_A_CSC_COEFF_BV    0x49024
5422 #define _PIPE_A_CSC_MODE        0x49028
5423 #define   CSC_BLACK_SCREEN_OFFSET       (1 << 2)
5424 #define   CSC_POSITION_BEFORE_GAMMA     (1 << 1)
5425 #define   CSC_MODE_YUV_TO_RGB           (1 << 0)
5426 #define _PIPE_A_CSC_PREOFF_HI   0x49030
5427 #define _PIPE_A_CSC_PREOFF_ME   0x49034
5428 #define _PIPE_A_CSC_PREOFF_LO   0x49038
5429 #define _PIPE_A_CSC_POSTOFF_HI  0x49040
5430 #define _PIPE_A_CSC_POSTOFF_ME  0x49044
5431 #define _PIPE_A_CSC_POSTOFF_LO  0x49048
5432
5433 #define _PIPE_B_CSC_COEFF_RY_GY 0x49110
5434 #define _PIPE_B_CSC_COEFF_BY    0x49114
5435 #define _PIPE_B_CSC_COEFF_RU_GU 0x49118
5436 #define _PIPE_B_CSC_COEFF_BU    0x4911c
5437 #define _PIPE_B_CSC_COEFF_RV_GV 0x49120
5438 #define _PIPE_B_CSC_COEFF_BV    0x49124
5439 #define _PIPE_B_CSC_MODE        0x49128
5440 #define _PIPE_B_CSC_PREOFF_HI   0x49130
5441 #define _PIPE_B_CSC_PREOFF_ME   0x49134
5442 #define _PIPE_B_CSC_PREOFF_LO   0x49138
5443 #define _PIPE_B_CSC_POSTOFF_HI  0x49140
5444 #define _PIPE_B_CSC_POSTOFF_ME  0x49144
5445 #define _PIPE_B_CSC_POSTOFF_LO  0x49148
5446
5447 #define PIPE_CSC_COEFF_RY_GY(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_RY_GY, _PIPE_B_CSC_COEFF_RY_GY)
5448 #define PIPE_CSC_COEFF_BY(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_BY, _PIPE_B_CSC_COEFF_BY)
5449 #define PIPE_CSC_COEFF_RU_GU(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_RU_GU, _PIPE_B_CSC_COEFF_RU_GU)
5450 #define PIPE_CSC_COEFF_BU(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_BU, _PIPE_B_CSC_COEFF_BU)
5451 #define PIPE_CSC_COEFF_RV_GV(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_RV_GV, _PIPE_B_CSC_COEFF_RV_GV)
5452 #define PIPE_CSC_COEFF_BV(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_BV, _PIPE_B_CSC_COEFF_BV)
5453 #define PIPE_CSC_MODE(pipe) _PIPE(pipe, _PIPE_A_CSC_MODE, _PIPE_B_CSC_MODE)
5454 #define PIPE_CSC_PREOFF_HI(pipe) _PIPE(pipe, _PIPE_A_CSC_PREOFF_HI, _PIPE_B_CSC_PREOFF_HI)
5455 #define PIPE_CSC_PREOFF_ME(pipe) _PIPE(pipe, _PIPE_A_CSC_PREOFF_ME, _PIPE_B_CSC_PREOFF_ME)
5456 #define PIPE_CSC_PREOFF_LO(pipe) _PIPE(pipe, _PIPE_A_CSC_PREOFF_LO, _PIPE_B_CSC_PREOFF_LO)
5457 #define PIPE_CSC_POSTOFF_HI(pipe) _PIPE(pipe, _PIPE_A_CSC_POSTOFF_HI, _PIPE_B_CSC_POSTOFF_HI)
5458 #define PIPE_CSC_POSTOFF_ME(pipe) _PIPE(pipe, _PIPE_A_CSC_POSTOFF_ME, _PIPE_B_CSC_POSTOFF_ME)
5459 #define PIPE_CSC_POSTOFF_LO(pipe) _PIPE(pipe, _PIPE_A_CSC_POSTOFF_LO, _PIPE_B_CSC_POSTOFF_LO)
5460
5461 /* VLV MIPI registers */
5462
5463 #define _MIPIA_PORT_CTRL                        (VLV_DISPLAY_BASE + 0x61190)
5464 #define _MIPIB_PORT_CTRL                        (VLV_DISPLAY_BASE + 0x61700)
5465 #define MIPI_PORT_CTRL(pipe)            _PIPE(pipe, _MIPIA_PORT_CTRL, _MIPIB_PORT_CTRL)
5466 #define  DPI_ENABLE                                     (1 << 31) /* A + B */
5467 #define  MIPIA_MIPI4DPHY_DELAY_COUNT_SHIFT              27
5468 #define  MIPIA_MIPI4DPHY_DELAY_COUNT_MASK               (0xf << 27)
5469 #define  DUAL_LINK_MODE_MASK                            (1 << 26)
5470 #define  DUAL_LINK_MODE_FRONT_BACK                      (0 << 26)
5471 #define  DUAL_LINK_MODE_PIXEL_ALTERNATIVE               (1 << 26)
5472 #define  DITHERING_ENABLE                               (1 << 25) /* A + B */
5473 #define  FLOPPED_HSTX                                   (1 << 23)
5474 #define  DE_INVERT                                      (1 << 19) /* XXX */
5475 #define  MIPIA_FLISDSI_DELAY_COUNT_SHIFT                18
5476 #define  MIPIA_FLISDSI_DELAY_COUNT_MASK                 (0xf << 18)
5477 #define  AFE_LATCHOUT                                   (1 << 17)
5478 #define  LP_OUTPUT_HOLD                                 (1 << 16)
5479 #define  MIPIB_FLISDSI_DELAY_COUNT_HIGH_SHIFT           15
5480 #define  MIPIB_FLISDSI_DELAY_COUNT_HIGH_MASK            (1 << 15)
5481 #define  MIPIB_MIPI4DPHY_DELAY_COUNT_SHIFT              11
5482 #define  MIPIB_MIPI4DPHY_DELAY_COUNT_MASK               (0xf << 11)
5483 #define  CSB_SHIFT                                      9
5484 #define  CSB_MASK                                       (3 << 9)
5485 #define  CSB_20MHZ                                      (0 << 9)
5486 #define  CSB_10MHZ                                      (1 << 9)
5487 #define  CSB_40MHZ                                      (2 << 9)
5488 #define  BANDGAP_MASK                                   (1 << 8)
5489 #define  BANDGAP_PNW_CIRCUIT                            (0 << 8)
5490 #define  BANDGAP_LNC_CIRCUIT                            (1 << 8)
5491 #define  MIPIB_FLISDSI_DELAY_COUNT_LOW_SHIFT            5
5492 #define  MIPIB_FLISDSI_DELAY_COUNT_LOW_MASK             (7 << 5)
5493 #define  TEARING_EFFECT_DELAY                           (1 << 4) /* A + B */
5494 #define  TEARING_EFFECT_SHIFT                           2 /* A + B */
5495 #define  TEARING_EFFECT_MASK                            (3 << 2)
5496 #define  TEARING_EFFECT_OFF                             (0 << 2)
5497 #define  TEARING_EFFECT_DSI                             (1 << 2)
5498 #define  TEARING_EFFECT_GPIO                            (2 << 2)
5499 #define  LANE_CONFIGURATION_SHIFT                       0
5500 #define  LANE_CONFIGURATION_MASK                        (3 << 0)
5501 #define  LANE_CONFIGURATION_4LANE                       (0 << 0)
5502 #define  LANE_CONFIGURATION_DUAL_LINK_A                 (1 << 0)
5503 #define  LANE_CONFIGURATION_DUAL_LINK_B                 (2 << 0)
5504
5505 #define _MIPIA_TEARING_CTRL                     (VLV_DISPLAY_BASE + 0x61194)
5506 #define _MIPIB_TEARING_CTRL                     (VLV_DISPLAY_BASE + 0x61704)
5507 #define MIPI_TEARING_CTRL(pipe)         _PIPE(pipe, _MIPIA_TEARING_CTRL, _MIPIB_TEARING_CTRL)
5508 #define  TEARING_EFFECT_DELAY_SHIFT                     0
5509 #define  TEARING_EFFECT_DELAY_MASK                      (0xffff << 0)
5510
5511 /* XXX: all bits reserved */
5512 #define _MIPIA_AUTOPWG                          (VLV_DISPLAY_BASE + 0x611a0)
5513
5514 /* MIPI DSI Controller and D-PHY registers */
5515
5516 #define _MIPIA_DEVICE_READY                     (VLV_DISPLAY_BASE + 0xb000)
5517 #define _MIPIB_DEVICE_READY                     (VLV_DISPLAY_BASE + 0xb800)
5518 #define MIPI_DEVICE_READY(pipe)         _PIPE(pipe, _MIPIA_DEVICE_READY, _MIPIB_DEVICE_READY)
5519 #define  BUS_POSSESSION                                 (1 << 3) /* set to give bus to receiver */
5520 #define  ULPS_STATE_MASK                                (3 << 1)
5521 #define  ULPS_STATE_ENTER                               (2 << 1)
5522 #define  ULPS_STATE_EXIT                                (1 << 1)
5523 #define  ULPS_STATE_NORMAL_OPERATION                    (0 << 1)
5524 #define  DEVICE_READY                                   (1 << 0)
5525
5526 #define _MIPIA_INTR_STAT                        (VLV_DISPLAY_BASE + 0xb004)
5527 #define _MIPIB_INTR_STAT                        (VLV_DISPLAY_BASE + 0xb804)
5528 #define MIPI_INTR_STAT(pipe)            _PIPE(pipe, _MIPIA_INTR_STAT, _MIPIB_INTR_STAT)
5529 #define _MIPIA_INTR_EN                          (VLV_DISPLAY_BASE + 0xb008)
5530 #define _MIPIB_INTR_EN                          (VLV_DISPLAY_BASE + 0xb808)
5531 #define MIPI_INTR_EN(pipe)              _PIPE(pipe, _MIPIA_INTR_EN, _MIPIB_INTR_EN)
5532 #define  TEARING_EFFECT                                 (1 << 31)
5533 #define  SPL_PKT_SENT_INTERRUPT                         (1 << 30)
5534 #define  GEN_READ_DATA_AVAIL                            (1 << 29)
5535 #define  LP_GENERIC_WR_FIFO_FULL                        (1 << 28)
5536 #define  HS_GENERIC_WR_FIFO_FULL                        (1 << 27)
5537 #define  RX_PROT_VIOLATION                              (1 << 26)
5538 #define  RX_INVALID_TX_LENGTH                           (1 << 25)
5539 #define  ACK_WITH_NO_ERROR                              (1 << 24)
5540 #define  TURN_AROUND_ACK_TIMEOUT                        (1 << 23)
5541 #define  LP_RX_TIMEOUT                                  (1 << 22)
5542 #define  HS_TX_TIMEOUT                                  (1 << 21)
5543 #define  DPI_FIFO_UNDERRUN                              (1 << 20)
5544 #define  LOW_CONTENTION                                 (1 << 19)
5545 #define  HIGH_CONTENTION                                (1 << 18)
5546 #define  TXDSI_VC_ID_INVALID                            (1 << 17)
5547 #define  TXDSI_DATA_TYPE_NOT_RECOGNISED                 (1 << 16)
5548 #define  TXCHECKSUM_ERROR                               (1 << 15)
5549 #define  TXECC_MULTIBIT_ERROR                           (1 << 14)
5550 #define  TXECC_SINGLE_BIT_ERROR                         (1 << 13)
5551 #define  TXFALSE_CONTROL_ERROR                          (1 << 12)
5552 #define  RXDSI_VC_ID_INVALID                            (1 << 11)
5553 #define  RXDSI_DATA_TYPE_NOT_REGOGNISED                 (1 << 10)
5554 #define  RXCHECKSUM_ERROR                               (1 << 9)
5555 #define  RXECC_MULTIBIT_ERROR                           (1 << 8)
5556 #define  RXECC_SINGLE_BIT_ERROR                         (1 << 7)
5557 #define  RXFALSE_CONTROL_ERROR                          (1 << 6)
5558 #define  RXHS_RECEIVE_TIMEOUT_ERROR                     (1 << 5)
5559 #define  RX_LP_TX_SYNC_ERROR                            (1 << 4)
5560 #define  RXEXCAPE_MODE_ENTRY_ERROR                      (1 << 3)
5561 #define  RXEOT_SYNC_ERROR                               (1 << 2)
5562 #define  RXSOT_SYNC_ERROR                               (1 << 1)
5563 #define  RXSOT_ERROR                                    (1 << 0)
5564
5565 #define _MIPIA_DSI_FUNC_PRG                     (VLV_DISPLAY_BASE + 0xb00c)
5566 #define _MIPIB_DSI_FUNC_PRG                     (VLV_DISPLAY_BASE + 0xb80c)
5567 #define MIPI_DSI_FUNC_PRG(pipe)         _PIPE(pipe, _MIPIA_DSI_FUNC_PRG, _MIPIB_DSI_FUNC_PRG)
5568 #define  CMD_MODE_DATA_WIDTH_MASK                       (7 << 13)
5569 #define  CMD_MODE_NOT_SUPPORTED                         (0 << 13)
5570 #define  CMD_MODE_DATA_WIDTH_16_BIT                     (1 << 13)
5571 #define  CMD_MODE_DATA_WIDTH_9_BIT                      (2 << 13)
5572 #define  CMD_MODE_DATA_WIDTH_8_BIT                      (3 << 13)
5573 #define  CMD_MODE_DATA_WIDTH_OPTION1                    (4 << 13)
5574 #define  CMD_MODE_DATA_WIDTH_OPTION2                    (5 << 13)
5575 #define  VID_MODE_FORMAT_MASK                           (0xf << 7)
5576 #define  VID_MODE_NOT_SUPPORTED                         (0 << 7)
5577 #define  VID_MODE_FORMAT_RGB565                         (1 << 7)
5578 #define  VID_MODE_FORMAT_RGB666                         (2 << 7)
5579 #define  VID_MODE_FORMAT_RGB666_LOOSE                   (3 << 7)
5580 #define  VID_MODE_FORMAT_RGB888                         (4 << 7)
5581 #define  CMD_MODE_CHANNEL_NUMBER_SHIFT                  5
5582 #define  CMD_MODE_CHANNEL_NUMBER_MASK                   (3 << 5)
5583 #define  VID_MODE_CHANNEL_NUMBER_SHIFT                  3
5584 #define  VID_MODE_CHANNEL_NUMBER_MASK                   (3 << 3)
5585 #define  DATA_LANES_PRG_REG_SHIFT                       0
5586 #define  DATA_LANES_PRG_REG_MASK                        (7 << 0)
5587
5588 #define _MIPIA_HS_TX_TIMEOUT                    (VLV_DISPLAY_BASE + 0xb010)
5589 #define _MIPIB_HS_TX_TIMEOUT                    (VLV_DISPLAY_BASE + 0xb810)
5590 #define MIPI_HS_TX_TIMEOUT(pipe)        _PIPE(pipe, _MIPIA_HS_TX_TIMEOUT, _MIPIB_HS_TX_TIMEOUT)
5591 #define  HIGH_SPEED_TX_TIMEOUT_COUNTER_MASK             0xffffff
5592
5593 #define _MIPIA_LP_RX_TIMEOUT                    (VLV_DISPLAY_BASE + 0xb014)
5594 #define _MIPIB_LP_RX_TIMEOUT                    (VLV_DISPLAY_BASE + 0xb814)
5595 #define MIPI_LP_RX_TIMEOUT(pipe)        _PIPE(pipe, _MIPIA_LP_RX_TIMEOUT, _MIPIB_LP_RX_TIMEOUT)
5596 #define  LOW_POWER_RX_TIMEOUT_COUNTER_MASK              0xffffff
5597
5598 #define _MIPIA_TURN_AROUND_TIMEOUT              (VLV_DISPLAY_BASE + 0xb018)
5599 #define _MIPIB_TURN_AROUND_TIMEOUT              (VLV_DISPLAY_BASE + 0xb818)
5600 #define MIPI_TURN_AROUND_TIMEOUT(pipe)  _PIPE(pipe, _MIPIA_TURN_AROUND_TIMEOUT, _MIPIB_TURN_AROUND_TIMEOUT)
5601 #define  TURN_AROUND_TIMEOUT_MASK                       0x3f
5602
5603 #define _MIPIA_DEVICE_RESET_TIMER               (VLV_DISPLAY_BASE + 0xb01c)
5604 #define _MIPIB_DEVICE_RESET_TIMER               (VLV_DISPLAY_BASE + 0xb81c)
5605 #define MIPI_DEVICE_RESET_TIMER(pipe)   _PIPE(pipe, _MIPIA_DEVICE_RESET_TIMER, _MIPIB_DEVICE_RESET_TIMER)
5606 #define  DEVICE_RESET_TIMER_MASK                        0xffff
5607
5608 #define _MIPIA_DPI_RESOLUTION                   (VLV_DISPLAY_BASE + 0xb020)
5609 #define _MIPIB_DPI_RESOLUTION                   (VLV_DISPLAY_BASE + 0xb820)
5610 #define MIPI_DPI_RESOLUTION(pipe)       _PIPE(pipe, _MIPIA_DPI_RESOLUTION, _MIPIB_DPI_RESOLUTION)
5611 #define  VERTICAL_ADDRESS_SHIFT                         16
5612 #define  VERTICAL_ADDRESS_MASK                          (0xffff << 16)
5613 #define  HORIZONTAL_ADDRESS_SHIFT                       0
5614 #define  HORIZONTAL_ADDRESS_MASK                        0xffff
5615
5616 #define _MIPIA_DBI_FIFO_THROTTLE                (VLV_DISPLAY_BASE + 0xb024)
5617 #define _MIPIB_DBI_FIFO_THROTTLE                (VLV_DISPLAY_BASE + 0xb824)
5618 #define MIPI_DBI_FIFO_THROTTLE(pipe)    _PIPE(pipe, _MIPIA_DBI_FIFO_THROTTLE, _MIPIB_DBI_FIFO_THROTTLE)
5619 #define  DBI_FIFO_EMPTY_HALF                            (0 << 0)
5620 #define  DBI_FIFO_EMPTY_QUARTER                         (1 << 0)
5621 #define  DBI_FIFO_EMPTY_7_LOCATIONS                     (2 << 0)
5622
5623 /* regs below are bits 15:0 */
5624 #define _MIPIA_HSYNC_PADDING_COUNT              (VLV_DISPLAY_BASE + 0xb028)
5625 #define _MIPIB_HSYNC_PADDING_COUNT              (VLV_DISPLAY_BASE + 0xb828)
5626 #define MIPI_HSYNC_PADDING_COUNT(pipe)  _PIPE(pipe, _MIPIA_HSYNC_PADDING_COUNT, _MIPIB_HSYNC_PADDING_COUNT)
5627
5628 #define _MIPIA_HBP_COUNT                        (VLV_DISPLAY_BASE + 0xb02c)
5629 #define _MIPIB_HBP_COUNT                        (VLV_DISPLAY_BASE + 0xb82c)
5630 #define MIPI_HBP_COUNT(pipe)            _PIPE(pipe, _MIPIA_HBP_COUNT, _MIPIB_HBP_COUNT)
5631
5632 #define _MIPIA_HFP_COUNT                        (VLV_DISPLAY_BASE + 0xb030)
5633 #define _MIPIB_HFP_COUNT                        (VLV_DISPLAY_BASE + 0xb830)
5634 #define MIPI_HFP_COUNT(pipe)            _PIPE(pipe, _MIPIA_HFP_COUNT, _MIPIB_HFP_COUNT)
5635
5636 #define _MIPIA_HACTIVE_AREA_COUNT               (VLV_DISPLAY_BASE + 0xb034)
5637 #define _MIPIB_HACTIVE_AREA_COUNT               (VLV_DISPLAY_BASE + 0xb834)
5638 #define MIPI_HACTIVE_AREA_COUNT(pipe)   _PIPE(pipe, _MIPIA_HACTIVE_AREA_COUNT, _MIPIB_HACTIVE_AREA_COUNT)
5639
5640 #define _MIPIA_VSYNC_PADDING_COUNT              (VLV_DISPLAY_BASE + 0xb038)
5641 #define _MIPIB_VSYNC_PADDING_COUNT              (VLV_DISPLAY_BASE + 0xb838)
5642 #define MIPI_VSYNC_PADDING_COUNT(pipe)  _PIPE(pipe, _MIPIA_VSYNC_PADDING_COUNT, _MIPIB_VSYNC_PADDING_COUNT)
5643
5644 #define _MIPIA_VBP_COUNT                        (VLV_DISPLAY_BASE + 0xb03c)
5645 #define _MIPIB_VBP_COUNT                        (VLV_DISPLAY_BASE + 0xb83c)
5646 #define MIPI_VBP_COUNT(pipe)            _PIPE(pipe, _MIPIA_VBP_COUNT, _MIPIB_VBP_COUNT)
5647
5648 #define _MIPIA_VFP_COUNT                        (VLV_DISPLAY_BASE + 0xb040)
5649 #define _MIPIB_VFP_COUNT                        (VLV_DISPLAY_BASE + 0xb840)
5650 #define MIPI_VFP_COUNT(pipe)            _PIPE(pipe, _MIPIA_VFP_COUNT, _MIPIB_VFP_COUNT)
5651
5652 #define _MIPIA_HIGH_LOW_SWITCH_COUNT            (VLV_DISPLAY_BASE + 0xb044)
5653 #define _MIPIB_HIGH_LOW_SWITCH_COUNT            (VLV_DISPLAY_BASE + 0xb844)
5654 #define MIPI_HIGH_LOW_SWITCH_COUNT(pipe)        _PIPE(pipe, _MIPIA_HIGH_LOW_SWITCH_COUNT, _MIPIB_HIGH_LOW_SWITCH_COUNT)
5655 /* regs above are bits 15:0 */
5656
5657 #define _MIPIA_DPI_CONTROL                      (VLV_DISPLAY_BASE + 0xb048)
5658 #define _MIPIB_DPI_CONTROL                      (VLV_DISPLAY_BASE + 0xb848)
5659 #define MIPI_DPI_CONTROL(pipe)          _PIPE(pipe, _MIPIA_DPI_CONTROL, _MIPIB_DPI_CONTROL)
5660 #define  DPI_LP_MODE                                    (1 << 6)
5661 #define  BACKLIGHT_OFF                                  (1 << 5)
5662 #define  BACKLIGHT_ON                                   (1 << 4)
5663 #define  COLOR_MODE_OFF                                 (1 << 3)
5664 #define  COLOR_MODE_ON                                  (1 << 2)
5665 #define  TURN_ON                                        (1 << 1)
5666 #define  SHUTDOWN                                       (1 << 0)
5667
5668 #define _MIPIA_DPI_DATA                         (VLV_DISPLAY_BASE + 0xb04c)
5669 #define _MIPIB_DPI_DATA                         (VLV_DISPLAY_BASE + 0xb84c)
5670 #define MIPI_DPI_DATA(pipe)             _PIPE(pipe, _MIPIA_DPI_DATA, _MIPIB_DPI_DATA)
5671 #define  COMMAND_BYTE_SHIFT                             0
5672 #define  COMMAND_BYTE_MASK                              (0x3f << 0)
5673
5674 #define _MIPIA_INIT_COUNT                       (VLV_DISPLAY_BASE + 0xb050)
5675 #define _MIPIB_INIT_COUNT                       (VLV_DISPLAY_BASE + 0xb850)
5676 #define MIPI_INIT_COUNT(pipe)           _PIPE(pipe, _MIPIA_INIT_COUNT, _MIPIB_INIT_COUNT)
5677 #define  MASTER_INIT_TIMER_SHIFT                        0
5678 #define  MASTER_INIT_TIMER_MASK                         (0xffff << 0)
5679
5680 #define _MIPIA_MAX_RETURN_PKT_SIZE              (VLV_DISPLAY_BASE + 0xb054)
5681 #define _MIPIB_MAX_RETURN_PKT_SIZE              (VLV_DISPLAY_BASE + 0xb854)
5682 #define MIPI_MAX_RETURN_PKT_SIZE(pipe)  _PIPE(pipe, _MIPIA_MAX_RETURN_PKT_SIZE, _MIPIB_MAX_RETURN_PKT_SIZE)
5683 #define  MAX_RETURN_PKT_SIZE_SHIFT                      0
5684 #define  MAX_RETURN_PKT_SIZE_MASK                       (0x3ff << 0)
5685
5686 #define _MIPIA_VIDEO_MODE_FORMAT                (VLV_DISPLAY_BASE + 0xb058)
5687 #define _MIPIB_VIDEO_MODE_FORMAT                (VLV_DISPLAY_BASE + 0xb858)
5688 #define MIPI_VIDEO_MODE_FORMAT(pipe)    _PIPE(pipe, _MIPIA_VIDEO_MODE_FORMAT, _MIPIB_VIDEO_MODE_FORMAT)
5689 #define  RANDOM_DPI_DISPLAY_RESOLUTION                  (1 << 4)
5690 #define  DISABLE_VIDEO_BTA                              (1 << 3)
5691 #define  IP_TG_CONFIG                                   (1 << 2)
5692 #define  VIDEO_MODE_NON_BURST_WITH_SYNC_PULSE           (1 << 0)
5693 #define  VIDEO_MODE_NON_BURST_WITH_SYNC_EVENTS          (2 << 0)
5694 #define  VIDEO_MODE_BURST                               (3 << 0)
5695
5696 #define _MIPIA_EOT_DISABLE                      (VLV_DISPLAY_BASE + 0xb05c)
5697 #define _MIPIB_EOT_DISABLE                      (VLV_DISPLAY_BASE + 0xb85c)
5698 #define MIPI_EOT_DISABLE(pipe)          _PIPE(pipe, _MIPIA_EOT_DISABLE, _MIPIB_EOT_DISABLE)
5699 #define  LP_RX_TIMEOUT_ERROR_RECOVERY_DISABLE           (1 << 7)
5700 #define  HS_RX_TIMEOUT_ERROR_RECOVERY_DISABLE           (1 << 6)
5701 #define  LOW_CONTENTION_RECOVERY_DISABLE                (1 << 5)
5702 #define  HIGH_CONTENTION_RECOVERY_DISABLE               (1 << 4)
5703 #define  TXDSI_TYPE_NOT_RECOGNISED_ERROR_RECOVERY_DISABLE (1 << 3)
5704 #define  TXECC_MULTIBIT_ERROR_RECOVERY_DISABLE          (1 << 2)
5705 #define  CLOCKSTOP                                      (1 << 1)
5706 #define  EOT_DISABLE                                    (1 << 0)
5707
5708 #define _MIPIA_LP_BYTECLK                       (VLV_DISPLAY_BASE + 0xb060)
5709 #define _MIPIB_LP_BYTECLK                       (VLV_DISPLAY_BASE + 0xb860)
5710 #define MIPI_LP_BYTECLK(pipe)           _PIPE(pipe, _MIPIA_LP_BYTECLK, _MIPIB_LP_BYTECLK)
5711 #define  LP_BYTECLK_SHIFT                               0
5712 #define  LP_BYTECLK_MASK                                (0xffff << 0)
5713
5714 /* bits 31:0 */
5715 #define _MIPIA_LP_GEN_DATA                      (VLV_DISPLAY_BASE + 0xb064)
5716 #define _MIPIB_LP_GEN_DATA                      (VLV_DISPLAY_BASE + 0xb864)
5717 #define MIPI_LP_GEN_DATA(pipe)          _PIPE(pipe, _MIPIA_LP_GEN_DATA, _MIPIB_LP_GEN_DATA)
5718
5719 /* bits 31:0 */
5720 #define _MIPIA_HS_GEN_DATA                      (VLV_DISPLAY_BASE + 0xb068)
5721 #define _MIPIB_HS_GEN_DATA                      (VLV_DISPLAY_BASE + 0xb868)
5722 #define MIPI_HS_GEN_DATA(pipe)          _PIPE(pipe, _MIPIA_HS_GEN_DATA, _MIPIB_HS_GEN_DATA)
5723
5724 #define _MIPIA_LP_GEN_CTRL                      (VLV_DISPLAY_BASE + 0xb06c)
5725 #define _MIPIB_LP_GEN_CTRL                      (VLV_DISPLAY_BASE + 0xb86c)
5726 #define MIPI_LP_GEN_CTRL(pipe)          _PIPE(pipe, _MIPIA_LP_GEN_CTRL, _MIPIB_LP_GEN_CTRL)
5727 #define _MIPIA_HS_GEN_CTRL                      (VLV_DISPLAY_BASE + 0xb070)
5728 #define _MIPIB_HS_GEN_CTRL                      (VLV_DISPLAY_BASE + 0xb870)
5729 #define MIPI_HS_GEN_CTRL(pipe)          _PIPE(pipe, _MIPIA_HS_GEN_CTRL, _MIPIB_HS_GEN_CTRL)
5730 #define  LONG_PACKET_WORD_COUNT_SHIFT                   8
5731 #define  LONG_PACKET_WORD_COUNT_MASK                    (0xffff << 8)
5732 #define  SHORT_PACKET_PARAM_SHIFT                       8
5733 #define  SHORT_PACKET_PARAM_MASK                        (0xffff << 8)
5734 #define  VIRTUAL_CHANNEL_SHIFT                          6
5735 #define  VIRTUAL_CHANNEL_MASK                           (3 << 6)
5736 #define  DATA_TYPE_SHIFT                                0
5737 #define  DATA_TYPE_MASK                                 (3f << 0)
5738 /* data type values, see include/video/mipi_display.h */
5739
5740 #define _MIPIA_GEN_FIFO_STAT                    (VLV_DISPLAY_BASE + 0xb074)
5741 #define _MIPIB_GEN_FIFO_STAT                    (VLV_DISPLAY_BASE + 0xb874)
5742 #define MIPI_GEN_FIFO_STAT(pipe)        _PIPE(pipe, _MIPIA_GEN_FIFO_STAT, _MIPIB_GEN_FIFO_STAT)
5743 #define  DPI_FIFO_EMPTY                                 (1 << 28)
5744 #define  DBI_FIFO_EMPTY                                 (1 << 27)
5745 #define  LP_CTRL_FIFO_EMPTY                             (1 << 26)
5746 #define  LP_CTRL_FIFO_HALF_EMPTY                        (1 << 25)
5747 #define  LP_CTRL_FIFO_FULL                              (1 << 24)
5748 #define  HS_CTRL_FIFO_EMPTY                             (1 << 18)
5749 #define  HS_CTRL_FIFO_HALF_EMPTY                        (1 << 17)
5750 #define  HS_CTRL_FIFO_FULL                              (1 << 16)
5751 #define  LP_DATA_FIFO_EMPTY                             (1 << 10)
5752 #define  LP_DATA_FIFO_HALF_EMPTY                        (1 << 9)
5753 #define  LP_DATA_FIFO_FULL                              (1 << 8)
5754 #define  HS_DATA_FIFO_EMPTY                             (1 << 2)
5755 #define  HS_DATA_FIFO_HALF_EMPTY                        (1 << 1)
5756 #define  HS_DATA_FIFO_FULL                              (1 << 0)
5757
5758 #define _MIPIA_HS_LS_DBI_ENABLE                 (VLV_DISPLAY_BASE + 0xb078)
5759 #define _MIPIB_HS_LS_DBI_ENABLE                 (VLV_DISPLAY_BASE + 0xb878)
5760 #define MIPI_HS_LP_DBI_ENABLE(pipe)     _PIPE(pipe, _MIPIA_HS_LS_DBI_ENABLE, _MIPIB_HS_LS_DBI_ENABLE)
5761 #define  DBI_HS_LP_MODE_MASK                            (1 << 0)
5762 #define  DBI_LP_MODE                                    (1 << 0)
5763 #define  DBI_HS_MODE                                    (0 << 0)
5764
5765 #define _MIPIA_DPHY_PARAM                       (VLV_DISPLAY_BASE + 0xb080)
5766 #define _MIPIB_DPHY_PARAM                       (VLV_DISPLAY_BASE + 0xb880)
5767 #define MIPI_DPHY_PARAM(pipe)           _PIPE(pipe, _MIPIA_DPHY_PARAM, _MIPIB_DPHY_PARAM)
5768 #define  EXIT_ZERO_COUNT_SHIFT                          24
5769 #define  EXIT_ZERO_COUNT_MASK                           (0x3f << 24)
5770 #define  TRAIL_COUNT_SHIFT                              16
5771 #define  TRAIL_COUNT_MASK                               (0x1f << 16)
5772 #define  CLK_ZERO_COUNT_SHIFT                           8
5773 #define  CLK_ZERO_COUNT_MASK                            (0xff << 8)
5774 #define  PREPARE_COUNT_SHIFT                            0
5775 #define  PREPARE_COUNT_MASK                             (0x3f << 0)
5776
5777 /* bits 31:0 */
5778 #define _MIPIA_DBI_BW_CTRL                      (VLV_DISPLAY_BASE + 0xb084)
5779 #define _MIPIB_DBI_BW_CTRL                      (VLV_DISPLAY_BASE + 0xb884)
5780 #define MIPI_DBI_BW_CTRL(pipe)          _PIPE(pipe, _MIPIA_DBI_BW_CTRL, _MIPIB_DBI_BW_CTRL)
5781
5782 #define _MIPIA_CLK_LANE_SWITCH_TIME_CNT         (VLV_DISPLAY_BASE + 0xb088)
5783 #define _MIPIB_CLK_LANE_SWITCH_TIME_CNT         (VLV_DISPLAY_BASE + 0xb888)
5784 #define MIPI_CLK_LANE_SWITCH_TIME_CNT(pipe)     _PIPE(pipe, _MIPIA_CLK_LANE_SWITCH_TIME_CNT, _MIPIB_CLK_LANE_SWITCH_TIME_CNT)
5785 #define  LP_HS_SSW_CNT_SHIFT                            16
5786 #define  LP_HS_SSW_CNT_MASK                             (0xffff << 16)
5787 #define  HS_LP_PWR_SW_CNT_SHIFT                         0
5788 #define  HS_LP_PWR_SW_CNT_MASK                          (0xffff << 0)
5789
5790 #define _MIPIA_STOP_STATE_STALL                 (VLV_DISPLAY_BASE + 0xb08c)
5791 #define _MIPIB_STOP_STATE_STALL                 (VLV_DISPLAY_BASE + 0xb88c)
5792 #define MIPI_STOP_STATE_STALL(pipe)     _PIPE(pipe, _MIPIA_STOP_STATE_STALL, _MIPIB_STOP_STATE_STALL)
5793 #define  STOP_STATE_STALL_COUNTER_SHIFT                 0
5794 #define  STOP_STATE_STALL_COUNTER_MASK                  (0xff << 0)
5795
5796 #define _MIPIA_INTR_STAT_REG_1                  (VLV_DISPLAY_BASE + 0xb090)
5797 #define _MIPIB_INTR_STAT_REG_1                  (VLV_DISPLAY_BASE + 0xb890)
5798 #define MIPI_INTR_STAT_REG_1(pipe)      _PIPE(pipe, _MIPIA_INTR_STAT_REG_1, _MIPIB_INTR_STAT_REG_1)
5799 #define _MIPIA_INTR_EN_REG_1                    (VLV_DISPLAY_BASE + 0xb094)
5800 #define _MIPIB_INTR_EN_REG_1                    (VLV_DISPLAY_BASE + 0xb894)
5801 #define MIPI_INTR_EN_REG_1(pipe)        _PIPE(pipe, _MIPIA_INTR_EN_REG_1, _MIPIB_INTR_EN_REG_1)
5802 #define  RX_CONTENTION_DETECTED                         (1 << 0)
5803
5804 /* XXX: only pipe A ?!? */
5805 #define MIPIA_DBI_TYPEC_CTRL                    (VLV_DISPLAY_BASE + 0xb100)
5806 #define  DBI_TYPEC_ENABLE                               (1 << 31)
5807 #define  DBI_TYPEC_WIP                                  (1 << 30)
5808 #define  DBI_TYPEC_OPTION_SHIFT                         28
5809 #define  DBI_TYPEC_OPTION_MASK                          (3 << 28)
5810 #define  DBI_TYPEC_FREQ_SHIFT                           24
5811 #define  DBI_TYPEC_FREQ_MASK                            (0xf << 24)
5812 #define  DBI_TYPEC_OVERRIDE                             (1 << 8)
5813 #define  DBI_TYPEC_OVERRIDE_COUNTER_SHIFT               0
5814 #define  DBI_TYPEC_OVERRIDE_COUNTER_MASK                (0xff << 0)
5815
5816
5817 /* MIPI adapter registers */
5818
5819 #define _MIPIA_CTRL                             (VLV_DISPLAY_BASE + 0xb104)
5820 #define _MIPIB_CTRL                             (VLV_DISPLAY_BASE + 0xb904)
5821 #define MIPI_CTRL(pipe)                 _PIPE(pipe, _MIPIA_CTRL, _MIPIB_CTRL)
5822 #define  ESCAPE_CLOCK_DIVIDER_SHIFT                     5 /* A only */
5823 #define  ESCAPE_CLOCK_DIVIDER_MASK                      (3 << 5)
5824 #define  ESCAPE_CLOCK_DIVIDER_1                         (0 << 5)
5825 #define  ESCAPE_CLOCK_DIVIDER_2                         (1 << 5)
5826 #define  ESCAPE_CLOCK_DIVIDER_4                         (2 << 5)
5827 #define  READ_REQUEST_PRIORITY_SHIFT                    3
5828 #define  READ_REQUEST_PRIORITY_MASK                     (3 << 3)
5829 #define  READ_REQUEST_PRIORITY_LOW                      (0 << 3)
5830 #define  READ_REQUEST_PRIORITY_HIGH                     (3 << 3)
5831 #define  RGB_FLIP_TO_BGR                                (1 << 2)
5832
5833 #define _MIPIA_DATA_ADDRESS                     (VLV_DISPLAY_BASE + 0xb108)
5834 #define _MIPIB_DATA_ADDRESS                     (VLV_DISPLAY_BASE + 0xb908)
5835 #define MIPI_DATA_ADDRESS(pipe)         _PIPE(pipe, _MIPIA_DATA_ADDRESS, _MIPIB_DATA_ADDRESS)
5836 #define  DATA_MEM_ADDRESS_SHIFT                         5
5837 #define  DATA_MEM_ADDRESS_MASK                          (0x7ffffff << 5)
5838 #define  DATA_VALID                                     (1 << 0)
5839
5840 #define _MIPIA_DATA_LENGTH                      (VLV_DISPLAY_BASE + 0xb10c)
5841 #define _MIPIB_DATA_LENGTH                      (VLV_DISPLAY_BASE + 0xb90c)
5842 #define MIPI_DATA_LENGTH(pipe)          _PIPE(pipe, _MIPIA_DATA_LENGTH, _MIPIB_DATA_LENGTH)
5843 #define  DATA_LENGTH_SHIFT                              0
5844 #define  DATA_LENGTH_MASK                               (0xfffff << 0)
5845
5846 #define _MIPIA_COMMAND_ADDRESS                  (VLV_DISPLAY_BASE + 0xb110)
5847 #define _MIPIB_COMMAND_ADDRESS                  (VLV_DISPLAY_BASE + 0xb910)
5848 #define MIPI_COMMAND_ADDRESS(pipe)      _PIPE(pipe, _MIPIA_COMMAND_ADDRESS, _MIPIB_COMMAND_ADDRESS)
5849 #define  COMMAND_MEM_ADDRESS_SHIFT                      5
5850 #define  COMMAND_MEM_ADDRESS_MASK                       (0x7ffffff << 5)
5851 #define  AUTO_PWG_ENABLE                                (1 << 2)
5852 #define  MEMORY_WRITE_DATA_FROM_PIPE_RENDERING          (1 << 1)
5853 #define  COMMAND_VALID                                  (1 << 0)
5854
5855 #define _MIPIA_COMMAND_LENGTH                   (VLV_DISPLAY_BASE + 0xb114)
5856 #define _MIPIB_COMMAND_LENGTH                   (VLV_DISPLAY_BASE + 0xb914)
5857 #define MIPI_COMMAND_LENGTH(pipe)       _PIPE(pipe, _MIPIA_COMMAND_LENGTH, _MIPIB_COMMAND_LENGTH)
5858 #define  COMMAND_LENGTH_SHIFT(n)                        (8 * (n)) /* n: 0...3 */
5859 #define  COMMAND_LENGTH_MASK(n)                         (0xff << (8 * (n)))
5860
5861 #define _MIPIA_READ_DATA_RETURN0                (VLV_DISPLAY_BASE + 0xb118)
5862 #define _MIPIB_READ_DATA_RETURN0                (VLV_DISPLAY_BASE + 0xb918)
5863 #define MIPI_READ_DATA_RETURN(pipe, n) \
5864         (_PIPE(pipe, _MIPIA_READ_DATA_RETURN0, _MIPIB_READ_DATA_RETURN0) + 4 * (n)) /* n: 0...7 */
5865
5866 #define _MIPIA_READ_DATA_VALID                  (VLV_DISPLAY_BASE + 0xb138)
5867 #define _MIPIB_READ_DATA_VALID                  (VLV_DISPLAY_BASE + 0xb938)
5868 #define MIPI_READ_DATA_VALID(pipe)      _PIPE(pipe, _MIPIA_READ_DATA_VALID, _MIPIB_READ_DATA_VALID)
5869 #define  READ_DATA_VALID(n)                             (1 << (n))
5870
5871 #endif /* _I915_REG_H_ */