drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 enum port {
  80         PORT_A = 0,
  81         PORT_B,
  82         PORT_C,
  83         PORT_D,
  84         PORT_E,
  85         I915_MAX_PORTS
  86 };
  87 #define port_name(p) ((p) + 'A')
  88
  89 #define I915_GEM_GPU_DOMAINS \
  90         (I915_GEM_DOMAIN_RENDER | \
  91          I915_GEM_DOMAIN_SAMPLER | \
  92          I915_GEM_DOMAIN_COMMAND | \
  93          I915_GEM_DOMAIN_INSTRUCTION | \
  94          I915_GEM_DOMAIN_VERTEX)
  95
  96 #define for_each_pipe(p) for ((p) = 0; (p) < dev_priv->num_pipe; (p)++)
  97
  98 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
  99         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 100                 if ((intel_encoder)->base.crtc == (__crtc))
 101
 102 struct intel_pch_pll {
 103         int refcount; /* count of number of CRTCs sharing this PLL */
 104         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 105         bool on; /* is the PLL actually active? Disabled during modeset */
 106         int pll_reg;
 107         int fp0_reg;
 108         int fp1_reg;
 109 };
 110 #define I915_NUM_PLLS 2
 111
 112 /* Used by dp and fdi links */
 113 struct intel_link_m_n {
 114         uint32_t        tu;
 115         uint32_t        gmch_m;
 116         uint32_t        gmch_n;
 117         uint32_t        link_m;
 118         uint32_t        link_n;
 119 };
 120
 121 void intel_link_compute_m_n(int bpp, int nlanes,
 122                             int pixel_clock, int link_clock,
 123                             struct intel_link_m_n *m_n);
 124
 125 struct intel_ddi_plls {
 126         int spll_refcount;
 127         int wrpll1_refcount;
 128         int wrpll2_refcount;
 129 };
 130
 131 /* Interface history:
 132  *
 133  * 1.1: Original.
 134  * 1.2: Add Power Management
 135  * 1.3: Add vblank support
 136  * 1.4: Fix cmdbuffer path, add heap destroy
 137  * 1.5: Add vblank pipe configuration
 138  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 139  *      - Support vertical blank on secondary display pipe
 140  */
 141 #define DRIVER_MAJOR            1
 142 #define DRIVER_MINOR            6
 143 #define DRIVER_PATCHLEVEL       0
 144
 145 #define WATCH_COHERENCY 0
 146 #define WATCH_LISTS     0
 147 #define WATCH_GTT       0
 148
 149 #define I915_GEM_PHYS_CURSOR_0 1
 150 #define I915_GEM_PHYS_CURSOR_1 2
 151 #define I915_GEM_PHYS_OVERLAY_REGS 3
 152 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 153
 154 struct drm_i915_gem_phys_object {
 155         int id;
 156         struct page **page_list;
 157         drm_dma_handle_t *handle;
 158         struct drm_i915_gem_object *cur_obj;
 159 };
 160
 161 struct opregion_header;
 162 struct opregion_acpi;
 163 struct opregion_swsci;
 164 struct opregion_asle;
 165 struct drm_i915_private;
 166
 167 struct intel_opregion {
 168         struct opregion_header __iomem *header;
 169         struct opregion_acpi __iomem *acpi;
 170         struct opregion_swsci __iomem *swsci;
 171         struct opregion_asle __iomem *asle;
 172         void __iomem *vbt;
 173         u32 __iomem *lid_state;
 174 };
 175 #define OPREGION_SIZE            (8*1024)
 176
 177 struct intel_overlay;
 178 struct intel_overlay_error_state;
 179
 180 struct drm_i915_master_private {
 181         drm_local_map_t *sarea;
 182         struct _drm_i915_sarea *sarea_priv;
 183 };
 184 #define I915_FENCE_REG_NONE -1
 185 #define I915_MAX_NUM_FENCES 16
 186 /* 16 fences + sign bit for FENCE_REG_NONE */
 187 #define I915_MAX_NUM_FENCE_BITS 5
 188
 189 struct drm_i915_fence_reg {
 190         struct list_head lru_list;
 191         struct drm_i915_gem_object *obj;
 192         int pin_count;
 193 };
 194
 195 struct sdvo_device_mapping {
 196         u8 initialized;
 197         u8 dvo_port;
 198         u8 slave_addr;
 199         u8 dvo_wiring;
 200         u8 i2c_pin;
 201         u8 ddc_pin;
 202 };
 203
 204 struct intel_display_error_state;
 205
 206 struct drm_i915_error_state {
 207         struct kref ref;
 208         u32 eir;
 209         u32 pgtbl_er;
 210         u32 ier;
 211         u32 ccid;
 212         bool waiting[I915_NUM_RINGS];
 213         u32 pipestat[I915_MAX_PIPES];
 214         u32 tail[I915_NUM_RINGS];
 215         u32 head[I915_NUM_RINGS];
 216         u32 ipeir[I915_NUM_RINGS];
 217         u32 ipehr[I915_NUM_RINGS];
 218         u32 instdone[I915_NUM_RINGS];
 219         u32 acthd[I915_NUM_RINGS];
 220         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 221         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 222         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 223         /* our own tracking of ring head and tail */
 224         u32 cpu_ring_head[I915_NUM_RINGS];
 225         u32 cpu_ring_tail[I915_NUM_RINGS];
 226         u32 error; /* gen6+ */
 227         u32 err_int; /* gen7 */
 228         u32 instpm[I915_NUM_RINGS];
 229         u32 instps[I915_NUM_RINGS];
 230         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 231         u32 seqno[I915_NUM_RINGS];
 232         u64 bbaddr;
 233         u32 fault_reg[I915_NUM_RINGS];
 234         u32 done_reg;
 235         u32 faddr[I915_NUM_RINGS];
 236         u64 fence[I915_MAX_NUM_FENCES];
 237         struct timeval time;
 238         struct drm_i915_error_ring {
 239                 struct drm_i915_error_object {
 240                         int page_count;
 241                         u32 gtt_offset;
 242                         u32 *pages[0];
 243                 } *ringbuffer, *batchbuffer;
 244                 struct drm_i915_error_request {
 245                         long jiffies;
 246                         u32 seqno;
 247                         u32 tail;
 248                 } *requests;
 249                 int num_requests;
 250         } ring[I915_NUM_RINGS];
 251         struct drm_i915_error_buffer {
 252                 u32 size;
 253                 u32 name;
 254                 u32 rseqno, wseqno;
 255                 u32 gtt_offset;
 256                 u32 read_domains;
 257                 u32 write_domain;
 258                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 259                 s32 pinned:2;
 260                 u32 tiling:2;
 261                 u32 dirty:1;
 262                 u32 purgeable:1;
 263                 s32 ring:4;
 264                 u32 cache_level:2;
 265         } *active_bo, *pinned_bo;
 266         u32 active_bo_count, pinned_bo_count;
 267         struct intel_overlay_error_state *overlay;
 268         struct intel_display_error_state *display;
 269 };
 270
 271 struct drm_i915_display_funcs {
 272         bool (*fbc_enabled)(struct drm_device *dev);
 273         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 274         void (*disable_fbc)(struct drm_device *dev);
 275         int (*get_display_clock_speed)(struct drm_device *dev);
 276         int (*get_fifo_size)(struct drm_device *dev, int plane);
 277         void (*update_wm)(struct drm_device *dev);
 278         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 279                                  uint32_t sprite_width, int pixel_size);
 280         void (*update_linetime_wm)(struct drm_device *dev, int pipe,
 281                                  struct drm_display_mode *mode);
 282         void (*modeset_global_resources)(struct drm_device *dev);
 283         int (*crtc_mode_set)(struct drm_crtc *crtc,
 284                              struct drm_display_mode *mode,
 285                              struct drm_display_mode *adjusted_mode,
 286                              int x, int y,
 287                              struct drm_framebuffer *old_fb);
 288         void (*crtc_enable)(struct drm_crtc *crtc);
 289         void (*crtc_disable)(struct drm_crtc *crtc);
 290         void (*off)(struct drm_crtc *crtc);
 291         void (*write_eld)(struct drm_connector *connector,
 292                           struct drm_crtc *crtc);
 293         void (*fdi_link_train)(struct drm_crtc *crtc);
 294         void (*init_clock_gating)(struct drm_device *dev);
 295         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 296                           struct drm_framebuffer *fb,
 297                           struct drm_i915_gem_object *obj);
 298         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 299                             int x, int y);
 300         void (*hpd_irq_setup)(struct drm_device *dev);
 301         /* clock updates for mode set */
 302         /* cursor updates */
 303         /* render clock increase/decrease */
 304         /* display clock increase/decrease */
 305         /* pll clock increase/decrease */
 306 };
 307
 308 struct drm_i915_gt_funcs {
 309         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 310         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 311 };
 312
 313 #define DEV_INFO_FLAGS \
 314         DEV_INFO_FLAG(is_mobile) DEV_INFO_SEP \
 315         DEV_INFO_FLAG(is_i85x) DEV_INFO_SEP \
 316         DEV_INFO_FLAG(is_i915g) DEV_INFO_SEP \
 317         DEV_INFO_FLAG(is_i945gm) DEV_INFO_SEP \
 318         DEV_INFO_FLAG(is_g33) DEV_INFO_SEP \
 319         DEV_INFO_FLAG(need_gfx_hws) DEV_INFO_SEP \
 320         DEV_INFO_FLAG(is_g4x) DEV_INFO_SEP \
 321         DEV_INFO_FLAG(is_pineview) DEV_INFO_SEP \
 322         DEV_INFO_FLAG(is_broadwater) DEV_INFO_SEP \
 323         DEV_INFO_FLAG(is_crestline) DEV_INFO_SEP \
 324         DEV_INFO_FLAG(is_ivybridge) DEV_INFO_SEP \
 325         DEV_INFO_FLAG(is_valleyview) DEV_INFO_SEP \
 326         DEV_INFO_FLAG(is_haswell) DEV_INFO_SEP \
 327         DEV_INFO_FLAG(has_force_wake) DEV_INFO_SEP \
 328         DEV_INFO_FLAG(has_fbc) DEV_INFO_SEP \
 329         DEV_INFO_FLAG(has_pipe_cxsr) DEV_INFO_SEP \
 330         DEV_INFO_FLAG(has_hotplug) DEV_INFO_SEP \
 331         DEV_INFO_FLAG(cursor_needs_physical) DEV_INFO_SEP \
 332         DEV_INFO_FLAG(has_overlay) DEV_INFO_SEP \
 333         DEV_INFO_FLAG(overlay_needs_physical) DEV_INFO_SEP \
 334         DEV_INFO_FLAG(supports_tv) DEV_INFO_SEP \
 335         DEV_INFO_FLAG(has_bsd_ring) DEV_INFO_SEP \
 336         DEV_INFO_FLAG(has_blt_ring) DEV_INFO_SEP \
 337         DEV_INFO_FLAG(has_llc)
 338
 339 struct intel_device_info {
 340         u8 gen;
 341         u8 is_mobile:1;
 342         u8 is_i85x:1;
 343         u8 is_i915g:1;
 344         u8 is_i945gm:1;
 345         u8 is_g33:1;
 346         u8 need_gfx_hws:1;
 347         u8 is_g4x:1;
 348         u8 is_pineview:1;
 349         u8 is_broadwater:1;
 350         u8 is_crestline:1;
 351         u8 is_ivybridge:1;
 352         u8 is_valleyview:1;
 353         u8 has_force_wake:1;
 354         u8 is_haswell:1;
 355         u8 has_fbc:1;
 356         u8 has_pipe_cxsr:1;
 357         u8 has_hotplug:1;
 358         u8 cursor_needs_physical:1;
 359         u8 has_overlay:1;
 360         u8 overlay_needs_physical:1;
 361         u8 supports_tv:1;
 362         u8 has_bsd_ring:1;
 363         u8 has_blt_ring:1;
 364         u8 has_llc:1;
 365 };
 366
 367 #define I915_PPGTT_PD_ENTRIES 512
 368 #define I915_PPGTT_PT_ENTRIES 1024
 369 struct i915_hw_ppgtt {
 370         struct drm_device *dev;
 371         unsigned num_pd_entries;
 372         struct page **pt_pages;
 373         uint32_t pd_offset;
 374         dma_addr_t *pt_dma_addr;
 375         dma_addr_t scratch_page_dma_addr;
 376 };
 377
 378
 379 /* This must match up with the value previously used for execbuf2.rsvd1. */
 380 #define DEFAULT_CONTEXT_ID 0
 381 struct i915_hw_context {
 382         int id;
 383         bool is_initialized;
 384         struct drm_i915_file_private *file_priv;
 385         struct intel_ring_buffer *ring;
 386         struct drm_i915_gem_object *obj;
 387 };
 388
 389 enum no_fbc_reason {
 390         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 391         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 392         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 393         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 394         FBC_BAD_PLANE, /* fbc not supported on plane */
 395         FBC_NOT_TILED, /* buffer not tiled */
 396         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 397         FBC_MODULE_PARAM,
 398 };
 399
 400 enum intel_pch {
 401         PCH_NONE = 0,   /* No PCH present */
 402         PCH_IBX,        /* Ibexpeak PCH */
 403         PCH_CPT,        /* Cougarpoint PCH */
 404         PCH_LPT,        /* Lynxpoint PCH */
 405 };
 406
 407 #define QUIRK_PIPEA_FORCE (1<<0)
 408 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 409 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 410
 411 struct intel_fbdev;
 412 struct intel_fbc_work;
 413
 414 struct intel_gmbus {
 415         struct i2c_adapter adapter;
 416         u32 force_bit;
 417         u32 reg0;
 418         u32 gpio_reg;
 419         struct i2c_algo_bit_data bit_algo;
 420         struct drm_i915_private *dev_priv;
 421 };
 422
 423 struct i915_suspend_saved_registers {
 424         u8 saveLBB;
 425         u32 saveDSPACNTR;
 426         u32 saveDSPBCNTR;
 427         u32 saveDSPARB;
 428         u32 savePIPEACONF;
 429         u32 savePIPEBCONF;
 430         u32 savePIPEASRC;
 431         u32 savePIPEBSRC;
 432         u32 saveFPA0;
 433         u32 saveFPA1;
 434         u32 saveDPLL_A;
 435         u32 saveDPLL_A_MD;
 436         u32 saveHTOTAL_A;
 437         u32 saveHBLANK_A;
 438         u32 saveHSYNC_A;
 439         u32 saveVTOTAL_A;
 440         u32 saveVBLANK_A;
 441         u32 saveVSYNC_A;
 442         u32 saveBCLRPAT_A;
 443         u32 saveTRANSACONF;
 444         u32 saveTRANS_HTOTAL_A;
 445         u32 saveTRANS_HBLANK_A;
 446         u32 saveTRANS_HSYNC_A;
 447         u32 saveTRANS_VTOTAL_A;
 448         u32 saveTRANS_VBLANK_A;
 449         u32 saveTRANS_VSYNC_A;
 450         u32 savePIPEASTAT;
 451         u32 saveDSPASTRIDE;
 452         u32 saveDSPASIZE;
 453         u32 saveDSPAPOS;
 454         u32 saveDSPAADDR;
 455         u32 saveDSPASURF;
 456         u32 saveDSPATILEOFF;
 457         u32 savePFIT_PGM_RATIOS;
 458         u32 saveBLC_HIST_CTL;
 459         u32 saveBLC_PWM_CTL;
 460         u32 saveBLC_PWM_CTL2;
 461         u32 saveBLC_CPU_PWM_CTL;
 462         u32 saveBLC_CPU_PWM_CTL2;
 463         u32 saveFPB0;
 464         u32 saveFPB1;
 465         u32 saveDPLL_B;
 466         u32 saveDPLL_B_MD;
 467         u32 saveHTOTAL_B;
 468         u32 saveHBLANK_B;
 469         u32 saveHSYNC_B;
 470         u32 saveVTOTAL_B;
 471         u32 saveVBLANK_B;
 472         u32 saveVSYNC_B;
 473         u32 saveBCLRPAT_B;
 474         u32 saveTRANSBCONF;
 475         u32 saveTRANS_HTOTAL_B;
 476         u32 saveTRANS_HBLANK_B;
 477         u32 saveTRANS_HSYNC_B;
 478         u32 saveTRANS_VTOTAL_B;
 479         u32 saveTRANS_VBLANK_B;
 480         u32 saveTRANS_VSYNC_B;
 481         u32 savePIPEBSTAT;
 482         u32 saveDSPBSTRIDE;
 483         u32 saveDSPBSIZE;
 484         u32 saveDSPBPOS;
 485         u32 saveDSPBADDR;
 486         u32 saveDSPBSURF;
 487         u32 saveDSPBTILEOFF;
 488         u32 saveVGA0;
 489         u32 saveVGA1;
 490         u32 saveVGA_PD;
 491         u32 saveVGACNTRL;
 492         u32 saveADPA;
 493         u32 saveLVDS;
 494         u32 savePP_ON_DELAYS;
 495         u32 savePP_OFF_DELAYS;
 496         u32 saveDVOA;
 497         u32 saveDVOB;
 498         u32 saveDVOC;
 499         u32 savePP_ON;
 500         u32 savePP_OFF;
 501         u32 savePP_CONTROL;
 502         u32 savePP_DIVISOR;
 503         u32 savePFIT_CONTROL;
 504         u32 save_palette_a[256];
 505         u32 save_palette_b[256];
 506         u32 saveDPFC_CB_BASE;
 507         u32 saveFBC_CFB_BASE;
 508         u32 saveFBC_LL_BASE;
 509         u32 saveFBC_CONTROL;
 510         u32 saveFBC_CONTROL2;
 511         u32 saveIER;
 512         u32 saveIIR;
 513         u32 saveIMR;
 514         u32 saveDEIER;
 515         u32 saveDEIMR;
 516         u32 saveGTIER;
 517         u32 saveGTIMR;
 518         u32 saveFDI_RXA_IMR;
 519         u32 saveFDI_RXB_IMR;
 520         u32 saveCACHE_MODE_0;
 521         u32 saveMI_ARB_STATE;
 522         u32 saveSWF0[16];
 523         u32 saveSWF1[16];
 524         u32 saveSWF2[3];
 525         u8 saveMSR;
 526         u8 saveSR[8];
 527         u8 saveGR[25];
 528         u8 saveAR_INDEX;
 529         u8 saveAR[21];
 530         u8 saveDACMASK;
 531         u8 saveCR[37];
 532         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 533         u32 saveCURACNTR;
 534         u32 saveCURAPOS;
 535         u32 saveCURABASE;
 536         u32 saveCURBCNTR;
 537         u32 saveCURBPOS;
 538         u32 saveCURBBASE;
 539         u32 saveCURSIZE;
 540         u32 saveDP_B;
 541         u32 saveDP_C;
 542         u32 saveDP_D;
 543         u32 savePIPEA_GMCH_DATA_M;
 544         u32 savePIPEB_GMCH_DATA_M;
 545         u32 savePIPEA_GMCH_DATA_N;
 546         u32 savePIPEB_GMCH_DATA_N;
 547         u32 savePIPEA_DP_LINK_M;
 548         u32 savePIPEB_DP_LINK_M;
 549         u32 savePIPEA_DP_LINK_N;
 550         u32 savePIPEB_DP_LINK_N;
 551         u32 saveFDI_RXA_CTL;
 552         u32 saveFDI_TXA_CTL;
 553         u32 saveFDI_RXB_CTL;
 554         u32 saveFDI_TXB_CTL;
 555         u32 savePFA_CTL_1;
 556         u32 savePFB_CTL_1;
 557         u32 savePFA_WIN_SZ;
 558         u32 savePFB_WIN_SZ;
 559         u32 savePFA_WIN_POS;
 560         u32 savePFB_WIN_POS;
 561         u32 savePCH_DREF_CONTROL;
 562         u32 saveDISP_ARB_CTL;
 563         u32 savePIPEA_DATA_M1;
 564         u32 savePIPEA_DATA_N1;
 565         u32 savePIPEA_LINK_M1;
 566         u32 savePIPEA_LINK_N1;
 567         u32 savePIPEB_DATA_M1;
 568         u32 savePIPEB_DATA_N1;
 569         u32 savePIPEB_LINK_M1;
 570         u32 savePIPEB_LINK_N1;
 571         u32 saveMCHBAR_RENDER_STANDBY;
 572         u32 savePCH_PORT_HOTPLUG;
 573 };
 574
 575 struct intel_gen6_power_mgmt {
 576         struct work_struct work;
 577         u32 pm_iir;
 578         /* lock - irqsave spinlock that protectects the work_struct and
 579          * pm_iir. */
 580         spinlock_t lock;
 581
 582         /* The below variables an all the rps hw state are protected by
 583          * dev->struct mutext. */
 584         u8 cur_delay;
 585         u8 min_delay;
 586         u8 max_delay;
 587
 588         struct delayed_work delayed_resume_work;
 589
 590         /*
 591          * Protects RPS/RC6 register access and PCU communication.
 592          * Must be taken after struct_mutex if nested.
 593          */
 594         struct mutex hw_lock;
 595 };
 596
 597 /* defined intel_pm.c */
 598 extern spinlock_t mchdev_lock;
 599
 600 struct intel_ilk_power_mgmt {
 601         u8 cur_delay;
 602         u8 min_delay;
 603         u8 max_delay;
 604         u8 fmax;
 605         u8 fstart;
 606
 607         u64 last_count1;
 608         unsigned long last_time1;
 609         unsigned long chipset_power;
 610         u64 last_count2;
 611         struct timespec last_time2;
 612         unsigned long gfx_power;
 613         u8 corr;
 614
 615         int c_m;
 616         int r_t;
 617
 618         struct drm_i915_gem_object *pwrctx;
 619         struct drm_i915_gem_object *renderctx;
 620 };
 621
 622 struct i915_dri1_state {
 623         unsigned allow_batchbuffer : 1;
 624         u32 __iomem *gfx_hws_cpu_addr;
 625
 626         unsigned int cpp;
 627         int back_offset;
 628         int front_offset;
 629         int current_page;
 630         int page_flipping;
 631
 632         uint32_t counter;
 633 };
 634
 635 struct intel_l3_parity {
 636         u32 *remap_info;
 637         struct work_struct error_work;
 638 };
 639
 640 typedef struct drm_i915_private {
 641         struct drm_device *dev;
 642         struct kmem_cache *slab;
 643
 644         const struct intel_device_info *info;
 645
 646         int relative_constants_mode;
 647
 648         void __iomem *regs;
 649
 650         struct drm_i915_gt_funcs gt;
 651         /** gt_fifo_count and the subsequent register write are synchronized
 652          * with dev->struct_mutex. */
 653         unsigned gt_fifo_count;
 654         /** forcewake_count is protected by gt_lock */
 655         unsigned forcewake_count;
 656         /** gt_lock is also taken in irq contexts. */
 657         spinlock_t gt_lock;
 658
 659         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
 660
 661
 662         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
 663          * controller on different i2c buses. */
 664         struct mutex gmbus_mutex;
 665
 666         /**
 667          * Base address of the gmbus and gpio block.
 668          */
 669         uint32_t gpio_mmio_base;
 670
 671         wait_queue_head_t gmbus_wait_queue;
 672
 673         struct pci_dev *bridge_dev;
 674         struct intel_ring_buffer ring[I915_NUM_RINGS];
 675         uint32_t last_seqno, next_seqno;
 676
 677         drm_dma_handle_t *status_page_dmah;
 678         struct resource mch_res;
 679
 680         atomic_t irq_received;
 681
 682         /* protects the irq masks */
 683         spinlock_t irq_lock;
 684
 685         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
 686         struct pm_qos_request pm_qos;
 687
 688         /* DPIO indirect register protection */
 689         struct mutex dpio_lock;
 690
 691         /** Cached value of IMR to avoid reads in updating the bitfield */
 692         u32 pipestat[2];
 693         u32 irq_mask;
 694         u32 gt_irq_mask;
 695         u32 pch_irq_mask;
 696
 697         u32 hotplug_supported_mask;
 698         struct work_struct hotplug_work;
 699         bool enable_hotplug_processing;
 700
 701         int num_pipe;
 702         int num_pch_pll;
 703
 704         /* For hangcheck timer */
 705 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 706 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 707         struct timer_list hangcheck_timer;
 708         int hangcheck_count;
 709         uint32_t last_acthd[I915_NUM_RINGS];
 710         uint32_t prev_instdone[I915_NUM_INSTDONE_REG];
 711
 712         unsigned int stop_rings;
 713
 714         unsigned long cfb_size;
 715         unsigned int cfb_fb;
 716         enum plane cfb_plane;
 717         int cfb_y;
 718         struct intel_fbc_work *fbc_work;
 719
 720         struct intel_opregion opregion;
 721
 722         /* overlay */
 723         struct intel_overlay *overlay;
 724         bool sprite_scaling_enabled;
 725
 726         /* LVDS info */
 727         int backlight_level;  /* restore backlight to this value */
 728         bool backlight_enabled;
 729         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 730         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 731
 732         /* Feature bits from the VBIOS */
 733         unsigned int int_tv_support:1;
 734         unsigned int lvds_dither:1;
 735         unsigned int lvds_vbt:1;
 736         unsigned int int_crt_support:1;
 737         unsigned int lvds_use_ssc:1;
 738         unsigned int display_clock_mode:1;
 739         int lvds_ssc_freq;
 740         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 741         struct {
 742                 int rate;
 743                 int lanes;
 744                 int preemphasis;
 745                 int vswing;
 746
 747                 bool initialized;
 748                 bool support;
 749                 int bpp;
 750                 struct edp_power_seq pps;
 751         } edp;
 752         bool no_aux_handshake;
 753
 754         int crt_ddc_pin;
 755         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
 756         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 757         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 758
 759         unsigned int fsb_freq, mem_freq, is_ddr3;
 760
 761         spinlock_t error_lock;
 762         /* Protected by dev->error_lock. */
 763         struct drm_i915_error_state *first_error;
 764         struct work_struct error_work;
 765         struct completion error_completion;
 766         struct workqueue_struct *wq;
 767
 768         /* Display functions */
 769         struct drm_i915_display_funcs display;
 770
 771         /* PCH chipset type */
 772         enum intel_pch pch_type;
 773         unsigned short pch_id;
 774
 775         unsigned long quirks;
 776
 777         /* Register state */
 778         bool modeset_on_lid;
 779
 780         struct {
 781                 /** Bridge to intel-gtt-ko */
 782                 struct intel_gtt *gtt;
 783                 /** Memory allocator for GTT stolen memory */
 784                 struct drm_mm stolen;
 785                 /** Memory allocator for GTT */
 786                 struct drm_mm gtt_space;
 787                 /** List of all objects in gtt_space. Used to restore gtt
 788                  * mappings on resume */
 789                 struct list_head bound_list;
 790                 /**
 791                  * List of objects which are not bound to the GTT (thus
 792                  * are idle and not used by the GPU) but still have
 793                  * (presumably uncached) pages still attached.
 794                  */
 795                 struct list_head unbound_list;
 796
 797                 /** Usable portion of the GTT for GEM */
 798                 unsigned long gtt_start;
 799                 unsigned long gtt_mappable_end;
 800                 unsigned long gtt_end;
 801                 unsigned long stolen_base; /* limited to low memory (32-bit) */
 802
 803                 struct io_mapping *gtt_mapping;
 804                 phys_addr_t gtt_base_addr;
 805                 int gtt_mtrr;
 806
 807                 /** PPGTT used for aliasing the PPGTT with the GTT */
 808                 struct i915_hw_ppgtt *aliasing_ppgtt;
 809
 810                 struct shrinker inactive_shrinker;
 811
 812                 /**
 813                  * List of objects currently involved in rendering.
 814                  *
 815                  * Includes buffers having the contents of their GPU caches
 816                  * flushed, not necessarily primitives.  last_rendering_seqno
 817                  * represents when the rendering involved will be completed.
 818                  *
 819                  * A reference is held on the buffer while on this list.
 820                  */
 821                 struct list_head active_list;
 822
 823                 /**
 824                  * LRU list of objects which are not in the ringbuffer and
 825                  * are ready to unbind, but are still in the GTT.
 826                  *
 827                  * last_rendering_seqno is 0 while an object is in this list.
 828                  *
 829                  * A reference is not held on the buffer while on this list,
 830                  * as merely being GTT-bound shouldn't prevent its being
 831                  * freed, and we'll pull it off the list in the free path.
 832                  */
 833                 struct list_head inactive_list;
 834
 835                 /** LRU list of objects with fence regs on them. */
 836                 struct list_head fence_list;
 837
 838                 /**
 839                  * We leave the user IRQ off as much as possible,
 840                  * but this means that requests will finish and never
 841                  * be retired once the system goes idle. Set a timer to
 842                  * fire periodically while the ring is running. When it
 843                  * fires, go retire requests.
 844                  */
 845                 struct delayed_work retire_work;
 846
 847                 /**
 848                  * Are we in a non-interruptible section of code like
 849                  * modesetting?
 850                  */
 851                 bool interruptible;
 852
 853                 /**
 854                  * Flag if the X Server, and thus DRM, is not currently in
 855                  * control of the device.
 856                  *
 857                  * This is set between LeaveVT and EnterVT.  It needs to be
 858                  * replaced with a semaphore.  It also needs to be
 859                  * transitioned away from for kernel modesetting.
 860                  */
 861                 int suspended;
 862
 863                 /**
 864                  * Flag if the hardware appears to be wedged.
 865                  *
 866                  * This is set when attempts to idle the device timeout.
 867                  * It prevents command submission from occurring and makes
 868                  * every pending request fail
 869                  */
 870                 atomic_t wedged;
 871
 872                 /** Bit 6 swizzling required for X tiling */
 873                 uint32_t bit_6_swizzle_x;
 874                 /** Bit 6 swizzling required for Y tiling */
 875                 uint32_t bit_6_swizzle_y;
 876
 877                 /* storage for physical objects */
 878                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 879
 880                 /* accounting, useful for userland debugging */
 881                 size_t gtt_total;
 882                 size_t mappable_gtt_total;
 883                 size_t object_memory;
 884                 u32 object_count;
 885         } mm;
 886
 887         /* Kernel Modesetting */
 888
 889         struct sdvo_device_mapping sdvo_mappings[2];
 890         /* indicate whether the LVDS_BORDER should be enabled or not */
 891         unsigned int lvds_border_bits;
 892         /* Panel fitter placement and size for Ironlake+ */
 893         u32 pch_pf_pos, pch_pf_size;
 894
 895         struct drm_crtc *plane_to_crtc_mapping[3];
 896         struct drm_crtc *pipe_to_crtc_mapping[3];
 897         wait_queue_head_t pending_flip_queue;
 898
 899         struct intel_pch_pll pch_plls[I915_NUM_PLLS];
 900         struct intel_ddi_plls ddi_plls;
 901
 902         /* Reclocking support */
 903         bool render_reclock_avail;
 904         bool lvds_downclock_avail;
 905         /* indicates the reduced downclock for LVDS*/
 906         int lvds_downclock;
 907         u16 orig_clock;
 908         int child_dev_num;
 909         struct child_device_config *child_dev;
 910
 911         bool mchbar_need_disable;
 912
 913         struct intel_l3_parity l3_parity;
 914
 915         /* gen6+ rps state */
 916         struct intel_gen6_power_mgmt rps;
 917
 918         /* ilk-only ips/rps state. Everything in here is protected by the global
 919          * mchdev_lock in intel_pm.c */
 920         struct intel_ilk_power_mgmt ips;
 921
 922         enum no_fbc_reason no_fbc_reason;
 923
 924         struct drm_mm_node *compressed_fb;
 925         struct drm_mm_node *compressed_llb;
 926
 927         unsigned long last_gpu_reset;
 928
 929         /* list of fbdev register on this device */
 930         struct intel_fbdev *fbdev;
 931
 932         /*
 933          * The console may be contended at resume, but we don't
 934          * want it to block on it.
 935          */
 936         struct work_struct console_resume_work;
 937
 938         struct backlight_device *backlight;
 939
 940         struct drm_property *broadcast_rgb_property;
 941         struct drm_property *force_audio_property;
 942
 943         bool hw_contexts_disabled;
 944         uint32_t hw_context_size;
 945
 946         struct i915_suspend_saved_registers regfile;
 947
 948         /* Old dri1 support infrastructure, beware the dragons ya fools entering
 949          * here! */
 950         struct i915_dri1_state dri1;
 951 } drm_i915_private_t;
 952
 953 /* Iterate over initialised rings */
 954 #define for_each_ring(ring__, dev_priv__, i__) \
 955         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
 956                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
 957
 958 enum hdmi_force_audio {
 959         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
 960         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
 961         HDMI_AUDIO_AUTO,                /* trust EDID */
 962         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
 963 };
 964
 965 enum i915_cache_level {
 966         I915_CACHE_NONE = 0,
 967         I915_CACHE_LLC,
 968         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
 969 };
 970
 971 #define I915_GTT_RESERVED ((struct drm_mm_node *)0x1)
 972
 973 struct drm_i915_gem_object_ops {
 974         /* Interface between the GEM object and its backing storage.
 975          * get_pages() is called once prior to the use of the associated set
 976          * of pages before to binding them into the GTT, and put_pages() is
 977          * called after we no longer need them. As we expect there to be
 978          * associated cost with migrating pages between the backing storage
 979          * and making them available for the GPU (e.g. clflush), we may hold
 980          * onto the pages after they are no longer referenced by the GPU
 981          * in case they may be used again shortly (for example migrating the
 982          * pages to a different memory domain within the GTT). put_pages()
 983          * will therefore most likely be called when the object itself is
 984          * being released or under memory pressure (where we attempt to
 985          * reap pages for the shrinker).
 986          */
 987         int (*get_pages)(struct drm_i915_gem_object *);
 988         void (*put_pages)(struct drm_i915_gem_object *);
 989 };
 990
 991 struct drm_i915_gem_object {
 992         struct drm_gem_object base;
 993
 994         const struct drm_i915_gem_object_ops *ops;
 995
 996         /** Current space allocated to this object in the GTT, if any. */
 997         struct drm_mm_node *gtt_space;
 998         /** Stolen memory for this object, instead of being backed by shmem. */
 999         struct drm_mm_node *stolen;
1000         struct list_head gtt_list;
1001
1002         /** This object's place on the active/inactive lists */
1003         struct list_head ring_list;
1004         struct list_head mm_list;
1005         /** This object's place in the batchbuffer or on the eviction list */
1006         struct list_head exec_list;
1007
1008         /**
1009          * This is set if the object is on the active lists (has pending
1010          * rendering and so a non-zero seqno), and is not set if it i s on
1011          * inactive (ready to be unbound) list.
1012          */
1013         unsigned int active:1;
1014
1015         /**
1016          * This is set if the object has been written to since last bound
1017          * to the GTT
1018          */
1019         unsigned int dirty:1;
1020
1021         /**
1022          * Fence register bits (if any) for this object.  Will be set
1023          * as needed when mapped into the GTT.
1024          * Protected by dev->struct_mutex.
1025          */
1026         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1027
1028         /**
1029          * Advice: are the backing pages purgeable?
1030          */
1031         unsigned int madv:2;
1032
1033         /**
1034          * Current tiling mode for the object.
1035          */
1036         unsigned int tiling_mode:2;
1037         /**
1038          * Whether the tiling parameters for the currently associated fence
1039          * register have changed. Note that for the purposes of tracking
1040          * tiling changes we also treat the unfenced register, the register
1041          * slot that the object occupies whilst it executes a fenced
1042          * command (such as BLT on gen2/3), as a "fence".
1043          */
1044         unsigned int fence_dirty:1;
1045
1046         /** How many users have pinned this object in GTT space. The following
1047          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1048          * (via user_pin_count), execbuffer (objects are not allowed multiple
1049          * times for the same batchbuffer), and the framebuffer code. When
1050          * switching/pageflipping, the framebuffer code has at most two buffers
1051          * pinned per crtc.
1052          *
1053          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1054          * bits with absolutely no headroom. So use 4 bits. */
1055         unsigned int pin_count:4;
1056 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1057
1058         /**
1059          * Is the object at the current location in the gtt mappable and
1060          * fenceable? Used to avoid costly recalculations.
1061          */
1062         unsigned int map_and_fenceable:1;
1063
1064         /**
1065          * Whether the current gtt mapping needs to be mappable (and isn't just
1066          * mappable by accident). Track pin and fault separate for a more
1067          * accurate mappable working set.
1068          */
1069         unsigned int fault_mappable:1;
1070         unsigned int pin_mappable:1;
1071
1072         /*
1073          * Is the GPU currently using a fence to access this buffer,
1074          */
1075         unsigned int pending_fenced_gpu_access:1;
1076         unsigned int fenced_gpu_access:1;
1077
1078         unsigned int cache_level:2;
1079
1080         unsigned int has_aliasing_ppgtt_mapping:1;
1081         unsigned int has_global_gtt_mapping:1;
1082         unsigned int has_dma_mapping:1;
1083
1084         struct sg_table *pages;
1085         int pages_pin_count;
1086
1087         /* prime dma-buf support */
1088         void *dma_buf_vmapping;
1089         int vmapping_count;
1090
1091         /**
1092          * Used for performing relocations during execbuffer insertion.
1093          */
1094         struct hlist_node exec_node;
1095         unsigned long exec_handle;
1096         struct drm_i915_gem_exec_object2 *exec_entry;
1097
1098         /**
1099          * Current offset of the object in GTT space.
1100          *
1101          * This is the same as gtt_space->start
1102          */
1103         uint32_t gtt_offset;
1104
1105         struct intel_ring_buffer *ring;
1106
1107         /** Breadcrumb of last rendering to the buffer. */
1108         uint32_t last_read_seqno;
1109         uint32_t last_write_seqno;
1110         /** Breadcrumb of last fenced GPU access to the buffer. */
1111         uint32_t last_fenced_seqno;
1112
1113         /** Current tiling stride for the object, if it's tiled. */
1114         uint32_t stride;
1115
1116         /** Record of address bit 17 of each page at last unbind. */
1117         unsigned long *bit_17;
1118
1119         /** User space pin count and filp owning the pin */
1120         uint32_t user_pin_count;
1121         struct drm_file *pin_filp;
1122
1123         /** for phy allocated objects */
1124         struct drm_i915_gem_phys_object *phys_obj;
1125
1126         /**
1127          * Number of crtcs where this object is currently the fb, but
1128          * will be page flipped away on the next vblank.  When it
1129          * reaches 0, dev_priv->pending_flip_queue will be woken up.
1130          */
1131         atomic_t pending_flip;
1132 };
1133
1134 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1135
1136 /**
1137  * Request queue structure.
1138  *
1139  * The request queue allows us to note sequence numbers that have been emitted
1140  * and may be associated with active buffers to be retired.
1141  *
1142  * By keeping this list, we can avoid having to do questionable
1143  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1144  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1145  */
1146 struct drm_i915_gem_request {
1147         /** On Which ring this request was generated */
1148         struct intel_ring_buffer *ring;
1149
1150         /** GEM sequence number associated with this request. */
1151         uint32_t seqno;
1152
1153         /** Postion in the ringbuffer of the end of the request */
1154         u32 tail;
1155
1156         /** Time at which this request was emitted, in jiffies. */
1157         unsigned long emitted_jiffies;
1158
1159         /** global list entry for this request */
1160         struct list_head list;
1161
1162         struct drm_i915_file_private *file_priv;
1163         /** file_priv list entry for this request */
1164         struct list_head client_list;
1165 };
1166
1167 struct drm_i915_file_private {
1168         struct {
1169                 spinlock_t lock;
1170                 struct list_head request_list;
1171         } mm;
1172         struct idr context_idr;
1173 };
1174
1175 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1176
1177 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1178 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1179 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1180 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1181 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1182 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1183 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1184 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1185 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1186 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1187 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1188 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1189 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1190 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1191 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1192 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1193 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1194 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1195 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1196 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1197                                  (dev)->pci_device == 0x0152 || \
1198                                  (dev)->pci_device == 0x015a)
1199 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1200 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1201 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1202 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1203                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1204
1205 /*
1206  * The genX designation typically refers to the render engine, so render
1207  * capability related checks should use IS_GEN, while display and other checks
1208  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1209  * chips, etc.).
1210  */
1211 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1212 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1213 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1214 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1215 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1216 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1217
1218 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1219 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1220 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1221 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1222
1223 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1224 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1225
1226 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1227 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1228
1229 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1230  * rows, which changed the alignment requirements and fence programming.
1231  */
1232 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1233                                                       IS_I915GM(dev)))
1234 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1235 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1236 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1237 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1238 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1239 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1240 /* dsparb controlled by hw only */
1241 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1242
1243 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1244 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1245 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1246
1247 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1248
1249 #define HAS_DDI(dev)            (IS_HASWELL(dev))
1250
1251 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1252 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1253 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1254 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1255 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1256 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1257
1258 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1259 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1260 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1261 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1262 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1263
1264 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1265
1266 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1267
1268 #define GT_FREQUENCY_MULTIPLIER 50
1269
1270 #include "i915_trace.h"
1271
1272 /**
1273  * RC6 is a special power stage which allows the GPU to enter an very
1274  * low-voltage mode when idle, using down to 0V while at this stage.  This
1275  * stage is entered automatically when the GPU is idle when RC6 support is
1276  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1277  *
1278  * There are different RC6 modes available in Intel GPU, which differentiate
1279  * among each other with the latency required to enter and leave RC6 and
1280  * voltage consumed by the GPU in different states.
1281  *
1282  * The combination of the following flags define which states GPU is allowed
1283  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1284  * RC6pp is deepest RC6. Their support by hardware varies according to the
1285  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1286  * which brings the most power savings; deeper states save more power, but
1287  * require higher latency to switch to and wake up.
1288  */
1289 #define INTEL_RC6_ENABLE                        (1<<0)
1290 #define INTEL_RC6p_ENABLE                       (1<<1)
1291 #define INTEL_RC6pp_ENABLE                      (1<<2)
1292
1293 extern struct drm_ioctl_desc i915_ioctls[];
1294 extern int i915_max_ioctl;
1295 extern unsigned int i915_fbpercrtc __always_unused;
1296 extern int i915_panel_ignore_lid __read_mostly;
1297 extern unsigned int i915_powersave __read_mostly;
1298 extern int i915_semaphores __read_mostly;
1299 extern unsigned int i915_lvds_downclock __read_mostly;
1300 extern int i915_lvds_channel_mode __read_mostly;
1301 extern int i915_panel_use_ssc __read_mostly;
1302 extern int i915_vbt_sdvo_panel_type __read_mostly;
1303 extern int i915_enable_rc6 __read_mostly;
1304 extern int i915_enable_fbc __read_mostly;
1305 extern bool i915_enable_hangcheck __read_mostly;
1306 extern int i915_enable_ppgtt __read_mostly;
1307 extern unsigned int i915_preliminary_hw_support __read_mostly;
1308
1309 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1310 extern int i915_resume(struct drm_device *dev);
1311 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1312 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1313
1314                                 /* i915_dma.c */
1315 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1316 extern void i915_kernel_lost_context(struct drm_device * dev);
1317 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1318 extern int i915_driver_unload(struct drm_device *);
1319 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1320 extern void i915_driver_lastclose(struct drm_device * dev);
1321 extern void i915_driver_preclose(struct drm_device *dev,
1322                                  struct drm_file *file_priv);
1323 extern void i915_driver_postclose(struct drm_device *dev,
1324                                   struct drm_file *file_priv);
1325 extern int i915_driver_device_is_agp(struct drm_device * dev);
1326 #ifdef CONFIG_COMPAT
1327 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1328                               unsigned long arg);
1329 #endif
1330 extern int i915_emit_box(struct drm_device *dev,
1331                          struct drm_clip_rect *box,
1332                          int DR1, int DR4);
1333 extern int intel_gpu_reset(struct drm_device *dev);
1334 extern int i915_reset(struct drm_device *dev);
1335 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1336 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1337 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1338 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1339
1340 extern void intel_console_resume(struct work_struct *work);
1341
1342 /* i915_irq.c */
1343 void i915_hangcheck_elapsed(unsigned long data);
1344 void i915_handle_error(struct drm_device *dev, bool wedged);
1345
1346 extern void intel_irq_init(struct drm_device *dev);
1347 extern void intel_hpd_init(struct drm_device *dev);
1348 extern void intel_gt_init(struct drm_device *dev);
1349 extern void intel_gt_reset(struct drm_device *dev);
1350
1351 void i915_error_state_free(struct kref *error_ref);
1352
1353 void
1354 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1355
1356 void
1357 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1358
1359 void intel_enable_asle(struct drm_device *dev);
1360
1361 #ifdef CONFIG_DEBUG_FS
1362 extern void i915_destroy_error_state(struct drm_device *dev);
1363 #else
1364 #define i915_destroy_error_state(x)
1365 #endif
1366
1367
1368 /* i915_gem.c */
1369 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1370                         struct drm_file *file_priv);
1371 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1372                           struct drm_file *file_priv);
1373 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1374                          struct drm_file *file_priv);
1375 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1376                           struct drm_file *file_priv);
1377 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1378                         struct drm_file *file_priv);
1379 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1380                         struct drm_file *file_priv);
1381 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1382                               struct drm_file *file_priv);
1383 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1384                              struct drm_file *file_priv);
1385 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1386                         struct drm_file *file_priv);
1387 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1388                          struct drm_file *file_priv);
1389 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1390                        struct drm_file *file_priv);
1391 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1392                          struct drm_file *file_priv);
1393 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1394                         struct drm_file *file_priv);
1395 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1396                                struct drm_file *file);
1397 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1398                                struct drm_file *file);
1399 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1400                             struct drm_file *file_priv);
1401 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1402                            struct drm_file *file_priv);
1403 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1404                            struct drm_file *file_priv);
1405 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1406                            struct drm_file *file_priv);
1407 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1408                         struct drm_file *file_priv);
1409 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1410                         struct drm_file *file_priv);
1411 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1412                                 struct drm_file *file_priv);
1413 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1414                         struct drm_file *file_priv);
1415 void i915_gem_load(struct drm_device *dev);
1416 void *i915_gem_object_alloc(struct drm_device *dev);
1417 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1418 int i915_gem_init_object(struct drm_gem_object *obj);
1419 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1420                          const struct drm_i915_gem_object_ops *ops);
1421 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1422                                                   size_t size);
1423 void i915_gem_free_object(struct drm_gem_object *obj);
1424
1425 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1426                                      uint32_t alignment,
1427                                      bool map_and_fenceable,
1428                                      bool nonblocking);
1429 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1430 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1431 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1432 void i915_gem_lastclose(struct drm_device *dev);
1433
1434 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1435 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1436 {
1437         struct scatterlist *sg = obj->pages->sgl;
1438         int nents = obj->pages->nents;
1439         while (nents > SG_MAX_SINGLE_ALLOC) {
1440                 if (n < SG_MAX_SINGLE_ALLOC - 1)
1441                         break;
1442
1443                 sg = sg_chain_ptr(sg + SG_MAX_SINGLE_ALLOC - 1);
1444                 n -= SG_MAX_SINGLE_ALLOC - 1;
1445                 nents -= SG_MAX_SINGLE_ALLOC - 1;
1446         }
1447         return sg_page(sg+n);
1448 }
1449 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1450 {
1451         BUG_ON(obj->pages == NULL);
1452         obj->pages_pin_count++;
1453 }
1454 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1455 {
1456         BUG_ON(obj->pages_pin_count == 0);
1457         obj->pages_pin_count--;
1458 }
1459
1460 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1461 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1462                          struct intel_ring_buffer *to);
1463 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1464                                     struct intel_ring_buffer *ring);
1465
1466 int i915_gem_dumb_create(struct drm_file *file_priv,
1467                          struct drm_device *dev,
1468                          struct drm_mode_create_dumb *args);
1469 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1470                       uint32_t handle, uint64_t *offset);
1471 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1472                           uint32_t handle);
1473 /**
1474  * Returns true if seq1 is later than seq2.
1475  */
1476 static inline bool
1477 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1478 {
1479         return (int32_t)(seq1 - seq2) >= 0;
1480 }
1481
1482 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1483 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1484 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1485 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1486
1487 static inline bool
1488 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1489 {
1490         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1491                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1492                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1493                 return true;
1494         } else
1495                 return false;
1496 }
1497
1498 static inline void
1499 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1500 {
1501         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1502                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1503                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1504         }
1505 }
1506
1507 void i915_gem_retire_requests(struct drm_device *dev);
1508 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1509 int __must_check i915_gem_check_wedge(struct drm_i915_private *dev_priv,
1510                                       bool interruptible);
1511
1512 void i915_gem_reset(struct drm_device *dev);
1513 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1514 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1515                                             uint32_t read_domains,
1516                                             uint32_t write_domain);
1517 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1518 int __must_check i915_gem_init(struct drm_device *dev);
1519 int __must_check i915_gem_init_hw(struct drm_device *dev);
1520 void i915_gem_l3_remap(struct drm_device *dev);
1521 void i915_gem_init_swizzling(struct drm_device *dev);
1522 void i915_gem_init_ppgtt(struct drm_device *dev);
1523 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1524 int __must_check i915_gpu_idle(struct drm_device *dev);
1525 int __must_check i915_gem_idle(struct drm_device *dev);
1526 int i915_add_request(struct intel_ring_buffer *ring,
1527                      struct drm_file *file,
1528                      u32 *seqno);
1529 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1530                                  uint32_t seqno);
1531 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1532 int __must_check
1533 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1534                                   bool write);
1535 int __must_check
1536 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1537 int __must_check
1538 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1539                                      u32 alignment,
1540                                      struct intel_ring_buffer *pipelined);
1541 int i915_gem_attach_phys_object(struct drm_device *dev,
1542                                 struct drm_i915_gem_object *obj,
1543                                 int id,
1544                                 int align);
1545 void i915_gem_detach_phys_object(struct drm_device *dev,
1546                                  struct drm_i915_gem_object *obj);
1547 void i915_gem_free_all_phys_object(struct drm_device *dev);
1548 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1549
1550 uint32_t
1551 i915_gem_get_unfenced_gtt_alignment(struct drm_device *dev,
1552                                     uint32_t size,
1553                                     int tiling_mode);
1554
1555 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1556                                     enum i915_cache_level cache_level);
1557
1558 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1559                                 struct dma_buf *dma_buf);
1560
1561 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1562                                 struct drm_gem_object *gem_obj, int flags);
1563
1564 /* i915_gem_context.c */
1565 void i915_gem_context_init(struct drm_device *dev);
1566 void i915_gem_context_fini(struct drm_device *dev);
1567 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1568 int i915_switch_context(struct intel_ring_buffer *ring,
1569                         struct drm_file *file, int to_id);
1570 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1571                                   struct drm_file *file);
1572 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1573                                    struct drm_file *file);
1574
1575 /* i915_gem_gtt.c */
1576 int __must_check i915_gem_init_aliasing_ppgtt(struct drm_device *dev);
1577 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1578 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1579                             struct drm_i915_gem_object *obj,
1580                             enum i915_cache_level cache_level);
1581 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1582                               struct drm_i915_gem_object *obj);
1583
1584 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1585 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1586 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1587                                 enum i915_cache_level cache_level);
1588 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1589 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1590 void i915_gem_init_global_gtt(struct drm_device *dev);
1591 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
1592                                unsigned long mappable_end, unsigned long end);
1593 int i915_gem_gtt_init(struct drm_device *dev);
1594 void i915_gem_gtt_fini(struct drm_device *dev);
1595 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1596 {
1597         if (INTEL_INFO(dev)->gen < 6)
1598                 intel_gtt_chipset_flush();
1599 }
1600
1601
1602 /* i915_gem_evict.c */
1603 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1604                                           unsigned alignment,
1605                                           unsigned cache_level,
1606                                           bool mappable,
1607                                           bool nonblock);
1608 int i915_gem_evict_everything(struct drm_device *dev);
1609
1610 /* i915_gem_stolen.c */
1611 int i915_gem_init_stolen(struct drm_device *dev);
1612 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
1613 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
1614 void i915_gem_cleanup_stolen(struct drm_device *dev);
1615 struct drm_i915_gem_object *
1616 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
1617 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
1618
1619 /* i915_gem_tiling.c */
1620 inline static bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
1621 {
1622         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
1623
1624         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
1625                 obj->tiling_mode != I915_TILING_NONE;
1626 }
1627
1628 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1629 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1630 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1631
1632 /* i915_gem_debug.c */
1633 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1634                           const char *where, uint32_t mark);
1635 #if WATCH_LISTS
1636 int i915_verify_lists(struct drm_device *dev);
1637 #else
1638 #define i915_verify_lists(dev) 0
1639 #endif
1640 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1641                                      int handle);
1642 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1643                           const char *where, uint32_t mark);
1644
1645 /* i915_debugfs.c */
1646 int i915_debugfs_init(struct drm_minor *minor);
1647 void i915_debugfs_cleanup(struct drm_minor *minor);
1648
1649 /* i915_suspend.c */
1650 extern int i915_save_state(struct drm_device *dev);
1651 extern int i915_restore_state(struct drm_device *dev);
1652
1653 /* i915_suspend.c */
1654 extern int i915_save_state(struct drm_device *dev);
1655 extern int i915_restore_state(struct drm_device *dev);
1656
1657 /* i915_sysfs.c */
1658 void i915_setup_sysfs(struct drm_device *dev_priv);
1659 void i915_teardown_sysfs(struct drm_device *dev_priv);
1660
1661 /* intel_i2c.c */
1662 extern int intel_setup_gmbus(struct drm_device *dev);
1663 extern void intel_teardown_gmbus(struct drm_device *dev);
1664 extern inline bool intel_gmbus_is_port_valid(unsigned port)
1665 {
1666         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1667 }
1668
1669 extern struct i2c_adapter *intel_gmbus_get_adapter(
1670                 struct drm_i915_private *dev_priv, unsigned port);
1671 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1672 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1673 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1674 {
1675         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1676 }
1677 extern void intel_i2c_reset(struct drm_device *dev);
1678
1679 /* intel_opregion.c */
1680 extern int intel_opregion_setup(struct drm_device *dev);
1681 #ifdef CONFIG_ACPI
1682 extern void intel_opregion_init(struct drm_device *dev);
1683 extern void intel_opregion_fini(struct drm_device *dev);
1684 extern void intel_opregion_asle_intr(struct drm_device *dev);
1685 extern void intel_opregion_gse_intr(struct drm_device *dev);
1686 extern void intel_opregion_enable_asle(struct drm_device *dev);
1687 #else
1688 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1689 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1690 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1691 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1692 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1693 #endif
1694
1695 /* intel_acpi.c */
1696 #ifdef CONFIG_ACPI
1697 extern void intel_register_dsm_handler(void);
1698 extern void intel_unregister_dsm_handler(void);
1699 #else
1700 static inline void intel_register_dsm_handler(void) { return; }
1701 static inline void intel_unregister_dsm_handler(void) { return; }
1702 #endif /* CONFIG_ACPI */
1703
1704 /* modesetting */
1705 extern void intel_modeset_init_hw(struct drm_device *dev);
1706 extern void intel_modeset_init(struct drm_device *dev);
1707 extern void intel_modeset_gem_init(struct drm_device *dev);
1708 extern void intel_modeset_cleanup(struct drm_device *dev);
1709 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1710 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
1711                                          bool force_restore);
1712 extern bool intel_fbc_enabled(struct drm_device *dev);
1713 extern void intel_disable_fbc(struct drm_device *dev);
1714 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1715 extern void ironlake_init_pch_refclk(struct drm_device *dev);
1716 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1717 extern void intel_detect_pch(struct drm_device *dev);
1718 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1719 extern int intel_enable_rc6(const struct drm_device *dev);
1720
1721 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
1722 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
1723                         struct drm_file *file);
1724
1725 /* overlay */
1726 #ifdef CONFIG_DEBUG_FS
1727 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1728 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1729
1730 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1731 extern void intel_display_print_error_state(struct seq_file *m,
1732                                             struct drm_device *dev,
1733                                             struct intel_display_error_state *error);
1734 #endif
1735
1736 /* On SNB platform, before reading ring registers forcewake bit
1737  * must be set to prevent GT core from power down and stale values being
1738  * returned.
1739  */
1740 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1741 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1742 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1743
1744 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
1745 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
1746
1747 #define __i915_read(x, y) \
1748         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1749
1750 __i915_read(8, b)
1751 __i915_read(16, w)
1752 __i915_read(32, l)
1753 __i915_read(64, q)
1754 #undef __i915_read
1755
1756 #define __i915_write(x, y) \
1757         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1758
1759 __i915_write(8, b)
1760 __i915_write(16, w)
1761 __i915_write(32, l)
1762 __i915_write(64, q)
1763 #undef __i915_write
1764
1765 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1766 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1767
1768 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1769 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1770 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
1771 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
1772
1773 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1774 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1775 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
1776 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
1777
1778 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1779 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1780
1781 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1782 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1783
1784
1785 #endif