Merge tag 'drm-intel-next-2013-07-26-fixed' of git://people.freedesktop.org/~danvet...
[platform/adaptation/renesas_rcar/renesas_kernel.git] / drivers / gpu / drm / i915 / i915_drv.h
1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
2  */
3 /*
4  *
5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
6  * All Rights Reserved.
7  *
8  * Permission is hereby granted, free of charge, to any person obtaining a
9  * copy of this software and associated documentation files (the
10  * "Software"), to deal in the Software without restriction, including
11  * without limitation the rights to use, copy, modify, merge, publish,
12  * distribute, sub license, and/or sell copies of the Software, and to
13  * permit persons to whom the Software is furnished to do so, subject to
14  * the following conditions:
15  *
16  * The above copyright notice and this permission notice (including the
17  * next paragraph) shall be included in all copies or substantial portions
18  * of the Software.
19  *
20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
27  *
28  */
29
30 #ifndef _I915_DRV_H_
31 #define _I915_DRV_H_
32
33 #include <uapi/drm/i915_drm.h>
34
35 #include "i915_reg.h"
36 #include "intel_bios.h"
37 #include "intel_ringbuffer.h"
38 #include <linux/io-mapping.h>
39 #include <linux/i2c.h>
40 #include <linux/i2c-algo-bit.h>
41 #include <drm/intel-gtt.h>
42 #include <linux/backlight.h>
43 #include <linux/intel-iommu.h>
44 #include <linux/kref.h>
45 #include <linux/pm_qos.h>
46
47 /* General customization:
48  */
49
50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
51
52 #define DRIVER_NAME             "i915"
53 #define DRIVER_DESC             "Intel Graphics"
54 #define DRIVER_DATE             "20080730"
55
56 enum pipe {
57         PIPE_A = 0,
58         PIPE_B,
59         PIPE_C,
60         I915_MAX_PIPES
61 };
62 #define pipe_name(p) ((p) + 'A')
63
64 enum transcoder {
65         TRANSCODER_A = 0,
66         TRANSCODER_B,
67         TRANSCODER_C,
68         TRANSCODER_EDP = 0xF,
69 };
70 #define transcoder_name(t) ((t) + 'A')
71
72 enum plane {
73         PLANE_A = 0,
74         PLANE_B,
75         PLANE_C,
76 };
77 #define plane_name(p) ((p) + 'A')
78
79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
80
81 enum port {
82         PORT_A = 0,
83         PORT_B,
84         PORT_C,
85         PORT_D,
86         PORT_E,
87         I915_MAX_PORTS
88 };
89 #define port_name(p) ((p) + 'A')
90
91 enum intel_display_power_domain {
92         POWER_DOMAIN_PIPE_A,
93         POWER_DOMAIN_PIPE_B,
94         POWER_DOMAIN_PIPE_C,
95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
98         POWER_DOMAIN_TRANSCODER_A,
99         POWER_DOMAIN_TRANSCODER_B,
100         POWER_DOMAIN_TRANSCODER_C,
101         POWER_DOMAIN_TRANSCODER_EDP = POWER_DOMAIN_TRANSCODER_A + 0xF,
102 };
103
104 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
105 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
106                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
107 #define POWER_DOMAIN_TRANSCODER(tran) ((tran) + POWER_DOMAIN_TRANSCODER_A)
108
109 enum hpd_pin {
110         HPD_NONE = 0,
111         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
112         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
113         HPD_CRT,
114         HPD_SDVO_B,
115         HPD_SDVO_C,
116         HPD_PORT_B,
117         HPD_PORT_C,
118         HPD_PORT_D,
119         HPD_NUM_PINS
120 };
121
122 #define I915_GEM_GPU_DOMAINS \
123         (I915_GEM_DOMAIN_RENDER | \
124          I915_GEM_DOMAIN_SAMPLER | \
125          I915_GEM_DOMAIN_COMMAND | \
126          I915_GEM_DOMAIN_INSTRUCTION | \
127          I915_GEM_DOMAIN_VERTEX)
128
129 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
130
131 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
132         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
133                 if ((intel_encoder)->base.crtc == (__crtc))
134
135 struct drm_i915_private;
136
137 enum intel_dpll_id {
138         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
139         /* real shared dpll ids must be >= 0 */
140         DPLL_ID_PCH_PLL_A,
141         DPLL_ID_PCH_PLL_B,
142 };
143 #define I915_NUM_PLLS 2
144
145 struct intel_dpll_hw_state {
146         uint32_t dpll;
147         uint32_t dpll_md;
148         uint32_t fp0;
149         uint32_t fp1;
150 };
151
152 struct intel_shared_dpll {
153         int refcount; /* count of number of CRTCs sharing this PLL */
154         int active; /* count of number of active CRTCs (i.e. DPMS on) */
155         bool on; /* is the PLL actually active? Disabled during modeset */
156         const char *name;
157         /* should match the index in the dev_priv->shared_dplls array */
158         enum intel_dpll_id id;
159         struct intel_dpll_hw_state hw_state;
160         void (*mode_set)(struct drm_i915_private *dev_priv,
161                          struct intel_shared_dpll *pll);
162         void (*enable)(struct drm_i915_private *dev_priv,
163                        struct intel_shared_dpll *pll);
164         void (*disable)(struct drm_i915_private *dev_priv,
165                         struct intel_shared_dpll *pll);
166         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
167                              struct intel_shared_dpll *pll,
168                              struct intel_dpll_hw_state *hw_state);
169 };
170
171 /* Used by dp and fdi links */
172 struct intel_link_m_n {
173         uint32_t        tu;
174         uint32_t        gmch_m;
175         uint32_t        gmch_n;
176         uint32_t        link_m;
177         uint32_t        link_n;
178 };
179
180 void intel_link_compute_m_n(int bpp, int nlanes,
181                             int pixel_clock, int link_clock,
182                             struct intel_link_m_n *m_n);
183
184 struct intel_ddi_plls {
185         int spll_refcount;
186         int wrpll1_refcount;
187         int wrpll2_refcount;
188 };
189
190 /* Interface history:
191  *
192  * 1.1: Original.
193  * 1.2: Add Power Management
194  * 1.3: Add vblank support
195  * 1.4: Fix cmdbuffer path, add heap destroy
196  * 1.5: Add vblank pipe configuration
197  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
198  *      - Support vertical blank on secondary display pipe
199  */
200 #define DRIVER_MAJOR            1
201 #define DRIVER_MINOR            6
202 #define DRIVER_PATCHLEVEL       0
203
204 #define WATCH_COHERENCY 0
205 #define WATCH_LISTS     0
206 #define WATCH_GTT       0
207
208 #define I915_GEM_PHYS_CURSOR_0 1
209 #define I915_GEM_PHYS_CURSOR_1 2
210 #define I915_GEM_PHYS_OVERLAY_REGS 3
211 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
212
213 struct drm_i915_gem_phys_object {
214         int id;
215         struct page **page_list;
216         drm_dma_handle_t *handle;
217         struct drm_i915_gem_object *cur_obj;
218 };
219
220 struct opregion_header;
221 struct opregion_acpi;
222 struct opregion_swsci;
223 struct opregion_asle;
224
225 struct intel_opregion {
226         struct opregion_header __iomem *header;
227         struct opregion_acpi __iomem *acpi;
228         struct opregion_swsci __iomem *swsci;
229         struct opregion_asle __iomem *asle;
230         void __iomem *vbt;
231         u32 __iomem *lid_state;
232 };
233 #define OPREGION_SIZE            (8*1024)
234
235 struct intel_overlay;
236 struct intel_overlay_error_state;
237
238 struct drm_i915_master_private {
239         drm_local_map_t *sarea;
240         struct _drm_i915_sarea *sarea_priv;
241 };
242 #define I915_FENCE_REG_NONE -1
243 #define I915_MAX_NUM_FENCES 32
244 /* 32 fences + sign bit for FENCE_REG_NONE */
245 #define I915_MAX_NUM_FENCE_BITS 6
246
247 struct drm_i915_fence_reg {
248         struct list_head lru_list;
249         struct drm_i915_gem_object *obj;
250         int pin_count;
251 };
252
253 struct sdvo_device_mapping {
254         u8 initialized;
255         u8 dvo_port;
256         u8 slave_addr;
257         u8 dvo_wiring;
258         u8 i2c_pin;
259         u8 ddc_pin;
260 };
261
262 struct intel_display_error_state;
263
264 struct drm_i915_error_state {
265         struct kref ref;
266         u32 eir;
267         u32 pgtbl_er;
268         u32 ier;
269         u32 ccid;
270         u32 derrmr;
271         u32 forcewake;
272         bool waiting[I915_NUM_RINGS];
273         u32 pipestat[I915_MAX_PIPES];
274         u32 tail[I915_NUM_RINGS];
275         u32 head[I915_NUM_RINGS];
276         u32 ctl[I915_NUM_RINGS];
277         u32 ipeir[I915_NUM_RINGS];
278         u32 ipehr[I915_NUM_RINGS];
279         u32 instdone[I915_NUM_RINGS];
280         u32 acthd[I915_NUM_RINGS];
281         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
282         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
283         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
284         /* our own tracking of ring head and tail */
285         u32 cpu_ring_head[I915_NUM_RINGS];
286         u32 cpu_ring_tail[I915_NUM_RINGS];
287         u32 error; /* gen6+ */
288         u32 err_int; /* gen7 */
289         u32 instpm[I915_NUM_RINGS];
290         u32 instps[I915_NUM_RINGS];
291         u32 extra_instdone[I915_NUM_INSTDONE_REG];
292         u32 seqno[I915_NUM_RINGS];
293         u64 bbaddr;
294         u32 fault_reg[I915_NUM_RINGS];
295         u32 done_reg;
296         u32 faddr[I915_NUM_RINGS];
297         u64 fence[I915_MAX_NUM_FENCES];
298         struct timeval time;
299         struct drm_i915_error_ring {
300                 struct drm_i915_error_object {
301                         int page_count;
302                         u32 gtt_offset;
303                         u32 *pages[0];
304                 } *ringbuffer, *batchbuffer, *ctx;
305                 struct drm_i915_error_request {
306                         long jiffies;
307                         u32 seqno;
308                         u32 tail;
309                 } *requests;
310                 int num_requests;
311         } ring[I915_NUM_RINGS];
312         struct drm_i915_error_buffer {
313                 u32 size;
314                 u32 name;
315                 u32 rseqno, wseqno;
316                 u32 gtt_offset;
317                 u32 read_domains;
318                 u32 write_domain;
319                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
320                 s32 pinned:2;
321                 u32 tiling:2;
322                 u32 dirty:1;
323                 u32 purgeable:1;
324                 s32 ring:4;
325                 u32 cache_level:2;
326         } *active_bo, *pinned_bo;
327         u32 active_bo_count, pinned_bo_count;
328         struct intel_overlay_error_state *overlay;
329         struct intel_display_error_state *display;
330 };
331
332 struct intel_crtc_config;
333 struct intel_crtc;
334 struct intel_limit;
335 struct dpll;
336
337 struct drm_i915_display_funcs {
338         bool (*fbc_enabled)(struct drm_device *dev);
339         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
340         void (*disable_fbc)(struct drm_device *dev);
341         int (*get_display_clock_speed)(struct drm_device *dev);
342         int (*get_fifo_size)(struct drm_device *dev, int plane);
343         /**
344          * find_dpll() - Find the best values for the PLL
345          * @limit: limits for the PLL
346          * @crtc: current CRTC
347          * @target: target frequency in kHz
348          * @refclk: reference clock frequency in kHz
349          * @match_clock: if provided, @best_clock P divider must
350          *               match the P divider from @match_clock
351          *               used for LVDS downclocking
352          * @best_clock: best PLL values found
353          *
354          * Returns true on success, false on failure.
355          */
356         bool (*find_dpll)(const struct intel_limit *limit,
357                           struct drm_crtc *crtc,
358                           int target, int refclk,
359                           struct dpll *match_clock,
360                           struct dpll *best_clock);
361         void (*update_wm)(struct drm_device *dev);
362         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
363                                  uint32_t sprite_width, int pixel_size,
364                                  bool enable);
365         void (*modeset_global_resources)(struct drm_device *dev);
366         /* Returns the active state of the crtc, and if the crtc is active,
367          * fills out the pipe-config with the hw state. */
368         bool (*get_pipe_config)(struct intel_crtc *,
369                                 struct intel_crtc_config *);
370         void (*get_clock)(struct intel_crtc *, struct intel_crtc_config *);
371         int (*crtc_mode_set)(struct drm_crtc *crtc,
372                              int x, int y,
373                              struct drm_framebuffer *old_fb);
374         void (*crtc_enable)(struct drm_crtc *crtc);
375         void (*crtc_disable)(struct drm_crtc *crtc);
376         void (*off)(struct drm_crtc *crtc);
377         void (*write_eld)(struct drm_connector *connector,
378                           struct drm_crtc *crtc);
379         void (*fdi_link_train)(struct drm_crtc *crtc);
380         void (*init_clock_gating)(struct drm_device *dev);
381         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
382                           struct drm_framebuffer *fb,
383                           struct drm_i915_gem_object *obj);
384         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
385                             int x, int y);
386         void (*hpd_irq_setup)(struct drm_device *dev);
387         /* clock updates for mode set */
388         /* cursor updates */
389         /* render clock increase/decrease */
390         /* display clock increase/decrease */
391         /* pll clock increase/decrease */
392 };
393
394 struct intel_uncore_funcs {
395         void (*force_wake_get)(struct drm_i915_private *dev_priv);
396         void (*force_wake_put)(struct drm_i915_private *dev_priv);
397 };
398
399 struct intel_uncore {
400         spinlock_t lock; /** lock is also taken in irq contexts. */
401
402         struct intel_uncore_funcs funcs;
403
404         unsigned fifo_count;
405         unsigned forcewake_count;
406 };
407
408 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
409         func(is_mobile) sep \
410         func(is_i85x) sep \
411         func(is_i915g) sep \
412         func(is_i945gm) sep \
413         func(is_g33) sep \
414         func(need_gfx_hws) sep \
415         func(is_g4x) sep \
416         func(is_pineview) sep \
417         func(is_broadwater) sep \
418         func(is_crestline) sep \
419         func(is_ivybridge) sep \
420         func(is_valleyview) sep \
421         func(is_haswell) sep \
422         func(has_force_wake) sep \
423         func(has_fbc) sep \
424         func(has_pipe_cxsr) sep \
425         func(has_hotplug) sep \
426         func(cursor_needs_physical) sep \
427         func(has_overlay) sep \
428         func(overlay_needs_physical) sep \
429         func(supports_tv) sep \
430         func(has_bsd_ring) sep \
431         func(has_blt_ring) sep \
432         func(has_vebox_ring) sep \
433         func(has_llc) sep \
434         func(has_ddi) sep \
435         func(has_fpga_dbg)
436
437 #define DEFINE_FLAG(name) u8 name:1
438 #define SEP_SEMICOLON ;
439
440 struct intel_device_info {
441         u32 display_mmio_offset;
442         u8 num_pipes:3;
443         u8 gen;
444         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
445 };
446
447 #undef DEFINE_FLAG
448 #undef SEP_SEMICOLON
449
450 enum i915_cache_level {
451         I915_CACHE_NONE = 0,
452         I915_CACHE_LLC,
453         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
454 };
455
456 typedef uint32_t gen6_gtt_pte_t;
457
458 struct i915_address_space {
459         struct drm_mm mm;
460         struct drm_device *dev;
461         struct list_head global_link;
462         unsigned long start;            /* Start offset always 0 for dri2 */
463         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
464
465         struct {
466                 dma_addr_t addr;
467                 struct page *page;
468         } scratch;
469
470         /**
471          * List of objects currently involved in rendering.
472          *
473          * Includes buffers having the contents of their GPU caches
474          * flushed, not necessarily primitives.  last_rendering_seqno
475          * represents when the rendering involved will be completed.
476          *
477          * A reference is held on the buffer while on this list.
478          */
479         struct list_head active_list;
480
481         /**
482          * LRU list of objects which are not in the ringbuffer and
483          * are ready to unbind, but are still in the GTT.
484          *
485          * last_rendering_seqno is 0 while an object is in this list.
486          *
487          * A reference is not held on the buffer while on this list,
488          * as merely being GTT-bound shouldn't prevent its being
489          * freed, and we'll pull it off the list in the free path.
490          */
491         struct list_head inactive_list;
492
493         /* FIXME: Need a more generic return type */
494         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
495                                      enum i915_cache_level level);
496         void (*clear_range)(struct i915_address_space *vm,
497                             unsigned int first_entry,
498                             unsigned int num_entries);
499         void (*insert_entries)(struct i915_address_space *vm,
500                                struct sg_table *st,
501                                unsigned int first_entry,
502                                enum i915_cache_level cache_level);
503         void (*cleanup)(struct i915_address_space *vm);
504 };
505
506 /* The Graphics Translation Table is the way in which GEN hardware translates a
507  * Graphics Virtual Address into a Physical Address. In addition to the normal
508  * collateral associated with any va->pa translations GEN hardware also has a
509  * portion of the GTT which can be mapped by the CPU and remain both coherent
510  * and correct (in cases like swizzling). That region is referred to as GMADR in
511  * the spec.
512  */
513 struct i915_gtt {
514         struct i915_address_space base;
515         size_t stolen_size;             /* Total size of stolen memory */
516
517         unsigned long mappable_end;     /* End offset that we can CPU map */
518         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
519         phys_addr_t mappable_base;      /* PA of our GMADR */
520
521         /** "Graphics Stolen Memory" holds the global PTEs */
522         void __iomem *gsm;
523
524         bool do_idle_maps;
525
526         int mtrr;
527
528         /* global gtt ops */
529         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
530                           size_t *stolen, phys_addr_t *mappable_base,
531                           unsigned long *mappable_end);
532 };
533 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
534
535 struct i915_hw_ppgtt {
536         struct i915_address_space base;
537         unsigned num_pd_entries;
538         struct page **pt_pages;
539         uint32_t pd_offset;
540         dma_addr_t *pt_dma_addr;
541
542         int (*enable)(struct drm_device *dev);
543 };
544
545 /* To make things as simple as possible (ie. no refcounting), a VMA's lifetime
546  * will always be <= an objects lifetime. So object refcounting should cover us.
547  */
548 struct i915_vma {
549         struct drm_mm_node node;
550         struct drm_i915_gem_object *obj;
551         struct i915_address_space *vm;
552
553         struct list_head vma_link; /* Link in the object's VMA list */
554 };
555
556 struct i915_ctx_hang_stats {
557         /* This context had batch pending when hang was declared */
558         unsigned batch_pending;
559
560         /* This context had batch active when hang was declared */
561         unsigned batch_active;
562 };
563
564 /* This must match up with the value previously used for execbuf2.rsvd1. */
565 #define DEFAULT_CONTEXT_ID 0
566 struct i915_hw_context {
567         struct kref ref;
568         int id;
569         bool is_initialized;
570         struct drm_i915_file_private *file_priv;
571         struct intel_ring_buffer *ring;
572         struct drm_i915_gem_object *obj;
573         struct i915_ctx_hang_stats hang_stats;
574 };
575
576 struct i915_fbc {
577         unsigned long size;
578         unsigned int fb_id;
579         enum plane plane;
580         int y;
581
582         struct drm_mm_node *compressed_fb;
583         struct drm_mm_node *compressed_llb;
584
585         struct intel_fbc_work {
586                 struct delayed_work work;
587                 struct drm_crtc *crtc;
588                 struct drm_framebuffer *fb;
589                 int interval;
590         } *fbc_work;
591
592         enum {
593                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
594                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
595                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
596                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
597                 FBC_BAD_PLANE, /* fbc not supported on plane */
598                 FBC_NOT_TILED, /* buffer not tiled */
599                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
600                 FBC_MODULE_PARAM,
601                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
602         } no_fbc_reason;
603 };
604
605 enum no_psr_reason {
606         PSR_NO_SOURCE, /* Not supported on platform */
607         PSR_NO_SINK, /* Not supported by panel */
608         PSR_MODULE_PARAM,
609         PSR_CRTC_NOT_ACTIVE,
610         PSR_PWR_WELL_ENABLED,
611         PSR_NOT_TILED,
612         PSR_SPRITE_ENABLED,
613         PSR_S3D_ENABLED,
614         PSR_INTERLACED_ENABLED,
615         PSR_HSW_NOT_DDIA,
616 };
617
618 enum intel_pch {
619         PCH_NONE = 0,   /* No PCH present */
620         PCH_IBX,        /* Ibexpeak PCH */
621         PCH_CPT,        /* Cougarpoint PCH */
622         PCH_LPT,        /* Lynxpoint PCH */
623         PCH_NOP,
624 };
625
626 enum intel_sbi_destination {
627         SBI_ICLK,
628         SBI_MPHY,
629 };
630
631 #define QUIRK_PIPEA_FORCE (1<<0)
632 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
633 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
634 #define QUIRK_NO_PCH_PWM_ENABLE (1<<3)
635
636 struct intel_fbdev;
637 struct intel_fbc_work;
638
639 struct intel_gmbus {
640         struct i2c_adapter adapter;
641         u32 force_bit;
642         u32 reg0;
643         u32 gpio_reg;
644         struct i2c_algo_bit_data bit_algo;
645         struct drm_i915_private *dev_priv;
646 };
647
648 struct i915_suspend_saved_registers {
649         u8 saveLBB;
650         u32 saveDSPACNTR;
651         u32 saveDSPBCNTR;
652         u32 saveDSPARB;
653         u32 savePIPEACONF;
654         u32 savePIPEBCONF;
655         u32 savePIPEASRC;
656         u32 savePIPEBSRC;
657         u32 saveFPA0;
658         u32 saveFPA1;
659         u32 saveDPLL_A;
660         u32 saveDPLL_A_MD;
661         u32 saveHTOTAL_A;
662         u32 saveHBLANK_A;
663         u32 saveHSYNC_A;
664         u32 saveVTOTAL_A;
665         u32 saveVBLANK_A;
666         u32 saveVSYNC_A;
667         u32 saveBCLRPAT_A;
668         u32 saveTRANSACONF;
669         u32 saveTRANS_HTOTAL_A;
670         u32 saveTRANS_HBLANK_A;
671         u32 saveTRANS_HSYNC_A;
672         u32 saveTRANS_VTOTAL_A;
673         u32 saveTRANS_VBLANK_A;
674         u32 saveTRANS_VSYNC_A;
675         u32 savePIPEASTAT;
676         u32 saveDSPASTRIDE;
677         u32 saveDSPASIZE;
678         u32 saveDSPAPOS;
679         u32 saveDSPAADDR;
680         u32 saveDSPASURF;
681         u32 saveDSPATILEOFF;
682         u32 savePFIT_PGM_RATIOS;
683         u32 saveBLC_HIST_CTL;
684         u32 saveBLC_PWM_CTL;
685         u32 saveBLC_PWM_CTL2;
686         u32 saveBLC_CPU_PWM_CTL;
687         u32 saveBLC_CPU_PWM_CTL2;
688         u32 saveFPB0;
689         u32 saveFPB1;
690         u32 saveDPLL_B;
691         u32 saveDPLL_B_MD;
692         u32 saveHTOTAL_B;
693         u32 saveHBLANK_B;
694         u32 saveHSYNC_B;
695         u32 saveVTOTAL_B;
696         u32 saveVBLANK_B;
697         u32 saveVSYNC_B;
698         u32 saveBCLRPAT_B;
699         u32 saveTRANSBCONF;
700         u32 saveTRANS_HTOTAL_B;
701         u32 saveTRANS_HBLANK_B;
702         u32 saveTRANS_HSYNC_B;
703         u32 saveTRANS_VTOTAL_B;
704         u32 saveTRANS_VBLANK_B;
705         u32 saveTRANS_VSYNC_B;
706         u32 savePIPEBSTAT;
707         u32 saveDSPBSTRIDE;
708         u32 saveDSPBSIZE;
709         u32 saveDSPBPOS;
710         u32 saveDSPBADDR;
711         u32 saveDSPBSURF;
712         u32 saveDSPBTILEOFF;
713         u32 saveVGA0;
714         u32 saveVGA1;
715         u32 saveVGA_PD;
716         u32 saveVGACNTRL;
717         u32 saveADPA;
718         u32 saveLVDS;
719         u32 savePP_ON_DELAYS;
720         u32 savePP_OFF_DELAYS;
721         u32 saveDVOA;
722         u32 saveDVOB;
723         u32 saveDVOC;
724         u32 savePP_ON;
725         u32 savePP_OFF;
726         u32 savePP_CONTROL;
727         u32 savePP_DIVISOR;
728         u32 savePFIT_CONTROL;
729         u32 save_palette_a[256];
730         u32 save_palette_b[256];
731         u32 saveDPFC_CB_BASE;
732         u32 saveFBC_CFB_BASE;
733         u32 saveFBC_LL_BASE;
734         u32 saveFBC_CONTROL;
735         u32 saveFBC_CONTROL2;
736         u32 saveIER;
737         u32 saveIIR;
738         u32 saveIMR;
739         u32 saveDEIER;
740         u32 saveDEIMR;
741         u32 saveGTIER;
742         u32 saveGTIMR;
743         u32 saveFDI_RXA_IMR;
744         u32 saveFDI_RXB_IMR;
745         u32 saveCACHE_MODE_0;
746         u32 saveMI_ARB_STATE;
747         u32 saveSWF0[16];
748         u32 saveSWF1[16];
749         u32 saveSWF2[3];
750         u8 saveMSR;
751         u8 saveSR[8];
752         u8 saveGR[25];
753         u8 saveAR_INDEX;
754         u8 saveAR[21];
755         u8 saveDACMASK;
756         u8 saveCR[37];
757         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
758         u32 saveCURACNTR;
759         u32 saveCURAPOS;
760         u32 saveCURABASE;
761         u32 saveCURBCNTR;
762         u32 saveCURBPOS;
763         u32 saveCURBBASE;
764         u32 saveCURSIZE;
765         u32 saveDP_B;
766         u32 saveDP_C;
767         u32 saveDP_D;
768         u32 savePIPEA_GMCH_DATA_M;
769         u32 savePIPEB_GMCH_DATA_M;
770         u32 savePIPEA_GMCH_DATA_N;
771         u32 savePIPEB_GMCH_DATA_N;
772         u32 savePIPEA_DP_LINK_M;
773         u32 savePIPEB_DP_LINK_M;
774         u32 savePIPEA_DP_LINK_N;
775         u32 savePIPEB_DP_LINK_N;
776         u32 saveFDI_RXA_CTL;
777         u32 saveFDI_TXA_CTL;
778         u32 saveFDI_RXB_CTL;
779         u32 saveFDI_TXB_CTL;
780         u32 savePFA_CTL_1;
781         u32 savePFB_CTL_1;
782         u32 savePFA_WIN_SZ;
783         u32 savePFB_WIN_SZ;
784         u32 savePFA_WIN_POS;
785         u32 savePFB_WIN_POS;
786         u32 savePCH_DREF_CONTROL;
787         u32 saveDISP_ARB_CTL;
788         u32 savePIPEA_DATA_M1;
789         u32 savePIPEA_DATA_N1;
790         u32 savePIPEA_LINK_M1;
791         u32 savePIPEA_LINK_N1;
792         u32 savePIPEB_DATA_M1;
793         u32 savePIPEB_DATA_N1;
794         u32 savePIPEB_LINK_M1;
795         u32 savePIPEB_LINK_N1;
796         u32 saveMCHBAR_RENDER_STANDBY;
797         u32 savePCH_PORT_HOTPLUG;
798 };
799
800 struct intel_gen6_power_mgmt {
801         /* work and pm_iir are protected by dev_priv->irq_lock */
802         struct work_struct work;
803         u32 pm_iir;
804
805         /* On vlv we need to manually drop to Vmin with a delayed work. */
806         struct delayed_work vlv_work;
807
808         /* The below variables an all the rps hw state are protected by
809          * dev->struct mutext. */
810         u8 cur_delay;
811         u8 min_delay;
812         u8 max_delay;
813         u8 rpe_delay;
814         u8 hw_max;
815
816         struct delayed_work delayed_resume_work;
817
818         /*
819          * Protects RPS/RC6 register access and PCU communication.
820          * Must be taken after struct_mutex if nested.
821          */
822         struct mutex hw_lock;
823 };
824
825 /* defined intel_pm.c */
826 extern spinlock_t mchdev_lock;
827
828 struct intel_ilk_power_mgmt {
829         u8 cur_delay;
830         u8 min_delay;
831         u8 max_delay;
832         u8 fmax;
833         u8 fstart;
834
835         u64 last_count1;
836         unsigned long last_time1;
837         unsigned long chipset_power;
838         u64 last_count2;
839         struct timespec last_time2;
840         unsigned long gfx_power;
841         u8 corr;
842
843         int c_m;
844         int r_t;
845
846         struct drm_i915_gem_object *pwrctx;
847         struct drm_i915_gem_object *renderctx;
848 };
849
850 /* Power well structure for haswell */
851 struct i915_power_well {
852         struct drm_device *device;
853         spinlock_t lock;
854         /* power well enable/disable usage count */
855         int count;
856         int i915_request;
857 };
858
859 struct i915_dri1_state {
860         unsigned allow_batchbuffer : 1;
861         u32 __iomem *gfx_hws_cpu_addr;
862
863         unsigned int cpp;
864         int back_offset;
865         int front_offset;
866         int current_page;
867         int page_flipping;
868
869         uint32_t counter;
870 };
871
872 struct i915_ums_state {
873         /**
874          * Flag if the X Server, and thus DRM, is not currently in
875          * control of the device.
876          *
877          * This is set between LeaveVT and EnterVT.  It needs to be
878          * replaced with a semaphore.  It also needs to be
879          * transitioned away from for kernel modesetting.
880          */
881         int mm_suspended;
882 };
883
884 struct intel_l3_parity {
885         u32 *remap_info;
886         struct work_struct error_work;
887 };
888
889 struct i915_gem_mm {
890         /** Memory allocator for GTT stolen memory */
891         struct drm_mm stolen;
892         /** List of all objects in gtt_space. Used to restore gtt
893          * mappings on resume */
894         struct list_head bound_list;
895         /**
896          * List of objects which are not bound to the GTT (thus
897          * are idle and not used by the GPU) but still have
898          * (presumably uncached) pages still attached.
899          */
900         struct list_head unbound_list;
901
902         /** Usable portion of the GTT for GEM */
903         unsigned long stolen_base; /* limited to low memory (32-bit) */
904
905         /** PPGTT used for aliasing the PPGTT with the GTT */
906         struct i915_hw_ppgtt *aliasing_ppgtt;
907
908         struct shrinker inactive_shrinker;
909         bool shrinker_no_lock_stealing;
910
911         /** LRU list of objects with fence regs on them. */
912         struct list_head fence_list;
913
914         /**
915          * We leave the user IRQ off as much as possible,
916          * but this means that requests will finish and never
917          * be retired once the system goes idle. Set a timer to
918          * fire periodically while the ring is running. When it
919          * fires, go retire requests.
920          */
921         struct delayed_work retire_work;
922
923         /**
924          * Are we in a non-interruptible section of code like
925          * modesetting?
926          */
927         bool interruptible;
928
929         /** Bit 6 swizzling required for X tiling */
930         uint32_t bit_6_swizzle_x;
931         /** Bit 6 swizzling required for Y tiling */
932         uint32_t bit_6_swizzle_y;
933
934         /* storage for physical objects */
935         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
936
937         /* accounting, useful for userland debugging */
938         spinlock_t object_stat_lock;
939         size_t object_memory;
940         u32 object_count;
941 };
942
943 struct drm_i915_error_state_buf {
944         unsigned bytes;
945         unsigned size;
946         int err;
947         u8 *buf;
948         loff_t start;
949         loff_t pos;
950 };
951
952 struct i915_error_state_file_priv {
953         struct drm_device *dev;
954         struct drm_i915_error_state *error;
955 };
956
957 struct i915_gpu_error {
958         /* For hangcheck timer */
959 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
960 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
961         struct timer_list hangcheck_timer;
962
963         /* For reset and error_state handling. */
964         spinlock_t lock;
965         /* Protected by the above dev->gpu_error.lock. */
966         struct drm_i915_error_state *first_error;
967         struct work_struct work;
968
969         unsigned long last_reset;
970
971         /**
972          * State variable and reset counter controlling the reset flow
973          *
974          * Upper bits are for the reset counter.  This counter is used by the
975          * wait_seqno code to race-free noticed that a reset event happened and
976          * that it needs to restart the entire ioctl (since most likely the
977          * seqno it waited for won't ever signal anytime soon).
978          *
979          * This is important for lock-free wait paths, where no contended lock
980          * naturally enforces the correct ordering between the bail-out of the
981          * waiter and the gpu reset work code.
982          *
983          * Lowest bit controls the reset state machine: Set means a reset is in
984          * progress. This state will (presuming we don't have any bugs) decay
985          * into either unset (successful reset) or the special WEDGED value (hw
986          * terminally sour). All waiters on the reset_queue will be woken when
987          * that happens.
988          */
989         atomic_t reset_counter;
990
991         /**
992          * Special values/flags for reset_counter
993          *
994          * Note that the code relies on
995          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
996          * being true.
997          */
998 #define I915_RESET_IN_PROGRESS_FLAG     1
999 #define I915_WEDGED                     0xffffffff
1000
1001         /**
1002          * Waitqueue to signal when the reset has completed. Used by clients
1003          * that wait for dev_priv->mm.wedged to settle.
1004          */
1005         wait_queue_head_t reset_queue;
1006
1007         /* For gpu hang simulation. */
1008         unsigned int stop_rings;
1009 };
1010
1011 enum modeset_restore {
1012         MODESET_ON_LID_OPEN,
1013         MODESET_DONE,
1014         MODESET_SUSPENDED,
1015 };
1016
1017 struct intel_vbt_data {
1018         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1019         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1020
1021         /* Feature bits */
1022         unsigned int int_tv_support:1;
1023         unsigned int lvds_dither:1;
1024         unsigned int lvds_vbt:1;
1025         unsigned int int_crt_support:1;
1026         unsigned int lvds_use_ssc:1;
1027         unsigned int display_clock_mode:1;
1028         unsigned int fdi_rx_polarity_inverted:1;
1029         int lvds_ssc_freq;
1030         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1031
1032         /* eDP */
1033         int edp_rate;
1034         int edp_lanes;
1035         int edp_preemphasis;
1036         int edp_vswing;
1037         bool edp_initialized;
1038         bool edp_support;
1039         int edp_bpp;
1040         struct edp_power_seq edp_pps;
1041
1042         int crt_ddc_pin;
1043
1044         int child_dev_num;
1045         struct child_device_config *child_dev;
1046 };
1047
1048 typedef struct drm_i915_private {
1049         struct drm_device *dev;
1050         struct kmem_cache *slab;
1051
1052         const struct intel_device_info *info;
1053
1054         int relative_constants_mode;
1055
1056         void __iomem *regs;
1057
1058         struct intel_uncore uncore;
1059
1060         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1061
1062
1063         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1064          * controller on different i2c buses. */
1065         struct mutex gmbus_mutex;
1066
1067         /**
1068          * Base address of the gmbus and gpio block.
1069          */
1070         uint32_t gpio_mmio_base;
1071
1072         wait_queue_head_t gmbus_wait_queue;
1073
1074         struct pci_dev *bridge_dev;
1075         struct intel_ring_buffer ring[I915_NUM_RINGS];
1076         uint32_t last_seqno, next_seqno;
1077
1078         drm_dma_handle_t *status_page_dmah;
1079         struct resource mch_res;
1080
1081         atomic_t irq_received;
1082
1083         /* protects the irq masks */
1084         spinlock_t irq_lock;
1085
1086         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1087         struct pm_qos_request pm_qos;
1088
1089         /* DPIO indirect register protection */
1090         struct mutex dpio_lock;
1091
1092         /** Cached value of IMR to avoid reads in updating the bitfield */
1093         u32 irq_mask;
1094         u32 gt_irq_mask;
1095
1096         struct work_struct hotplug_work;
1097         bool enable_hotplug_processing;
1098         struct {
1099                 unsigned long hpd_last_jiffies;
1100                 int hpd_cnt;
1101                 enum {
1102                         HPD_ENABLED = 0,
1103                         HPD_DISABLED = 1,
1104                         HPD_MARK_DISABLED = 2
1105                 } hpd_mark;
1106         } hpd_stats[HPD_NUM_PINS];
1107         u32 hpd_event_bits;
1108         struct timer_list hotplug_reenable_timer;
1109
1110         int num_plane;
1111
1112         struct i915_fbc fbc;
1113         struct intel_opregion opregion;
1114         struct intel_vbt_data vbt;
1115
1116         /* overlay */
1117         struct intel_overlay *overlay;
1118         unsigned int sprite_scaling_enabled;
1119
1120         /* backlight */
1121         struct {
1122                 int level;
1123                 bool enabled;
1124                 spinlock_t lock; /* bl registers and the above bl fields */
1125                 struct backlight_device *device;
1126         } backlight;
1127
1128         /* LVDS info */
1129         bool no_aux_handshake;
1130
1131         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1132         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1133         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1134
1135         unsigned int fsb_freq, mem_freq, is_ddr3;
1136
1137         struct workqueue_struct *wq;
1138
1139         /* Display functions */
1140         struct drm_i915_display_funcs display;
1141
1142         /* PCH chipset type */
1143         enum intel_pch pch_type;
1144         unsigned short pch_id;
1145
1146         unsigned long quirks;
1147
1148         enum modeset_restore modeset_restore;
1149         struct mutex modeset_restore_lock;
1150
1151         struct list_head vm_list; /* Global list of all address spaces */
1152         struct i915_gtt gtt; /* VMA representing the global address space */
1153
1154         struct i915_gem_mm mm;
1155
1156         /* Kernel Modesetting */
1157
1158         struct sdvo_device_mapping sdvo_mappings[2];
1159
1160         struct drm_crtc *plane_to_crtc_mapping[3];
1161         struct drm_crtc *pipe_to_crtc_mapping[3];
1162         wait_queue_head_t pending_flip_queue;
1163
1164         int num_shared_dpll;
1165         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1166         struct intel_ddi_plls ddi_plls;
1167
1168         /* Reclocking support */
1169         bool render_reclock_avail;
1170         bool lvds_downclock_avail;
1171         /* indicates the reduced downclock for LVDS*/
1172         int lvds_downclock;
1173         u16 orig_clock;
1174
1175         bool mchbar_need_disable;
1176
1177         struct intel_l3_parity l3_parity;
1178
1179         /* Cannot be determined by PCIID. You must always read a register. */
1180         size_t ellc_size;
1181
1182         /* gen6+ rps state */
1183         struct intel_gen6_power_mgmt rps;
1184
1185         /* ilk-only ips/rps state. Everything in here is protected by the global
1186          * mchdev_lock in intel_pm.c */
1187         struct intel_ilk_power_mgmt ips;
1188
1189         /* Haswell power well */
1190         struct i915_power_well power_well;
1191
1192         enum no_psr_reason no_psr_reason;
1193
1194         struct i915_gpu_error gpu_error;
1195
1196         struct drm_i915_gem_object *vlv_pctx;
1197
1198         /* list of fbdev register on this device */
1199         struct intel_fbdev *fbdev;
1200
1201         /*
1202          * The console may be contended at resume, but we don't
1203          * want it to block on it.
1204          */
1205         struct work_struct console_resume_work;
1206
1207         struct drm_property *broadcast_rgb_property;
1208         struct drm_property *force_audio_property;
1209
1210         bool hw_contexts_disabled;
1211         uint32_t hw_context_size;
1212
1213         u32 fdi_rx_config;
1214
1215         struct i915_suspend_saved_registers regfile;
1216
1217         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1218          * here! */
1219         struct i915_dri1_state dri1;
1220         /* Old ums support infrastructure, same warning applies. */
1221         struct i915_ums_state ums;
1222 } drm_i915_private_t;
1223
1224 /* Iterate over initialised rings */
1225 #define for_each_ring(ring__, dev_priv__, i__) \
1226         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1227                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1228
1229 enum hdmi_force_audio {
1230         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1231         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1232         HDMI_AUDIO_AUTO,                /* trust EDID */
1233         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1234 };
1235
1236 #define I915_GTT_OFFSET_NONE ((u32)-1)
1237
1238 struct drm_i915_gem_object_ops {
1239         /* Interface between the GEM object and its backing storage.
1240          * get_pages() is called once prior to the use of the associated set
1241          * of pages before to binding them into the GTT, and put_pages() is
1242          * called after we no longer need them. As we expect there to be
1243          * associated cost with migrating pages between the backing storage
1244          * and making them available for the GPU (e.g. clflush), we may hold
1245          * onto the pages after they are no longer referenced by the GPU
1246          * in case they may be used again shortly (for example migrating the
1247          * pages to a different memory domain within the GTT). put_pages()
1248          * will therefore most likely be called when the object itself is
1249          * being released or under memory pressure (where we attempt to
1250          * reap pages for the shrinker).
1251          */
1252         int (*get_pages)(struct drm_i915_gem_object *);
1253         void (*put_pages)(struct drm_i915_gem_object *);
1254 };
1255
1256 struct drm_i915_gem_object {
1257         struct drm_gem_object base;
1258
1259         const struct drm_i915_gem_object_ops *ops;
1260
1261         /** List of VMAs backed by this object */
1262         struct list_head vma_list;
1263
1264         /** Stolen memory for this object, instead of being backed by shmem. */
1265         struct drm_mm_node *stolen;
1266         struct list_head global_list;
1267
1268         /** This object's place on the active/inactive lists */
1269         struct list_head ring_list;
1270         struct list_head mm_list;
1271         /** This object's place in the batchbuffer or on the eviction list */
1272         struct list_head exec_list;
1273
1274         /**
1275          * This is set if the object is on the active lists (has pending
1276          * rendering and so a non-zero seqno), and is not set if it i s on
1277          * inactive (ready to be unbound) list.
1278          */
1279         unsigned int active:1;
1280
1281         /**
1282          * This is set if the object has been written to since last bound
1283          * to the GTT
1284          */
1285         unsigned int dirty:1;
1286
1287         /**
1288          * Fence register bits (if any) for this object.  Will be set
1289          * as needed when mapped into the GTT.
1290          * Protected by dev->struct_mutex.
1291          */
1292         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1293
1294         /**
1295          * Advice: are the backing pages purgeable?
1296          */
1297         unsigned int madv:2;
1298
1299         /**
1300          * Current tiling mode for the object.
1301          */
1302         unsigned int tiling_mode:2;
1303         /**
1304          * Whether the tiling parameters for the currently associated fence
1305          * register have changed. Note that for the purposes of tracking
1306          * tiling changes we also treat the unfenced register, the register
1307          * slot that the object occupies whilst it executes a fenced
1308          * command (such as BLT on gen2/3), as a "fence".
1309          */
1310         unsigned int fence_dirty:1;
1311
1312         /** How many users have pinned this object in GTT space. The following
1313          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1314          * (via user_pin_count), execbuffer (objects are not allowed multiple
1315          * times for the same batchbuffer), and the framebuffer code. When
1316          * switching/pageflipping, the framebuffer code has at most two buffers
1317          * pinned per crtc.
1318          *
1319          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1320          * bits with absolutely no headroom. So use 4 bits. */
1321         unsigned int pin_count:4;
1322 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1323
1324         /**
1325          * Is the object at the current location in the gtt mappable and
1326          * fenceable? Used to avoid costly recalculations.
1327          */
1328         unsigned int map_and_fenceable:1;
1329
1330         /**
1331          * Whether the current gtt mapping needs to be mappable (and isn't just
1332          * mappable by accident). Track pin and fault separate for a more
1333          * accurate mappable working set.
1334          */
1335         unsigned int fault_mappable:1;
1336         unsigned int pin_mappable:1;
1337
1338         /*
1339          * Is the GPU currently using a fence to access this buffer,
1340          */
1341         unsigned int pending_fenced_gpu_access:1;
1342         unsigned int fenced_gpu_access:1;
1343
1344         unsigned int cache_level:2;
1345
1346         unsigned int has_aliasing_ppgtt_mapping:1;
1347         unsigned int has_global_gtt_mapping:1;
1348         unsigned int has_dma_mapping:1;
1349
1350         struct sg_table *pages;
1351         int pages_pin_count;
1352
1353         /* prime dma-buf support */
1354         void *dma_buf_vmapping;
1355         int vmapping_count;
1356
1357         /**
1358          * Used for performing relocations during execbuffer insertion.
1359          */
1360         struct hlist_node exec_node;
1361         unsigned long exec_handle;
1362         struct drm_i915_gem_exec_object2 *exec_entry;
1363
1364         struct intel_ring_buffer *ring;
1365
1366         /** Breadcrumb of last rendering to the buffer. */
1367         uint32_t last_read_seqno;
1368         uint32_t last_write_seqno;
1369         /** Breadcrumb of last fenced GPU access to the buffer. */
1370         uint32_t last_fenced_seqno;
1371
1372         /** Current tiling stride for the object, if it's tiled. */
1373         uint32_t stride;
1374
1375         /** Record of address bit 17 of each page at last unbind. */
1376         unsigned long *bit_17;
1377
1378         /** User space pin count and filp owning the pin */
1379         uint32_t user_pin_count;
1380         struct drm_file *pin_filp;
1381
1382         /** for phy allocated objects */
1383         struct drm_i915_gem_phys_object *phys_obj;
1384 };
1385 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1386
1387 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1388
1389 /* This is a temporary define to help transition us to real VMAs. If you see
1390  * this, you're either reviewing code, or bisecting it. */
1391 static inline struct i915_vma *
1392 __i915_gem_obj_to_vma(struct drm_i915_gem_object *obj)
1393 {
1394         if (list_empty(&obj->vma_list))
1395                 return NULL;
1396         return list_first_entry(&obj->vma_list, struct i915_vma, vma_link);
1397 }
1398
1399 /* Whether or not this object is currently mapped by the translation tables */
1400 static inline bool
1401 i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *o)
1402 {
1403         struct i915_vma *vma = __i915_gem_obj_to_vma(o);
1404         if (vma == NULL)
1405                 return false;
1406         return drm_mm_node_allocated(&vma->node);
1407 }
1408
1409 /* Offset of the first PTE pointing to this object */
1410 static inline unsigned long
1411 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *o)
1412 {
1413         BUG_ON(list_empty(&o->vma_list));
1414         return __i915_gem_obj_to_vma(o)->node.start;
1415 }
1416
1417 /* The size used in the translation tables may be larger than the actual size of
1418  * the object on GEN2/GEN3 because of the way tiling is handled. See
1419  * i915_gem_get_gtt_size() for more details.
1420  */
1421 static inline unsigned long
1422 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *o)
1423 {
1424         BUG_ON(list_empty(&o->vma_list));
1425         return __i915_gem_obj_to_vma(o)->node.size;
1426 }
1427
1428 static inline void
1429 i915_gem_obj_ggtt_set_color(struct drm_i915_gem_object *o,
1430                             enum i915_cache_level color)
1431 {
1432         __i915_gem_obj_to_vma(o)->node.color = color;
1433 }
1434
1435 /**
1436  * Request queue structure.
1437  *
1438  * The request queue allows us to note sequence numbers that have been emitted
1439  * and may be associated with active buffers to be retired.
1440  *
1441  * By keeping this list, we can avoid having to do questionable
1442  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1443  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1444  */
1445 struct drm_i915_gem_request {
1446         /** On Which ring this request was generated */
1447         struct intel_ring_buffer *ring;
1448
1449         /** GEM sequence number associated with this request. */
1450         uint32_t seqno;
1451
1452         /** Position in the ringbuffer of the start of the request */
1453         u32 head;
1454
1455         /** Position in the ringbuffer of the end of the request */
1456         u32 tail;
1457
1458         /** Context related to this request */
1459         struct i915_hw_context *ctx;
1460
1461         /** Batch buffer related to this request if any */
1462         struct drm_i915_gem_object *batch_obj;
1463
1464         /** Time at which this request was emitted, in jiffies. */
1465         unsigned long emitted_jiffies;
1466
1467         /** global list entry for this request */
1468         struct list_head list;
1469
1470         struct drm_i915_file_private *file_priv;
1471         /** file_priv list entry for this request */
1472         struct list_head client_list;
1473 };
1474
1475 struct drm_i915_file_private {
1476         struct {
1477                 spinlock_t lock;
1478                 struct list_head request_list;
1479         } mm;
1480         struct idr context_idr;
1481
1482         struct i915_ctx_hang_stats hang_stats;
1483 };
1484
1485 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1486
1487 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1488 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1489 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1490 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1491 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1492 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1493 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1494 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1495 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1496 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1497 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1498 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1499 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1500 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1501 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1502 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1503 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1504 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1505 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1506 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1507                                  (dev)->pci_device == 0x0152 || \
1508                                  (dev)->pci_device == 0x015a)
1509 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1510                                  (dev)->pci_device == 0x0106 || \
1511                                  (dev)->pci_device == 0x010A)
1512 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1513 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1514 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1515 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1516                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1517
1518 /*
1519  * The genX designation typically refers to the render engine, so render
1520  * capability related checks should use IS_GEN, while display and other checks
1521  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1522  * chips, etc.).
1523  */
1524 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1525 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1526 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1527 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1528 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1529 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1530
1531 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1532 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1533 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->has_vebox_ring)
1534 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1535 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1536
1537 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1538 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1539
1540 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1541 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1542
1543 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1544 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1545
1546 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1547  * rows, which changed the alignment requirements and fence programming.
1548  */
1549 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1550                                                       IS_I915GM(dev)))
1551 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1552 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1553 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1554 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1555 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1556 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1557 /* dsparb controlled by hw only */
1558 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1559
1560 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1561 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1562 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1563
1564 #define HAS_IPS(dev)            (IS_ULT(dev))
1565
1566 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1567
1568 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1569 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1570 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1571
1572 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1573 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1574 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1575 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1576 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1577 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1578
1579 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1580 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1581 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1582 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1583 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1584 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1585
1586 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1587
1588 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1589
1590 #define GT_FREQUENCY_MULTIPLIER 50
1591
1592 #include "i915_trace.h"
1593
1594 /**
1595  * RC6 is a special power stage which allows the GPU to enter an very
1596  * low-voltage mode when idle, using down to 0V while at this stage.  This
1597  * stage is entered automatically when the GPU is idle when RC6 support is
1598  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1599  *
1600  * There are different RC6 modes available in Intel GPU, which differentiate
1601  * among each other with the latency required to enter and leave RC6 and
1602  * voltage consumed by the GPU in different states.
1603  *
1604  * The combination of the following flags define which states GPU is allowed
1605  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1606  * RC6pp is deepest RC6. Their support by hardware varies according to the
1607  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1608  * which brings the most power savings; deeper states save more power, but
1609  * require higher latency to switch to and wake up.
1610  */
1611 #define INTEL_RC6_ENABLE                        (1<<0)
1612 #define INTEL_RC6p_ENABLE                       (1<<1)
1613 #define INTEL_RC6pp_ENABLE                      (1<<2)
1614
1615 extern const struct drm_ioctl_desc i915_ioctls[];
1616 extern int i915_max_ioctl;
1617 extern unsigned int i915_fbpercrtc __always_unused;
1618 extern int i915_panel_ignore_lid __read_mostly;
1619 extern unsigned int i915_powersave __read_mostly;
1620 extern int i915_semaphores __read_mostly;
1621 extern unsigned int i915_lvds_downclock __read_mostly;
1622 extern int i915_lvds_channel_mode __read_mostly;
1623 extern int i915_panel_use_ssc __read_mostly;
1624 extern int i915_vbt_sdvo_panel_type __read_mostly;
1625 extern int i915_enable_rc6 __read_mostly;
1626 extern int i915_enable_fbc __read_mostly;
1627 extern bool i915_enable_hangcheck __read_mostly;
1628 extern int i915_enable_ppgtt __read_mostly;
1629 extern int i915_enable_psr __read_mostly;
1630 extern unsigned int i915_preliminary_hw_support __read_mostly;
1631 extern int i915_disable_power_well __read_mostly;
1632 extern int i915_enable_ips __read_mostly;
1633 extern bool i915_fastboot __read_mostly;
1634 extern bool i915_prefault_disable __read_mostly;
1635
1636 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1637 extern int i915_resume(struct drm_device *dev);
1638 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1639 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1640
1641                                 /* i915_dma.c */
1642 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1643 extern void i915_kernel_lost_context(struct drm_device * dev);
1644 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1645 extern int i915_driver_unload(struct drm_device *);
1646 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1647 extern void i915_driver_lastclose(struct drm_device * dev);
1648 extern void i915_driver_preclose(struct drm_device *dev,
1649                                  struct drm_file *file_priv);
1650 extern void i915_driver_postclose(struct drm_device *dev,
1651                                   struct drm_file *file_priv);
1652 extern int i915_driver_device_is_agp(struct drm_device * dev);
1653 #ifdef CONFIG_COMPAT
1654 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1655                               unsigned long arg);
1656 #endif
1657 extern int i915_emit_box(struct drm_device *dev,
1658                          struct drm_clip_rect *box,
1659                          int DR1, int DR4);
1660 extern int intel_gpu_reset(struct drm_device *dev);
1661 extern int i915_reset(struct drm_device *dev);
1662 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1663 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1664 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1665 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1666
1667 extern void intel_console_resume(struct work_struct *work);
1668
1669 /* i915_irq.c */
1670 void i915_queue_hangcheck(struct drm_device *dev);
1671 void i915_hangcheck_elapsed(unsigned long data);
1672 void i915_handle_error(struct drm_device *dev, bool wedged);
1673
1674 extern void intel_irq_init(struct drm_device *dev);
1675 extern void intel_hpd_init(struct drm_device *dev);
1676 extern void intel_pm_init(struct drm_device *dev);
1677
1678 extern void intel_uncore_sanitize(struct drm_device *dev);
1679 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1680 extern void intel_uncore_init(struct drm_device *dev);
1681 extern void intel_uncore_reset(struct drm_device *dev);
1682 extern void intel_uncore_clear_errors(struct drm_device *dev);
1683 extern void intel_uncore_check_errors(struct drm_device *dev);
1684
1685 void
1686 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1687
1688 void
1689 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1690
1691 /* i915_gem.c */
1692 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1693                         struct drm_file *file_priv);
1694 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1695                           struct drm_file *file_priv);
1696 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1697                          struct drm_file *file_priv);
1698 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1699                           struct drm_file *file_priv);
1700 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1701                         struct drm_file *file_priv);
1702 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1703                         struct drm_file *file_priv);
1704 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1705                               struct drm_file *file_priv);
1706 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1707                              struct drm_file *file_priv);
1708 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1709                         struct drm_file *file_priv);
1710 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1711                          struct drm_file *file_priv);
1712 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1713                        struct drm_file *file_priv);
1714 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1715                          struct drm_file *file_priv);
1716 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1717                         struct drm_file *file_priv);
1718 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1719                                struct drm_file *file);
1720 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1721                                struct drm_file *file);
1722 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1723                             struct drm_file *file_priv);
1724 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1725                            struct drm_file *file_priv);
1726 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1727                            struct drm_file *file_priv);
1728 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1729                            struct drm_file *file_priv);
1730 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1731                         struct drm_file *file_priv);
1732 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1733                         struct drm_file *file_priv);
1734 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1735                                 struct drm_file *file_priv);
1736 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1737                         struct drm_file *file_priv);
1738 void i915_gem_load(struct drm_device *dev);
1739 void *i915_gem_object_alloc(struct drm_device *dev);
1740 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1741 int i915_gem_init_object(struct drm_gem_object *obj);
1742 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1743                          const struct drm_i915_gem_object_ops *ops);
1744 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1745                                                   size_t size);
1746 void i915_gem_free_object(struct drm_gem_object *obj);
1747 struct i915_vma *i915_gem_vma_create(struct drm_i915_gem_object *obj,
1748                                      struct i915_address_space *vm);
1749 void i915_gem_vma_destroy(struct i915_vma *vma);
1750
1751 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1752                                      uint32_t alignment,
1753                                      bool map_and_fenceable,
1754                                      bool nonblocking);
1755 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1756 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1757 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1758 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1759 void i915_gem_lastclose(struct drm_device *dev);
1760
1761 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1762 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1763 {
1764         struct sg_page_iter sg_iter;
1765
1766         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1767                 return sg_page_iter_page(&sg_iter);
1768
1769         return NULL;
1770 }
1771 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1772 {
1773         BUG_ON(obj->pages == NULL);
1774         obj->pages_pin_count++;
1775 }
1776 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1777 {
1778         BUG_ON(obj->pages_pin_count == 0);
1779         obj->pages_pin_count--;
1780 }
1781
1782 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1783 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1784                          struct intel_ring_buffer *to);
1785 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1786                                     struct intel_ring_buffer *ring);
1787
1788 int i915_gem_dumb_create(struct drm_file *file_priv,
1789                          struct drm_device *dev,
1790                          struct drm_mode_create_dumb *args);
1791 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1792                       uint32_t handle, uint64_t *offset);
1793 /**
1794  * Returns true if seq1 is later than seq2.
1795  */
1796 static inline bool
1797 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1798 {
1799         return (int32_t)(seq1 - seq2) >= 0;
1800 }
1801
1802 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1803 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1804 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1805 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1806
1807 static inline bool
1808 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1809 {
1810         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1811                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1812                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1813                 return true;
1814         } else
1815                 return false;
1816 }
1817
1818 static inline void
1819 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1820 {
1821         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1822                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1823                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
1824                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1825         }
1826 }
1827
1828 void i915_gem_retire_requests(struct drm_device *dev);
1829 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1830 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1831                                       bool interruptible);
1832 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1833 {
1834         return unlikely(atomic_read(&error->reset_counter)
1835                         & I915_RESET_IN_PROGRESS_FLAG);
1836 }
1837
1838 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1839 {
1840         return atomic_read(&error->reset_counter) == I915_WEDGED;
1841 }
1842
1843 void i915_gem_reset(struct drm_device *dev);
1844 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1845 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1846                                             uint32_t read_domains,
1847                                             uint32_t write_domain);
1848 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1849 int __must_check i915_gem_init(struct drm_device *dev);
1850 int __must_check i915_gem_init_hw(struct drm_device *dev);
1851 void i915_gem_l3_remap(struct drm_device *dev);
1852 void i915_gem_init_swizzling(struct drm_device *dev);
1853 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1854 int __must_check i915_gpu_idle(struct drm_device *dev);
1855 int __must_check i915_gem_idle(struct drm_device *dev);
1856 int __i915_add_request(struct intel_ring_buffer *ring,
1857                        struct drm_file *file,
1858                        struct drm_i915_gem_object *batch_obj,
1859                        u32 *seqno);
1860 #define i915_add_request(ring, seqno) \
1861         __i915_add_request(ring, NULL, NULL, seqno)
1862 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1863                                  uint32_t seqno);
1864 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1865 int __must_check
1866 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1867                                   bool write);
1868 int __must_check
1869 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1870 int __must_check
1871 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1872                                      u32 alignment,
1873                                      struct intel_ring_buffer *pipelined);
1874 int i915_gem_attach_phys_object(struct drm_device *dev,
1875                                 struct drm_i915_gem_object *obj,
1876                                 int id,
1877                                 int align);
1878 void i915_gem_detach_phys_object(struct drm_device *dev,
1879                                  struct drm_i915_gem_object *obj);
1880 void i915_gem_free_all_phys_object(struct drm_device *dev);
1881 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1882
1883 uint32_t
1884 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1885 uint32_t
1886 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1887                             int tiling_mode, bool fenced);
1888
1889 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1890                                     enum i915_cache_level cache_level);
1891
1892 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1893                                 struct dma_buf *dma_buf);
1894
1895 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1896                                 struct drm_gem_object *gem_obj, int flags);
1897
1898 void i915_gem_restore_fences(struct drm_device *dev);
1899
1900 /* i915_gem_context.c */
1901 void i915_gem_context_init(struct drm_device *dev);
1902 void i915_gem_context_fini(struct drm_device *dev);
1903 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1904 int i915_switch_context(struct intel_ring_buffer *ring,
1905                         struct drm_file *file, int to_id);
1906 void i915_gem_context_free(struct kref *ctx_ref);
1907 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
1908 {
1909         kref_get(&ctx->ref);
1910 }
1911
1912 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
1913 {
1914         kref_put(&ctx->ref, i915_gem_context_free);
1915 }
1916
1917 struct i915_ctx_hang_stats * __must_check
1918 i915_gem_context_get_hang_stats(struct drm_device *dev,
1919                                 struct drm_file *file,
1920                                 u32 id);
1921 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1922                                   struct drm_file *file);
1923 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1924                                    struct drm_file *file);
1925
1926 /* i915_gem_gtt.c */
1927 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1928 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1929                             struct drm_i915_gem_object *obj,
1930                             enum i915_cache_level cache_level);
1931 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1932                               struct drm_i915_gem_object *obj);
1933
1934 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1935 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1936 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1937                                 enum i915_cache_level cache_level);
1938 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1939 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1940 void i915_gem_init_global_gtt(struct drm_device *dev);
1941 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
1942                                unsigned long mappable_end, unsigned long end);
1943 int i915_gem_gtt_init(struct drm_device *dev);
1944 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1945 {
1946         if (INTEL_INFO(dev)->gen < 6)
1947                 intel_gtt_chipset_flush();
1948 }
1949
1950
1951 /* i915_gem_evict.c */
1952 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1953                                           unsigned alignment,
1954                                           unsigned cache_level,
1955                                           bool mappable,
1956                                           bool nonblock);
1957 int i915_gem_evict_everything(struct drm_device *dev);
1958
1959 /* i915_gem_stolen.c */
1960 int i915_gem_init_stolen(struct drm_device *dev);
1961 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
1962 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
1963 void i915_gem_cleanup_stolen(struct drm_device *dev);
1964 struct drm_i915_gem_object *
1965 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
1966 struct drm_i915_gem_object *
1967 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
1968                                                u32 stolen_offset,
1969                                                u32 gtt_offset,
1970                                                u32 size);
1971 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
1972
1973 /* i915_gem_tiling.c */
1974 inline static bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
1975 {
1976         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
1977
1978         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
1979                 obj->tiling_mode != I915_TILING_NONE;
1980 }
1981
1982 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1983 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1984 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1985
1986 /* i915_gem_debug.c */
1987 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1988                           const char *where, uint32_t mark);
1989 #if WATCH_LISTS
1990 int i915_verify_lists(struct drm_device *dev);
1991 #else
1992 #define i915_verify_lists(dev) 0
1993 #endif
1994 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1995                                      int handle);
1996 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1997                           const char *where, uint32_t mark);
1998
1999 /* i915_debugfs.c */
2000 int i915_debugfs_init(struct drm_minor *minor);
2001 void i915_debugfs_cleanup(struct drm_minor *minor);
2002
2003 /* i915_gpu_error.c */
2004 __printf(2, 3)
2005 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2006 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2007                             const struct i915_error_state_file_priv *error);
2008 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2009                               size_t count, loff_t pos);
2010 static inline void i915_error_state_buf_release(
2011         struct drm_i915_error_state_buf *eb)
2012 {
2013         kfree(eb->buf);
2014 }
2015 void i915_capture_error_state(struct drm_device *dev);
2016 void i915_error_state_get(struct drm_device *dev,
2017                           struct i915_error_state_file_priv *error_priv);
2018 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2019 void i915_destroy_error_state(struct drm_device *dev);
2020
2021 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2022 const char *i915_cache_level_str(int type);
2023
2024 /* i915_suspend.c */
2025 extern int i915_save_state(struct drm_device *dev);
2026 extern int i915_restore_state(struct drm_device *dev);
2027
2028 /* i915_ums.c */
2029 void i915_save_display_reg(struct drm_device *dev);
2030 void i915_restore_display_reg(struct drm_device *dev);
2031
2032 /* i915_sysfs.c */
2033 void i915_setup_sysfs(struct drm_device *dev_priv);
2034 void i915_teardown_sysfs(struct drm_device *dev_priv);
2035
2036 /* intel_i2c.c */
2037 extern int intel_setup_gmbus(struct drm_device *dev);
2038 extern void intel_teardown_gmbus(struct drm_device *dev);
2039 static inline bool intel_gmbus_is_port_valid(unsigned port)
2040 {
2041         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2042 }
2043
2044 extern struct i2c_adapter *intel_gmbus_get_adapter(
2045                 struct drm_i915_private *dev_priv, unsigned port);
2046 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2047 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2048 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2049 {
2050         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2051 }
2052 extern void intel_i2c_reset(struct drm_device *dev);
2053
2054 /* intel_opregion.c */
2055 extern int intel_opregion_setup(struct drm_device *dev);
2056 #ifdef CONFIG_ACPI
2057 extern void intel_opregion_init(struct drm_device *dev);
2058 extern void intel_opregion_fini(struct drm_device *dev);
2059 extern void intel_opregion_asle_intr(struct drm_device *dev);
2060 #else
2061 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2062 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2063 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2064 #endif
2065
2066 /* intel_acpi.c */
2067 #ifdef CONFIG_ACPI
2068 extern void intel_register_dsm_handler(void);
2069 extern void intel_unregister_dsm_handler(void);
2070 #else
2071 static inline void intel_register_dsm_handler(void) { return; }
2072 static inline void intel_unregister_dsm_handler(void) { return; }
2073 #endif /* CONFIG_ACPI */
2074
2075 /* modesetting */
2076 extern void intel_modeset_init_hw(struct drm_device *dev);
2077 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2078 extern void intel_modeset_init(struct drm_device *dev);
2079 extern void intel_modeset_gem_init(struct drm_device *dev);
2080 extern void intel_modeset_cleanup(struct drm_device *dev);
2081 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2082 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2083                                          bool force_restore);
2084 extern void i915_redisable_vga(struct drm_device *dev);
2085 extern bool intel_fbc_enabled(struct drm_device *dev);
2086 extern void intel_disable_fbc(struct drm_device *dev);
2087 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2088 extern void intel_init_pch_refclk(struct drm_device *dev);
2089 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2090 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2091 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2092 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2093 extern void intel_detect_pch(struct drm_device *dev);
2094 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2095 extern int intel_enable_rc6(const struct drm_device *dev);
2096
2097 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2098 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2099                         struct drm_file *file);
2100
2101 /* overlay */
2102 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2103 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2104                                             struct intel_overlay_error_state *error);
2105
2106 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2107 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2108                                             struct drm_device *dev,
2109                                             struct intel_display_error_state *error);
2110
2111 /* On SNB platform, before reading ring registers forcewake bit
2112  * must be set to prevent GT core from power down and stale values being
2113  * returned.
2114  */
2115 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
2116 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
2117
2118 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2119 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2120
2121 /* intel_sideband.c */
2122 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2123 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2124 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2125 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, int reg);
2126 void vlv_dpio_write(struct drm_i915_private *dev_priv, int reg, u32 val);
2127 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2128                    enum intel_sbi_destination destination);
2129 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2130                      enum intel_sbi_destination destination);
2131
2132 int vlv_gpu_freq(int ddr_freq, int val);
2133 int vlv_freq_opcode(int ddr_freq, int val);
2134
2135 #define __i915_read(x) \
2136         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg, bool trace);
2137 __i915_read(8)
2138 __i915_read(16)
2139 __i915_read(32)
2140 __i915_read(64)
2141 #undef __i915_read
2142
2143 #define __i915_write(x) \
2144         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val, bool trace);
2145 __i915_write(8)
2146 __i915_write(16)
2147 __i915_write(32)
2148 __i915_write(64)
2149 #undef __i915_write
2150
2151 #define I915_READ8(reg)         i915_read8(dev_priv, (reg), true)
2152 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val), true)
2153
2154 #define I915_READ16(reg)        i915_read16(dev_priv, (reg), true)
2155 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val), true)
2156 #define I915_READ16_NOTRACE(reg)        i915_read16(dev_priv, (reg), false)
2157 #define I915_WRITE16_NOTRACE(reg, val)  i915_write16(dev_priv, (reg), (val), false)
2158
2159 #define I915_READ(reg)          i915_read32(dev_priv, (reg), true)
2160 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val), true)
2161 #define I915_READ_NOTRACE(reg)          i915_read32(dev_priv, (reg), false)
2162 #define I915_WRITE_NOTRACE(reg, val)    i915_write32(dev_priv, (reg), (val), false)
2163
2164 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val), true)
2165 #define I915_READ64(reg)        i915_read64(dev_priv, (reg), true)
2166
2167 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2168 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2169
2170 /* "Broadcast RGB" property */
2171 #define INTEL_BROADCAST_RGB_AUTO 0
2172 #define INTEL_BROADCAST_RGB_FULL 1
2173 #define INTEL_BROADCAST_RGB_LIMITED 2
2174
2175 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2176 {
2177         if (HAS_PCH_SPLIT(dev))
2178                 return CPU_VGACNTRL;
2179         else if (IS_VALLEYVIEW(dev))
2180                 return VLV_VGACNTRL;
2181         else
2182                 return VGACNTRL;
2183 }
2184
2185 static inline void __user *to_user_ptr(u64 address)
2186 {
2187         return (void __user *)(uintptr_t)address;
2188 }
2189
2190 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2191 {
2192         unsigned long j = msecs_to_jiffies(m);
2193
2194         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2195 }
2196
2197 static inline unsigned long
2198 timespec_to_jiffies_timeout(const struct timespec *value)
2199 {
2200         unsigned long j = timespec_to_jiffies(value);
2201
2202         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2203 }
2204
2205 #endif