drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37 #include <linux/i2c.h>
  38 #include <drm/intel-gtt.h>
  39 #include <linux/backlight.h>
  40
  41 /* General customization:
  42  */
  43
  44 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  45
  46 #define DRIVER_NAME             "i915"
  47 #define DRIVER_DESC             "Intel Graphics"
  48 #define DRIVER_DATE             "20080730"
  49
  50 enum pipe {
  51         PIPE_A = 0,
  52         PIPE_B,
  53         PIPE_C,
  54         I915_MAX_PIPES
  55 };
  56 #define pipe_name(p) ((p) + 'A')
  57
  58 enum plane {
  59         PLANE_A = 0,
  60         PLANE_B,
  61         PLANE_C,
  62 };
  63 #define plane_name(p) ((p) + 'A')
  64
  65 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  66
  67 #define for_each_pipe(p) for ((p) = 0; (p) < dev_priv->num_pipe; (p)++)
  68
  69 /* Interface history:
  70  *
  71  * 1.1: Original.
  72  * 1.2: Add Power Management
  73  * 1.3: Add vblank support
  74  * 1.4: Fix cmdbuffer path, add heap destroy
  75  * 1.5: Add vblank pipe configuration
  76  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  77  *      - Support vertical blank on secondary display pipe
  78  */
  79 #define DRIVER_MAJOR            1
  80 #define DRIVER_MINOR            6
  81 #define DRIVER_PATCHLEVEL       0
  82
  83 #define WATCH_COHERENCY 0
  84 #define WATCH_LISTS     0
  85
  86 #define I915_GEM_PHYS_CURSOR_0 1
  87 #define I915_GEM_PHYS_CURSOR_1 2
  88 #define I915_GEM_PHYS_OVERLAY_REGS 3
  89 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
  90
  91 struct drm_i915_gem_phys_object {
  92         int id;
  93         struct page **page_list;
  94         drm_dma_handle_t *handle;
  95         struct drm_i915_gem_object *cur_obj;
  96 };
  97
  98 struct mem_block {
  99         struct mem_block *next;
 100         struct mem_block *prev;
 101         int start;
 102         int size;
 103         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 104 };
 105
 106 struct opregion_header;
 107 struct opregion_acpi;
 108 struct opregion_swsci;
 109 struct opregion_asle;
 110 struct drm_i915_private;
 111
 112 struct intel_opregion {
 113         struct opregion_header *header;
 114         struct opregion_acpi *acpi;
 115         struct opregion_swsci *swsci;
 116         struct opregion_asle *asle;
 117         void *vbt;
 118         u32 __iomem *lid_state;
 119 };
 120 #define OPREGION_SIZE            (8*1024)
 121
 122 struct intel_overlay;
 123 struct intel_overlay_error_state;
 124
 125 struct drm_i915_master_private {
 126         drm_local_map_t *sarea;
 127         struct _drm_i915_sarea *sarea_priv;
 128 };
 129 #define I915_FENCE_REG_NONE -1
 130 #define I915_MAX_NUM_FENCES 16
 131 /* 16 fences + sign bit for FENCE_REG_NONE */
 132 #define I915_MAX_NUM_FENCE_BITS 5
 133
 134 struct drm_i915_fence_reg {
 135         struct list_head lru_list;
 136         struct drm_i915_gem_object *obj;
 137         uint32_t setup_seqno;
 138         int pin_count;
 139 };
 140
 141 struct sdvo_device_mapping {
 142         u8 initialized;
 143         u8 dvo_port;
 144         u8 slave_addr;
 145         u8 dvo_wiring;
 146         u8 i2c_pin;
 147         u8 ddc_pin;
 148 };
 149
 150 struct intel_display_error_state;
 151
 152 struct drm_i915_error_state {
 153         u32 eir;
 154         u32 pgtbl_er;
 155         u32 pipestat[I915_MAX_PIPES];
 156         u32 tail[I915_NUM_RINGS];
 157         u32 head[I915_NUM_RINGS];
 158         u32 ipeir[I915_NUM_RINGS];
 159         u32 ipehr[I915_NUM_RINGS];
 160         u32 instdone[I915_NUM_RINGS];
 161         u32 acthd[I915_NUM_RINGS];
 162         u32 error; /* gen6+ */
 163         u32 instpm[I915_NUM_RINGS];
 164         u32 instps[I915_NUM_RINGS];
 165         u32 instdone1;
 166         u32 seqno[I915_NUM_RINGS];
 167         u64 bbaddr;
 168         u32 fault_reg[I915_NUM_RINGS];
 169         u32 done_reg;
 170         u32 faddr[I915_NUM_RINGS];
 171         u64 fence[I915_MAX_NUM_FENCES];
 172         struct timeval time;
 173         struct drm_i915_error_object {
 174                 int page_count;
 175                 u32 gtt_offset;
 176                 u32 *pages[0];
 177         } *ringbuffer[I915_NUM_RINGS], *batchbuffer[I915_NUM_RINGS];
 178         struct drm_i915_error_buffer {
 179                 u32 size;
 180                 u32 name;
 181                 u32 seqno;
 182                 u32 gtt_offset;
 183                 u32 read_domains;
 184                 u32 write_domain;
 185                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 186                 s32 pinned:2;
 187                 u32 tiling:2;
 188                 u32 dirty:1;
 189                 u32 purgeable:1;
 190                 u32 ring:4;
 191                 u32 cache_level:2;
 192         } *active_bo, *pinned_bo;
 193         u32 active_bo_count, pinned_bo_count;
 194         struct intel_overlay_error_state *overlay;
 195         struct intel_display_error_state *display;
 196 };
 197
 198 struct drm_i915_display_funcs {
 199         void (*dpms)(struct drm_crtc *crtc, int mode);
 200         bool (*fbc_enabled)(struct drm_device *dev);
 201         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 202         void (*disable_fbc)(struct drm_device *dev);
 203         int (*get_display_clock_speed)(struct drm_device *dev);
 204         int (*get_fifo_size)(struct drm_device *dev, int plane);
 205         void (*update_wm)(struct drm_device *dev);
 206         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 207                                  uint32_t sprite_width, int pixel_size);
 208         int (*crtc_mode_set)(struct drm_crtc *crtc,
 209                              struct drm_display_mode *mode,
 210                              struct drm_display_mode *adjusted_mode,
 211                              int x, int y,
 212                              struct drm_framebuffer *old_fb);
 213         void (*write_eld)(struct drm_connector *connector,
 214                           struct drm_crtc *crtc);
 215         void (*fdi_link_train)(struct drm_crtc *crtc);
 216         void (*init_clock_gating)(struct drm_device *dev);
 217         void (*init_pch_clock_gating)(struct drm_device *dev);
 218         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 219                           struct drm_framebuffer *fb,
 220                           struct drm_i915_gem_object *obj);
 221         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 222                             int x, int y);
 223         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 224         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 225         /* clock updates for mode set */
 226         /* cursor updates */
 227         /* render clock increase/decrease */
 228         /* display clock increase/decrease */
 229         /* pll clock increase/decrease */
 230 };
 231
 232 struct intel_device_info {
 233         u8 gen;
 234         u8 is_mobile:1;
 235         u8 is_i85x:1;
 236         u8 is_i915g:1;
 237         u8 is_i945gm:1;
 238         u8 is_g33:1;
 239         u8 need_gfx_hws:1;
 240         u8 is_g4x:1;
 241         u8 is_pineview:1;
 242         u8 is_broadwater:1;
 243         u8 is_crestline:1;
 244         u8 is_ivybridge:1;
 245         u8 has_fbc:1;
 246         u8 has_pipe_cxsr:1;
 247         u8 has_hotplug:1;
 248         u8 cursor_needs_physical:1;
 249         u8 has_overlay:1;
 250         u8 overlay_needs_physical:1;
 251         u8 supports_tv:1;
 252         u8 has_bsd_ring:1;
 253         u8 has_blt_ring:1;
 254         u8 has_llc:1;
 255 };
 256
 257 enum no_fbc_reason {
 258         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 259         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 260         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 261         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 262         FBC_BAD_PLANE, /* fbc not supported on plane */
 263         FBC_NOT_TILED, /* buffer not tiled */
 264         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 265         FBC_MODULE_PARAM,
 266 };
 267
 268 enum intel_pch {
 269         PCH_IBX,        /* Ibexpeak PCH */
 270         PCH_CPT,        /* Cougarpoint PCH */
 271 };
 272
 273 #define QUIRK_PIPEA_FORCE (1<<0)
 274 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 275
 276 struct intel_fbdev;
 277 struct intel_fbc_work;
 278
 279 typedef struct drm_i915_private {
 280         struct drm_device *dev;
 281
 282         const struct intel_device_info *info;
 283
 284         int has_gem;
 285         int relative_constants_mode;
 286
 287         void __iomem *regs;
 288         u32 gt_fifo_count;
 289
 290         struct intel_gmbus {
 291                 struct i2c_adapter adapter;
 292                 struct i2c_adapter *force_bit;
 293                 u32 reg0;
 294         } *gmbus;
 295
 296         struct pci_dev *bridge_dev;
 297         struct intel_ring_buffer ring[I915_NUM_RINGS];
 298         uint32_t next_seqno;
 299
 300         drm_dma_handle_t *status_page_dmah;
 301         uint32_t counter;
 302         drm_local_map_t hws_map;
 303         struct drm_i915_gem_object *pwrctx;
 304         struct drm_i915_gem_object *renderctx;
 305
 306         struct resource mch_res;
 307
 308         unsigned int cpp;
 309         int back_offset;
 310         int front_offset;
 311         int current_page;
 312         int page_flipping;
 313
 314         atomic_t irq_received;
 315
 316         /* protects the irq masks */
 317         spinlock_t irq_lock;
 318         /** Cached value of IMR to avoid reads in updating the bitfield */
 319         u32 pipestat[2];
 320         u32 irq_mask;
 321         u32 gt_irq_mask;
 322         u32 pch_irq_mask;
 323
 324         u32 hotplug_supported_mask;
 325         struct work_struct hotplug_work;
 326
 327         int tex_lru_log_granularity;
 328         int allow_batchbuffer;
 329         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 330         int vblank_pipe;
 331         int num_pipe;
 332
 333         /* For hangcheck timer */
 334 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 335         struct timer_list hangcheck_timer;
 336         int hangcheck_count;
 337         uint32_t last_acthd;
 338         uint32_t last_acthd_bsd;
 339         uint32_t last_acthd_blt;
 340         uint32_t last_instdone;
 341         uint32_t last_instdone1;
 342
 343         unsigned long cfb_size;
 344         unsigned int cfb_fb;
 345         enum plane cfb_plane;
 346         int cfb_y;
 347         struct intel_fbc_work *fbc_work;
 348
 349         struct intel_opregion opregion;
 350
 351         /* overlay */
 352         struct intel_overlay *overlay;
 353         bool sprite_scaling_enabled;
 354
 355         /* LVDS info */
 356         int backlight_level;  /* restore backlight to this value */
 357         bool backlight_enabled;
 358         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 359         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 360
 361         /* Feature bits from the VBIOS */
 362         unsigned int int_tv_support:1;
 363         unsigned int lvds_dither:1;
 364         unsigned int lvds_vbt:1;
 365         unsigned int int_crt_support:1;
 366         unsigned int lvds_use_ssc:1;
 367         unsigned int display_clock_mode:1;
 368         int lvds_ssc_freq;
 369         struct {
 370                 int rate;
 371                 int lanes;
 372                 int preemphasis;
 373                 int vswing;
 374
 375                 bool initialized;
 376                 bool support;
 377                 int bpp;
 378                 struct edp_power_seq pps;
 379         } edp;
 380         bool no_aux_handshake;
 381
 382         struct notifier_block lid_notifier;
 383
 384         int crt_ddc_pin;
 385         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
 386         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 387         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 388
 389         unsigned int fsb_freq, mem_freq, is_ddr3;
 390
 391         spinlock_t error_lock;
 392         struct drm_i915_error_state *first_error;
 393         struct work_struct error_work;
 394         struct completion error_completion;
 395         struct workqueue_struct *wq;
 396
 397         /* Display functions */
 398         struct drm_i915_display_funcs display;
 399
 400         /* PCH chipset type */
 401         enum intel_pch pch_type;
 402
 403         unsigned long quirks;
 404
 405         /* Register state */
 406         bool modeset_on_lid;
 407         u8 saveLBB;
 408         u32 saveDSPACNTR;
 409         u32 saveDSPBCNTR;
 410         u32 saveDSPARB;
 411         u32 saveHWS;
 412         u32 savePIPEACONF;
 413         u32 savePIPEBCONF;
 414         u32 savePIPEASRC;
 415         u32 savePIPEBSRC;
 416         u32 saveFPA0;
 417         u32 saveFPA1;
 418         u32 saveDPLL_A;
 419         u32 saveDPLL_A_MD;
 420         u32 saveHTOTAL_A;
 421         u32 saveHBLANK_A;
 422         u32 saveHSYNC_A;
 423         u32 saveVTOTAL_A;
 424         u32 saveVBLANK_A;
 425         u32 saveVSYNC_A;
 426         u32 saveBCLRPAT_A;
 427         u32 saveTRANSACONF;
 428         u32 saveTRANS_HTOTAL_A;
 429         u32 saveTRANS_HBLANK_A;
 430         u32 saveTRANS_HSYNC_A;
 431         u32 saveTRANS_VTOTAL_A;
 432         u32 saveTRANS_VBLANK_A;
 433         u32 saveTRANS_VSYNC_A;
 434         u32 savePIPEASTAT;
 435         u32 saveDSPASTRIDE;
 436         u32 saveDSPASIZE;
 437         u32 saveDSPAPOS;
 438         u32 saveDSPAADDR;
 439         u32 saveDSPASURF;
 440         u32 saveDSPATILEOFF;
 441         u32 savePFIT_PGM_RATIOS;
 442         u32 saveBLC_HIST_CTL;
 443         u32 saveBLC_PWM_CTL;
 444         u32 saveBLC_PWM_CTL2;
 445         u32 saveBLC_CPU_PWM_CTL;
 446         u32 saveBLC_CPU_PWM_CTL2;
 447         u32 saveFPB0;
 448         u32 saveFPB1;
 449         u32 saveDPLL_B;
 450         u32 saveDPLL_B_MD;
 451         u32 saveHTOTAL_B;
 452         u32 saveHBLANK_B;
 453         u32 saveHSYNC_B;
 454         u32 saveVTOTAL_B;
 455         u32 saveVBLANK_B;
 456         u32 saveVSYNC_B;
 457         u32 saveBCLRPAT_B;
 458         u32 saveTRANSBCONF;
 459         u32 saveTRANS_HTOTAL_B;
 460         u32 saveTRANS_HBLANK_B;
 461         u32 saveTRANS_HSYNC_B;
 462         u32 saveTRANS_VTOTAL_B;
 463         u32 saveTRANS_VBLANK_B;
 464         u32 saveTRANS_VSYNC_B;
 465         u32 savePIPEBSTAT;
 466         u32 saveDSPBSTRIDE;
 467         u32 saveDSPBSIZE;
 468         u32 saveDSPBPOS;
 469         u32 saveDSPBADDR;
 470         u32 saveDSPBSURF;
 471         u32 saveDSPBTILEOFF;
 472         u32 saveVGA0;
 473         u32 saveVGA1;
 474         u32 saveVGA_PD;
 475         u32 saveVGACNTRL;
 476         u32 saveADPA;
 477         u32 saveLVDS;
 478         u32 savePP_ON_DELAYS;
 479         u32 savePP_OFF_DELAYS;
 480         u32 saveDVOA;
 481         u32 saveDVOB;
 482         u32 saveDVOC;
 483         u32 savePP_ON;
 484         u32 savePP_OFF;
 485         u32 savePP_CONTROL;
 486         u32 savePP_DIVISOR;
 487         u32 savePFIT_CONTROL;
 488         u32 save_palette_a[256];
 489         u32 save_palette_b[256];
 490         u32 saveDPFC_CB_BASE;
 491         u32 saveFBC_CFB_BASE;
 492         u32 saveFBC_LL_BASE;
 493         u32 saveFBC_CONTROL;
 494         u32 saveFBC_CONTROL2;
 495         u32 saveIER;
 496         u32 saveIIR;
 497         u32 saveIMR;
 498         u32 saveDEIER;
 499         u32 saveDEIMR;
 500         u32 saveGTIER;
 501         u32 saveGTIMR;
 502         u32 saveFDI_RXA_IMR;
 503         u32 saveFDI_RXB_IMR;
 504         u32 saveCACHE_MODE_0;
 505         u32 saveMI_ARB_STATE;
 506         u32 saveSWF0[16];
 507         u32 saveSWF1[16];
 508         u32 saveSWF2[3];
 509         u8 saveMSR;
 510         u8 saveSR[8];
 511         u8 saveGR[25];
 512         u8 saveAR_INDEX;
 513         u8 saveAR[21];
 514         u8 saveDACMASK;
 515         u8 saveCR[37];
 516         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 517         u32 saveCURACNTR;
 518         u32 saveCURAPOS;
 519         u32 saveCURABASE;
 520         u32 saveCURBCNTR;
 521         u32 saveCURBPOS;
 522         u32 saveCURBBASE;
 523         u32 saveCURSIZE;
 524         u32 saveDP_B;
 525         u32 saveDP_C;
 526         u32 saveDP_D;
 527         u32 savePIPEA_GMCH_DATA_M;
 528         u32 savePIPEB_GMCH_DATA_M;
 529         u32 savePIPEA_GMCH_DATA_N;
 530         u32 savePIPEB_GMCH_DATA_N;
 531         u32 savePIPEA_DP_LINK_M;
 532         u32 savePIPEB_DP_LINK_M;
 533         u32 savePIPEA_DP_LINK_N;
 534         u32 savePIPEB_DP_LINK_N;
 535         u32 saveFDI_RXA_CTL;
 536         u32 saveFDI_TXA_CTL;
 537         u32 saveFDI_RXB_CTL;
 538         u32 saveFDI_TXB_CTL;
 539         u32 savePFA_CTL_1;
 540         u32 savePFB_CTL_1;
 541         u32 savePFA_WIN_SZ;
 542         u32 savePFB_WIN_SZ;
 543         u32 savePFA_WIN_POS;
 544         u32 savePFB_WIN_POS;
 545         u32 savePCH_DREF_CONTROL;
 546         u32 saveDISP_ARB_CTL;
 547         u32 savePIPEA_DATA_M1;
 548         u32 savePIPEA_DATA_N1;
 549         u32 savePIPEA_LINK_M1;
 550         u32 savePIPEA_LINK_N1;
 551         u32 savePIPEB_DATA_M1;
 552         u32 savePIPEB_DATA_N1;
 553         u32 savePIPEB_LINK_M1;
 554         u32 savePIPEB_LINK_N1;
 555         u32 saveMCHBAR_RENDER_STANDBY;
 556         u32 savePCH_PORT_HOTPLUG;
 557
 558         struct {
 559                 /** Bridge to intel-gtt-ko */
 560                 const struct intel_gtt *gtt;
 561                 /** Memory allocator for GTT stolen memory */
 562                 struct drm_mm stolen;
 563                 /** Memory allocator for GTT */
 564                 struct drm_mm gtt_space;
 565                 /** List of all objects in gtt_space. Used to restore gtt
 566                  * mappings on resume */
 567                 struct list_head gtt_list;
 568
 569                 /** Usable portion of the GTT for GEM */
 570                 unsigned long gtt_start;
 571                 unsigned long gtt_mappable_end;
 572                 unsigned long gtt_end;
 573
 574                 struct io_mapping *gtt_mapping;
 575                 int gtt_mtrr;
 576
 577                 struct shrinker inactive_shrinker;
 578
 579                 /**
 580                  * List of objects currently involved in rendering.
 581                  *
 582                  * Includes buffers having the contents of their GPU caches
 583                  * flushed, not necessarily primitives.  last_rendering_seqno
 584                  * represents when the rendering involved will be completed.
 585                  *
 586                  * A reference is held on the buffer while on this list.
 587                  */
 588                 struct list_head active_list;
 589
 590                 /**
 591                  * List of objects which are not in the ringbuffer but which
 592                  * still have a write_domain which needs to be flushed before
 593                  * unbinding.
 594                  *
 595                  * last_rendering_seqno is 0 while an object is in this list.
 596                  *
 597                  * A reference is held on the buffer while on this list.
 598                  */
 599                 struct list_head flushing_list;
 600
 601                 /**
 602                  * LRU list of objects which are not in the ringbuffer and
 603                  * are ready to unbind, but are still in the GTT.
 604                  *
 605                  * last_rendering_seqno is 0 while an object is in this list.
 606                  *
 607                  * A reference is not held on the buffer while on this list,
 608                  * as merely being GTT-bound shouldn't prevent its being
 609                  * freed, and we'll pull it off the list in the free path.
 610                  */
 611                 struct list_head inactive_list;
 612
 613                 /**
 614                  * LRU list of objects which are not in the ringbuffer but
 615                  * are still pinned in the GTT.
 616                  */
 617                 struct list_head pinned_list;
 618
 619                 /** LRU list of objects with fence regs on them. */
 620                 struct list_head fence_list;
 621
 622                 /**
 623                  * List of objects currently pending being freed.
 624                  *
 625                  * These objects are no longer in use, but due to a signal
 626                  * we were prevented from freeing them at the appointed time.
 627                  */
 628                 struct list_head deferred_free_list;
 629
 630                 /**
 631                  * We leave the user IRQ off as much as possible,
 632                  * but this means that requests will finish and never
 633                  * be retired once the system goes idle. Set a timer to
 634                  * fire periodically while the ring is running. When it
 635                  * fires, go retire requests.
 636                  */
 637                 struct delayed_work retire_work;
 638
 639                 /**
 640                  * Are we in a non-interruptible section of code like
 641                  * modesetting?
 642                  */
 643                 bool interruptible;
 644
 645                 /**
 646                  * Flag if the X Server, and thus DRM, is not currently in
 647                  * control of the device.
 648                  *
 649                  * This is set between LeaveVT and EnterVT.  It needs to be
 650                  * replaced with a semaphore.  It also needs to be
 651                  * transitioned away from for kernel modesetting.
 652                  */
 653                 int suspended;
 654
 655                 /**
 656                  * Flag if the hardware appears to be wedged.
 657                  *
 658                  * This is set when attempts to idle the device timeout.
 659                  * It prevents command submission from occurring and makes
 660                  * every pending request fail
 661                  */
 662                 atomic_t wedged;
 663
 664                 /** Bit 6 swizzling required for X tiling */
 665                 uint32_t bit_6_swizzle_x;
 666                 /** Bit 6 swizzling required for Y tiling */
 667                 uint32_t bit_6_swizzle_y;
 668
 669                 /* storage for physical objects */
 670                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 671
 672                 /* accounting, useful for userland debugging */
 673                 size_t gtt_total;
 674                 size_t mappable_gtt_total;
 675                 size_t object_memory;
 676                 u32 object_count;
 677         } mm;
 678         struct sdvo_device_mapping sdvo_mappings[2];
 679         /* indicate whether the LVDS_BORDER should be enabled or not */
 680         unsigned int lvds_border_bits;
 681         /* Panel fitter placement and size for Ironlake+ */
 682         u32 pch_pf_pos, pch_pf_size;
 683
 684         struct drm_crtc *plane_to_crtc_mapping[3];
 685         struct drm_crtc *pipe_to_crtc_mapping[3];
 686         wait_queue_head_t pending_flip_queue;
 687         bool flip_pending_is_done;
 688
 689         /* Reclocking support */
 690         bool render_reclock_avail;
 691         bool lvds_downclock_avail;
 692         /* indicates the reduced downclock for LVDS*/
 693         int lvds_downclock;
 694         struct work_struct idle_work;
 695         struct timer_list idle_timer;
 696         bool busy;
 697         u16 orig_clock;
 698         int child_dev_num;
 699         struct child_device_config *child_dev;
 700         struct drm_connector *int_lvds_connector;
 701         struct drm_connector *int_edp_connector;
 702
 703         bool mchbar_need_disable;
 704
 705         struct work_struct rps_work;
 706         spinlock_t rps_lock;
 707         u32 pm_iir;
 708
 709         u8 cur_delay;
 710         u8 min_delay;
 711         u8 max_delay;
 712         u8 fmax;
 713         u8 fstart;
 714
 715         u64 last_count1;
 716         unsigned long last_time1;
 717         unsigned long chipset_power;
 718         u64 last_count2;
 719         struct timespec last_time2;
 720         unsigned long gfx_power;
 721         int c_m;
 722         int r_t;
 723         u8 corr;
 724         spinlock_t *mchdev_lock;
 725
 726         enum no_fbc_reason no_fbc_reason;
 727
 728         struct drm_mm_node *compressed_fb;
 729         struct drm_mm_node *compressed_llb;
 730
 731         unsigned long last_gpu_reset;
 732
 733         /* list of fbdev register on this device */
 734         struct intel_fbdev *fbdev;
 735
 736         struct backlight_device *backlight;
 737
 738         struct drm_property *broadcast_rgb_property;
 739         struct drm_property *force_audio_property;
 740
 741         atomic_t forcewake_count;
 742 } drm_i915_private_t;
 743
 744 enum i915_cache_level {
 745         I915_CACHE_NONE,
 746         I915_CACHE_LLC,
 747         I915_CACHE_LLC_MLC, /* gen6+ */
 748 };
 749
 750 struct drm_i915_gem_object {
 751         struct drm_gem_object base;
 752
 753         /** Current space allocated to this object in the GTT, if any. */
 754         struct drm_mm_node *gtt_space;
 755         struct list_head gtt_list;
 756
 757         /** This object's place on the active/flushing/inactive lists */
 758         struct list_head ring_list;
 759         struct list_head mm_list;
 760         /** This object's place on GPU write list */
 761         struct list_head gpu_write_list;
 762         /** This object's place in the batchbuffer or on the eviction list */
 763         struct list_head exec_list;
 764
 765         /**
 766          * This is set if the object is on the active or flushing lists
 767          * (has pending rendering), and is not set if it's on inactive (ready
 768          * to be unbound).
 769          */
 770         unsigned int active:1;
 771
 772         /**
 773          * This is set if the object has been written to since last bound
 774          * to the GTT
 775          */
 776         unsigned int dirty:1;
 777
 778         /**
 779          * This is set if the object has been written to since the last
 780          * GPU flush.
 781          */
 782         unsigned int pending_gpu_write:1;
 783
 784         /**
 785          * Fence register bits (if any) for this object.  Will be set
 786          * as needed when mapped into the GTT.
 787          * Protected by dev->struct_mutex.
 788          */
 789         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
 790
 791         /**
 792          * Advice: are the backing pages purgeable?
 793          */
 794         unsigned int madv:2;
 795
 796         /**
 797          * Current tiling mode for the object.
 798          */
 799         unsigned int tiling_mode:2;
 800         unsigned int tiling_changed:1;
 801
 802         /** How many users have pinned this object in GTT space. The following
 803          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 804          * (via user_pin_count), execbuffer (objects are not allowed multiple
 805          * times for the same batchbuffer), and the framebuffer code. When
 806          * switching/pageflipping, the framebuffer code has at most two buffers
 807          * pinned per crtc.
 808          *
 809          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 810          * bits with absolutely no headroom. So use 4 bits. */
 811         unsigned int pin_count:4;
 812 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 813
 814         /**
 815          * Is the object at the current location in the gtt mappable and
 816          * fenceable? Used to avoid costly recalculations.
 817          */
 818         unsigned int map_and_fenceable:1;
 819
 820         /**
 821          * Whether the current gtt mapping needs to be mappable (and isn't just
 822          * mappable by accident). Track pin and fault separate for a more
 823          * accurate mappable working set.
 824          */
 825         unsigned int fault_mappable:1;
 826         unsigned int pin_mappable:1;
 827
 828         /*
 829          * Is the GPU currently using a fence to access this buffer,
 830          */
 831         unsigned int pending_fenced_gpu_access:1;
 832         unsigned int fenced_gpu_access:1;
 833
 834         unsigned int cache_level:2;
 835
 836         struct page **pages;
 837
 838         /**
 839          * DMAR support
 840          */
 841         struct scatterlist *sg_list;
 842         int num_sg;
 843
 844         /**
 845          * Used for performing relocations during execbuffer insertion.
 846          */
 847         struct hlist_node exec_node;
 848         unsigned long exec_handle;
 849         struct drm_i915_gem_exec_object2 *exec_entry;
 850
 851         /**
 852          * Current offset of the object in GTT space.
 853          *
 854          * This is the same as gtt_space->start
 855          */
 856         uint32_t gtt_offset;
 857
 858         /** Breadcrumb of last rendering to the buffer. */
 859         uint32_t last_rendering_seqno;
 860         struct intel_ring_buffer *ring;
 861
 862         /** Breadcrumb of last fenced GPU access to the buffer. */
 863         uint32_t last_fenced_seqno;
 864         struct intel_ring_buffer *last_fenced_ring;
 865
 866         /** Current tiling stride for the object, if it's tiled. */
 867         uint32_t stride;
 868
 869         /** Record of address bit 17 of each page at last unbind. */
 870         unsigned long *bit_17;
 871
 872
 873         /**
 874          * If present, while GEM_DOMAIN_CPU is in the read domain this array
 875          * flags which individual pages are valid.
 876          */
 877         uint8_t *page_cpu_valid;
 878
 879         /** User space pin count and filp owning the pin */
 880         uint32_t user_pin_count;
 881         struct drm_file *pin_filp;
 882
 883         /** for phy allocated objects */
 884         struct drm_i915_gem_phys_object *phys_obj;
 885
 886         /**
 887          * Number of crtcs where this object is currently the fb, but
 888          * will be page flipped away on the next vblank.  When it
 889          * reaches 0, dev_priv->pending_flip_queue will be woken up.
 890          */
 891         atomic_t pending_flip;
 892 };
 893
 894 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
 895
 896 /**
 897  * Request queue structure.
 898  *
 899  * The request queue allows us to note sequence numbers that have been emitted
 900  * and may be associated with active buffers to be retired.
 901  *
 902  * By keeping this list, we can avoid having to do questionable
 903  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
 904  * an emission time with seqnos for tracking how far ahead of the GPU we are.
 905  */
 906 struct drm_i915_gem_request {
 907         /** On Which ring this request was generated */
 908         struct intel_ring_buffer *ring;
 909
 910         /** GEM sequence number associated with this request. */
 911         uint32_t seqno;
 912
 913         /** Time at which this request was emitted, in jiffies. */
 914         unsigned long emitted_jiffies;
 915
 916         /** global list entry for this request */
 917         struct list_head list;
 918
 919         struct drm_i915_file_private *file_priv;
 920         /** file_priv list entry for this request */
 921         struct list_head client_list;
 922 };
 923
 924 struct drm_i915_file_private {
 925         struct {
 926                 struct spinlock lock;
 927                 struct list_head request_list;
 928         } mm;
 929 };
 930
 931 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
 932
 933 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
 934 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
 935 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
 936 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
 937 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
 938 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
 939 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
 940 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
 941 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
 942 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
 943 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
 944 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
 945 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
 946 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
 947 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
 948 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
 949 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
 950 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
 951 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
 952 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
 953
 954 /*
 955  * The genX designation typically refers to the render engine, so render
 956  * capability related checks should use IS_GEN, while display and other checks
 957  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
 958  * chips, etc.).
 959  */
 960 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
 961 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
 962 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
 963 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
 964 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
 965 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
 966
 967 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
 968 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
 969 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
 970 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
 971
 972 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
 973 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
 974
 975 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
 976  * rows, which changed the alignment requirements and fence programming.
 977  */
 978 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
 979                                                       IS_I915GM(dev)))
 980 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
 981 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
 982 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
 983 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
 984 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
 985 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
 986 /* dsparb controlled by hw only */
 987 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
 988
 989 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
 990 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
 991 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
 992
 993 #define HAS_PCH_SPLIT(dev) (IS_GEN5(dev) || IS_GEN6(dev) || IS_IVYBRIDGE(dev))
 994 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
 995
 996 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
 997 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
 998 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
 999
1000 #include "i915_trace.h"
1001
1002 extern struct drm_ioctl_desc i915_ioctls[];
1003 extern int i915_max_ioctl;
1004 extern unsigned int i915_fbpercrtc __always_unused;
1005 extern int i915_panel_ignore_lid __read_mostly;
1006 extern unsigned int i915_powersave __read_mostly;
1007 extern int i915_semaphores __read_mostly;
1008 extern unsigned int i915_lvds_downclock __read_mostly;
1009 extern int i915_panel_use_ssc __read_mostly;
1010 extern int i915_vbt_sdvo_panel_type __read_mostly;
1011 extern int i915_enable_rc6 __read_mostly;
1012 extern int i915_enable_fbc __read_mostly;
1013 extern bool i915_enable_hangcheck __read_mostly;
1014
1015 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1016 extern int i915_resume(struct drm_device *dev);
1017 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1018 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1019
1020                                 /* i915_dma.c */
1021 extern void i915_kernel_lost_context(struct drm_device * dev);
1022 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1023 extern int i915_driver_unload(struct drm_device *);
1024 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1025 extern void i915_driver_lastclose(struct drm_device * dev);
1026 extern void i915_driver_preclose(struct drm_device *dev,
1027                                  struct drm_file *file_priv);
1028 extern void i915_driver_postclose(struct drm_device *dev,
1029                                   struct drm_file *file_priv);
1030 extern int i915_driver_device_is_agp(struct drm_device * dev);
1031 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1032                               unsigned long arg);
1033 extern int i915_emit_box(struct drm_device *dev,
1034                          struct drm_clip_rect *box,
1035                          int DR1, int DR4);
1036 extern int i915_reset(struct drm_device *dev, u8 flags);
1037 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1038 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1039 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1040 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1041
1042
1043 /* i915_irq.c */
1044 void i915_hangcheck_elapsed(unsigned long data);
1045 void i915_handle_error(struct drm_device *dev, bool wedged);
1046 extern int i915_irq_emit(struct drm_device *dev, void *data,
1047                          struct drm_file *file_priv);
1048 extern int i915_irq_wait(struct drm_device *dev, void *data,
1049                          struct drm_file *file_priv);
1050
1051 extern void intel_irq_init(struct drm_device *dev);
1052
1053 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
1054                                 struct drm_file *file_priv);
1055 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
1056                                 struct drm_file *file_priv);
1057 extern int i915_vblank_swap(struct drm_device *dev, void *data,
1058                             struct drm_file *file_priv);
1059
1060 void
1061 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1062
1063 void
1064 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1065
1066 void intel_enable_asle(struct drm_device *dev);
1067
1068 #ifdef CONFIG_DEBUG_FS
1069 extern void i915_destroy_error_state(struct drm_device *dev);
1070 #else
1071 #define i915_destroy_error_state(x)
1072 #endif
1073
1074
1075 /* i915_gem.c */
1076 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1077                         struct drm_file *file_priv);
1078 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1079                           struct drm_file *file_priv);
1080 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1081                          struct drm_file *file_priv);
1082 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1083                           struct drm_file *file_priv);
1084 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1085                         struct drm_file *file_priv);
1086 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1087                         struct drm_file *file_priv);
1088 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1089                               struct drm_file *file_priv);
1090 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1091                              struct drm_file *file_priv);
1092 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1093                         struct drm_file *file_priv);
1094 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1095                          struct drm_file *file_priv);
1096 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1097                        struct drm_file *file_priv);
1098 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1099                          struct drm_file *file_priv);
1100 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1101                         struct drm_file *file_priv);
1102 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1103                             struct drm_file *file_priv);
1104 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1105                            struct drm_file *file_priv);
1106 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1107                            struct drm_file *file_priv);
1108 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1109                            struct drm_file *file_priv);
1110 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1111                         struct drm_file *file_priv);
1112 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1113                         struct drm_file *file_priv);
1114 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1115                                 struct drm_file *file_priv);
1116 void i915_gem_load(struct drm_device *dev);
1117 int i915_gem_init_object(struct drm_gem_object *obj);
1118 int __must_check i915_gem_flush_ring(struct intel_ring_buffer *ring,
1119                                      uint32_t invalidate_domains,
1120                                      uint32_t flush_domains);
1121 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1122                                                   size_t size);
1123 void i915_gem_free_object(struct drm_gem_object *obj);
1124 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1125                                      uint32_t alignment,
1126                                      bool map_and_fenceable);
1127 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1128 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1129 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1130 void i915_gem_lastclose(struct drm_device *dev);
1131
1132 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1133 int __must_check i915_gem_object_wait_rendering(struct drm_i915_gem_object *obj);
1134 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1135                                     struct intel_ring_buffer *ring,
1136                                     u32 seqno);
1137
1138 int i915_gem_dumb_create(struct drm_file *file_priv,
1139                          struct drm_device *dev,
1140                          struct drm_mode_create_dumb *args);
1141 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1142                       uint32_t handle, uint64_t *offset);
1143 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1144                           uint32_t handle);
1145 /**
1146  * Returns true if seq1 is later than seq2.
1147  */
1148 static inline bool
1149 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1150 {
1151         return (int32_t)(seq1 - seq2) >= 0;
1152 }
1153
1154 static inline u32
1155 i915_gem_next_request_seqno(struct intel_ring_buffer *ring)
1156 {
1157         drm_i915_private_t *dev_priv = ring->dev->dev_private;
1158         return ring->outstanding_lazy_request = dev_priv->next_seqno;
1159 }
1160
1161 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj,
1162                                            struct intel_ring_buffer *pipelined);
1163 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1164
1165 static inline void
1166 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1167 {
1168         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1169                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1170                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1171         }
1172 }
1173
1174 static inline void
1175 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1176 {
1177         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1178                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1179                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1180         }
1181 }
1182
1183 void i915_gem_retire_requests(struct drm_device *dev);
1184 void i915_gem_reset(struct drm_device *dev);
1185 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1186 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1187                                             uint32_t read_domains,
1188                                             uint32_t write_domain);
1189 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1190 int __must_check i915_gem_init_ringbuffer(struct drm_device *dev);
1191 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1192 void i915_gem_do_init(struct drm_device *dev,
1193                       unsigned long start,
1194                       unsigned long mappable_end,
1195                       unsigned long end);
1196 int __must_check i915_gpu_idle(struct drm_device *dev, bool do_retire);
1197 int __must_check i915_gem_idle(struct drm_device *dev);
1198 int __must_check i915_add_request(struct intel_ring_buffer *ring,
1199                                   struct drm_file *file,
1200                                   struct drm_i915_gem_request *request);
1201 int __must_check i915_wait_request(struct intel_ring_buffer *ring,
1202                                    uint32_t seqno,
1203                                    bool do_retire);
1204 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1205 int __must_check
1206 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1207                                   bool write);
1208 int __must_check
1209 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1210                                      u32 alignment,
1211                                      struct intel_ring_buffer *pipelined);
1212 int i915_gem_attach_phys_object(struct drm_device *dev,
1213                                 struct drm_i915_gem_object *obj,
1214                                 int id,
1215                                 int align);
1216 void i915_gem_detach_phys_object(struct drm_device *dev,
1217                                  struct drm_i915_gem_object *obj);
1218 void i915_gem_free_all_phys_object(struct drm_device *dev);
1219 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1220
1221 uint32_t
1222 i915_gem_get_unfenced_gtt_alignment(struct drm_device *dev,
1223                                     uint32_t size,
1224                                     int tiling_mode);
1225
1226 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1227                                     enum i915_cache_level cache_level);
1228
1229 /* i915_gem_gtt.c */
1230 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1231 int __must_check i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj);
1232 void i915_gem_gtt_rebind_object(struct drm_i915_gem_object *obj,
1233                                 enum i915_cache_level cache_level);
1234 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1235
1236 /* i915_gem_evict.c */
1237 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1238                                           unsigned alignment, bool mappable);
1239 int __must_check i915_gem_evict_everything(struct drm_device *dev,
1240                                            bool purgeable_only);
1241 int __must_check i915_gem_evict_inactive(struct drm_device *dev,
1242                                          bool purgeable_only);
1243
1244 /* i915_gem_tiling.c */
1245 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1246 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1247 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1248
1249 /* i915_gem_debug.c */
1250 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1251                           const char *where, uint32_t mark);
1252 #if WATCH_LISTS
1253 int i915_verify_lists(struct drm_device *dev);
1254 #else
1255 #define i915_verify_lists(dev) 0
1256 #endif
1257 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1258                                      int handle);
1259 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1260                           const char *where, uint32_t mark);
1261
1262 /* i915_debugfs.c */
1263 int i915_debugfs_init(struct drm_minor *minor);
1264 void i915_debugfs_cleanup(struct drm_minor *minor);
1265
1266 /* i915_suspend.c */
1267 extern int i915_save_state(struct drm_device *dev);
1268 extern int i915_restore_state(struct drm_device *dev);
1269
1270 /* i915_suspend.c */
1271 extern int i915_save_state(struct drm_device *dev);
1272 extern int i915_restore_state(struct drm_device *dev);
1273
1274 /* intel_i2c.c */
1275 extern int intel_setup_gmbus(struct drm_device *dev);
1276 extern void intel_teardown_gmbus(struct drm_device *dev);
1277 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1278 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1279 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1280 {
1281         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1282 }
1283 extern void intel_i2c_reset(struct drm_device *dev);
1284
1285 /* intel_opregion.c */
1286 extern int intel_opregion_setup(struct drm_device *dev);
1287 #ifdef CONFIG_ACPI
1288 extern void intel_opregion_init(struct drm_device *dev);
1289 extern void intel_opregion_fini(struct drm_device *dev);
1290 extern void intel_opregion_asle_intr(struct drm_device *dev);
1291 extern void intel_opregion_gse_intr(struct drm_device *dev);
1292 extern void intel_opregion_enable_asle(struct drm_device *dev);
1293 #else
1294 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1295 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1296 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1297 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1298 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1299 #endif
1300
1301 /* intel_acpi.c */
1302 #ifdef CONFIG_ACPI
1303 extern void intel_register_dsm_handler(void);
1304 extern void intel_unregister_dsm_handler(void);
1305 #else
1306 static inline void intel_register_dsm_handler(void) { return; }
1307 static inline void intel_unregister_dsm_handler(void) { return; }
1308 #endif /* CONFIG_ACPI */
1309
1310 /* modesetting */
1311 extern void intel_modeset_init(struct drm_device *dev);
1312 extern void intel_modeset_gem_init(struct drm_device *dev);
1313 extern void intel_modeset_cleanup(struct drm_device *dev);
1314 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1315 extern bool intel_fbc_enabled(struct drm_device *dev);
1316 extern void intel_disable_fbc(struct drm_device *dev);
1317 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1318 extern void ironlake_init_pch_refclk(struct drm_device *dev);
1319 extern void ironlake_enable_rc6(struct drm_device *dev);
1320 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1321 extern void intel_detect_pch(struct drm_device *dev);
1322 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1323
1324 extern void __gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1325 extern void __gen6_gt_force_wake_mt_get(struct drm_i915_private *dev_priv);
1326 extern void __gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1327 extern void __gen6_gt_force_wake_mt_put(struct drm_i915_private *dev_priv);
1328
1329 /* overlay */
1330 #ifdef CONFIG_DEBUG_FS
1331 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1332 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1333
1334 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1335 extern void intel_display_print_error_state(struct seq_file *m,
1336                                             struct drm_device *dev,
1337                                             struct intel_display_error_state *error);
1338 #endif
1339
1340 #define LP_RING(d) (&((struct drm_i915_private *)(d))->ring[RCS])
1341
1342 #define BEGIN_LP_RING(n) \
1343         intel_ring_begin(LP_RING(dev_priv), (n))
1344
1345 #define OUT_RING(x) \
1346         intel_ring_emit(LP_RING(dev_priv), x)
1347
1348 #define ADVANCE_LP_RING() \
1349         intel_ring_advance(LP_RING(dev_priv))
1350
1351 /**
1352  * Lock test for when it's just for synchronization of ring access.
1353  *
1354  * In that case, we don't need to do it when GEM is initialized as nobody else
1355  * has access to the ring.
1356  */
1357 #define RING_LOCK_TEST_WITH_RETURN(dev, file) do {                      \
1358         if (LP_RING(dev->dev_private)->obj == NULL)                     \
1359                 LOCK_TEST_WITH_RETURN(dev, file);                       \
1360 } while (0)
1361
1362 /* On SNB platform, before reading ring registers forcewake bit
1363  * must be set to prevent GT core from power down and stale values being
1364  * returned.
1365  */
1366 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1367 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1368 void __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1369
1370 /* We give fast paths for the really cool registers */
1371 #define NEEDS_FORCE_WAKE(dev_priv, reg) \
1372         (((dev_priv)->info->gen >= 6) && \
1373          ((reg) < 0x40000) &&            \
1374          ((reg) != FORCEWAKE))
1375
1376 #define __i915_read(x, y) \
1377         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1378
1379 __i915_read(8, b)
1380 __i915_read(16, w)
1381 __i915_read(32, l)
1382 __i915_read(64, q)
1383 #undef __i915_read
1384
1385 #define __i915_write(x, y) \
1386         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1387
1388 __i915_write(8, b)
1389 __i915_write(16, w)
1390 __i915_write(32, l)
1391 __i915_write(64, q)
1392 #undef __i915_write
1393
1394 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1395 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1396
1397 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1398 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1399 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
1400 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
1401
1402 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1403 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1404 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
1405 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
1406
1407 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1408 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1409
1410 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1411 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1412
1413
1414 #endif