drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP = POWER_DOMAIN_TRANSCODER_A + 0xF,
 102 };
 103
 104 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 105 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 106                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 107 #define POWER_DOMAIN_TRANSCODER(tran) ((tran) + POWER_DOMAIN_TRANSCODER_A)
 108
 109 enum hpd_pin {
 110         HPD_NONE = 0,
 111         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 112         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 113         HPD_CRT,
 114         HPD_SDVO_B,
 115         HPD_SDVO_C,
 116         HPD_PORT_B,
 117         HPD_PORT_C,
 118         HPD_PORT_D,
 119         HPD_NUM_PINS
 120 };
 121
 122 #define I915_GEM_GPU_DOMAINS \
 123         (I915_GEM_DOMAIN_RENDER | \
 124          I915_GEM_DOMAIN_SAMPLER | \
 125          I915_GEM_DOMAIN_COMMAND | \
 126          I915_GEM_DOMAIN_INSTRUCTION | \
 127          I915_GEM_DOMAIN_VERTEX)
 128
 129 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 130
 131 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 132         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 133                 if ((intel_encoder)->base.crtc == (__crtc))
 134
 135 struct drm_i915_private;
 136
 137 enum intel_dpll_id {
 138         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 139         /* real shared dpll ids must be >= 0 */
 140         DPLL_ID_PCH_PLL_A,
 141         DPLL_ID_PCH_PLL_B,
 142 };
 143 #define I915_NUM_PLLS 2
 144
 145 struct intel_dpll_hw_state {
 146         uint32_t dpll;
 147         uint32_t dpll_md;
 148         uint32_t fp0;
 149         uint32_t fp1;
 150 };
 151
 152 struct intel_shared_dpll {
 153         int refcount; /* count of number of CRTCs sharing this PLL */
 154         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 155         bool on; /* is the PLL actually active? Disabled during modeset */
 156         const char *name;
 157         /* should match the index in the dev_priv->shared_dplls array */
 158         enum intel_dpll_id id;
 159         struct intel_dpll_hw_state hw_state;
 160         void (*mode_set)(struct drm_i915_private *dev_priv,
 161                          struct intel_shared_dpll *pll);
 162         void (*enable)(struct drm_i915_private *dev_priv,
 163                        struct intel_shared_dpll *pll);
 164         void (*disable)(struct drm_i915_private *dev_priv,
 165                         struct intel_shared_dpll *pll);
 166         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 167                              struct intel_shared_dpll *pll,
 168                              struct intel_dpll_hw_state *hw_state);
 169 };
 170
 171 /* Used by dp and fdi links */
 172 struct intel_link_m_n {
 173         uint32_t        tu;
 174         uint32_t        gmch_m;
 175         uint32_t        gmch_n;
 176         uint32_t        link_m;
 177         uint32_t        link_n;
 178 };
 179
 180 void intel_link_compute_m_n(int bpp, int nlanes,
 181                             int pixel_clock, int link_clock,
 182                             struct intel_link_m_n *m_n);
 183
 184 struct intel_ddi_plls {
 185         int spll_refcount;
 186         int wrpll1_refcount;
 187         int wrpll2_refcount;
 188 };
 189
 190 /* Interface history:
 191  *
 192  * 1.1: Original.
 193  * 1.2: Add Power Management
 194  * 1.3: Add vblank support
 195  * 1.4: Fix cmdbuffer path, add heap destroy
 196  * 1.5: Add vblank pipe configuration
 197  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 198  *      - Support vertical blank on secondary display pipe
 199  */
 200 #define DRIVER_MAJOR            1
 201 #define DRIVER_MINOR            6
 202 #define DRIVER_PATCHLEVEL       0
 203
 204 #define WATCH_LISTS     0
 205 #define WATCH_GTT       0
 206
 207 #define I915_GEM_PHYS_CURSOR_0 1
 208 #define I915_GEM_PHYS_CURSOR_1 2
 209 #define I915_GEM_PHYS_OVERLAY_REGS 3
 210 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 211
 212 struct drm_i915_gem_phys_object {
 213         int id;
 214         struct page **page_list;
 215         drm_dma_handle_t *handle;
 216         struct drm_i915_gem_object *cur_obj;
 217 };
 218
 219 struct opregion_header;
 220 struct opregion_acpi;
 221 struct opregion_swsci;
 222 struct opregion_asle;
 223
 224 struct intel_opregion {
 225         struct opregion_header __iomem *header;
 226         struct opregion_acpi __iomem *acpi;
 227         struct opregion_swsci __iomem *swsci;
 228         u32 swsci_gbda_sub_functions;
 229         u32 swsci_sbcb_sub_functions;
 230         struct opregion_asle __iomem *asle;
 231         void __iomem *vbt;
 232         u32 __iomem *lid_state;
 233 };
 234 #define OPREGION_SIZE            (8*1024)
 235
 236 struct intel_overlay;
 237 struct intel_overlay_error_state;
 238
 239 struct drm_i915_master_private {
 240         drm_local_map_t *sarea;
 241         struct _drm_i915_sarea *sarea_priv;
 242 };
 243 #define I915_FENCE_REG_NONE -1
 244 #define I915_MAX_NUM_FENCES 32
 245 /* 32 fences + sign bit for FENCE_REG_NONE */
 246 #define I915_MAX_NUM_FENCE_BITS 6
 247
 248 struct drm_i915_fence_reg {
 249         struct list_head lru_list;
 250         struct drm_i915_gem_object *obj;
 251         int pin_count;
 252 };
 253
 254 struct sdvo_device_mapping {
 255         u8 initialized;
 256         u8 dvo_port;
 257         u8 slave_addr;
 258         u8 dvo_wiring;
 259         u8 i2c_pin;
 260         u8 ddc_pin;
 261 };
 262
 263 struct intel_display_error_state;
 264
 265 struct drm_i915_error_state {
 266         struct kref ref;
 267         u32 eir;
 268         u32 pgtbl_er;
 269         u32 ier;
 270         u32 ccid;
 271         u32 derrmr;
 272         u32 forcewake;
 273         bool waiting[I915_NUM_RINGS];
 274         u32 pipestat[I915_MAX_PIPES];
 275         u32 tail[I915_NUM_RINGS];
 276         u32 head[I915_NUM_RINGS];
 277         u32 ctl[I915_NUM_RINGS];
 278         u32 ipeir[I915_NUM_RINGS];
 279         u32 ipehr[I915_NUM_RINGS];
 280         u32 instdone[I915_NUM_RINGS];
 281         u32 acthd[I915_NUM_RINGS];
 282         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 283         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 284         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 285         /* our own tracking of ring head and tail */
 286         u32 cpu_ring_head[I915_NUM_RINGS];
 287         u32 cpu_ring_tail[I915_NUM_RINGS];
 288         u32 error; /* gen6+ */
 289         u32 err_int; /* gen7 */
 290         u32 instpm[I915_NUM_RINGS];
 291         u32 instps[I915_NUM_RINGS];
 292         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 293         u32 seqno[I915_NUM_RINGS];
 294         u64 bbaddr;
 295         u32 fault_reg[I915_NUM_RINGS];
 296         u32 done_reg;
 297         u32 faddr[I915_NUM_RINGS];
 298         u64 fence[I915_MAX_NUM_FENCES];
 299         struct timeval time;
 300         struct drm_i915_error_ring {
 301                 struct drm_i915_error_object {
 302                         int page_count;
 303                         u32 gtt_offset;
 304                         u32 *pages[0];
 305                 } *ringbuffer, *batchbuffer, *ctx;
 306                 struct drm_i915_error_request {
 307                         long jiffies;
 308                         u32 seqno;
 309                         u32 tail;
 310                 } *requests;
 311                 int num_requests;
 312         } ring[I915_NUM_RINGS];
 313         struct drm_i915_error_buffer {
 314                 u32 size;
 315                 u32 name;
 316                 u32 rseqno, wseqno;
 317                 u32 gtt_offset;
 318                 u32 read_domains;
 319                 u32 write_domain;
 320                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 321                 s32 pinned:2;
 322                 u32 tiling:2;
 323                 u32 dirty:1;
 324                 u32 purgeable:1;
 325                 s32 ring:4;
 326                 u32 cache_level:2;
 327         } **active_bo, **pinned_bo;
 328         u32 *active_bo_count, *pinned_bo_count;
 329         struct intel_overlay_error_state *overlay;
 330         struct intel_display_error_state *display;
 331 };
 332
 333 struct intel_crtc_config;
 334 struct intel_crtc;
 335 struct intel_limit;
 336 struct dpll;
 337
 338 struct drm_i915_display_funcs {
 339         bool (*fbc_enabled)(struct drm_device *dev);
 340         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 341         void (*disable_fbc)(struct drm_device *dev);
 342         int (*get_display_clock_speed)(struct drm_device *dev);
 343         int (*get_fifo_size)(struct drm_device *dev, int plane);
 344         /**
 345          * find_dpll() - Find the best values for the PLL
 346          * @limit: limits for the PLL
 347          * @crtc: current CRTC
 348          * @target: target frequency in kHz
 349          * @refclk: reference clock frequency in kHz
 350          * @match_clock: if provided, @best_clock P divider must
 351          *               match the P divider from @match_clock
 352          *               used for LVDS downclocking
 353          * @best_clock: best PLL values found
 354          *
 355          * Returns true on success, false on failure.
 356          */
 357         bool (*find_dpll)(const struct intel_limit *limit,
 358                           struct drm_crtc *crtc,
 359                           int target, int refclk,
 360                           struct dpll *match_clock,
 361                           struct dpll *best_clock);
 362         void (*update_wm)(struct drm_device *dev);
 363         void (*update_sprite_wm)(struct drm_plane *plane,
 364                                  struct drm_crtc *crtc,
 365                                  uint32_t sprite_width, int pixel_size,
 366                                  bool enable, bool scaled);
 367         void (*modeset_global_resources)(struct drm_device *dev);
 368         /* Returns the active state of the crtc, and if the crtc is active,
 369          * fills out the pipe-config with the hw state. */
 370         bool (*get_pipe_config)(struct intel_crtc *,
 371                                 struct intel_crtc_config *);
 372         void (*get_clock)(struct intel_crtc *, struct intel_crtc_config *);
 373         int (*crtc_mode_set)(struct drm_crtc *crtc,
 374                              int x, int y,
 375                              struct drm_framebuffer *old_fb);
 376         void (*crtc_enable)(struct drm_crtc *crtc);
 377         void (*crtc_disable)(struct drm_crtc *crtc);
 378         void (*off)(struct drm_crtc *crtc);
 379         void (*write_eld)(struct drm_connector *connector,
 380                           struct drm_crtc *crtc);
 381         void (*fdi_link_train)(struct drm_crtc *crtc);
 382         void (*init_clock_gating)(struct drm_device *dev);
 383         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 384                           struct drm_framebuffer *fb,
 385                           struct drm_i915_gem_object *obj,
 386                           uint32_t flags);
 387         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 388                             int x, int y);
 389         void (*hpd_irq_setup)(struct drm_device *dev);
 390         /* clock updates for mode set */
 391         /* cursor updates */
 392         /* render clock increase/decrease */
 393         /* display clock increase/decrease */
 394         /* pll clock increase/decrease */
 395 };
 396
 397 struct intel_uncore_funcs {
 398         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 399         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 400 };
 401
 402 struct intel_uncore {
 403         spinlock_t lock; /** lock is also taken in irq contexts. */
 404
 405         struct intel_uncore_funcs funcs;
 406
 407         unsigned fifo_count;
 408         unsigned forcewake_count;
 409 };
 410
 411 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 412         func(is_mobile) sep \
 413         func(is_i85x) sep \
 414         func(is_i915g) sep \
 415         func(is_i945gm) sep \
 416         func(is_g33) sep \
 417         func(need_gfx_hws) sep \
 418         func(is_g4x) sep \
 419         func(is_pineview) sep \
 420         func(is_broadwater) sep \
 421         func(is_crestline) sep \
 422         func(is_ivybridge) sep \
 423         func(is_valleyview) sep \
 424         func(is_haswell) sep \
 425         func(is_preliminary) sep \
 426         func(has_force_wake) sep \
 427         func(has_fbc) sep \
 428         func(has_pipe_cxsr) sep \
 429         func(has_hotplug) sep \
 430         func(cursor_needs_physical) sep \
 431         func(has_overlay) sep \
 432         func(overlay_needs_physical) sep \
 433         func(supports_tv) sep \
 434         func(has_bsd_ring) sep \
 435         func(has_blt_ring) sep \
 436         func(has_vebox_ring) sep \
 437         func(has_llc) sep \
 438         func(has_ddi) sep \
 439         func(has_fpga_dbg)
 440
 441 #define DEFINE_FLAG(name) u8 name:1
 442 #define SEP_SEMICOLON ;
 443
 444 struct intel_device_info {
 445         u32 display_mmio_offset;
 446         u8 num_pipes:3;
 447         u8 gen;
 448         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 449 };
 450
 451 #undef DEFINE_FLAG
 452 #undef SEP_SEMICOLON
 453
 454 enum i915_cache_level {
 455         I915_CACHE_NONE = 0,
 456         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 457         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 458                               caches, eg sampler/render caches, and the
 459                               large Last-Level-Cache. LLC is coherent with
 460                               the CPU, but L3 is only visible to the GPU. */
 461         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 462 };
 463
 464 typedef uint32_t gen6_gtt_pte_t;
 465
 466 struct i915_address_space {
 467         struct drm_mm mm;
 468         struct drm_device *dev;
 469         struct list_head global_link;
 470         unsigned long start;            /* Start offset always 0 for dri2 */
 471         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 472
 473         struct {
 474                 dma_addr_t addr;
 475                 struct page *page;
 476         } scratch;
 477
 478         /**
 479          * List of objects currently involved in rendering.
 480          *
 481          * Includes buffers having the contents of their GPU caches
 482          * flushed, not necessarily primitives.  last_rendering_seqno
 483          * represents when the rendering involved will be completed.
 484          *
 485          * A reference is held on the buffer while on this list.
 486          */
 487         struct list_head active_list;
 488
 489         /**
 490          * LRU list of objects which are not in the ringbuffer and
 491          * are ready to unbind, but are still in the GTT.
 492          *
 493          * last_rendering_seqno is 0 while an object is in this list.
 494          *
 495          * A reference is not held on the buffer while on this list,
 496          * as merely being GTT-bound shouldn't prevent its being
 497          * freed, and we'll pull it off the list in the free path.
 498          */
 499         struct list_head inactive_list;
 500
 501         /* FIXME: Need a more generic return type */
 502         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 503                                      enum i915_cache_level level);
 504         void (*clear_range)(struct i915_address_space *vm,
 505                             unsigned int first_entry,
 506                             unsigned int num_entries);
 507         void (*insert_entries)(struct i915_address_space *vm,
 508                                struct sg_table *st,
 509                                unsigned int first_entry,
 510                                enum i915_cache_level cache_level);
 511         void (*cleanup)(struct i915_address_space *vm);
 512 };
 513
 514 /* The Graphics Translation Table is the way in which GEN hardware translates a
 515  * Graphics Virtual Address into a Physical Address. In addition to the normal
 516  * collateral associated with any va->pa translations GEN hardware also has a
 517  * portion of the GTT which can be mapped by the CPU and remain both coherent
 518  * and correct (in cases like swizzling). That region is referred to as GMADR in
 519  * the spec.
 520  */
 521 struct i915_gtt {
 522         struct i915_address_space base;
 523         size_t stolen_size;             /* Total size of stolen memory */
 524
 525         unsigned long mappable_end;     /* End offset that we can CPU map */
 526         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 527         phys_addr_t mappable_base;      /* PA of our GMADR */
 528
 529         /** "Graphics Stolen Memory" holds the global PTEs */
 530         void __iomem *gsm;
 531
 532         bool do_idle_maps;
 533
 534         int mtrr;
 535
 536         /* global gtt ops */
 537         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 538                           size_t *stolen, phys_addr_t *mappable_base,
 539                           unsigned long *mappable_end);
 540 };
 541 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 542
 543 struct i915_hw_ppgtt {
 544         struct i915_address_space base;
 545         unsigned num_pd_entries;
 546         struct page **pt_pages;
 547         uint32_t pd_offset;
 548         dma_addr_t *pt_dma_addr;
 549
 550         int (*enable)(struct drm_device *dev);
 551 };
 552
 553 /**
 554  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 555  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 556  * object into/from the address space.
 557  *
 558  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 559  * will always be <= an objects lifetime. So object refcounting should cover us.
 560  */
 561 struct i915_vma {
 562         struct drm_mm_node node;
 563         struct drm_i915_gem_object *obj;
 564         struct i915_address_space *vm;
 565
 566         /** This object's place on the active/inactive lists */
 567         struct list_head mm_list;
 568
 569         struct list_head vma_link; /* Link in the object's VMA list */
 570
 571         /** This vma's place in the batchbuffer or on the eviction list */
 572         struct list_head exec_list;
 573
 574         /**
 575          * Used for performing relocations during execbuffer insertion.
 576          */
 577         struct hlist_node exec_node;
 578         unsigned long exec_handle;
 579         struct drm_i915_gem_exec_object2 *exec_entry;
 580
 581 };
 582
 583 struct i915_ctx_hang_stats {
 584         /* This context had batch pending when hang was declared */
 585         unsigned batch_pending;
 586
 587         /* This context had batch active when hang was declared */
 588         unsigned batch_active;
 589 };
 590
 591 /* This must match up with the value previously used for execbuf2.rsvd1. */
 592 #define DEFAULT_CONTEXT_ID 0
 593 struct i915_hw_context {
 594         struct kref ref;
 595         int id;
 596         bool is_initialized;
 597         struct drm_i915_file_private *file_priv;
 598         struct intel_ring_buffer *ring;
 599         struct drm_i915_gem_object *obj;
 600         struct i915_ctx_hang_stats hang_stats;
 601 };
 602
 603 struct i915_fbc {
 604         unsigned long size;
 605         unsigned int fb_id;
 606         enum plane plane;
 607         int y;
 608
 609         struct drm_mm_node *compressed_fb;
 610         struct drm_mm_node *compressed_llb;
 611
 612         struct intel_fbc_work {
 613                 struct delayed_work work;
 614                 struct drm_crtc *crtc;
 615                 struct drm_framebuffer *fb;
 616                 int interval;
 617         } *fbc_work;
 618
 619         enum no_fbc_reason {
 620                 FBC_OK, /* FBC is enabled */
 621                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 622                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 623                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 624                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 625                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 626                 FBC_BAD_PLANE, /* fbc not supported on plane */
 627                 FBC_NOT_TILED, /* buffer not tiled */
 628                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 629                 FBC_MODULE_PARAM,
 630                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 631         } no_fbc_reason;
 632 };
 633
 634 enum no_psr_reason {
 635         PSR_NO_SOURCE, /* Not supported on platform */
 636         PSR_NO_SINK, /* Not supported by panel */
 637         PSR_MODULE_PARAM,
 638         PSR_CRTC_NOT_ACTIVE,
 639         PSR_PWR_WELL_ENABLED,
 640         PSR_NOT_TILED,
 641         PSR_SPRITE_ENABLED,
 642         PSR_S3D_ENABLED,
 643         PSR_INTERLACED_ENABLED,
 644         PSR_HSW_NOT_DDIA,
 645 };
 646
 647 enum intel_pch {
 648         PCH_NONE = 0,   /* No PCH present */
 649         PCH_IBX,        /* Ibexpeak PCH */
 650         PCH_CPT,        /* Cougarpoint PCH */
 651         PCH_LPT,        /* Lynxpoint PCH */
 652         PCH_NOP,
 653 };
 654
 655 enum intel_sbi_destination {
 656         SBI_ICLK,
 657         SBI_MPHY,
 658 };
 659
 660 #define QUIRK_PIPEA_FORCE (1<<0)
 661 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 662 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 663 #define QUIRK_NO_PCH_PWM_ENABLE (1<<3)
 664
 665 struct intel_fbdev;
 666 struct intel_fbc_work;
 667
 668 struct intel_gmbus {
 669         struct i2c_adapter adapter;
 670         u32 force_bit;
 671         u32 reg0;
 672         u32 gpio_reg;
 673         struct i2c_algo_bit_data bit_algo;
 674         struct drm_i915_private *dev_priv;
 675 };
 676
 677 struct i915_suspend_saved_registers {
 678         u8 saveLBB;
 679         u32 saveDSPACNTR;
 680         u32 saveDSPBCNTR;
 681         u32 saveDSPARB;
 682         u32 savePIPEACONF;
 683         u32 savePIPEBCONF;
 684         u32 savePIPEASRC;
 685         u32 savePIPEBSRC;
 686         u32 saveFPA0;
 687         u32 saveFPA1;
 688         u32 saveDPLL_A;
 689         u32 saveDPLL_A_MD;
 690         u32 saveHTOTAL_A;
 691         u32 saveHBLANK_A;
 692         u32 saveHSYNC_A;
 693         u32 saveVTOTAL_A;
 694         u32 saveVBLANK_A;
 695         u32 saveVSYNC_A;
 696         u32 saveBCLRPAT_A;
 697         u32 saveTRANSACONF;
 698         u32 saveTRANS_HTOTAL_A;
 699         u32 saveTRANS_HBLANK_A;
 700         u32 saveTRANS_HSYNC_A;
 701         u32 saveTRANS_VTOTAL_A;
 702         u32 saveTRANS_VBLANK_A;
 703         u32 saveTRANS_VSYNC_A;
 704         u32 savePIPEASTAT;
 705         u32 saveDSPASTRIDE;
 706         u32 saveDSPASIZE;
 707         u32 saveDSPAPOS;
 708         u32 saveDSPAADDR;
 709         u32 saveDSPASURF;
 710         u32 saveDSPATILEOFF;
 711         u32 savePFIT_PGM_RATIOS;
 712         u32 saveBLC_HIST_CTL;
 713         u32 saveBLC_PWM_CTL;
 714         u32 saveBLC_PWM_CTL2;
 715         u32 saveBLC_CPU_PWM_CTL;
 716         u32 saveBLC_CPU_PWM_CTL2;
 717         u32 saveFPB0;
 718         u32 saveFPB1;
 719         u32 saveDPLL_B;
 720         u32 saveDPLL_B_MD;
 721         u32 saveHTOTAL_B;
 722         u32 saveHBLANK_B;
 723         u32 saveHSYNC_B;
 724         u32 saveVTOTAL_B;
 725         u32 saveVBLANK_B;
 726         u32 saveVSYNC_B;
 727         u32 saveBCLRPAT_B;
 728         u32 saveTRANSBCONF;
 729         u32 saveTRANS_HTOTAL_B;
 730         u32 saveTRANS_HBLANK_B;
 731         u32 saveTRANS_HSYNC_B;
 732         u32 saveTRANS_VTOTAL_B;
 733         u32 saveTRANS_VBLANK_B;
 734         u32 saveTRANS_VSYNC_B;
 735         u32 savePIPEBSTAT;
 736         u32 saveDSPBSTRIDE;
 737         u32 saveDSPBSIZE;
 738         u32 saveDSPBPOS;
 739         u32 saveDSPBADDR;
 740         u32 saveDSPBSURF;
 741         u32 saveDSPBTILEOFF;
 742         u32 saveVGA0;
 743         u32 saveVGA1;
 744         u32 saveVGA_PD;
 745         u32 saveVGACNTRL;
 746         u32 saveADPA;
 747         u32 saveLVDS;
 748         u32 savePP_ON_DELAYS;
 749         u32 savePP_OFF_DELAYS;
 750         u32 saveDVOA;
 751         u32 saveDVOB;
 752         u32 saveDVOC;
 753         u32 savePP_ON;
 754         u32 savePP_OFF;
 755         u32 savePP_CONTROL;
 756         u32 savePP_DIVISOR;
 757         u32 savePFIT_CONTROL;
 758         u32 save_palette_a[256];
 759         u32 save_palette_b[256];
 760         u32 saveDPFC_CB_BASE;
 761         u32 saveFBC_CFB_BASE;
 762         u32 saveFBC_LL_BASE;
 763         u32 saveFBC_CONTROL;
 764         u32 saveFBC_CONTROL2;
 765         u32 saveIER;
 766         u32 saveIIR;
 767         u32 saveIMR;
 768         u32 saveDEIER;
 769         u32 saveDEIMR;
 770         u32 saveGTIER;
 771         u32 saveGTIMR;
 772         u32 saveFDI_RXA_IMR;
 773         u32 saveFDI_RXB_IMR;
 774         u32 saveCACHE_MODE_0;
 775         u32 saveMI_ARB_STATE;
 776         u32 saveSWF0[16];
 777         u32 saveSWF1[16];
 778         u32 saveSWF2[3];
 779         u8 saveMSR;
 780         u8 saveSR[8];
 781         u8 saveGR[25];
 782         u8 saveAR_INDEX;
 783         u8 saveAR[21];
 784         u8 saveDACMASK;
 785         u8 saveCR[37];
 786         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 787         u32 saveCURACNTR;
 788         u32 saveCURAPOS;
 789         u32 saveCURABASE;
 790         u32 saveCURBCNTR;
 791         u32 saveCURBPOS;
 792         u32 saveCURBBASE;
 793         u32 saveCURSIZE;
 794         u32 saveDP_B;
 795         u32 saveDP_C;
 796         u32 saveDP_D;
 797         u32 savePIPEA_GMCH_DATA_M;
 798         u32 savePIPEB_GMCH_DATA_M;
 799         u32 savePIPEA_GMCH_DATA_N;
 800         u32 savePIPEB_GMCH_DATA_N;
 801         u32 savePIPEA_DP_LINK_M;
 802         u32 savePIPEB_DP_LINK_M;
 803         u32 savePIPEA_DP_LINK_N;
 804         u32 savePIPEB_DP_LINK_N;
 805         u32 saveFDI_RXA_CTL;
 806         u32 saveFDI_TXA_CTL;
 807         u32 saveFDI_RXB_CTL;
 808         u32 saveFDI_TXB_CTL;
 809         u32 savePFA_CTL_1;
 810         u32 savePFB_CTL_1;
 811         u32 savePFA_WIN_SZ;
 812         u32 savePFB_WIN_SZ;
 813         u32 savePFA_WIN_POS;
 814         u32 savePFB_WIN_POS;
 815         u32 savePCH_DREF_CONTROL;
 816         u32 saveDISP_ARB_CTL;
 817         u32 savePIPEA_DATA_M1;
 818         u32 savePIPEA_DATA_N1;
 819         u32 savePIPEA_LINK_M1;
 820         u32 savePIPEA_LINK_N1;
 821         u32 savePIPEB_DATA_M1;
 822         u32 savePIPEB_DATA_N1;
 823         u32 savePIPEB_LINK_M1;
 824         u32 savePIPEB_LINK_N1;
 825         u32 saveMCHBAR_RENDER_STANDBY;
 826         u32 savePCH_PORT_HOTPLUG;
 827 };
 828
 829 struct intel_gen6_power_mgmt {
 830         /* work and pm_iir are protected by dev_priv->irq_lock */
 831         struct work_struct work;
 832         u32 pm_iir;
 833
 834         /* On vlv we need to manually drop to Vmin with a delayed work. */
 835         struct delayed_work vlv_work;
 836
 837         /* The below variables an all the rps hw state are protected by
 838          * dev->struct mutext. */
 839         u8 cur_delay;
 840         u8 min_delay;
 841         u8 max_delay;
 842         u8 rpe_delay;
 843         u8 hw_max;
 844
 845         struct delayed_work delayed_resume_work;
 846
 847         /*
 848          * Protects RPS/RC6 register access and PCU communication.
 849          * Must be taken after struct_mutex if nested.
 850          */
 851         struct mutex hw_lock;
 852 };
 853
 854 /* defined intel_pm.c */
 855 extern spinlock_t mchdev_lock;
 856
 857 struct intel_ilk_power_mgmt {
 858         u8 cur_delay;
 859         u8 min_delay;
 860         u8 max_delay;
 861         u8 fmax;
 862         u8 fstart;
 863
 864         u64 last_count1;
 865         unsigned long last_time1;
 866         unsigned long chipset_power;
 867         u64 last_count2;
 868         struct timespec last_time2;
 869         unsigned long gfx_power;
 870         u8 corr;
 871
 872         int c_m;
 873         int r_t;
 874
 875         struct drm_i915_gem_object *pwrctx;
 876         struct drm_i915_gem_object *renderctx;
 877 };
 878
 879 /* Power well structure for haswell */
 880 struct i915_power_well {
 881         struct drm_device *device;
 882         spinlock_t lock;
 883         /* power well enable/disable usage count */
 884         int count;
 885         int i915_request;
 886 };
 887
 888 struct i915_dri1_state {
 889         unsigned allow_batchbuffer : 1;
 890         u32 __iomem *gfx_hws_cpu_addr;
 891
 892         unsigned int cpp;
 893         int back_offset;
 894         int front_offset;
 895         int current_page;
 896         int page_flipping;
 897
 898         uint32_t counter;
 899 };
 900
 901 struct i915_ums_state {
 902         /**
 903          * Flag if the X Server, and thus DRM, is not currently in
 904          * control of the device.
 905          *
 906          * This is set between LeaveVT and EnterVT.  It needs to be
 907          * replaced with a semaphore.  It also needs to be
 908          * transitioned away from for kernel modesetting.
 909          */
 910         int mm_suspended;
 911 };
 912
 913 struct intel_l3_parity {
 914         u32 *remap_info;
 915         struct work_struct error_work;
 916 };
 917
 918 struct i915_gem_mm {
 919         /** Memory allocator for GTT stolen memory */
 920         struct drm_mm stolen;
 921         /** List of all objects in gtt_space. Used to restore gtt
 922          * mappings on resume */
 923         struct list_head bound_list;
 924         /**
 925          * List of objects which are not bound to the GTT (thus
 926          * are idle and not used by the GPU) but still have
 927          * (presumably uncached) pages still attached.
 928          */
 929         struct list_head unbound_list;
 930
 931         /** Usable portion of the GTT for GEM */
 932         unsigned long stolen_base; /* limited to low memory (32-bit) */
 933
 934         /** PPGTT used for aliasing the PPGTT with the GTT */
 935         struct i915_hw_ppgtt *aliasing_ppgtt;
 936
 937         struct shrinker inactive_shrinker;
 938         bool shrinker_no_lock_stealing;
 939
 940         /** LRU list of objects with fence regs on them. */
 941         struct list_head fence_list;
 942
 943         /**
 944          * We leave the user IRQ off as much as possible,
 945          * but this means that requests will finish and never
 946          * be retired once the system goes idle. Set a timer to
 947          * fire periodically while the ring is running. When it
 948          * fires, go retire requests.
 949          */
 950         struct delayed_work retire_work;
 951
 952         /**
 953          * Are we in a non-interruptible section of code like
 954          * modesetting?
 955          */
 956         bool interruptible;
 957
 958         /** Bit 6 swizzling required for X tiling */
 959         uint32_t bit_6_swizzle_x;
 960         /** Bit 6 swizzling required for Y tiling */
 961         uint32_t bit_6_swizzle_y;
 962
 963         /* storage for physical objects */
 964         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 965
 966         /* accounting, useful for userland debugging */
 967         spinlock_t object_stat_lock;
 968         size_t object_memory;
 969         u32 object_count;
 970 };
 971
 972 struct drm_i915_error_state_buf {
 973         unsigned bytes;
 974         unsigned size;
 975         int err;
 976         u8 *buf;
 977         loff_t start;
 978         loff_t pos;
 979 };
 980
 981 struct i915_error_state_file_priv {
 982         struct drm_device *dev;
 983         struct drm_i915_error_state *error;
 984 };
 985
 986 struct i915_gpu_error {
 987         /* For hangcheck timer */
 988 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 989 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 990         struct timer_list hangcheck_timer;
 991
 992         /* For reset and error_state handling. */
 993         spinlock_t lock;
 994         /* Protected by the above dev->gpu_error.lock. */
 995         struct drm_i915_error_state *first_error;
 996         struct work_struct work;
 997
 998         unsigned long last_reset;
 999
1000         /**
1001          * State variable and reset counter controlling the reset flow
1002          *
1003          * Upper bits are for the reset counter.  This counter is used by the
1004          * wait_seqno code to race-free noticed that a reset event happened and
1005          * that it needs to restart the entire ioctl (since most likely the
1006          * seqno it waited for won't ever signal anytime soon).
1007          *
1008          * This is important for lock-free wait paths, where no contended lock
1009          * naturally enforces the correct ordering between the bail-out of the
1010          * waiter and the gpu reset work code.
1011          *
1012          * Lowest bit controls the reset state machine: Set means a reset is in
1013          * progress. This state will (presuming we don't have any bugs) decay
1014          * into either unset (successful reset) or the special WEDGED value (hw
1015          * terminally sour). All waiters on the reset_queue will be woken when
1016          * that happens.
1017          */
1018         atomic_t reset_counter;
1019
1020         /**
1021          * Special values/flags for reset_counter
1022          *
1023          * Note that the code relies on
1024          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
1025          * being true.
1026          */
1027 #define I915_RESET_IN_PROGRESS_FLAG     1
1028 #define I915_WEDGED                     0xffffffff
1029
1030         /**
1031          * Waitqueue to signal when the reset has completed. Used by clients
1032          * that wait for dev_priv->mm.wedged to settle.
1033          */
1034         wait_queue_head_t reset_queue;
1035
1036         /* For gpu hang simulation. */
1037         unsigned int stop_rings;
1038 };
1039
1040 enum modeset_restore {
1041         MODESET_ON_LID_OPEN,
1042         MODESET_DONE,
1043         MODESET_SUSPENDED,
1044 };
1045
1046 struct intel_vbt_data {
1047         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1048         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1049
1050         /* Feature bits */
1051         unsigned int int_tv_support:1;
1052         unsigned int lvds_dither:1;
1053         unsigned int lvds_vbt:1;
1054         unsigned int int_crt_support:1;
1055         unsigned int lvds_use_ssc:1;
1056         unsigned int display_clock_mode:1;
1057         unsigned int fdi_rx_polarity_inverted:1;
1058         int lvds_ssc_freq;
1059         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1060
1061         /* eDP */
1062         int edp_rate;
1063         int edp_lanes;
1064         int edp_preemphasis;
1065         int edp_vswing;
1066         bool edp_initialized;
1067         bool edp_support;
1068         int edp_bpp;
1069         struct edp_power_seq edp_pps;
1070
1071         /* MIPI DSI */
1072         struct {
1073                 u16 panel_id;
1074         } dsi;
1075
1076         int crt_ddc_pin;
1077
1078         int child_dev_num;
1079         struct child_device_config *child_dev;
1080 };
1081
1082 enum intel_ddb_partitioning {
1083         INTEL_DDB_PART_1_2,
1084         INTEL_DDB_PART_5_6, /* IVB+ */
1085 };
1086
1087 struct intel_wm_level {
1088         bool enable;
1089         uint32_t pri_val;
1090         uint32_t spr_val;
1091         uint32_t cur_val;
1092         uint32_t fbc_val;
1093 };
1094
1095 /*
1096  * This struct tracks the state needed for the Package C8+ feature.
1097  *
1098  * Package states C8 and deeper are really deep PC states that can only be
1099  * reached when all the devices on the system allow it, so even if the graphics
1100  * device allows PC8+, it doesn't mean the system will actually get to these
1101  * states.
1102  *
1103  * Our driver only allows PC8+ when all the outputs are disabled, the power well
1104  * is disabled and the GPU is idle. When these conditions are met, we manually
1105  * do the other conditions: disable the interrupts, clocks and switch LCPLL
1106  * refclk to Fclk.
1107  *
1108  * When we really reach PC8 or deeper states (not just when we allow it) we lose
1109  * the state of some registers, so when we come back from PC8+ we need to
1110  * restore this state. We don't get into PC8+ if we're not in RC6, so we don't
1111  * need to take care of the registers kept by RC6.
1112  *
1113  * The interrupt disabling is part of the requirements. We can only leave the
1114  * PCH HPD interrupts enabled. If we're in PC8+ and we get another interrupt we
1115  * can lock the machine.
1116  *
1117  * Ideally every piece of our code that needs PC8+ disabled would call
1118  * hsw_disable_package_c8, which would increment disable_count and prevent the
1119  * system from reaching PC8+. But we don't have a symmetric way to do this for
1120  * everything, so we have the requirements_met and gpu_idle variables. When we
1121  * switch requirements_met or gpu_idle to true we decrease disable_count, and
1122  * increase it in the opposite case. The requirements_met variable is true when
1123  * all the CRTCs, encoders and the power well are disabled. The gpu_idle
1124  * variable is true when the GPU is idle.
1125  *
1126  * In addition to everything, we only actually enable PC8+ if disable_count
1127  * stays at zero for at least some seconds. This is implemented with the
1128  * enable_work variable. We do this so we don't enable/disable PC8 dozens of
1129  * consecutive times when all screens are disabled and some background app
1130  * queries the state of our connectors, or we have some application constantly
1131  * waking up to use the GPU. Only after the enable_work function actually
1132  * enables PC8+ the "enable" variable will become true, which means that it can
1133  * be false even if disable_count is 0.
1134  *
1135  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1136  * goes back to false exactly before we reenable the IRQs. We use this variable
1137  * to check if someone is trying to enable/disable IRQs while they're supposed
1138  * to be disabled. This shouldn't happen and we'll print some error messages in
1139  * case it happens, but if it actually happens we'll also update the variables
1140  * inside struct regsave so when we restore the IRQs they will contain the
1141  * latest expected values.
1142  *
1143  * For more, read "Display Sequences for Package C8" on our documentation.
1144  */
1145 struct i915_package_c8 {
1146         bool requirements_met;
1147         bool gpu_idle;
1148         bool irqs_disabled;
1149         /* Only true after the delayed work task actually enables it. */
1150         bool enabled;
1151         int disable_count;
1152         struct mutex lock;
1153         struct delayed_work enable_work;
1154
1155         struct {
1156                 uint32_t deimr;
1157                 uint32_t sdeimr;
1158                 uint32_t gtimr;
1159                 uint32_t gtier;
1160                 uint32_t gen6_pmimr;
1161         } regsave;
1162 };
1163
1164 typedef struct drm_i915_private {
1165         struct drm_device *dev;
1166         struct kmem_cache *slab;
1167
1168         const struct intel_device_info *info;
1169
1170         int relative_constants_mode;
1171
1172         void __iomem *regs;
1173
1174         struct intel_uncore uncore;
1175
1176         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1177
1178
1179         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1180          * controller on different i2c buses. */
1181         struct mutex gmbus_mutex;
1182
1183         /**
1184          * Base address of the gmbus and gpio block.
1185          */
1186         uint32_t gpio_mmio_base;
1187
1188         wait_queue_head_t gmbus_wait_queue;
1189
1190         struct pci_dev *bridge_dev;
1191         struct intel_ring_buffer ring[I915_NUM_RINGS];
1192         uint32_t last_seqno, next_seqno;
1193
1194         drm_dma_handle_t *status_page_dmah;
1195         struct resource mch_res;
1196
1197         atomic_t irq_received;
1198
1199         /* protects the irq masks */
1200         spinlock_t irq_lock;
1201
1202         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1203         struct pm_qos_request pm_qos;
1204
1205         /* DPIO indirect register protection */
1206         struct mutex dpio_lock;
1207
1208         /** Cached value of IMR to avoid reads in updating the bitfield */
1209         u32 irq_mask;
1210         u32 gt_irq_mask;
1211         u32 pm_irq_mask;
1212
1213         struct work_struct hotplug_work;
1214         bool enable_hotplug_processing;
1215         struct {
1216                 unsigned long hpd_last_jiffies;
1217                 int hpd_cnt;
1218                 enum {
1219                         HPD_ENABLED = 0,
1220                         HPD_DISABLED = 1,
1221                         HPD_MARK_DISABLED = 2
1222                 } hpd_mark;
1223         } hpd_stats[HPD_NUM_PINS];
1224         u32 hpd_event_bits;
1225         struct timer_list hotplug_reenable_timer;
1226
1227         int num_plane;
1228
1229         struct i915_fbc fbc;
1230         struct intel_opregion opregion;
1231         struct intel_vbt_data vbt;
1232
1233         /* overlay */
1234         struct intel_overlay *overlay;
1235         unsigned int sprite_scaling_enabled;
1236
1237         /* backlight */
1238         struct {
1239                 int level;
1240                 bool enabled;
1241                 spinlock_t lock; /* bl registers and the above bl fields */
1242                 struct backlight_device *device;
1243         } backlight;
1244
1245         /* LVDS info */
1246         bool no_aux_handshake;
1247
1248         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1249         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1250         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1251
1252         unsigned int fsb_freq, mem_freq, is_ddr3;
1253
1254         /**
1255          * wq - Driver workqueue for GEM.
1256          *
1257          * NOTE: Work items scheduled here are not allowed to grab any modeset
1258          * locks, for otherwise the flushing done in the pageflip code will
1259          * result in deadlocks.
1260          */
1261         struct workqueue_struct *wq;
1262
1263         /* Display functions */
1264         struct drm_i915_display_funcs display;
1265
1266         /* PCH chipset type */
1267         enum intel_pch pch_type;
1268         unsigned short pch_id;
1269
1270         unsigned long quirks;
1271
1272         enum modeset_restore modeset_restore;
1273         struct mutex modeset_restore_lock;
1274
1275         struct list_head vm_list; /* Global list of all address spaces */
1276         struct i915_gtt gtt; /* VMA representing the global address space */
1277
1278         struct i915_gem_mm mm;
1279
1280         /* Kernel Modesetting */
1281
1282         struct sdvo_device_mapping sdvo_mappings[2];
1283
1284         struct drm_crtc *plane_to_crtc_mapping[3];
1285         struct drm_crtc *pipe_to_crtc_mapping[3];
1286         wait_queue_head_t pending_flip_queue;
1287
1288         int num_shared_dpll;
1289         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1290         struct intel_ddi_plls ddi_plls;
1291
1292         /* Reclocking support */
1293         bool render_reclock_avail;
1294         bool lvds_downclock_avail;
1295         /* indicates the reduced downclock for LVDS*/
1296         int lvds_downclock;
1297         u16 orig_clock;
1298
1299         bool mchbar_need_disable;
1300
1301         struct intel_l3_parity l3_parity;
1302
1303         /* Cannot be determined by PCIID. You must always read a register. */
1304         size_t ellc_size;
1305
1306         /* gen6+ rps state */
1307         struct intel_gen6_power_mgmt rps;
1308
1309         /* ilk-only ips/rps state. Everything in here is protected by the global
1310          * mchdev_lock in intel_pm.c */
1311         struct intel_ilk_power_mgmt ips;
1312
1313         /* Haswell power well */
1314         struct i915_power_well power_well;
1315
1316         enum no_psr_reason no_psr_reason;
1317
1318         struct i915_gpu_error gpu_error;
1319
1320         struct drm_i915_gem_object *vlv_pctx;
1321
1322         /* list of fbdev register on this device */
1323         struct intel_fbdev *fbdev;
1324
1325         /*
1326          * The console may be contended at resume, but we don't
1327          * want it to block on it.
1328          */
1329         struct work_struct console_resume_work;
1330
1331         struct drm_property *broadcast_rgb_property;
1332         struct drm_property *force_audio_property;
1333
1334         bool hw_contexts_disabled;
1335         uint32_t hw_context_size;
1336
1337         u32 fdi_rx_config;
1338
1339         struct i915_suspend_saved_registers regfile;
1340
1341         struct {
1342                 /*
1343                  * Raw watermark latency values:
1344                  * in 0.1us units for WM0,
1345                  * in 0.5us units for WM1+.
1346                  */
1347                 /* primary */
1348                 uint16_t pri_latency[5];
1349                 /* sprite */
1350                 uint16_t spr_latency[5];
1351                 /* cursor */
1352                 uint16_t cur_latency[5];
1353         } wm;
1354
1355         struct i915_package_c8 pc8;
1356
1357         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1358          * here! */
1359         struct i915_dri1_state dri1;
1360         /* Old ums support infrastructure, same warning applies. */
1361         struct i915_ums_state ums;
1362 } drm_i915_private_t;
1363
1364 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1365 {
1366         return dev->dev_private;
1367 }
1368
1369 /* Iterate over initialised rings */
1370 #define for_each_ring(ring__, dev_priv__, i__) \
1371         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1372                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1373
1374 enum hdmi_force_audio {
1375         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1376         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1377         HDMI_AUDIO_AUTO,                /* trust EDID */
1378         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1379 };
1380
1381 #define I915_GTT_OFFSET_NONE ((u32)-1)
1382
1383 struct drm_i915_gem_object_ops {
1384         /* Interface between the GEM object and its backing storage.
1385          * get_pages() is called once prior to the use of the associated set
1386          * of pages before to binding them into the GTT, and put_pages() is
1387          * called after we no longer need them. As we expect there to be
1388          * associated cost with migrating pages between the backing storage
1389          * and making them available for the GPU (e.g. clflush), we may hold
1390          * onto the pages after they are no longer referenced by the GPU
1391          * in case they may be used again shortly (for example migrating the
1392          * pages to a different memory domain within the GTT). put_pages()
1393          * will therefore most likely be called when the object itself is
1394          * being released or under memory pressure (where we attempt to
1395          * reap pages for the shrinker).
1396          */
1397         int (*get_pages)(struct drm_i915_gem_object *);
1398         void (*put_pages)(struct drm_i915_gem_object *);
1399 };
1400
1401 struct drm_i915_gem_object {
1402         struct drm_gem_object base;
1403
1404         const struct drm_i915_gem_object_ops *ops;
1405
1406         /** List of VMAs backed by this object */
1407         struct list_head vma_list;
1408
1409         /** Stolen memory for this object, instead of being backed by shmem. */
1410         struct drm_mm_node *stolen;
1411         struct list_head global_list;
1412
1413         struct list_head ring_list;
1414         /** Used in execbuf to temporarily hold a ref */
1415         struct list_head obj_exec_link;
1416
1417         /**
1418          * This is set if the object is on the active lists (has pending
1419          * rendering and so a non-zero seqno), and is not set if it i s on
1420          * inactive (ready to be unbound) list.
1421          */
1422         unsigned int active:1;
1423
1424         /**
1425          * This is set if the object has been written to since last bound
1426          * to the GTT
1427          */
1428         unsigned int dirty:1;
1429
1430         /**
1431          * Fence register bits (if any) for this object.  Will be set
1432          * as needed when mapped into the GTT.
1433          * Protected by dev->struct_mutex.
1434          */
1435         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1436
1437         /**
1438          * Advice: are the backing pages purgeable?
1439          */
1440         unsigned int madv:2;
1441
1442         /**
1443          * Current tiling mode for the object.
1444          */
1445         unsigned int tiling_mode:2;
1446         /**
1447          * Whether the tiling parameters for the currently associated fence
1448          * register have changed. Note that for the purposes of tracking
1449          * tiling changes we also treat the unfenced register, the register
1450          * slot that the object occupies whilst it executes a fenced
1451          * command (such as BLT on gen2/3), as a "fence".
1452          */
1453         unsigned int fence_dirty:1;
1454
1455         /** How many users have pinned this object in GTT space. The following
1456          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1457          * (via user_pin_count), execbuffer (objects are not allowed multiple
1458          * times for the same batchbuffer), and the framebuffer code. When
1459          * switching/pageflipping, the framebuffer code has at most two buffers
1460          * pinned per crtc.
1461          *
1462          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1463          * bits with absolutely no headroom. So use 4 bits. */
1464         unsigned int pin_count:4;
1465 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1466
1467         /**
1468          * Is the object at the current location in the gtt mappable and
1469          * fenceable? Used to avoid costly recalculations.
1470          */
1471         unsigned int map_and_fenceable:1;
1472
1473         /**
1474          * Whether the current gtt mapping needs to be mappable (and isn't just
1475          * mappable by accident). Track pin and fault separate for a more
1476          * accurate mappable working set.
1477          */
1478         unsigned int fault_mappable:1;
1479         unsigned int pin_mappable:1;
1480         unsigned int pin_display:1;
1481
1482         /*
1483          * Is the GPU currently using a fence to access this buffer,
1484          */
1485         unsigned int pending_fenced_gpu_access:1;
1486         unsigned int fenced_gpu_access:1;
1487
1488         unsigned int cache_level:3;
1489
1490         unsigned int has_aliasing_ppgtt_mapping:1;
1491         unsigned int has_global_gtt_mapping:1;
1492         unsigned int has_dma_mapping:1;
1493
1494         struct sg_table *pages;
1495         int pages_pin_count;
1496
1497         /* prime dma-buf support */
1498         void *dma_buf_vmapping;
1499         int vmapping_count;
1500
1501         struct intel_ring_buffer *ring;
1502
1503         /** Breadcrumb of last rendering to the buffer. */
1504         uint32_t last_read_seqno;
1505         uint32_t last_write_seqno;
1506         /** Breadcrumb of last fenced GPU access to the buffer. */
1507         uint32_t last_fenced_seqno;
1508
1509         /** Current tiling stride for the object, if it's tiled. */
1510         uint32_t stride;
1511
1512         /** Record of address bit 17 of each page at last unbind. */
1513         unsigned long *bit_17;
1514
1515         /** User space pin count and filp owning the pin */
1516         uint32_t user_pin_count;
1517         struct drm_file *pin_filp;
1518
1519         /** for phy allocated objects */
1520         struct drm_i915_gem_phys_object *phys_obj;
1521 };
1522 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1523
1524 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1525
1526 /**
1527  * Request queue structure.
1528  *
1529  * The request queue allows us to note sequence numbers that have been emitted
1530  * and may be associated with active buffers to be retired.
1531  *
1532  * By keeping this list, we can avoid having to do questionable
1533  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1534  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1535  */
1536 struct drm_i915_gem_request {
1537         /** On Which ring this request was generated */
1538         struct intel_ring_buffer *ring;
1539
1540         /** GEM sequence number associated with this request. */
1541         uint32_t seqno;
1542
1543         /** Position in the ringbuffer of the start of the request */
1544         u32 head;
1545
1546         /** Position in the ringbuffer of the end of the request */
1547         u32 tail;
1548
1549         /** Context related to this request */
1550         struct i915_hw_context *ctx;
1551
1552         /** Batch buffer related to this request if any */
1553         struct drm_i915_gem_object *batch_obj;
1554
1555         /** Time at which this request was emitted, in jiffies. */
1556         unsigned long emitted_jiffies;
1557
1558         /** global list entry for this request */
1559         struct list_head list;
1560
1561         struct drm_i915_file_private *file_priv;
1562         /** file_priv list entry for this request */
1563         struct list_head client_list;
1564 };
1565
1566 struct drm_i915_file_private {
1567         struct {
1568                 spinlock_t lock;
1569                 struct list_head request_list;
1570         } mm;
1571         struct idr context_idr;
1572
1573         struct i915_ctx_hang_stats hang_stats;
1574 };
1575
1576 #define INTEL_INFO(dev) (to_i915(dev)->info)
1577
1578 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1579 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1580 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1581 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1582 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1583 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1584 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1585 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1586 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1587 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1588 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1589 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1590 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1591 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1592 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1593 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1594 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1595 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1596 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1597                                  (dev)->pci_device == 0x0152 || \
1598                                  (dev)->pci_device == 0x015a)
1599 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1600                                  (dev)->pci_device == 0x0106 || \
1601                                  (dev)->pci_device == 0x010A)
1602 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1603 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1604 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1605 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1606                                  ((dev)->pci_device & 0xFF00) == 0x0C00)
1607 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1608                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1609 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
1610                                  ((dev)->pci_device & 0x00F0) == 0x0020)
1611 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
1612
1613 /*
1614  * The genX designation typically refers to the render engine, so render
1615  * capability related checks should use IS_GEN, while display and other checks
1616  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1617  * chips, etc.).
1618  */
1619 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1620 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1621 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1622 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1623 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1624 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1625
1626 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1627 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1628 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->has_vebox_ring)
1629 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1630 #define HAS_WT(dev)            (IS_HASWELL(dev) && to_i915(dev)->ellc_size)
1631 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1632
1633 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1634 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1635
1636 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1637 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1638
1639 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1640 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1641
1642 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1643  * rows, which changed the alignment requirements and fence programming.
1644  */
1645 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1646                                                       IS_I915GM(dev)))
1647 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1648 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1649 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1650 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1651 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1652 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1653
1654 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1655 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1656 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1657
1658 #define HAS_IPS(dev)            (IS_ULT(dev))
1659
1660 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1661 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1662 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1663
1664 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1665 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1666 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1667 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1668 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1669 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1670
1671 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1672 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1673 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1674 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1675 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1676 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1677
1678 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1679
1680 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1681
1682 #define GT_FREQUENCY_MULTIPLIER 50
1683
1684 #include "i915_trace.h"
1685
1686 /**
1687  * RC6 is a special power stage which allows the GPU to enter an very
1688  * low-voltage mode when idle, using down to 0V while at this stage.  This
1689  * stage is entered automatically when the GPU is idle when RC6 support is
1690  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1691  *
1692  * There are different RC6 modes available in Intel GPU, which differentiate
1693  * among each other with the latency required to enter and leave RC6 and
1694  * voltage consumed by the GPU in different states.
1695  *
1696  * The combination of the following flags define which states GPU is allowed
1697  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1698  * RC6pp is deepest RC6. Their support by hardware varies according to the
1699  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1700  * which brings the most power savings; deeper states save more power, but
1701  * require higher latency to switch to and wake up.
1702  */
1703 #define INTEL_RC6_ENABLE                        (1<<0)
1704 #define INTEL_RC6p_ENABLE                       (1<<1)
1705 #define INTEL_RC6pp_ENABLE                      (1<<2)
1706
1707 extern const struct drm_ioctl_desc i915_ioctls[];
1708 extern int i915_max_ioctl;
1709 extern unsigned int i915_fbpercrtc __always_unused;
1710 extern int i915_panel_ignore_lid __read_mostly;
1711 extern unsigned int i915_powersave __read_mostly;
1712 extern int i915_semaphores __read_mostly;
1713 extern unsigned int i915_lvds_downclock __read_mostly;
1714 extern int i915_lvds_channel_mode __read_mostly;
1715 extern int i915_panel_use_ssc __read_mostly;
1716 extern int i915_vbt_sdvo_panel_type __read_mostly;
1717 extern int i915_enable_rc6 __read_mostly;
1718 extern int i915_enable_fbc __read_mostly;
1719 extern bool i915_enable_hangcheck __read_mostly;
1720 extern int i915_enable_ppgtt __read_mostly;
1721 extern int i915_enable_psr __read_mostly;
1722 extern unsigned int i915_preliminary_hw_support __read_mostly;
1723 extern int i915_disable_power_well __read_mostly;
1724 extern int i915_enable_ips __read_mostly;
1725 extern bool i915_fastboot __read_mostly;
1726 extern int i915_enable_pc8 __read_mostly;
1727 extern int i915_pc8_timeout __read_mostly;
1728 extern bool i915_prefault_disable __read_mostly;
1729
1730 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1731 extern int i915_resume(struct drm_device *dev);
1732 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1733 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1734
1735                                 /* i915_dma.c */
1736 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1737 extern void i915_kernel_lost_context(struct drm_device * dev);
1738 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1739 extern int i915_driver_unload(struct drm_device *);
1740 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1741 extern void i915_driver_lastclose(struct drm_device * dev);
1742 extern void i915_driver_preclose(struct drm_device *dev,
1743                                  struct drm_file *file_priv);
1744 extern void i915_driver_postclose(struct drm_device *dev,
1745                                   struct drm_file *file_priv);
1746 extern int i915_driver_device_is_agp(struct drm_device * dev);
1747 #ifdef CONFIG_COMPAT
1748 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1749                               unsigned long arg);
1750 #endif
1751 extern int i915_emit_box(struct drm_device *dev,
1752                          struct drm_clip_rect *box,
1753                          int DR1, int DR4);
1754 extern int intel_gpu_reset(struct drm_device *dev);
1755 extern int i915_reset(struct drm_device *dev);
1756 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1757 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1758 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1759 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1760
1761 extern void intel_console_resume(struct work_struct *work);
1762
1763 /* i915_irq.c */
1764 void i915_queue_hangcheck(struct drm_device *dev);
1765 void i915_handle_error(struct drm_device *dev, bool wedged);
1766
1767 extern void intel_irq_init(struct drm_device *dev);
1768 extern void intel_pm_init(struct drm_device *dev);
1769 extern void intel_hpd_init(struct drm_device *dev);
1770 extern void intel_pm_init(struct drm_device *dev);
1771
1772 extern void intel_uncore_sanitize(struct drm_device *dev);
1773 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1774 extern void intel_uncore_init(struct drm_device *dev);
1775 extern void intel_uncore_clear_errors(struct drm_device *dev);
1776 extern void intel_uncore_check_errors(struct drm_device *dev);
1777
1778 void
1779 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1780
1781 void
1782 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1783
1784 /* i915_gem.c */
1785 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1786                         struct drm_file *file_priv);
1787 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1788                           struct drm_file *file_priv);
1789 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1790                          struct drm_file *file_priv);
1791 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1792                           struct drm_file *file_priv);
1793 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1794                         struct drm_file *file_priv);
1795 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1796                         struct drm_file *file_priv);
1797 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1798                               struct drm_file *file_priv);
1799 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1800                              struct drm_file *file_priv);
1801 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1802                         struct drm_file *file_priv);
1803 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1804                          struct drm_file *file_priv);
1805 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1806                        struct drm_file *file_priv);
1807 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1808                          struct drm_file *file_priv);
1809 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1810                         struct drm_file *file_priv);
1811 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1812                                struct drm_file *file);
1813 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1814                                struct drm_file *file);
1815 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1816                             struct drm_file *file_priv);
1817 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1818                            struct drm_file *file_priv);
1819 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1820                            struct drm_file *file_priv);
1821 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1822                            struct drm_file *file_priv);
1823 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1824                         struct drm_file *file_priv);
1825 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1826                         struct drm_file *file_priv);
1827 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1828                                 struct drm_file *file_priv);
1829 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1830                         struct drm_file *file_priv);
1831 void i915_gem_load(struct drm_device *dev);
1832 void *i915_gem_object_alloc(struct drm_device *dev);
1833 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1834 int i915_gem_init_object(struct drm_gem_object *obj);
1835 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1836                          const struct drm_i915_gem_object_ops *ops);
1837 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1838                                                   size_t size);
1839 void i915_gem_free_object(struct drm_gem_object *obj);
1840 void i915_gem_vma_destroy(struct i915_vma *vma);
1841
1842 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1843                                      struct i915_address_space *vm,
1844                                      uint32_t alignment,
1845                                      bool map_and_fenceable,
1846                                      bool nonblocking);
1847 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1848 int __must_check i915_vma_unbind(struct i915_vma *vma);
1849 int __must_check i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj);
1850 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1851 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1852 void i915_gem_lastclose(struct drm_device *dev);
1853
1854 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1855 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1856 {
1857         struct sg_page_iter sg_iter;
1858
1859         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1860                 return sg_page_iter_page(&sg_iter);
1861
1862         return NULL;
1863 }
1864 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1865 {
1866         BUG_ON(obj->pages == NULL);
1867         obj->pages_pin_count++;
1868 }
1869 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1870 {
1871         BUG_ON(obj->pages_pin_count == 0);
1872         obj->pages_pin_count--;
1873 }
1874
1875 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1876 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1877                          struct intel_ring_buffer *to);
1878 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1879                                     struct intel_ring_buffer *ring);
1880
1881 int i915_gem_dumb_create(struct drm_file *file_priv,
1882                          struct drm_device *dev,
1883                          struct drm_mode_create_dumb *args);
1884 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1885                       uint32_t handle, uint64_t *offset);
1886 /**
1887  * Returns true if seq1 is later than seq2.
1888  */
1889 static inline bool
1890 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1891 {
1892         return (int32_t)(seq1 - seq2) >= 0;
1893 }
1894
1895 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1896 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1897 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1898 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1899
1900 static inline bool
1901 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1902 {
1903         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1904                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1905                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1906                 return true;
1907         } else
1908                 return false;
1909 }
1910
1911 static inline void
1912 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1913 {
1914         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1915                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1916                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
1917                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1918         }
1919 }
1920
1921 void i915_gem_retire_requests(struct drm_device *dev);
1922 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1923 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1924                                       bool interruptible);
1925 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1926 {
1927         return unlikely(atomic_read(&error->reset_counter)
1928                         & I915_RESET_IN_PROGRESS_FLAG);
1929 }
1930
1931 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1932 {
1933         return atomic_read(&error->reset_counter) == I915_WEDGED;
1934 }
1935
1936 void i915_gem_reset(struct drm_device *dev);
1937 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
1938 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1939 int __must_check i915_gem_init(struct drm_device *dev);
1940 int __must_check i915_gem_init_hw(struct drm_device *dev);
1941 void i915_gem_l3_remap(struct drm_device *dev);
1942 void i915_gem_init_swizzling(struct drm_device *dev);
1943 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1944 int __must_check i915_gpu_idle(struct drm_device *dev);
1945 int __must_check i915_gem_idle(struct drm_device *dev);
1946 int __i915_add_request(struct intel_ring_buffer *ring,
1947                        struct drm_file *file,
1948                        struct drm_i915_gem_object *batch_obj,
1949                        u32 *seqno);
1950 #define i915_add_request(ring, seqno) \
1951         __i915_add_request(ring, NULL, NULL, seqno)
1952 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1953                                  uint32_t seqno);
1954 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1955 int __must_check
1956 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1957                                   bool write);
1958 int __must_check
1959 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1960 int __must_check
1961 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1962                                      u32 alignment,
1963                                      struct intel_ring_buffer *pipelined);
1964 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
1965 int i915_gem_attach_phys_object(struct drm_device *dev,
1966                                 struct drm_i915_gem_object *obj,
1967                                 int id,
1968                                 int align);
1969 void i915_gem_detach_phys_object(struct drm_device *dev,
1970                                  struct drm_i915_gem_object *obj);
1971 void i915_gem_free_all_phys_object(struct drm_device *dev);
1972 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1973
1974 uint32_t
1975 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1976 uint32_t
1977 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1978                             int tiling_mode, bool fenced);
1979
1980 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1981                                     enum i915_cache_level cache_level);
1982
1983 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1984                                 struct dma_buf *dma_buf);
1985
1986 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1987                                 struct drm_gem_object *gem_obj, int flags);
1988
1989 void i915_gem_restore_fences(struct drm_device *dev);
1990
1991 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
1992                                   struct i915_address_space *vm);
1993 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
1994 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
1995                         struct i915_address_space *vm);
1996 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
1997                                 struct i915_address_space *vm);
1998 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
1999                                      struct i915_address_space *vm);
2000 struct i915_vma *
2001 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2002                                   struct i915_address_space *vm);
2003 /* Some GGTT VM helpers */
2004 #define obj_to_ggtt(obj) \
2005         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2006 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2007 {
2008         struct i915_address_space *ggtt =
2009                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2010         return vm == ggtt;
2011 }
2012
2013 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2014 {
2015         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2016 }
2017
2018 static inline unsigned long
2019 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2020 {
2021         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2022 }
2023
2024 static inline unsigned long
2025 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2026 {
2027         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2028 }
2029
2030 static inline int __must_check
2031 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2032                       uint32_t alignment,
2033                       bool map_and_fenceable,
2034                       bool nonblocking)
2035 {
2036         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment,
2037                                    map_and_fenceable, nonblocking);
2038 }
2039 #undef obj_to_ggtt
2040
2041 /* i915_gem_context.c */
2042 void i915_gem_context_init(struct drm_device *dev);
2043 void i915_gem_context_fini(struct drm_device *dev);
2044 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2045 int i915_switch_context(struct intel_ring_buffer *ring,
2046                         struct drm_file *file, int to_id);
2047 void i915_gem_context_free(struct kref *ctx_ref);
2048 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
2049 {
2050         kref_get(&ctx->ref);
2051 }
2052
2053 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
2054 {
2055         kref_put(&ctx->ref, i915_gem_context_free);
2056 }
2057
2058 struct i915_ctx_hang_stats * __must_check
2059 i915_gem_context_get_hang_stats(struct drm_device *dev,
2060                                 struct drm_file *file,
2061                                 u32 id);
2062 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2063                                   struct drm_file *file);
2064 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2065                                    struct drm_file *file);
2066
2067 /* i915_gem_gtt.c */
2068 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
2069 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
2070                             struct drm_i915_gem_object *obj,
2071                             enum i915_cache_level cache_level);
2072 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
2073                               struct drm_i915_gem_object *obj);
2074
2075 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
2076 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
2077 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
2078                                 enum i915_cache_level cache_level);
2079 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
2080 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
2081 void i915_gem_init_global_gtt(struct drm_device *dev);
2082 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
2083                                unsigned long mappable_end, unsigned long end);
2084 int i915_gem_gtt_init(struct drm_device *dev);
2085 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2086 {
2087         if (INTEL_INFO(dev)->gen < 6)
2088                 intel_gtt_chipset_flush();
2089 }
2090
2091
2092 /* i915_gem_evict.c */
2093 int __must_check i915_gem_evict_something(struct drm_device *dev,
2094                                           struct i915_address_space *vm,
2095                                           int min_size,
2096                                           unsigned alignment,
2097                                           unsigned cache_level,
2098                                           bool mappable,
2099                                           bool nonblock);
2100 int i915_gem_evict_everything(struct drm_device *dev);
2101
2102 /* i915_gem_stolen.c */
2103 int i915_gem_init_stolen(struct drm_device *dev);
2104 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2105 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2106 void i915_gem_cleanup_stolen(struct drm_device *dev);
2107 struct drm_i915_gem_object *
2108 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2109 struct drm_i915_gem_object *
2110 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2111                                                u32 stolen_offset,
2112                                                u32 gtt_offset,
2113                                                u32 size);
2114 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2115
2116 /* i915_gem_tiling.c */
2117 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2118 {
2119         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
2120
2121         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2122                 obj->tiling_mode != I915_TILING_NONE;
2123 }
2124
2125 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2126 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2127 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2128
2129 /* i915_gem_debug.c */
2130 #if WATCH_LISTS
2131 int i915_verify_lists(struct drm_device *dev);
2132 #else
2133 #define i915_verify_lists(dev) 0
2134 #endif
2135
2136 /* i915_debugfs.c */
2137 int i915_debugfs_init(struct drm_minor *minor);
2138 void i915_debugfs_cleanup(struct drm_minor *minor);
2139
2140 /* i915_gpu_error.c */
2141 __printf(2, 3)
2142 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2143 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2144                             const struct i915_error_state_file_priv *error);
2145 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2146                               size_t count, loff_t pos);
2147 static inline void i915_error_state_buf_release(
2148         struct drm_i915_error_state_buf *eb)
2149 {
2150         kfree(eb->buf);
2151 }
2152 void i915_capture_error_state(struct drm_device *dev);
2153 void i915_error_state_get(struct drm_device *dev,
2154                           struct i915_error_state_file_priv *error_priv);
2155 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2156 void i915_destroy_error_state(struct drm_device *dev);
2157
2158 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2159 const char *i915_cache_level_str(int type);
2160
2161 /* i915_suspend.c */
2162 extern int i915_save_state(struct drm_device *dev);
2163 extern int i915_restore_state(struct drm_device *dev);
2164
2165 /* i915_ums.c */
2166 void i915_save_display_reg(struct drm_device *dev);
2167 void i915_restore_display_reg(struct drm_device *dev);
2168
2169 /* i915_sysfs.c */
2170 void i915_setup_sysfs(struct drm_device *dev_priv);
2171 void i915_teardown_sysfs(struct drm_device *dev_priv);
2172
2173 /* intel_i2c.c */
2174 extern int intel_setup_gmbus(struct drm_device *dev);
2175 extern void intel_teardown_gmbus(struct drm_device *dev);
2176 static inline bool intel_gmbus_is_port_valid(unsigned port)
2177 {
2178         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2179 }
2180
2181 extern struct i2c_adapter *intel_gmbus_get_adapter(
2182                 struct drm_i915_private *dev_priv, unsigned port);
2183 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2184 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2185 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2186 {
2187         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2188 }
2189 extern void intel_i2c_reset(struct drm_device *dev);
2190
2191 /* intel_opregion.c */
2192 struct intel_encoder;
2193 extern int intel_opregion_setup(struct drm_device *dev);
2194 #ifdef CONFIG_ACPI
2195 extern void intel_opregion_init(struct drm_device *dev);
2196 extern void intel_opregion_fini(struct drm_device *dev);
2197 extern void intel_opregion_asle_intr(struct drm_device *dev);
2198 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2199                                          bool enable);
2200 #else
2201 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2202 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2203 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2204 static inline int
2205 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2206 {
2207         return 0;
2208 }
2209 #endif
2210
2211 /* intel_acpi.c */
2212 #ifdef CONFIG_ACPI
2213 extern void intel_register_dsm_handler(void);
2214 extern void intel_unregister_dsm_handler(void);
2215 #else
2216 static inline void intel_register_dsm_handler(void) { return; }
2217 static inline void intel_unregister_dsm_handler(void) { return; }
2218 #endif /* CONFIG_ACPI */
2219
2220 /* modesetting */
2221 extern void intel_modeset_init_hw(struct drm_device *dev);
2222 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2223 extern void intel_modeset_init(struct drm_device *dev);
2224 extern void intel_modeset_gem_init(struct drm_device *dev);
2225 extern void intel_modeset_cleanup(struct drm_device *dev);
2226 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2227 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2228                                          bool force_restore);
2229 extern void i915_redisable_vga(struct drm_device *dev);
2230 extern bool intel_fbc_enabled(struct drm_device *dev);
2231 extern void intel_disable_fbc(struct drm_device *dev);
2232 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2233 extern void intel_init_pch_refclk(struct drm_device *dev);
2234 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2235 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2236 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2237 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2238 extern void intel_detect_pch(struct drm_device *dev);
2239 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2240 extern int intel_enable_rc6(const struct drm_device *dev);
2241
2242 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2243 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2244                         struct drm_file *file);
2245
2246 /* overlay */
2247 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2248 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2249                                             struct intel_overlay_error_state *error);
2250
2251 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2252 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2253                                             struct drm_device *dev,
2254                                             struct intel_display_error_state *error);
2255
2256 /* On SNB platform, before reading ring registers forcewake bit
2257  * must be set to prevent GT core from power down and stale values being
2258  * returned.
2259  */
2260 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
2261 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
2262
2263 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2264 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2265
2266 /* intel_sideband.c */
2267 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2268 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2269 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2270 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2271 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2272 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2273 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2274 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2275 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2276 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2277 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2278 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, int reg);
2279 void vlv_dpio_write(struct drm_i915_private *dev_priv, int reg, u32 val);
2280 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2281                    enum intel_sbi_destination destination);
2282 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2283                      enum intel_sbi_destination destination);
2284
2285 int vlv_gpu_freq(int ddr_freq, int val);
2286 int vlv_freq_opcode(int ddr_freq, int val);
2287
2288 #define __i915_read(x) \
2289         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg, bool trace);
2290 __i915_read(8)
2291 __i915_read(16)
2292 __i915_read(32)
2293 __i915_read(64)
2294 #undef __i915_read
2295
2296 #define __i915_write(x) \
2297         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val, bool trace);
2298 __i915_write(8)
2299 __i915_write(16)
2300 __i915_write(32)
2301 __i915_write(64)
2302 #undef __i915_write
2303
2304 #define I915_READ8(reg)         i915_read8(dev_priv, (reg), true)
2305 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val), true)
2306
2307 #define I915_READ16(reg)        i915_read16(dev_priv, (reg), true)
2308 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val), true)
2309 #define I915_READ16_NOTRACE(reg)        i915_read16(dev_priv, (reg), false)
2310 #define I915_WRITE16_NOTRACE(reg, val)  i915_write16(dev_priv, (reg), (val), false)
2311
2312 #define I915_READ(reg)          i915_read32(dev_priv, (reg), true)
2313 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val), true)
2314 #define I915_READ_NOTRACE(reg)          i915_read32(dev_priv, (reg), false)
2315 #define I915_WRITE_NOTRACE(reg, val)    i915_write32(dev_priv, (reg), (val), false)
2316
2317 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val), true)
2318 #define I915_READ64(reg)        i915_read64(dev_priv, (reg), true)
2319
2320 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2321 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2322
2323 /* "Broadcast RGB" property */
2324 #define INTEL_BROADCAST_RGB_AUTO 0
2325 #define INTEL_BROADCAST_RGB_FULL 1
2326 #define INTEL_BROADCAST_RGB_LIMITED 2
2327
2328 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2329 {
2330         if (HAS_PCH_SPLIT(dev))
2331                 return CPU_VGACNTRL;
2332         else if (IS_VALLEYVIEW(dev))
2333                 return VLV_VGACNTRL;
2334         else
2335                 return VGACNTRL;
2336 }
2337
2338 static inline void __user *to_user_ptr(u64 address)
2339 {
2340         return (void __user *)(uintptr_t)address;
2341 }
2342
2343 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2344 {
2345         unsigned long j = msecs_to_jiffies(m);
2346
2347         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2348 }
2349
2350 static inline unsigned long
2351 timespec_to_jiffies_timeout(const struct timespec *value)
2352 {
2353         unsigned long j = timespec_to_jiffies(value);
2354
2355         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2356 }
2357
2358 #endif