drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP = POWER_DOMAIN_TRANSCODER_A + 0xF,
 102 };
 103
 104 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 105 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 106                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 107 #define POWER_DOMAIN_TRANSCODER(tran) ((tran) + POWER_DOMAIN_TRANSCODER_A)
 108
 109 enum hpd_pin {
 110         HPD_NONE = 0,
 111         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 112         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 113         HPD_CRT,
 114         HPD_SDVO_B,
 115         HPD_SDVO_C,
 116         HPD_PORT_B,
 117         HPD_PORT_C,
 118         HPD_PORT_D,
 119         HPD_NUM_PINS
 120 };
 121
 122 #define I915_GEM_GPU_DOMAINS \
 123         (I915_GEM_DOMAIN_RENDER | \
 124          I915_GEM_DOMAIN_SAMPLER | \
 125          I915_GEM_DOMAIN_COMMAND | \
 126          I915_GEM_DOMAIN_INSTRUCTION | \
 127          I915_GEM_DOMAIN_VERTEX)
 128
 129 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 130
 131 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 132         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 133                 if ((intel_encoder)->base.crtc == (__crtc))
 134
 135 struct drm_i915_private;
 136
 137 enum intel_dpll_id {
 138         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 139         /* real shared dpll ids must be >= 0 */
 140         DPLL_ID_PCH_PLL_A,
 141         DPLL_ID_PCH_PLL_B,
 142 };
 143 #define I915_NUM_PLLS 2
 144
 145 struct intel_dpll_hw_state {
 146         uint32_t dpll;
 147         uint32_t dpll_md;
 148         uint32_t fp0;
 149         uint32_t fp1;
 150 };
 151
 152 struct intel_shared_dpll {
 153         int refcount; /* count of number of CRTCs sharing this PLL */
 154         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 155         bool on; /* is the PLL actually active? Disabled during modeset */
 156         const char *name;
 157         /* should match the index in the dev_priv->shared_dplls array */
 158         enum intel_dpll_id id;
 159         struct intel_dpll_hw_state hw_state;
 160         void (*mode_set)(struct drm_i915_private *dev_priv,
 161                          struct intel_shared_dpll *pll);
 162         void (*enable)(struct drm_i915_private *dev_priv,
 163                        struct intel_shared_dpll *pll);
 164         void (*disable)(struct drm_i915_private *dev_priv,
 165                         struct intel_shared_dpll *pll);
 166         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 167                              struct intel_shared_dpll *pll,
 168                              struct intel_dpll_hw_state *hw_state);
 169 };
 170
 171 /* Used by dp and fdi links */
 172 struct intel_link_m_n {
 173         uint32_t        tu;
 174         uint32_t        gmch_m;
 175         uint32_t        gmch_n;
 176         uint32_t        link_m;
 177         uint32_t        link_n;
 178 };
 179
 180 void intel_link_compute_m_n(int bpp, int nlanes,
 181                             int pixel_clock, int link_clock,
 182                             struct intel_link_m_n *m_n);
 183
 184 struct intel_ddi_plls {
 185         int spll_refcount;
 186         int wrpll1_refcount;
 187         int wrpll2_refcount;
 188 };
 189
 190 /* Interface history:
 191  *
 192  * 1.1: Original.
 193  * 1.2: Add Power Management
 194  * 1.3: Add vblank support
 195  * 1.4: Fix cmdbuffer path, add heap destroy
 196  * 1.5: Add vblank pipe configuration
 197  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 198  *      - Support vertical blank on secondary display pipe
 199  */
 200 #define DRIVER_MAJOR            1
 201 #define DRIVER_MINOR            6
 202 #define DRIVER_PATCHLEVEL       0
 203
 204 #define WATCH_LISTS     0
 205 #define WATCH_GTT       0
 206
 207 #define I915_GEM_PHYS_CURSOR_0 1
 208 #define I915_GEM_PHYS_CURSOR_1 2
 209 #define I915_GEM_PHYS_OVERLAY_REGS 3
 210 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 211
 212 struct drm_i915_gem_phys_object {
 213         int id;
 214         struct page **page_list;
 215         drm_dma_handle_t *handle;
 216         struct drm_i915_gem_object *cur_obj;
 217 };
 218
 219 struct opregion_header;
 220 struct opregion_acpi;
 221 struct opregion_swsci;
 222 struct opregion_asle;
 223
 224 struct intel_opregion {
 225         struct opregion_header __iomem *header;
 226         struct opregion_acpi __iomem *acpi;
 227         struct opregion_swsci __iomem *swsci;
 228         struct opregion_asle __iomem *asle;
 229         void __iomem *vbt;
 230         u32 __iomem *lid_state;
 231 };
 232 #define OPREGION_SIZE            (8*1024)
 233
 234 struct intel_overlay;
 235 struct intel_overlay_error_state;
 236
 237 struct drm_i915_master_private {
 238         drm_local_map_t *sarea;
 239         struct _drm_i915_sarea *sarea_priv;
 240 };
 241 #define I915_FENCE_REG_NONE -1
 242 #define I915_MAX_NUM_FENCES 32
 243 /* 32 fences + sign bit for FENCE_REG_NONE */
 244 #define I915_MAX_NUM_FENCE_BITS 6
 245
 246 struct drm_i915_fence_reg {
 247         struct list_head lru_list;
 248         struct drm_i915_gem_object *obj;
 249         int pin_count;
 250 };
 251
 252 struct sdvo_device_mapping {
 253         u8 initialized;
 254         u8 dvo_port;
 255         u8 slave_addr;
 256         u8 dvo_wiring;
 257         u8 i2c_pin;
 258         u8 ddc_pin;
 259 };
 260
 261 struct intel_display_error_state;
 262
 263 struct drm_i915_error_state {
 264         struct kref ref;
 265         u32 eir;
 266         u32 pgtbl_er;
 267         u32 ier;
 268         u32 ccid;
 269         u32 derrmr;
 270         u32 forcewake;
 271         bool waiting[I915_NUM_RINGS];
 272         u32 pipestat[I915_MAX_PIPES];
 273         u32 tail[I915_NUM_RINGS];
 274         u32 head[I915_NUM_RINGS];
 275         u32 ctl[I915_NUM_RINGS];
 276         u32 ipeir[I915_NUM_RINGS];
 277         u32 ipehr[I915_NUM_RINGS];
 278         u32 instdone[I915_NUM_RINGS];
 279         u32 acthd[I915_NUM_RINGS];
 280         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 281         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 282         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 283         /* our own tracking of ring head and tail */
 284         u32 cpu_ring_head[I915_NUM_RINGS];
 285         u32 cpu_ring_tail[I915_NUM_RINGS];
 286         u32 error; /* gen6+ */
 287         u32 err_int; /* gen7 */
 288         u32 instpm[I915_NUM_RINGS];
 289         u32 instps[I915_NUM_RINGS];
 290         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 291         u32 seqno[I915_NUM_RINGS];
 292         u64 bbaddr;
 293         u32 fault_reg[I915_NUM_RINGS];
 294         u32 done_reg;
 295         u32 faddr[I915_NUM_RINGS];
 296         u64 fence[I915_MAX_NUM_FENCES];
 297         struct timeval time;
 298         struct drm_i915_error_ring {
 299                 struct drm_i915_error_object {
 300                         int page_count;
 301                         u32 gtt_offset;
 302                         u32 *pages[0];
 303                 } *ringbuffer, *batchbuffer, *ctx;
 304                 struct drm_i915_error_request {
 305                         long jiffies;
 306                         u32 seqno;
 307                         u32 tail;
 308                 } *requests;
 309                 int num_requests;
 310         } ring[I915_NUM_RINGS];
 311         struct drm_i915_error_buffer {
 312                 u32 size;
 313                 u32 name;
 314                 u32 rseqno, wseqno;
 315                 u32 gtt_offset;
 316                 u32 read_domains;
 317                 u32 write_domain;
 318                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 319                 s32 pinned:2;
 320                 u32 tiling:2;
 321                 u32 dirty:1;
 322                 u32 purgeable:1;
 323                 s32 ring:4;
 324                 u32 cache_level:2;
 325         } **active_bo, **pinned_bo;
 326         u32 *active_bo_count, *pinned_bo_count;
 327         struct intel_overlay_error_state *overlay;
 328         struct intel_display_error_state *display;
 329 };
 330
 331 struct intel_crtc_config;
 332 struct intel_crtc;
 333 struct intel_limit;
 334 struct dpll;
 335
 336 struct drm_i915_display_funcs {
 337         bool (*fbc_enabled)(struct drm_device *dev);
 338         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 339         void (*disable_fbc)(struct drm_device *dev);
 340         int (*get_display_clock_speed)(struct drm_device *dev);
 341         int (*get_fifo_size)(struct drm_device *dev, int plane);
 342         /**
 343          * find_dpll() - Find the best values for the PLL
 344          * @limit: limits for the PLL
 345          * @crtc: current CRTC
 346          * @target: target frequency in kHz
 347          * @refclk: reference clock frequency in kHz
 348          * @match_clock: if provided, @best_clock P divider must
 349          *               match the P divider from @match_clock
 350          *               used for LVDS downclocking
 351          * @best_clock: best PLL values found
 352          *
 353          * Returns true on success, false on failure.
 354          */
 355         bool (*find_dpll)(const struct intel_limit *limit,
 356                           struct drm_crtc *crtc,
 357                           int target, int refclk,
 358                           struct dpll *match_clock,
 359                           struct dpll *best_clock);
 360         void (*update_wm)(struct drm_device *dev);
 361         void (*update_sprite_wm)(struct drm_plane *plane,
 362                                  struct drm_crtc *crtc,
 363                                  uint32_t sprite_width, int pixel_size,
 364                                  bool enable, bool scaled);
 365         void (*modeset_global_resources)(struct drm_device *dev);
 366         /* Returns the active state of the crtc, and if the crtc is active,
 367          * fills out the pipe-config with the hw state. */
 368         bool (*get_pipe_config)(struct intel_crtc *,
 369                                 struct intel_crtc_config *);
 370         void (*get_clock)(struct intel_crtc *, struct intel_crtc_config *);
 371         int (*crtc_mode_set)(struct drm_crtc *crtc,
 372                              int x, int y,
 373                              struct drm_framebuffer *old_fb);
 374         void (*crtc_enable)(struct drm_crtc *crtc);
 375         void (*crtc_disable)(struct drm_crtc *crtc);
 376         void (*off)(struct drm_crtc *crtc);
 377         void (*write_eld)(struct drm_connector *connector,
 378                           struct drm_crtc *crtc);
 379         void (*fdi_link_train)(struct drm_crtc *crtc);
 380         void (*init_clock_gating)(struct drm_device *dev);
 381         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 382                           struct drm_framebuffer *fb,
 383                           struct drm_i915_gem_object *obj,
 384                           uint32_t flags);
 385         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 386                             int x, int y);
 387         void (*hpd_irq_setup)(struct drm_device *dev);
 388         /* clock updates for mode set */
 389         /* cursor updates */
 390         /* render clock increase/decrease */
 391         /* display clock increase/decrease */
 392         /* pll clock increase/decrease */
 393 };
 394
 395 struct intel_uncore_funcs {
 396         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 397         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 398 };
 399
 400 struct intel_uncore {
 401         spinlock_t lock; /** lock is also taken in irq contexts. */
 402
 403         struct intel_uncore_funcs funcs;
 404
 405         unsigned fifo_count;
 406         unsigned forcewake_count;
 407 };
 408
 409 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 410         func(is_mobile) sep \
 411         func(is_i85x) sep \
 412         func(is_i915g) sep \
 413         func(is_i945gm) sep \
 414         func(is_g33) sep \
 415         func(need_gfx_hws) sep \
 416         func(is_g4x) sep \
 417         func(is_pineview) sep \
 418         func(is_broadwater) sep \
 419         func(is_crestline) sep \
 420         func(is_ivybridge) sep \
 421         func(is_valleyview) sep \
 422         func(is_haswell) sep \
 423         func(has_force_wake) sep \
 424         func(has_fbc) sep \
 425         func(has_pipe_cxsr) sep \
 426         func(has_hotplug) sep \
 427         func(cursor_needs_physical) sep \
 428         func(has_overlay) sep \
 429         func(overlay_needs_physical) sep \
 430         func(supports_tv) sep \
 431         func(has_bsd_ring) sep \
 432         func(has_blt_ring) sep \
 433         func(has_vebox_ring) sep \
 434         func(has_llc) sep \
 435         func(has_ddi) sep \
 436         func(has_fpga_dbg)
 437
 438 #define DEFINE_FLAG(name) u8 name:1
 439 #define SEP_SEMICOLON ;
 440
 441 struct intel_device_info {
 442         u32 display_mmio_offset;
 443         u8 num_pipes:3;
 444         u8 gen;
 445         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 446 };
 447
 448 #undef DEFINE_FLAG
 449 #undef SEP_SEMICOLON
 450
 451 enum i915_cache_level {
 452         I915_CACHE_NONE = 0,
 453         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 454         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 455                               caches, eg sampler/render caches, and the
 456                               large Last-Level-Cache. LLC is coherent with
 457                               the CPU, but L3 is only visible to the GPU. */
 458         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 459 };
 460
 461 typedef uint32_t gen6_gtt_pte_t;
 462
 463 struct i915_address_space {
 464         struct drm_mm mm;
 465         struct drm_device *dev;
 466         struct list_head global_link;
 467         unsigned long start;            /* Start offset always 0 for dri2 */
 468         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 469
 470         struct {
 471                 dma_addr_t addr;
 472                 struct page *page;
 473         } scratch;
 474
 475         /**
 476          * List of objects currently involved in rendering.
 477          *
 478          * Includes buffers having the contents of their GPU caches
 479          * flushed, not necessarily primitives.  last_rendering_seqno
 480          * represents when the rendering involved will be completed.
 481          *
 482          * A reference is held on the buffer while on this list.
 483          */
 484         struct list_head active_list;
 485
 486         /**
 487          * LRU list of objects which are not in the ringbuffer and
 488          * are ready to unbind, but are still in the GTT.
 489          *
 490          * last_rendering_seqno is 0 while an object is in this list.
 491          *
 492          * A reference is not held on the buffer while on this list,
 493          * as merely being GTT-bound shouldn't prevent its being
 494          * freed, and we'll pull it off the list in the free path.
 495          */
 496         struct list_head inactive_list;
 497
 498         /* FIXME: Need a more generic return type */
 499         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 500                                      enum i915_cache_level level,
 501                                      bool valid); /* Create a valid PTE */
 502         void (*clear_range)(struct i915_address_space *vm,
 503                             unsigned int first_entry,
 504                             unsigned int num_entries);
 505         void (*insert_entries)(struct i915_address_space *vm,
 506                                struct sg_table *st,
 507                                unsigned int first_entry,
 508                                enum i915_cache_level cache_level);
 509         void (*cleanup)(struct i915_address_space *vm);
 510 };
 511
 512 /* The Graphics Translation Table is the way in which GEN hardware translates a
 513  * Graphics Virtual Address into a Physical Address. In addition to the normal
 514  * collateral associated with any va->pa translations GEN hardware also has a
 515  * portion of the GTT which can be mapped by the CPU and remain both coherent
 516  * and correct (in cases like swizzling). That region is referred to as GMADR in
 517  * the spec.
 518  */
 519 struct i915_gtt {
 520         struct i915_address_space base;
 521         size_t stolen_size;             /* Total size of stolen memory */
 522
 523         unsigned long mappable_end;     /* End offset that we can CPU map */
 524         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 525         phys_addr_t mappable_base;      /* PA of our GMADR */
 526
 527         /** "Graphics Stolen Memory" holds the global PTEs */
 528         void __iomem *gsm;
 529
 530         bool do_idle_maps;
 531
 532         int mtrr;
 533
 534         /* global gtt ops */
 535         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 536                           size_t *stolen, phys_addr_t *mappable_base,
 537                           unsigned long *mappable_end);
 538 };
 539 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 540
 541 struct i915_hw_ppgtt {
 542         struct i915_address_space base;
 543         unsigned num_pd_entries;
 544         struct page **pt_pages;
 545         uint32_t pd_offset;
 546         dma_addr_t *pt_dma_addr;
 547
 548         int (*enable)(struct drm_device *dev);
 549 };
 550
 551 /**
 552  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 553  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 554  * object into/from the address space.
 555  *
 556  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 557  * will always be <= an objects lifetime. So object refcounting should cover us.
 558  */
 559 struct i915_vma {
 560         struct drm_mm_node node;
 561         struct drm_i915_gem_object *obj;
 562         struct i915_address_space *vm;
 563
 564         /** This object's place on the active/inactive lists */
 565         struct list_head mm_list;
 566
 567         struct list_head vma_link; /* Link in the object's VMA list */
 568
 569         /** This vma's place in the batchbuffer or on the eviction list */
 570         struct list_head exec_list;
 571
 572 };
 573
 574 struct i915_ctx_hang_stats {
 575         /* This context had batch pending when hang was declared */
 576         unsigned batch_pending;
 577
 578         /* This context had batch active when hang was declared */
 579         unsigned batch_active;
 580 };
 581
 582 /* This must match up with the value previously used for execbuf2.rsvd1. */
 583 #define DEFAULT_CONTEXT_ID 0
 584 struct i915_hw_context {
 585         struct kref ref;
 586         int id;
 587         bool is_initialized;
 588         struct drm_i915_file_private *file_priv;
 589         struct intel_ring_buffer *ring;
 590         struct drm_i915_gem_object *obj;
 591         struct i915_ctx_hang_stats hang_stats;
 592 };
 593
 594 struct i915_fbc {
 595         unsigned long size;
 596         unsigned int fb_id;
 597         enum plane plane;
 598         int y;
 599
 600         struct drm_mm_node *compressed_fb;
 601         struct drm_mm_node *compressed_llb;
 602
 603         struct intel_fbc_work {
 604                 struct delayed_work work;
 605                 struct drm_crtc *crtc;
 606                 struct drm_framebuffer *fb;
 607                 int interval;
 608         } *fbc_work;
 609
 610         enum no_fbc_reason {
 611                 FBC_OK, /* FBC is enabled */
 612                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 613                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 614                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 615                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 616                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 617                 FBC_BAD_PLANE, /* fbc not supported on plane */
 618                 FBC_NOT_TILED, /* buffer not tiled */
 619                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 620                 FBC_MODULE_PARAM,
 621                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 622         } no_fbc_reason;
 623 };
 624
 625 enum no_psr_reason {
 626         PSR_NO_SOURCE, /* Not supported on platform */
 627         PSR_NO_SINK, /* Not supported by panel */
 628         PSR_MODULE_PARAM,
 629         PSR_CRTC_NOT_ACTIVE,
 630         PSR_PWR_WELL_ENABLED,
 631         PSR_NOT_TILED,
 632         PSR_SPRITE_ENABLED,
 633         PSR_S3D_ENABLED,
 634         PSR_INTERLACED_ENABLED,
 635         PSR_HSW_NOT_DDIA,
 636 };
 637
 638 enum intel_pch {
 639         PCH_NONE = 0,   /* No PCH present */
 640         PCH_IBX,        /* Ibexpeak PCH */
 641         PCH_CPT,        /* Cougarpoint PCH */
 642         PCH_LPT,        /* Lynxpoint PCH */
 643         PCH_NOP,
 644 };
 645
 646 enum intel_sbi_destination {
 647         SBI_ICLK,
 648         SBI_MPHY,
 649 };
 650
 651 #define QUIRK_PIPEA_FORCE (1<<0)
 652 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 653 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 654 #define QUIRK_NO_PCH_PWM_ENABLE (1<<3)
 655
 656 struct intel_fbdev;
 657 struct intel_fbc_work;
 658
 659 struct intel_gmbus {
 660         struct i2c_adapter adapter;
 661         u32 force_bit;
 662         u32 reg0;
 663         u32 gpio_reg;
 664         struct i2c_algo_bit_data bit_algo;
 665         struct drm_i915_private *dev_priv;
 666 };
 667
 668 struct i915_suspend_saved_registers {
 669         u8 saveLBB;
 670         u32 saveDSPACNTR;
 671         u32 saveDSPBCNTR;
 672         u32 saveDSPARB;
 673         u32 savePIPEACONF;
 674         u32 savePIPEBCONF;
 675         u32 savePIPEASRC;
 676         u32 savePIPEBSRC;
 677         u32 saveFPA0;
 678         u32 saveFPA1;
 679         u32 saveDPLL_A;
 680         u32 saveDPLL_A_MD;
 681         u32 saveHTOTAL_A;
 682         u32 saveHBLANK_A;
 683         u32 saveHSYNC_A;
 684         u32 saveVTOTAL_A;
 685         u32 saveVBLANK_A;
 686         u32 saveVSYNC_A;
 687         u32 saveBCLRPAT_A;
 688         u32 saveTRANSACONF;
 689         u32 saveTRANS_HTOTAL_A;
 690         u32 saveTRANS_HBLANK_A;
 691         u32 saveTRANS_HSYNC_A;
 692         u32 saveTRANS_VTOTAL_A;
 693         u32 saveTRANS_VBLANK_A;
 694         u32 saveTRANS_VSYNC_A;
 695         u32 savePIPEASTAT;
 696         u32 saveDSPASTRIDE;
 697         u32 saveDSPASIZE;
 698         u32 saveDSPAPOS;
 699         u32 saveDSPAADDR;
 700         u32 saveDSPASURF;
 701         u32 saveDSPATILEOFF;
 702         u32 savePFIT_PGM_RATIOS;
 703         u32 saveBLC_HIST_CTL;
 704         u32 saveBLC_PWM_CTL;
 705         u32 saveBLC_PWM_CTL2;
 706         u32 saveBLC_CPU_PWM_CTL;
 707         u32 saveBLC_CPU_PWM_CTL2;
 708         u32 saveFPB0;
 709         u32 saveFPB1;
 710         u32 saveDPLL_B;
 711         u32 saveDPLL_B_MD;
 712         u32 saveHTOTAL_B;
 713         u32 saveHBLANK_B;
 714         u32 saveHSYNC_B;
 715         u32 saveVTOTAL_B;
 716         u32 saveVBLANK_B;
 717         u32 saveVSYNC_B;
 718         u32 saveBCLRPAT_B;
 719         u32 saveTRANSBCONF;
 720         u32 saveTRANS_HTOTAL_B;
 721         u32 saveTRANS_HBLANK_B;
 722         u32 saveTRANS_HSYNC_B;
 723         u32 saveTRANS_VTOTAL_B;
 724         u32 saveTRANS_VBLANK_B;
 725         u32 saveTRANS_VSYNC_B;
 726         u32 savePIPEBSTAT;
 727         u32 saveDSPBSTRIDE;
 728         u32 saveDSPBSIZE;
 729         u32 saveDSPBPOS;
 730         u32 saveDSPBADDR;
 731         u32 saveDSPBSURF;
 732         u32 saveDSPBTILEOFF;
 733         u32 saveVGA0;
 734         u32 saveVGA1;
 735         u32 saveVGA_PD;
 736         u32 saveVGACNTRL;
 737         u32 saveADPA;
 738         u32 saveLVDS;
 739         u32 savePP_ON_DELAYS;
 740         u32 savePP_OFF_DELAYS;
 741         u32 saveDVOA;
 742         u32 saveDVOB;
 743         u32 saveDVOC;
 744         u32 savePP_ON;
 745         u32 savePP_OFF;
 746         u32 savePP_CONTROL;
 747         u32 savePP_DIVISOR;
 748         u32 savePFIT_CONTROL;
 749         u32 save_palette_a[256];
 750         u32 save_palette_b[256];
 751         u32 saveDPFC_CB_BASE;
 752         u32 saveFBC_CFB_BASE;
 753         u32 saveFBC_LL_BASE;
 754         u32 saveFBC_CONTROL;
 755         u32 saveFBC_CONTROL2;
 756         u32 saveIER;
 757         u32 saveIIR;
 758         u32 saveIMR;
 759         u32 saveDEIER;
 760         u32 saveDEIMR;
 761         u32 saveGTIER;
 762         u32 saveGTIMR;
 763         u32 saveFDI_RXA_IMR;
 764         u32 saveFDI_RXB_IMR;
 765         u32 saveCACHE_MODE_0;
 766         u32 saveMI_ARB_STATE;
 767         u32 saveSWF0[16];
 768         u32 saveSWF1[16];
 769         u32 saveSWF2[3];
 770         u8 saveMSR;
 771         u8 saveSR[8];
 772         u8 saveGR[25];
 773         u8 saveAR_INDEX;
 774         u8 saveAR[21];
 775         u8 saveDACMASK;
 776         u8 saveCR[37];
 777         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 778         u32 saveCURACNTR;
 779         u32 saveCURAPOS;
 780         u32 saveCURABASE;
 781         u32 saveCURBCNTR;
 782         u32 saveCURBPOS;
 783         u32 saveCURBBASE;
 784         u32 saveCURSIZE;
 785         u32 saveDP_B;
 786         u32 saveDP_C;
 787         u32 saveDP_D;
 788         u32 savePIPEA_GMCH_DATA_M;
 789         u32 savePIPEB_GMCH_DATA_M;
 790         u32 savePIPEA_GMCH_DATA_N;
 791         u32 savePIPEB_GMCH_DATA_N;
 792         u32 savePIPEA_DP_LINK_M;
 793         u32 savePIPEB_DP_LINK_M;
 794         u32 savePIPEA_DP_LINK_N;
 795         u32 savePIPEB_DP_LINK_N;
 796         u32 saveFDI_RXA_CTL;
 797         u32 saveFDI_TXA_CTL;
 798         u32 saveFDI_RXB_CTL;
 799         u32 saveFDI_TXB_CTL;
 800         u32 savePFA_CTL_1;
 801         u32 savePFB_CTL_1;
 802         u32 savePFA_WIN_SZ;
 803         u32 savePFB_WIN_SZ;
 804         u32 savePFA_WIN_POS;
 805         u32 savePFB_WIN_POS;
 806         u32 savePCH_DREF_CONTROL;
 807         u32 saveDISP_ARB_CTL;
 808         u32 savePIPEA_DATA_M1;
 809         u32 savePIPEA_DATA_N1;
 810         u32 savePIPEA_LINK_M1;
 811         u32 savePIPEA_LINK_N1;
 812         u32 savePIPEB_DATA_M1;
 813         u32 savePIPEB_DATA_N1;
 814         u32 savePIPEB_LINK_M1;
 815         u32 savePIPEB_LINK_N1;
 816         u32 saveMCHBAR_RENDER_STANDBY;
 817         u32 savePCH_PORT_HOTPLUG;
 818 };
 819
 820 struct intel_gen6_power_mgmt {
 821         /* work and pm_iir are protected by dev_priv->irq_lock */
 822         struct work_struct work;
 823         u32 pm_iir;
 824
 825         /* On vlv we need to manually drop to Vmin with a delayed work. */
 826         struct delayed_work vlv_work;
 827
 828         /* The below variables an all the rps hw state are protected by
 829          * dev->struct mutext. */
 830         u8 cur_delay;
 831         u8 min_delay;
 832         u8 max_delay;
 833         u8 rpe_delay;
 834         u8 hw_max;
 835
 836         struct delayed_work delayed_resume_work;
 837
 838         /*
 839          * Protects RPS/RC6 register access and PCU communication.
 840          * Must be taken after struct_mutex if nested.
 841          */
 842         struct mutex hw_lock;
 843 };
 844
 845 /* defined intel_pm.c */
 846 extern spinlock_t mchdev_lock;
 847
 848 struct intel_ilk_power_mgmt {
 849         u8 cur_delay;
 850         u8 min_delay;
 851         u8 max_delay;
 852         u8 fmax;
 853         u8 fstart;
 854
 855         u64 last_count1;
 856         unsigned long last_time1;
 857         unsigned long chipset_power;
 858         u64 last_count2;
 859         struct timespec last_time2;
 860         unsigned long gfx_power;
 861         u8 corr;
 862
 863         int c_m;
 864         int r_t;
 865
 866         struct drm_i915_gem_object *pwrctx;
 867         struct drm_i915_gem_object *renderctx;
 868 };
 869
 870 /* Power well structure for haswell */
 871 struct i915_power_well {
 872         struct drm_device *device;
 873         spinlock_t lock;
 874         /* power well enable/disable usage count */
 875         int count;
 876         int i915_request;
 877 };
 878
 879 struct i915_dri1_state {
 880         unsigned allow_batchbuffer : 1;
 881         u32 __iomem *gfx_hws_cpu_addr;
 882
 883         unsigned int cpp;
 884         int back_offset;
 885         int front_offset;
 886         int current_page;
 887         int page_flipping;
 888
 889         uint32_t counter;
 890 };
 891
 892 struct i915_ums_state {
 893         /**
 894          * Flag if the X Server, and thus DRM, is not currently in
 895          * control of the device.
 896          *
 897          * This is set between LeaveVT and EnterVT.  It needs to be
 898          * replaced with a semaphore.  It also needs to be
 899          * transitioned away from for kernel modesetting.
 900          */
 901         int mm_suspended;
 902 };
 903
 904 struct intel_l3_parity {
 905         u32 *remap_info;
 906         struct work_struct error_work;
 907 };
 908
 909 struct i915_gem_mm {
 910         /** Memory allocator for GTT stolen memory */
 911         struct drm_mm stolen;
 912         /** List of all objects in gtt_space. Used to restore gtt
 913          * mappings on resume */
 914         struct list_head bound_list;
 915         /**
 916          * List of objects which are not bound to the GTT (thus
 917          * are idle and not used by the GPU) but still have
 918          * (presumably uncached) pages still attached.
 919          */
 920         struct list_head unbound_list;
 921
 922         /** Usable portion of the GTT for GEM */
 923         unsigned long stolen_base; /* limited to low memory (32-bit) */
 924
 925         /** PPGTT used for aliasing the PPGTT with the GTT */
 926         struct i915_hw_ppgtt *aliasing_ppgtt;
 927
 928         struct shrinker inactive_shrinker;
 929         bool shrinker_no_lock_stealing;
 930
 931         /** LRU list of objects with fence regs on them. */
 932         struct list_head fence_list;
 933
 934         /**
 935          * We leave the user IRQ off as much as possible,
 936          * but this means that requests will finish and never
 937          * be retired once the system goes idle. Set a timer to
 938          * fire periodically while the ring is running. When it
 939          * fires, go retire requests.
 940          */
 941         struct delayed_work retire_work;
 942
 943         /**
 944          * Are we in a non-interruptible section of code like
 945          * modesetting?
 946          */
 947         bool interruptible;
 948
 949         /** Bit 6 swizzling required for X tiling */
 950         uint32_t bit_6_swizzle_x;
 951         /** Bit 6 swizzling required for Y tiling */
 952         uint32_t bit_6_swizzle_y;
 953
 954         /* storage for physical objects */
 955         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 956
 957         /* accounting, useful for userland debugging */
 958         spinlock_t object_stat_lock;
 959         size_t object_memory;
 960         u32 object_count;
 961 };
 962
 963 struct drm_i915_error_state_buf {
 964         unsigned bytes;
 965         unsigned size;
 966         int err;
 967         u8 *buf;
 968         loff_t start;
 969         loff_t pos;
 970 };
 971
 972 struct i915_error_state_file_priv {
 973         struct drm_device *dev;
 974         struct drm_i915_error_state *error;
 975 };
 976
 977 struct i915_gpu_error {
 978         /* For hangcheck timer */
 979 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 980 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 981         struct timer_list hangcheck_timer;
 982
 983         /* For reset and error_state handling. */
 984         spinlock_t lock;
 985         /* Protected by the above dev->gpu_error.lock. */
 986         struct drm_i915_error_state *first_error;
 987         struct work_struct work;
 988
 989         unsigned long last_reset;
 990
 991         /**
 992          * State variable and reset counter controlling the reset flow
 993          *
 994          * Upper bits are for the reset counter.  This counter is used by the
 995          * wait_seqno code to race-free noticed that a reset event happened and
 996          * that it needs to restart the entire ioctl (since most likely the
 997          * seqno it waited for won't ever signal anytime soon).
 998          *
 999          * This is important for lock-free wait paths, where no contended lock
1000          * naturally enforces the correct ordering between the bail-out of the
1001          * waiter and the gpu reset work code.
1002          *
1003          * Lowest bit controls the reset state machine: Set means a reset is in
1004          * progress. This state will (presuming we don't have any bugs) decay
1005          * into either unset (successful reset) or the special WEDGED value (hw
1006          * terminally sour). All waiters on the reset_queue will be woken when
1007          * that happens.
1008          */
1009         atomic_t reset_counter;
1010
1011         /**
1012          * Special values/flags for reset_counter
1013          *
1014          * Note that the code relies on
1015          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
1016          * being true.
1017          */
1018 #define I915_RESET_IN_PROGRESS_FLAG     1
1019 #define I915_WEDGED                     0xffffffff
1020
1021         /**
1022          * Waitqueue to signal when the reset has completed. Used by clients
1023          * that wait for dev_priv->mm.wedged to settle.
1024          */
1025         wait_queue_head_t reset_queue;
1026
1027         /* For gpu hang simulation. */
1028         unsigned int stop_rings;
1029 };
1030
1031 enum modeset_restore {
1032         MODESET_ON_LID_OPEN,
1033         MODESET_DONE,
1034         MODESET_SUSPENDED,
1035 };
1036
1037 struct intel_vbt_data {
1038         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1039         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1040
1041         /* Feature bits */
1042         unsigned int int_tv_support:1;
1043         unsigned int lvds_dither:1;
1044         unsigned int lvds_vbt:1;
1045         unsigned int int_crt_support:1;
1046         unsigned int lvds_use_ssc:1;
1047         unsigned int display_clock_mode:1;
1048         unsigned int fdi_rx_polarity_inverted:1;
1049         int lvds_ssc_freq;
1050         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1051
1052         /* eDP */
1053         int edp_rate;
1054         int edp_lanes;
1055         int edp_preemphasis;
1056         int edp_vswing;
1057         bool edp_initialized;
1058         bool edp_support;
1059         int edp_bpp;
1060         struct edp_power_seq edp_pps;
1061
1062         int crt_ddc_pin;
1063
1064         int child_dev_num;
1065         struct child_device_config *child_dev;
1066 };
1067
1068 enum intel_ddb_partitioning {
1069         INTEL_DDB_PART_1_2,
1070         INTEL_DDB_PART_5_6, /* IVB+ */
1071 };
1072
1073 struct intel_wm_level {
1074         bool enable;
1075         uint32_t pri_val;
1076         uint32_t spr_val;
1077         uint32_t cur_val;
1078         uint32_t fbc_val;
1079 };
1080
1081 /*
1082  * This struct tracks the state needed for the Package C8+ feature.
1083  *
1084  * Package states C8 and deeper are really deep PC states that can only be
1085  * reached when all the devices on the system allow it, so even if the graphics
1086  * device allows PC8+, it doesn't mean the system will actually get to these
1087  * states.
1088  *
1089  * Our driver only allows PC8+ when all the outputs are disabled, the power well
1090  * is disabled and the GPU is idle. When these conditions are met, we manually
1091  * do the other conditions: disable the interrupts, clocks and switch LCPLL
1092  * refclk to Fclk.
1093  *
1094  * When we really reach PC8 or deeper states (not just when we allow it) we lose
1095  * the state of some registers, so when we come back from PC8+ we need to
1096  * restore this state. We don't get into PC8+ if we're not in RC6, so we don't
1097  * need to take care of the registers kept by RC6.
1098  *
1099  * The interrupt disabling is part of the requirements. We can only leave the
1100  * PCH HPD interrupts enabled. If we're in PC8+ and we get another interrupt we
1101  * can lock the machine.
1102  *
1103  * Ideally every piece of our code that needs PC8+ disabled would call
1104  * hsw_disable_package_c8, which would increment disable_count and prevent the
1105  * system from reaching PC8+. But we don't have a symmetric way to do this for
1106  * everything, so we have the requirements_met and gpu_idle variables. When we
1107  * switch requirements_met or gpu_idle to true we decrease disable_count, and
1108  * increase it in the opposite case. The requirements_met variable is true when
1109  * all the CRTCs, encoders and the power well are disabled. The gpu_idle
1110  * variable is true when the GPU is idle.
1111  *
1112  * In addition to everything, we only actually enable PC8+ if disable_count
1113  * stays at zero for at least some seconds. This is implemented with the
1114  * enable_work variable. We do this so we don't enable/disable PC8 dozens of
1115  * consecutive times when all screens are disabled and some background app
1116  * queries the state of our connectors, or we have some application constantly
1117  * waking up to use the GPU. Only after the enable_work function actually
1118  * enables PC8+ the "enable" variable will become true, which means that it can
1119  * be false even if disable_count is 0.
1120  *
1121  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1122  * goes back to false exactly before we reenable the IRQs. We use this variable
1123  * to check if someone is trying to enable/disable IRQs while they're supposed
1124  * to be disabled. This shouldn't happen and we'll print some error messages in
1125  * case it happens, but if it actually happens we'll also update the variables
1126  * inside struct regsave so when we restore the IRQs they will contain the
1127  * latest expected values.
1128  *
1129  * For more, read "Display Sequences for Package C8" on our documentation.
1130  */
1131 struct i915_package_c8 {
1132         bool requirements_met;
1133         bool gpu_idle;
1134         bool irqs_disabled;
1135         /* Only true after the delayed work task actually enables it. */
1136         bool enabled;
1137         int disable_count;
1138         struct mutex lock;
1139         struct delayed_work enable_work;
1140
1141         struct {
1142                 uint32_t deimr;
1143                 uint32_t sdeimr;
1144                 uint32_t gtimr;
1145                 uint32_t gtier;
1146                 uint32_t gen6_pmimr;
1147         } regsave;
1148 };
1149
1150 typedef struct drm_i915_private {
1151         struct drm_device *dev;
1152         struct kmem_cache *slab;
1153
1154         const struct intel_device_info *info;
1155
1156         int relative_constants_mode;
1157
1158         void __iomem *regs;
1159
1160         struct intel_uncore uncore;
1161
1162         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1163
1164
1165         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1166          * controller on different i2c buses. */
1167         struct mutex gmbus_mutex;
1168
1169         /**
1170          * Base address of the gmbus and gpio block.
1171          */
1172         uint32_t gpio_mmio_base;
1173
1174         wait_queue_head_t gmbus_wait_queue;
1175
1176         struct pci_dev *bridge_dev;
1177         struct intel_ring_buffer ring[I915_NUM_RINGS];
1178         uint32_t last_seqno, next_seqno;
1179
1180         drm_dma_handle_t *status_page_dmah;
1181         struct resource mch_res;
1182
1183         atomic_t irq_received;
1184
1185         /* protects the irq masks */
1186         spinlock_t irq_lock;
1187
1188         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1189         struct pm_qos_request pm_qos;
1190
1191         /* DPIO indirect register protection */
1192         struct mutex dpio_lock;
1193
1194         /** Cached value of IMR to avoid reads in updating the bitfield */
1195         u32 irq_mask;
1196         u32 gt_irq_mask;
1197         u32 pm_irq_mask;
1198
1199         struct work_struct hotplug_work;
1200         bool enable_hotplug_processing;
1201         struct {
1202                 unsigned long hpd_last_jiffies;
1203                 int hpd_cnt;
1204                 enum {
1205                         HPD_ENABLED = 0,
1206                         HPD_DISABLED = 1,
1207                         HPD_MARK_DISABLED = 2
1208                 } hpd_mark;
1209         } hpd_stats[HPD_NUM_PINS];
1210         u32 hpd_event_bits;
1211         struct timer_list hotplug_reenable_timer;
1212
1213         int num_plane;
1214
1215         struct i915_fbc fbc;
1216         struct intel_opregion opregion;
1217         struct intel_vbt_data vbt;
1218
1219         /* overlay */
1220         struct intel_overlay *overlay;
1221         unsigned int sprite_scaling_enabled;
1222
1223         /* backlight */
1224         struct {
1225                 int level;
1226                 bool enabled;
1227                 spinlock_t lock; /* bl registers and the above bl fields */
1228                 struct backlight_device *device;
1229         } backlight;
1230
1231         /* LVDS info */
1232         bool no_aux_handshake;
1233
1234         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1235         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1236         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1237
1238         unsigned int fsb_freq, mem_freq, is_ddr3;
1239
1240         /**
1241          * wq - Driver workqueue for GEM.
1242          *
1243          * NOTE: Work items scheduled here are not allowed to grab any modeset
1244          * locks, for otherwise the flushing done in the pageflip code will
1245          * result in deadlocks.
1246          */
1247         struct workqueue_struct *wq;
1248
1249         /* Display functions */
1250         struct drm_i915_display_funcs display;
1251
1252         /* PCH chipset type */
1253         enum intel_pch pch_type;
1254         unsigned short pch_id;
1255
1256         unsigned long quirks;
1257
1258         enum modeset_restore modeset_restore;
1259         struct mutex modeset_restore_lock;
1260
1261         struct list_head vm_list; /* Global list of all address spaces */
1262         struct i915_gtt gtt; /* VMA representing the global address space */
1263
1264         struct i915_gem_mm mm;
1265
1266         /* Kernel Modesetting */
1267
1268         struct sdvo_device_mapping sdvo_mappings[2];
1269
1270         struct drm_crtc *plane_to_crtc_mapping[3];
1271         struct drm_crtc *pipe_to_crtc_mapping[3];
1272         wait_queue_head_t pending_flip_queue;
1273
1274         int num_shared_dpll;
1275         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1276         struct intel_ddi_plls ddi_plls;
1277
1278         /* Reclocking support */
1279         bool render_reclock_avail;
1280         bool lvds_downclock_avail;
1281         /* indicates the reduced downclock for LVDS*/
1282         int lvds_downclock;
1283         u16 orig_clock;
1284
1285         bool mchbar_need_disable;
1286
1287         struct intel_l3_parity l3_parity;
1288
1289         /* Cannot be determined by PCIID. You must always read a register. */
1290         size_t ellc_size;
1291
1292         /* gen6+ rps state */
1293         struct intel_gen6_power_mgmt rps;
1294
1295         /* ilk-only ips/rps state. Everything in here is protected by the global
1296          * mchdev_lock in intel_pm.c */
1297         struct intel_ilk_power_mgmt ips;
1298
1299         /* Haswell power well */
1300         struct i915_power_well power_well;
1301
1302         enum no_psr_reason no_psr_reason;
1303
1304         struct i915_gpu_error gpu_error;
1305
1306         struct drm_i915_gem_object *vlv_pctx;
1307
1308         /* list of fbdev register on this device */
1309         struct intel_fbdev *fbdev;
1310
1311         /*
1312          * The console may be contended at resume, but we don't
1313          * want it to block on it.
1314          */
1315         struct work_struct console_resume_work;
1316
1317         struct drm_property *broadcast_rgb_property;
1318         struct drm_property *force_audio_property;
1319
1320         bool hw_contexts_disabled;
1321         uint32_t hw_context_size;
1322
1323         u32 fdi_rx_config;
1324
1325         struct i915_suspend_saved_registers regfile;
1326
1327         struct {
1328                 /*
1329                  * Raw watermark latency values:
1330                  * in 0.1us units for WM0,
1331                  * in 0.5us units for WM1+.
1332                  */
1333                 /* primary */
1334                 uint16_t pri_latency[5];
1335                 /* sprite */
1336                 uint16_t spr_latency[5];
1337                 /* cursor */
1338                 uint16_t cur_latency[5];
1339         } wm;
1340
1341         struct i915_package_c8 pc8;
1342
1343         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1344          * here! */
1345         struct i915_dri1_state dri1;
1346         /* Old ums support infrastructure, same warning applies. */
1347         struct i915_ums_state ums;
1348 } drm_i915_private_t;
1349
1350 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1351 {
1352         return dev->dev_private;
1353 }
1354
1355 /* Iterate over initialised rings */
1356 #define for_each_ring(ring__, dev_priv__, i__) \
1357         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1358                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1359
1360 enum hdmi_force_audio {
1361         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1362         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1363         HDMI_AUDIO_AUTO,                /* trust EDID */
1364         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1365 };
1366
1367 #define I915_GTT_OFFSET_NONE ((u32)-1)
1368
1369 struct drm_i915_gem_object_ops {
1370         /* Interface between the GEM object and its backing storage.
1371          * get_pages() is called once prior to the use of the associated set
1372          * of pages before to binding them into the GTT, and put_pages() is
1373          * called after we no longer need them. As we expect there to be
1374          * associated cost with migrating pages between the backing storage
1375          * and making them available for the GPU (e.g. clflush), we may hold
1376          * onto the pages after they are no longer referenced by the GPU
1377          * in case they may be used again shortly (for example migrating the
1378          * pages to a different memory domain within the GTT). put_pages()
1379          * will therefore most likely be called when the object itself is
1380          * being released or under memory pressure (where we attempt to
1381          * reap pages for the shrinker).
1382          */
1383         int (*get_pages)(struct drm_i915_gem_object *);
1384         void (*put_pages)(struct drm_i915_gem_object *);
1385 };
1386
1387 struct drm_i915_gem_object {
1388         struct drm_gem_object base;
1389
1390         const struct drm_i915_gem_object_ops *ops;
1391
1392         /** List of VMAs backed by this object */
1393         struct list_head vma_list;
1394
1395         /** Stolen memory for this object, instead of being backed by shmem. */
1396         struct drm_mm_node *stolen;
1397         struct list_head global_list;
1398
1399         struct list_head ring_list;
1400         /** Used in execbuf to temporarily hold a ref */
1401         struct list_head obj_exec_link;
1402         /** This object's place in the batchbuffer or on the eviction list */
1403         struct list_head exec_list;
1404
1405         /**
1406          * This is set if the object is on the active lists (has pending
1407          * rendering and so a non-zero seqno), and is not set if it i s on
1408          * inactive (ready to be unbound) list.
1409          */
1410         unsigned int active:1;
1411
1412         /**
1413          * This is set if the object has been written to since last bound
1414          * to the GTT
1415          */
1416         unsigned int dirty:1;
1417
1418         /**
1419          * Fence register bits (if any) for this object.  Will be set
1420          * as needed when mapped into the GTT.
1421          * Protected by dev->struct_mutex.
1422          */
1423         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1424
1425         /**
1426          * Advice: are the backing pages purgeable?
1427          */
1428         unsigned int madv:2;
1429
1430         /**
1431          * Current tiling mode for the object.
1432          */
1433         unsigned int tiling_mode:2;
1434         /**
1435          * Whether the tiling parameters for the currently associated fence
1436          * register have changed. Note that for the purposes of tracking
1437          * tiling changes we also treat the unfenced register, the register
1438          * slot that the object occupies whilst it executes a fenced
1439          * command (such as BLT on gen2/3), as a "fence".
1440          */
1441         unsigned int fence_dirty:1;
1442
1443         /** How many users have pinned this object in GTT space. The following
1444          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1445          * (via user_pin_count), execbuffer (objects are not allowed multiple
1446          * times for the same batchbuffer), and the framebuffer code. When
1447          * switching/pageflipping, the framebuffer code has at most two buffers
1448          * pinned per crtc.
1449          *
1450          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1451          * bits with absolutely no headroom. So use 4 bits. */
1452         unsigned int pin_count:4;
1453 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1454
1455         /**
1456          * Is the object at the current location in the gtt mappable and
1457          * fenceable? Used to avoid costly recalculations.
1458          */
1459         unsigned int map_and_fenceable:1;
1460
1461         /**
1462          * Whether the current gtt mapping needs to be mappable (and isn't just
1463          * mappable by accident). Track pin and fault separate for a more
1464          * accurate mappable working set.
1465          */
1466         unsigned int fault_mappable:1;
1467         unsigned int pin_mappable:1;
1468         unsigned int pin_display:1;
1469
1470         /*
1471          * Is the GPU currently using a fence to access this buffer,
1472          */
1473         unsigned int pending_fenced_gpu_access:1;
1474         unsigned int fenced_gpu_access:1;
1475
1476         unsigned int cache_level:3;
1477
1478         unsigned int has_aliasing_ppgtt_mapping:1;
1479         unsigned int has_global_gtt_mapping:1;
1480         unsigned int has_dma_mapping:1;
1481
1482         struct sg_table *pages;
1483         int pages_pin_count;
1484
1485         /* prime dma-buf support */
1486         void *dma_buf_vmapping;
1487         int vmapping_count;
1488
1489         /**
1490          * Used for performing relocations during execbuffer insertion.
1491          */
1492         struct hlist_node exec_node;
1493         unsigned long exec_handle;
1494         struct drm_i915_gem_exec_object2 *exec_entry;
1495
1496         struct intel_ring_buffer *ring;
1497
1498         /** Breadcrumb of last rendering to the buffer. */
1499         uint32_t last_read_seqno;
1500         uint32_t last_write_seqno;
1501         /** Breadcrumb of last fenced GPU access to the buffer. */
1502         uint32_t last_fenced_seqno;
1503
1504         /** Current tiling stride for the object, if it's tiled. */
1505         uint32_t stride;
1506
1507         /** Record of address bit 17 of each page at last unbind. */
1508         unsigned long *bit_17;
1509
1510         /** User space pin count and filp owning the pin */
1511         uint32_t user_pin_count;
1512         struct drm_file *pin_filp;
1513
1514         /** for phy allocated objects */
1515         struct drm_i915_gem_phys_object *phys_obj;
1516 };
1517 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1518
1519 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1520
1521 /**
1522  * Request queue structure.
1523  *
1524  * The request queue allows us to note sequence numbers that have been emitted
1525  * and may be associated with active buffers to be retired.
1526  *
1527  * By keeping this list, we can avoid having to do questionable
1528  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1529  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1530  */
1531 struct drm_i915_gem_request {
1532         /** On Which ring this request was generated */
1533         struct intel_ring_buffer *ring;
1534
1535         /** GEM sequence number associated with this request. */
1536         uint32_t seqno;
1537
1538         /** Position in the ringbuffer of the start of the request */
1539         u32 head;
1540
1541         /** Position in the ringbuffer of the end of the request */
1542         u32 tail;
1543
1544         /** Context related to this request */
1545         struct i915_hw_context *ctx;
1546
1547         /** Batch buffer related to this request if any */
1548         struct drm_i915_gem_object *batch_obj;
1549
1550         /** Time at which this request was emitted, in jiffies. */
1551         unsigned long emitted_jiffies;
1552
1553         /** global list entry for this request */
1554         struct list_head list;
1555
1556         struct drm_i915_file_private *file_priv;
1557         /** file_priv list entry for this request */
1558         struct list_head client_list;
1559 };
1560
1561 struct drm_i915_file_private {
1562         struct {
1563                 spinlock_t lock;
1564                 struct list_head request_list;
1565         } mm;
1566         struct idr context_idr;
1567
1568         struct i915_ctx_hang_stats hang_stats;
1569 };
1570
1571 #define INTEL_INFO(dev) (to_i915(dev)->info)
1572
1573 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1574 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1575 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1576 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1577 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1578 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1579 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1580 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1581 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1582 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1583 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1584 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1585 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1586 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1587 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1588 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1589 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1590 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1591 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1592                                  (dev)->pci_device == 0x0152 || \
1593                                  (dev)->pci_device == 0x015a)
1594 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1595                                  (dev)->pci_device == 0x0106 || \
1596                                  (dev)->pci_device == 0x010A)
1597 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1598 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1599 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1600 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1601                                  ((dev)->pci_device & 0xFF00) == 0x0C00)
1602 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1603                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1604
1605 /*
1606  * The genX designation typically refers to the render engine, so render
1607  * capability related checks should use IS_GEN, while display and other checks
1608  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1609  * chips, etc.).
1610  */
1611 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1612 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1613 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1614 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1615 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1616 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1617
1618 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1619 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1620 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->has_vebox_ring)
1621 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1622 #define HAS_WT(dev)            (IS_HASWELL(dev) && to_i915(dev)->ellc_size)
1623 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1624
1625 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1626 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1627
1628 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1629 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1630
1631 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1632 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1633
1634 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1635  * rows, which changed the alignment requirements and fence programming.
1636  */
1637 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1638                                                       IS_I915GM(dev)))
1639 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1640 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1641 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1642 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1643 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1644 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1645
1646 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1647 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1648 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1649
1650 #define HAS_IPS(dev)            (IS_ULT(dev))
1651
1652 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1653 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1654 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1655
1656 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1657 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1658 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1659 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1660 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1661 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1662
1663 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1664 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1665 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1666 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1667 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1668 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1669
1670 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1671
1672 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1673
1674 #define GT_FREQUENCY_MULTIPLIER 50
1675
1676 #include "i915_trace.h"
1677
1678 /**
1679  * RC6 is a special power stage which allows the GPU to enter an very
1680  * low-voltage mode when idle, using down to 0V while at this stage.  This
1681  * stage is entered automatically when the GPU is idle when RC6 support is
1682  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1683  *
1684  * There are different RC6 modes available in Intel GPU, which differentiate
1685  * among each other with the latency required to enter and leave RC6 and
1686  * voltage consumed by the GPU in different states.
1687  *
1688  * The combination of the following flags define which states GPU is allowed
1689  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1690  * RC6pp is deepest RC6. Their support by hardware varies according to the
1691  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1692  * which brings the most power savings; deeper states save more power, but
1693  * require higher latency to switch to and wake up.
1694  */
1695 #define INTEL_RC6_ENABLE                        (1<<0)
1696 #define INTEL_RC6p_ENABLE                       (1<<1)
1697 #define INTEL_RC6pp_ENABLE                      (1<<2)
1698
1699 extern const struct drm_ioctl_desc i915_ioctls[];
1700 extern int i915_max_ioctl;
1701 extern unsigned int i915_fbpercrtc __always_unused;
1702 extern int i915_panel_ignore_lid __read_mostly;
1703 extern unsigned int i915_powersave __read_mostly;
1704 extern int i915_semaphores __read_mostly;
1705 extern unsigned int i915_lvds_downclock __read_mostly;
1706 extern int i915_lvds_channel_mode __read_mostly;
1707 extern int i915_panel_use_ssc __read_mostly;
1708 extern int i915_vbt_sdvo_panel_type __read_mostly;
1709 extern int i915_enable_rc6 __read_mostly;
1710 extern int i915_enable_fbc __read_mostly;
1711 extern bool i915_enable_hangcheck __read_mostly;
1712 extern int i915_enable_ppgtt __read_mostly;
1713 extern int i915_enable_psr __read_mostly;
1714 extern unsigned int i915_preliminary_hw_support __read_mostly;
1715 extern int i915_disable_power_well __read_mostly;
1716 extern int i915_enable_ips __read_mostly;
1717 extern bool i915_fastboot __read_mostly;
1718 extern int i915_enable_pc8 __read_mostly;
1719 extern int i915_pc8_timeout __read_mostly;
1720 extern bool i915_prefault_disable __read_mostly;
1721
1722 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1723 extern int i915_resume(struct drm_device *dev);
1724 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1725 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1726
1727                                 /* i915_dma.c */
1728 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1729 extern void i915_kernel_lost_context(struct drm_device * dev);
1730 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1731 extern int i915_driver_unload(struct drm_device *);
1732 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1733 extern void i915_driver_lastclose(struct drm_device * dev);
1734 extern void i915_driver_preclose(struct drm_device *dev,
1735                                  struct drm_file *file_priv);
1736 extern void i915_driver_postclose(struct drm_device *dev,
1737                                   struct drm_file *file_priv);
1738 extern int i915_driver_device_is_agp(struct drm_device * dev);
1739 #ifdef CONFIG_COMPAT
1740 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1741                               unsigned long arg);
1742 #endif
1743 extern int i915_emit_box(struct drm_device *dev,
1744                          struct drm_clip_rect *box,
1745                          int DR1, int DR4);
1746 extern int intel_gpu_reset(struct drm_device *dev);
1747 extern int i915_reset(struct drm_device *dev);
1748 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1749 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1750 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1751 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1752
1753 extern void intel_console_resume(struct work_struct *work);
1754
1755 /* i915_irq.c */
1756 void i915_queue_hangcheck(struct drm_device *dev);
1757 void i915_handle_error(struct drm_device *dev, bool wedged);
1758
1759 extern void intel_irq_init(struct drm_device *dev);
1760 extern void intel_pm_init(struct drm_device *dev);
1761 extern void intel_hpd_init(struct drm_device *dev);
1762 extern void intel_pm_init(struct drm_device *dev);
1763
1764 extern void intel_uncore_sanitize(struct drm_device *dev);
1765 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1766 extern void intel_uncore_init(struct drm_device *dev);
1767 extern void intel_uncore_clear_errors(struct drm_device *dev);
1768 extern void intel_uncore_check_errors(struct drm_device *dev);
1769
1770 void
1771 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1772
1773 void
1774 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1775
1776 /* i915_gem.c */
1777 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1778                         struct drm_file *file_priv);
1779 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1780                           struct drm_file *file_priv);
1781 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1782                          struct drm_file *file_priv);
1783 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1784                           struct drm_file *file_priv);
1785 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1786                         struct drm_file *file_priv);
1787 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1788                         struct drm_file *file_priv);
1789 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1790                               struct drm_file *file_priv);
1791 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1792                              struct drm_file *file_priv);
1793 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1794                         struct drm_file *file_priv);
1795 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1796                          struct drm_file *file_priv);
1797 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1798                        struct drm_file *file_priv);
1799 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1800                          struct drm_file *file_priv);
1801 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1802                         struct drm_file *file_priv);
1803 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1804                                struct drm_file *file);
1805 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1806                                struct drm_file *file);
1807 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1808                             struct drm_file *file_priv);
1809 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1810                            struct drm_file *file_priv);
1811 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1812                            struct drm_file *file_priv);
1813 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1814                            struct drm_file *file_priv);
1815 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1816                         struct drm_file *file_priv);
1817 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1818                         struct drm_file *file_priv);
1819 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1820                                 struct drm_file *file_priv);
1821 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1822                         struct drm_file *file_priv);
1823 void i915_gem_load(struct drm_device *dev);
1824 void *i915_gem_object_alloc(struct drm_device *dev);
1825 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1826 int i915_gem_init_object(struct drm_gem_object *obj);
1827 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1828                          const struct drm_i915_gem_object_ops *ops);
1829 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1830                                                   size_t size);
1831 void i915_gem_free_object(struct drm_gem_object *obj);
1832 struct i915_vma *i915_gem_vma_create(struct drm_i915_gem_object *obj,
1833                                      struct i915_address_space *vm);
1834 void i915_gem_vma_destroy(struct i915_vma *vma);
1835
1836 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1837                                      struct i915_address_space *vm,
1838                                      uint32_t alignment,
1839                                      bool map_and_fenceable,
1840                                      bool nonblocking);
1841 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1842 int __must_check i915_vma_unbind(struct i915_vma *vma);
1843 int __must_check i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj);
1844 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1845 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1846 void i915_gem_lastclose(struct drm_device *dev);
1847
1848 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1849 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1850 {
1851         struct sg_page_iter sg_iter;
1852
1853         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1854                 return sg_page_iter_page(&sg_iter);
1855
1856         return NULL;
1857 }
1858 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1859 {
1860         BUG_ON(obj->pages == NULL);
1861         obj->pages_pin_count++;
1862 }
1863 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1864 {
1865         BUG_ON(obj->pages_pin_count == 0);
1866         obj->pages_pin_count--;
1867 }
1868
1869 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1870 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1871                          struct intel_ring_buffer *to);
1872 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1873                                     struct intel_ring_buffer *ring);
1874
1875 int i915_gem_dumb_create(struct drm_file *file_priv,
1876                          struct drm_device *dev,
1877                          struct drm_mode_create_dumb *args);
1878 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1879                       uint32_t handle, uint64_t *offset);
1880 /**
1881  * Returns true if seq1 is later than seq2.
1882  */
1883 static inline bool
1884 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1885 {
1886         return (int32_t)(seq1 - seq2) >= 0;
1887 }
1888
1889 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1890 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1891 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1892 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1893
1894 static inline bool
1895 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1896 {
1897         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1898                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1899                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1900                 return true;
1901         } else
1902                 return false;
1903 }
1904
1905 static inline void
1906 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1907 {
1908         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1909                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1910                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
1911                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1912         }
1913 }
1914
1915 void i915_gem_retire_requests(struct drm_device *dev);
1916 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1917 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1918                                       bool interruptible);
1919 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1920 {
1921         return unlikely(atomic_read(&error->reset_counter)
1922                         & I915_RESET_IN_PROGRESS_FLAG);
1923 }
1924
1925 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1926 {
1927         return atomic_read(&error->reset_counter) == I915_WEDGED;
1928 }
1929
1930 void i915_gem_reset(struct drm_device *dev);
1931 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
1932 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1933 int __must_check i915_gem_init(struct drm_device *dev);
1934 int __must_check i915_gem_init_hw(struct drm_device *dev);
1935 void i915_gem_l3_remap(struct drm_device *dev);
1936 void i915_gem_init_swizzling(struct drm_device *dev);
1937 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1938 int __must_check i915_gpu_idle(struct drm_device *dev);
1939 int __must_check i915_gem_idle(struct drm_device *dev);
1940 int __i915_add_request(struct intel_ring_buffer *ring,
1941                        struct drm_file *file,
1942                        struct drm_i915_gem_object *batch_obj,
1943                        u32 *seqno);
1944 #define i915_add_request(ring, seqno) \
1945         __i915_add_request(ring, NULL, NULL, seqno)
1946 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1947                                  uint32_t seqno);
1948 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1949 int __must_check
1950 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1951                                   bool write);
1952 int __must_check
1953 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1954 int __must_check
1955 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1956                                      u32 alignment,
1957                                      struct intel_ring_buffer *pipelined);
1958 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
1959 int i915_gem_attach_phys_object(struct drm_device *dev,
1960                                 struct drm_i915_gem_object *obj,
1961                                 int id,
1962                                 int align);
1963 void i915_gem_detach_phys_object(struct drm_device *dev,
1964                                  struct drm_i915_gem_object *obj);
1965 void i915_gem_free_all_phys_object(struct drm_device *dev);
1966 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1967
1968 uint32_t
1969 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1970 uint32_t
1971 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1972                             int tiling_mode, bool fenced);
1973
1974 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1975                                     enum i915_cache_level cache_level);
1976
1977 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1978                                 struct dma_buf *dma_buf);
1979
1980 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1981                                 struct drm_gem_object *gem_obj, int flags);
1982
1983 void i915_gem_restore_fences(struct drm_device *dev);
1984
1985 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
1986                                   struct i915_address_space *vm);
1987 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
1988 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
1989                         struct i915_address_space *vm);
1990 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
1991                                 struct i915_address_space *vm);
1992 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
1993                                      struct i915_address_space *vm);
1994 struct i915_vma *
1995 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
1996                                   struct i915_address_space *vm);
1997 /* Some GGTT VM helpers */
1998 #define obj_to_ggtt(obj) \
1999         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2000 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2001 {
2002         struct i915_address_space *ggtt =
2003                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2004         return vm == ggtt;
2005 }
2006
2007 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2008 {
2009         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2010 }
2011
2012 static inline unsigned long
2013 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2014 {
2015         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2016 }
2017
2018 static inline unsigned long
2019 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2020 {
2021         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2022 }
2023
2024 static inline int __must_check
2025 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2026                       uint32_t alignment,
2027                       bool map_and_fenceable,
2028                       bool nonblocking)
2029 {
2030         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment,
2031                                    map_and_fenceable, nonblocking);
2032 }
2033 #undef obj_to_ggtt
2034
2035 /* i915_gem_context.c */
2036 void i915_gem_context_init(struct drm_device *dev);
2037 void i915_gem_context_fini(struct drm_device *dev);
2038 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2039 int i915_switch_context(struct intel_ring_buffer *ring,
2040                         struct drm_file *file, int to_id);
2041 void i915_gem_context_free(struct kref *ctx_ref);
2042 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
2043 {
2044         kref_get(&ctx->ref);
2045 }
2046
2047 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
2048 {
2049         kref_put(&ctx->ref, i915_gem_context_free);
2050 }
2051
2052 struct i915_ctx_hang_stats * __must_check
2053 i915_gem_context_get_hang_stats(struct drm_device *dev,
2054                                 struct drm_file *file,
2055                                 u32 id);
2056 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2057                                   struct drm_file *file);
2058 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2059                                    struct drm_file *file);
2060
2061 /* i915_gem_gtt.c */
2062 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
2063 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
2064                             struct drm_i915_gem_object *obj,
2065                             enum i915_cache_level cache_level);
2066 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
2067                               struct drm_i915_gem_object *obj);
2068
2069 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
2070 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
2071 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
2072                                 enum i915_cache_level cache_level);
2073 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
2074 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
2075 void i915_gem_init_global_gtt(struct drm_device *dev);
2076 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
2077                                unsigned long mappable_end, unsigned long end);
2078 int i915_gem_gtt_init(struct drm_device *dev);
2079 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2080 {
2081         if (INTEL_INFO(dev)->gen < 6)
2082                 intel_gtt_chipset_flush();
2083 }
2084
2085
2086 /* i915_gem_evict.c */
2087 int __must_check i915_gem_evict_something(struct drm_device *dev,
2088                                           struct i915_address_space *vm,
2089                                           int min_size,
2090                                           unsigned alignment,
2091                                           unsigned cache_level,
2092                                           bool mappable,
2093                                           bool nonblock);
2094 int i915_gem_evict_everything(struct drm_device *dev);
2095
2096 /* i915_gem_stolen.c */
2097 int i915_gem_init_stolen(struct drm_device *dev);
2098 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2099 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2100 void i915_gem_cleanup_stolen(struct drm_device *dev);
2101 struct drm_i915_gem_object *
2102 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2103 struct drm_i915_gem_object *
2104 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2105                                                u32 stolen_offset,
2106                                                u32 gtt_offset,
2107                                                u32 size);
2108 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2109
2110 /* i915_gem_tiling.c */
2111 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2112 {
2113         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
2114
2115         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2116                 obj->tiling_mode != I915_TILING_NONE;
2117 }
2118
2119 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2120 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2121 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2122
2123 /* i915_gem_debug.c */
2124 #if WATCH_LISTS
2125 int i915_verify_lists(struct drm_device *dev);
2126 #else
2127 #define i915_verify_lists(dev) 0
2128 #endif
2129
2130 /* i915_debugfs.c */
2131 int i915_debugfs_init(struct drm_minor *minor);
2132 void i915_debugfs_cleanup(struct drm_minor *minor);
2133
2134 /* i915_gpu_error.c */
2135 __printf(2, 3)
2136 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2137 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2138                             const struct i915_error_state_file_priv *error);
2139 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2140                               size_t count, loff_t pos);
2141 static inline void i915_error_state_buf_release(
2142         struct drm_i915_error_state_buf *eb)
2143 {
2144         kfree(eb->buf);
2145 }
2146 void i915_capture_error_state(struct drm_device *dev);
2147 void i915_error_state_get(struct drm_device *dev,
2148                           struct i915_error_state_file_priv *error_priv);
2149 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2150 void i915_destroy_error_state(struct drm_device *dev);
2151
2152 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2153 const char *i915_cache_level_str(int type);
2154
2155 /* i915_suspend.c */
2156 extern int i915_save_state(struct drm_device *dev);
2157 extern int i915_restore_state(struct drm_device *dev);
2158
2159 /* i915_ums.c */
2160 void i915_save_display_reg(struct drm_device *dev);
2161 void i915_restore_display_reg(struct drm_device *dev);
2162
2163 /* i915_sysfs.c */
2164 void i915_setup_sysfs(struct drm_device *dev_priv);
2165 void i915_teardown_sysfs(struct drm_device *dev_priv);
2166
2167 /* intel_i2c.c */
2168 extern int intel_setup_gmbus(struct drm_device *dev);
2169 extern void intel_teardown_gmbus(struct drm_device *dev);
2170 static inline bool intel_gmbus_is_port_valid(unsigned port)
2171 {
2172         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2173 }
2174
2175 extern struct i2c_adapter *intel_gmbus_get_adapter(
2176                 struct drm_i915_private *dev_priv, unsigned port);
2177 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2178 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2179 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2180 {
2181         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2182 }
2183 extern void intel_i2c_reset(struct drm_device *dev);
2184
2185 /* intel_opregion.c */
2186 extern int intel_opregion_setup(struct drm_device *dev);
2187 #ifdef CONFIG_ACPI
2188 extern void intel_opregion_init(struct drm_device *dev);
2189 extern void intel_opregion_fini(struct drm_device *dev);
2190 extern void intel_opregion_asle_intr(struct drm_device *dev);
2191 #else
2192 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2193 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2194 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2195 #endif
2196
2197 /* intel_acpi.c */
2198 #ifdef CONFIG_ACPI
2199 extern void intel_register_dsm_handler(void);
2200 extern void intel_unregister_dsm_handler(void);
2201 #else
2202 static inline void intel_register_dsm_handler(void) { return; }
2203 static inline void intel_unregister_dsm_handler(void) { return; }
2204 #endif /* CONFIG_ACPI */
2205
2206 /* modesetting */
2207 extern void intel_modeset_init_hw(struct drm_device *dev);
2208 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2209 extern void intel_modeset_init(struct drm_device *dev);
2210 extern void intel_modeset_gem_init(struct drm_device *dev);
2211 extern void intel_modeset_cleanup(struct drm_device *dev);
2212 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2213 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2214                                          bool force_restore);
2215 extern void i915_redisable_vga(struct drm_device *dev);
2216 extern bool intel_fbc_enabled(struct drm_device *dev);
2217 extern void intel_disable_fbc(struct drm_device *dev);
2218 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2219 extern void intel_init_pch_refclk(struct drm_device *dev);
2220 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2221 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2222 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2223 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2224 extern void intel_detect_pch(struct drm_device *dev);
2225 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2226 extern int intel_enable_rc6(const struct drm_device *dev);
2227
2228 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2229 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2230                         struct drm_file *file);
2231
2232 /* overlay */
2233 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2234 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2235                                             struct intel_overlay_error_state *error);
2236
2237 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2238 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2239                                             struct drm_device *dev,
2240                                             struct intel_display_error_state *error);
2241
2242 /* On SNB platform, before reading ring registers forcewake bit
2243  * must be set to prevent GT core from power down and stale values being
2244  * returned.
2245  */
2246 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
2247 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
2248
2249 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2250 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2251
2252 /* intel_sideband.c */
2253 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2254 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2255 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2256 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, int reg);
2257 void vlv_dpio_write(struct drm_i915_private *dev_priv, int reg, u32 val);
2258 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2259                    enum intel_sbi_destination destination);
2260 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2261                      enum intel_sbi_destination destination);
2262
2263 int vlv_gpu_freq(int ddr_freq, int val);
2264 int vlv_freq_opcode(int ddr_freq, int val);
2265
2266 #define __i915_read(x) \
2267         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg, bool trace);
2268 __i915_read(8)
2269 __i915_read(16)
2270 __i915_read(32)
2271 __i915_read(64)
2272 #undef __i915_read
2273
2274 #define __i915_write(x) \
2275         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val, bool trace);
2276 __i915_write(8)
2277 __i915_write(16)
2278 __i915_write(32)
2279 __i915_write(64)
2280 #undef __i915_write
2281
2282 #define I915_READ8(reg)         i915_read8(dev_priv, (reg), true)
2283 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val), true)
2284
2285 #define I915_READ16(reg)        i915_read16(dev_priv, (reg), true)
2286 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val), true)
2287 #define I915_READ16_NOTRACE(reg)        i915_read16(dev_priv, (reg), false)
2288 #define I915_WRITE16_NOTRACE(reg, val)  i915_write16(dev_priv, (reg), (val), false)
2289
2290 #define I915_READ(reg)          i915_read32(dev_priv, (reg), true)
2291 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val), true)
2292 #define I915_READ_NOTRACE(reg)          i915_read32(dev_priv, (reg), false)
2293 #define I915_WRITE_NOTRACE(reg, val)    i915_write32(dev_priv, (reg), (val), false)
2294
2295 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val), true)
2296 #define I915_READ64(reg)        i915_read64(dev_priv, (reg), true)
2297
2298 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2299 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2300
2301 /* "Broadcast RGB" property */
2302 #define INTEL_BROADCAST_RGB_AUTO 0
2303 #define INTEL_BROADCAST_RGB_FULL 1
2304 #define INTEL_BROADCAST_RGB_LIMITED 2
2305
2306 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2307 {
2308         if (HAS_PCH_SPLIT(dev))
2309                 return CPU_VGACNTRL;
2310         else if (IS_VALLEYVIEW(dev))
2311                 return VLV_VGACNTRL;
2312         else
2313                 return VGACNTRL;
2314 }
2315
2316 static inline void __user *to_user_ptr(u64 address)
2317 {
2318         return (void __user *)(uintptr_t)address;
2319 }
2320
2321 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2322 {
2323         unsigned long j = msecs_to_jiffies(m);
2324
2325         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2326 }
2327
2328 static inline unsigned long
2329 timespec_to_jiffies_timeout(const struct timespec *value)
2330 {
2331         unsigned long j = timespec_to_jiffies(value);
2332
2333         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2334 }
2335
2336 #endif