drivers/dma/at_hdmac.c

   1 // SPDX-License-Identifier: GPL-2.0-or-later
   2 /*
   3  * Driver for the Atmel AHB DMA Controller (aka HDMA or DMAC on AT91 systems)
   4  *
   5  * Copyright (C) 2008 Atmel Corporation
   6  *
   7  * This supports the Atmel AHB DMA Controller found in several Atmel SoCs.
   8  * The only Atmel DMA Controller that is not covered by this driver is the one
   9  * found on AT91SAM9263.
  10  */
  11
  12 #include <dt-bindings/dma/at91.h>
  13 #include <linux/clk.h>
  14 #include <linux/dmaengine.h>
  15 #include <linux/dma-mapping.h>
  16 #include <linux/dmapool.h>
  17 #include <linux/interrupt.h>
  18 #include <linux/module.h>
  19 #include <linux/platform_device.h>
  20 #include <linux/slab.h>
  21 #include <linux/of.h>
  22 #include <linux/of_device.h>
  23 #include <linux/of_dma.h>
  24
  25 #include "at_hdmac_regs.h"
  26 #include "dmaengine.h"
  27
  28 /*
  29  * Glossary
  30  * --------
  31  *
  32  * at_hdmac             : Name of the ATmel AHB DMA Controller
  33  * at_dma_ / atdma      : ATmel DMA controller entity related
  34  * atc_ / atchan        : ATmel DMA Channel entity related
  35  */
  36
  37 #define ATC_DEFAULT_CFG         (ATC_FIFOCFG_HALFFIFO)
  38 #define ATC_DEFAULT_CTRLB       (ATC_SIF(AT_DMA_MEM_IF) \
  39                                 |ATC_DIF(AT_DMA_MEM_IF))
  40 #define ATC_DMA_BUSWIDTHS\
  41         (BIT(DMA_SLAVE_BUSWIDTH_UNDEFINED) |\
  42         BIT(DMA_SLAVE_BUSWIDTH_1_BYTE) |\
  43         BIT(DMA_SLAVE_BUSWIDTH_2_BYTES) |\
  44         BIT(DMA_SLAVE_BUSWIDTH_4_BYTES))
  45
  46 #define ATC_MAX_DSCR_TRIALS     10
  47
  48 /*
  49  * Initial number of descriptors to allocate for each channel. This could
  50  * be increased during dma usage.
  51  */
  52 static unsigned int init_nr_desc_per_channel = 64;
  53 module_param(init_nr_desc_per_channel, uint, 0644);
  54 MODULE_PARM_DESC(init_nr_desc_per_channel,
  55                  "initial descriptors per channel (default: 64)");
  56
  57 /**
  58  * struct at_dma_platform_data - Controller configuration parameters
  59  * @nr_channels: Number of channels supported by hardware (max 8)
  60  * @cap_mask: dma_capability flags supported by the platform
  61  */
  62 struct at_dma_platform_data {
  63         unsigned int    nr_channels;
  64         dma_cap_mask_t  cap_mask;
  65 };
  66
  67 /**
  68  * struct at_dma_slave - Controller-specific information about a slave
  69  * @dma_dev: required DMA master device
  70  * @cfg: Platform-specific initializer for the CFG register
  71  */
  72 struct at_dma_slave {
  73         struct device           *dma_dev;
  74         u32                     cfg;
  75 };
  76
  77 /* prototypes */
  78 static dma_cookie_t atc_tx_submit(struct dma_async_tx_descriptor *tx);
  79 static void atc_issue_pending(struct dma_chan *chan);
  80
  81
  82 /*----------------------------------------------------------------------*/
  83
  84 static inline unsigned int atc_get_xfer_width(dma_addr_t src, dma_addr_t dst,
  85                                                 size_t len)
  86 {
  87         unsigned int width;
  88
  89         if (!((src | dst  | len) & 3))
  90                 width = 2;
  91         else if (!((src | dst | len) & 1))
  92                 width = 1;
  93         else
  94                 width = 0;
  95
  96         return width;
  97 }
  98
  99 static struct at_desc *atc_first_active(struct at_dma_chan *atchan)
 100 {
 101         return list_first_entry(&atchan->active_list,
 102                                 struct at_desc, desc_node);
 103 }
 104
 105 static struct at_desc *atc_first_queued(struct at_dma_chan *atchan)
 106 {
 107         return list_first_entry(&atchan->queue,
 108                                 struct at_desc, desc_node);
 109 }
 110
 111 /**
 112  * atc_alloc_descriptor - allocate and return an initialized descriptor
 113  * @chan: the channel to allocate descriptors for
 114  * @gfp_flags: GFP allocation flags
 115  *
 116  * Note: The ack-bit is positioned in the descriptor flag at creation time
 117  *       to make initial allocation more convenient. This bit will be cleared
 118  *       and control will be given to client at usage time (during
 119  *       preparation functions).
 120  */
 121 static struct at_desc *atc_alloc_descriptor(struct dma_chan *chan,
 122                                             gfp_t gfp_flags)
 123 {
 124         struct at_desc  *desc = NULL;
 125         struct at_dma   *atdma = to_at_dma(chan->device);
 126         dma_addr_t phys;
 127
 128         desc = dma_pool_zalloc(atdma->dma_desc_pool, gfp_flags, &phys);
 129         if (desc) {
 130                 INIT_LIST_HEAD(&desc->tx_list);
 131                 dma_async_tx_descriptor_init(&desc->txd, chan);
 132                 /* txd.flags will be overwritten in prep functions */
 133                 desc->txd.flags = DMA_CTRL_ACK;
 134                 desc->txd.tx_submit = atc_tx_submit;
 135                 desc->txd.phys = phys;
 136         }
 137
 138         return desc;
 139 }
 140
 141 /**
 142  * atc_desc_get - get an unused descriptor from free_list
 143  * @atchan: channel we want a new descriptor for
 144  */
 145 static struct at_desc *atc_desc_get(struct at_dma_chan *atchan)
 146 {
 147         struct at_desc *desc, *_desc;
 148         struct at_desc *ret = NULL;
 149         unsigned long flags;
 150         unsigned int i = 0;
 151
 152         spin_lock_irqsave(&atchan->lock, flags);
 153         list_for_each_entry_safe(desc, _desc, &atchan->free_list, desc_node) {
 154                 i++;
 155                 if (async_tx_test_ack(&desc->txd)) {
 156                         list_del(&desc->desc_node);
 157                         ret = desc;
 158                         break;
 159                 }
 160                 dev_dbg(chan2dev(&atchan->chan_common),
 161                                 "desc %p not ACKed\n", desc);
 162         }
 163         spin_unlock_irqrestore(&atchan->lock, flags);
 164         dev_vdbg(chan2dev(&atchan->chan_common),
 165                 "scanned %u descriptors on freelist\n", i);
 166
 167         /* no more descriptor available in initial pool: create one more */
 168         if (!ret)
 169                 ret = atc_alloc_descriptor(&atchan->chan_common, GFP_NOWAIT);
 170
 171         return ret;
 172 }
 173
 174 /**
 175  * atc_desc_put - move a descriptor, including any children, to the free list
 176  * @atchan: channel we work on
 177  * @desc: descriptor, at the head of a chain, to move to free list
 178  */
 179 static void atc_desc_put(struct at_dma_chan *atchan, struct at_desc *desc)
 180 {
 181         if (desc) {
 182                 struct at_desc *child;
 183                 unsigned long flags;
 184
 185                 spin_lock_irqsave(&atchan->lock, flags);
 186                 list_for_each_entry(child, &desc->tx_list, desc_node)
 187                         dev_vdbg(chan2dev(&atchan->chan_common),
 188                                         "moving child desc %p to freelist\n",
 189                                         child);
 190                 list_splice_init(&desc->tx_list, &atchan->free_list);
 191                 dev_vdbg(chan2dev(&atchan->chan_common),
 192                          "moving desc %p to freelist\n", desc);
 193                 list_add(&desc->desc_node, &atchan->free_list);
 194                 spin_unlock_irqrestore(&atchan->lock, flags);
 195         }
 196 }
 197
 198 /**
 199  * atc_desc_chain - build chain adding a descriptor
 200  * @first: address of first descriptor of the chain
 201  * @prev: address of previous descriptor of the chain
 202  * @desc: descriptor to queue
 203  *
 204  * Called from prep_* functions
 205  */
 206 static void atc_desc_chain(struct at_desc **first, struct at_desc **prev,
 207                            struct at_desc *desc)
 208 {
 209         if (!(*first)) {
 210                 *first = desc;
 211         } else {
 212                 /* inform the HW lli about chaining */
 213                 (*prev)->lli.dscr = desc->txd.phys;
 214                 /* insert the link descriptor to the LD ring */
 215                 list_add_tail(&desc->desc_node,
 216                                 &(*first)->tx_list);
 217         }
 218         *prev = desc;
 219 }
 220
 221 /**
 222  * atc_dostart - starts the DMA engine for real
 223  * @atchan: the channel we want to start
 224  * @first: first descriptor in the list we want to begin with
 225  *
 226  * Called with atchan->lock held and bh disabled
 227  */
 228 static void atc_dostart(struct at_dma_chan *atchan, struct at_desc *first)
 229 {
 230         struct at_dma   *atdma = to_at_dma(atchan->chan_common.device);
 231
 232         /* ASSERT:  channel is idle */
 233         if (atc_chan_is_enabled(atchan)) {
 234                 dev_err(chan2dev(&atchan->chan_common),
 235                         "BUG: Attempted to start non-idle channel\n");
 236                 dev_err(chan2dev(&atchan->chan_common),
 237                         "  channel: s0x%x d0x%x ctrl0x%x:0x%x l0x%x\n",
 238                         channel_readl(atchan, SADDR),
 239                         channel_readl(atchan, DADDR),
 240                         channel_readl(atchan, CTRLA),
 241                         channel_readl(atchan, CTRLB),
 242                         channel_readl(atchan, DSCR));
 243
 244                 /* The tasklet will hopefully advance the queue... */
 245                 return;
 246         }
 247
 248         vdbg_dump_regs(atchan);
 249
 250         channel_writel(atchan, SADDR, 0);
 251         channel_writel(atchan, DADDR, 0);
 252         channel_writel(atchan, CTRLA, 0);
 253         channel_writel(atchan, CTRLB, 0);
 254         channel_writel(atchan, DSCR, first->txd.phys);
 255         channel_writel(atchan, SPIP, ATC_SPIP_HOLE(first->src_hole) |
 256                        ATC_SPIP_BOUNDARY(first->boundary));
 257         channel_writel(atchan, DPIP, ATC_DPIP_HOLE(first->dst_hole) |
 258                        ATC_DPIP_BOUNDARY(first->boundary));
 259         /* Don't allow CPU to reorder channel enable. */
 260         wmb();
 261         dma_writel(atdma, CHER, atchan->mask);
 262
 263         vdbg_dump_regs(atchan);
 264 }
 265
 266 /*
 267  * atc_get_desc_by_cookie - get the descriptor of a cookie
 268  * @atchan: the DMA channel
 269  * @cookie: the cookie to get the descriptor for
 270  */
 271 static struct at_desc *atc_get_desc_by_cookie(struct at_dma_chan *atchan,
 272                                                 dma_cookie_t cookie)
 273 {
 274         struct at_desc *desc, *_desc;
 275
 276         list_for_each_entry_safe(desc, _desc, &atchan->queue, desc_node) {
 277                 if (desc->txd.cookie == cookie)
 278                         return desc;
 279         }
 280
 281         list_for_each_entry_safe(desc, _desc, &atchan->active_list, desc_node) {
 282                 if (desc->txd.cookie == cookie)
 283                         return desc;
 284         }
 285
 286         return NULL;
 287 }
 288
 289 /**
 290  * atc_calc_bytes_left - calculates the number of bytes left according to the
 291  * value read from CTRLA.
 292  *
 293  * @current_len: the number of bytes left before reading CTRLA
 294  * @ctrla: the value of CTRLA
 295  */
 296 static inline int atc_calc_bytes_left(int current_len, u32 ctrla)
 297 {
 298         u32 btsize = (ctrla & ATC_BTSIZE_MAX);
 299         u32 src_width = ATC_REG_TO_SRC_WIDTH(ctrla);
 300
 301         /*
 302          * According to the datasheet, when reading the Control A Register
 303          * (ctrla), the Buffer Transfer Size (btsize) bitfield refers to the
 304          * number of transfers completed on the Source Interface.
 305          * So btsize is always a number of source width transfers.
 306          */
 307         return current_len - (btsize << src_width);
 308 }
 309
 310 /**
 311  * atc_get_bytes_left - get the number of bytes residue for a cookie
 312  * @chan: DMA channel
 313  * @cookie: transaction identifier to check status of
 314  */
 315 static int atc_get_bytes_left(struct dma_chan *chan, dma_cookie_t cookie)
 316 {
 317         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
 318         struct at_desc *desc_first = atc_first_active(atchan);
 319         struct at_desc *desc;
 320         int ret;
 321         u32 ctrla, dscr;
 322         unsigned int i;
 323
 324         /*
 325          * If the cookie doesn't match to the currently running transfer then
 326          * we can return the total length of the associated DMA transfer,
 327          * because it is still queued.
 328          */
 329         desc = atc_get_desc_by_cookie(atchan, cookie);
 330         if (desc == NULL)
 331                 return -EINVAL;
 332         else if (desc != desc_first)
 333                 return desc->total_len;
 334
 335         /* cookie matches to the currently running transfer */
 336         ret = desc_first->total_len;
 337
 338         if (desc_first->lli.dscr) {
 339                 /* hardware linked list transfer */
 340
 341                 /*
 342                  * Calculate the residue by removing the length of the child
 343                  * descriptors already transferred from the total length.
 344                  * To get the current child descriptor we can use the value of
 345                  * the channel's DSCR register and compare it against the value
 346                  * of the hardware linked list structure of each child
 347                  * descriptor.
 348                  *
 349                  * The CTRLA register provides us with the amount of data
 350                  * already read from the source for the current child
 351                  * descriptor. So we can compute a more accurate residue by also
 352                  * removing the number of bytes corresponding to this amount of
 353                  * data.
 354                  *
 355                  * However, the DSCR and CTRLA registers cannot be read both
 356                  * atomically. Hence a race condition may occur: the first read
 357                  * register may refer to one child descriptor whereas the second
 358                  * read may refer to a later child descriptor in the list
 359                  * because of the DMA transfer progression inbetween the two
 360                  * reads.
 361                  *
 362                  * One solution could have been to pause the DMA transfer, read
 363                  * the DSCR and CTRLA then resume the DMA transfer. Nonetheless,
 364                  * this approach presents some drawbacks:
 365                  * - If the DMA transfer is paused, RX overruns or TX underruns
 366                  *   are more likey to occur depending on the system latency.
 367                  *   Taking the USART driver as an example, it uses a cyclic DMA
 368                  *   transfer to read data from the Receive Holding Register
 369                  *   (RHR) to avoid RX overruns since the RHR is not protected
 370                  *   by any FIFO on most Atmel SoCs. So pausing the DMA transfer
 371                  *   to compute the residue would break the USART driver design.
 372                  * - The atc_pause() function masks interrupts but we'd rather
 373                  *   avoid to do so for system latency purpose.
 374                  *
 375                  * Then we'd rather use another solution: the DSCR is read a
 376                  * first time, the CTRLA is read in turn, next the DSCR is read
 377                  * a second time. If the two consecutive read values of the DSCR
 378                  * are the same then we assume both refers to the very same
 379                  * child descriptor as well as the CTRLA value read inbetween
 380                  * does. For cyclic tranfers, the assumption is that a full loop
 381                  * is "not so fast".
 382                  * If the two DSCR values are different, we read again the CTRLA
 383                  * then the DSCR till two consecutive read values from DSCR are
 384                  * equal or till the maxium trials is reach.
 385                  * This algorithm is very unlikely not to find a stable value for
 386                  * DSCR.
 387                  */
 388
 389                 dscr = channel_readl(atchan, DSCR);
 390                 rmb(); /* ensure DSCR is read before CTRLA */
 391                 ctrla = channel_readl(atchan, CTRLA);
 392                 for (i = 0; i < ATC_MAX_DSCR_TRIALS; ++i) {
 393                         u32 new_dscr;
 394
 395                         rmb(); /* ensure DSCR is read after CTRLA */
 396                         new_dscr = channel_readl(atchan, DSCR);
 397
 398                         /*
 399                          * If the DSCR register value has not changed inside the
 400                          * DMA controller since the previous read, we assume
 401                          * that both the dscr and ctrla values refers to the
 402                          * very same descriptor.
 403                          */
 404                         if (likely(new_dscr == dscr))
 405                                 break;
 406
 407                         /*
 408                          * DSCR has changed inside the DMA controller, so the
 409                          * previouly read value of CTRLA may refer to an already
 410                          * processed descriptor hence could be outdated.
 411                          * We need to update ctrla to match the current
 412                          * descriptor.
 413                          */
 414                         dscr = new_dscr;
 415                         rmb(); /* ensure DSCR is read before CTRLA */
 416                         ctrla = channel_readl(atchan, CTRLA);
 417                 }
 418                 if (unlikely(i == ATC_MAX_DSCR_TRIALS))
 419                         return -ETIMEDOUT;
 420
 421                 /* for the first descriptor we can be more accurate */
 422                 if (desc_first->lli.dscr == dscr)
 423                         return atc_calc_bytes_left(ret, ctrla);
 424
 425                 ret -= desc_first->len;
 426                 list_for_each_entry(desc, &desc_first->tx_list, desc_node) {
 427                         if (desc->lli.dscr == dscr)
 428                                 break;
 429
 430                         ret -= desc->len;
 431                 }
 432
 433                 /*
 434                  * For the current descriptor in the chain we can calculate
 435                  * the remaining bytes using the channel's register.
 436                  */
 437                 ret = atc_calc_bytes_left(ret, ctrla);
 438         } else {
 439                 /* single transfer */
 440                 ctrla = channel_readl(atchan, CTRLA);
 441                 ret = atc_calc_bytes_left(ret, ctrla);
 442         }
 443
 444         return ret;
 445 }
 446
 447 /**
 448  * atc_chain_complete - finish work for one transaction chain
 449  * @atchan: channel we work on
 450  * @desc: descriptor at the head of the chain we want do complete
 451  */
 452 static void
 453 atc_chain_complete(struct at_dma_chan *atchan, struct at_desc *desc)
 454 {
 455         struct dma_async_tx_descriptor  *txd = &desc->txd;
 456         struct at_dma                   *atdma = to_at_dma(atchan->chan_common.device);
 457         unsigned long flags;
 458
 459         dev_vdbg(chan2dev(&atchan->chan_common),
 460                 "descriptor %u complete\n", txd->cookie);
 461
 462         spin_lock_irqsave(&atchan->lock, flags);
 463
 464         /* mark the descriptor as complete for non cyclic cases only */
 465         if (!atc_chan_is_cyclic(atchan))
 466                 dma_cookie_complete(txd);
 467
 468         spin_unlock_irqrestore(&atchan->lock, flags);
 469
 470         dma_descriptor_unmap(txd);
 471         /* for cyclic transfers,
 472          * no need to replay callback function while stopping */
 473         if (!atc_chan_is_cyclic(atchan))
 474                 dmaengine_desc_get_callback_invoke(txd, NULL);
 475
 476         dma_run_dependencies(txd);
 477
 478         spin_lock_irqsave(&atchan->lock, flags);
 479         /* move children to free_list */
 480         list_splice_init(&desc->tx_list, &atchan->free_list);
 481         /* add myself to free_list */
 482         list_add(&desc->desc_node, &atchan->free_list);
 483         spin_unlock_irqrestore(&atchan->lock, flags);
 484
 485         /* If the transfer was a memset, free our temporary buffer */
 486         if (desc->memset_buffer) {
 487                 dma_pool_free(atdma->memset_pool, desc->memset_vaddr,
 488                               desc->memset_paddr);
 489                 desc->memset_buffer = false;
 490         }
 491 }
 492
 493 /**
 494  * atc_advance_work - at the end of a transaction, move forward
 495  * @atchan: channel where the transaction ended
 496  */
 497 static void atc_advance_work(struct at_dma_chan *atchan)
 498 {
 499         struct at_desc *desc;
 500         unsigned long flags;
 501
 502         dev_vdbg(chan2dev(&atchan->chan_common), "advance_work\n");
 503
 504         spin_lock_irqsave(&atchan->lock, flags);
 505         if (atc_chan_is_enabled(atchan) || list_empty(&atchan->active_list))
 506                 return spin_unlock_irqrestore(&atchan->lock, flags);
 507
 508         desc = atc_first_active(atchan);
 509         /* Remove the transfer node from the active list. */
 510         list_del_init(&desc->desc_node);
 511         spin_unlock_irqrestore(&atchan->lock, flags);
 512         atc_chain_complete(atchan, desc);
 513
 514         /* advance work */
 515         spin_lock_irqsave(&atchan->lock, flags);
 516         if (!list_empty(&atchan->active_list)) {
 517                 desc = atc_first_queued(atchan);
 518                 list_move_tail(&desc->desc_node, &atchan->active_list);
 519                 atc_dostart(atchan, desc);
 520         }
 521         spin_unlock_irqrestore(&atchan->lock, flags);
 522 }
 523
 524
 525 /**
 526  * atc_handle_error - handle errors reported by DMA controller
 527  * @atchan: channel where error occurs
 528  */
 529 static void atc_handle_error(struct at_dma_chan *atchan)
 530 {
 531         struct at_desc *bad_desc;
 532         struct at_desc *desc;
 533         struct at_desc *child;
 534         unsigned long flags;
 535
 536         spin_lock_irqsave(&atchan->lock, flags);
 537         /*
 538          * The descriptor currently at the head of the active list is
 539          * broked. Since we don't have any way to report errors, we'll
 540          * just have to scream loudly and try to carry on.
 541          */
 542         bad_desc = atc_first_active(atchan);
 543         list_del_init(&bad_desc->desc_node);
 544
 545         /* Try to restart the controller */
 546         if (!list_empty(&atchan->active_list)) {
 547                 desc = atc_first_queued(atchan);
 548                 list_move_tail(&desc->desc_node, &atchan->active_list);
 549                 atc_dostart(atchan, desc);
 550         }
 551
 552         /*
 553          * KERN_CRITICAL may seem harsh, but since this only happens
 554          * when someone submits a bad physical address in a
 555          * descriptor, we should consider ourselves lucky that the
 556          * controller flagged an error instead of scribbling over
 557          * random memory locations.
 558          */
 559         dev_crit(chan2dev(&atchan->chan_common),
 560                         "Bad descriptor submitted for DMA!\n");
 561         dev_crit(chan2dev(&atchan->chan_common),
 562                         "  cookie: %d\n", bad_desc->txd.cookie);
 563         atc_dump_lli(atchan, &bad_desc->lli);
 564         list_for_each_entry(child, &bad_desc->tx_list, desc_node)
 565                 atc_dump_lli(atchan, &child->lli);
 566
 567         spin_unlock_irqrestore(&atchan->lock, flags);
 568
 569         /* Pretend the descriptor completed successfully */
 570         atc_chain_complete(atchan, bad_desc);
 571 }
 572
 573 /**
 574  * atc_handle_cyclic - at the end of a period, run callback function
 575  * @atchan: channel used for cyclic operations
 576  */
 577 static void atc_handle_cyclic(struct at_dma_chan *atchan)
 578 {
 579         struct at_desc                  *first = atc_first_active(atchan);
 580         struct dma_async_tx_descriptor  *txd = &first->txd;
 581
 582         dev_vdbg(chan2dev(&atchan->chan_common),
 583                         "new cyclic period llp 0x%08x\n",
 584                         channel_readl(atchan, DSCR));
 585
 586         dmaengine_desc_get_callback_invoke(txd, NULL);
 587 }
 588
 589 /*--  IRQ & Tasklet  ---------------------------------------------------*/
 590
 591 static void atc_tasklet(struct tasklet_struct *t)
 592 {
 593         struct at_dma_chan *atchan = from_tasklet(atchan, t, tasklet);
 594
 595         if (test_and_clear_bit(ATC_IS_ERROR, &atchan->status))
 596                 return atc_handle_error(atchan);
 597
 598         if (atc_chan_is_cyclic(atchan))
 599                 return atc_handle_cyclic(atchan);
 600
 601         atc_advance_work(atchan);
 602 }
 603
 604 static irqreturn_t at_dma_interrupt(int irq, void *dev_id)
 605 {
 606         struct at_dma           *atdma = (struct at_dma *)dev_id;
 607         struct at_dma_chan      *atchan;
 608         int                     i;
 609         u32                     status, pending, imr;
 610         int                     ret = IRQ_NONE;
 611
 612         do {
 613                 imr = dma_readl(atdma, EBCIMR);
 614                 status = dma_readl(atdma, EBCISR);
 615                 pending = status & imr;
 616
 617                 if (!pending)
 618                         break;
 619
 620                 dev_vdbg(atdma->dma_common.dev,
 621                         "interrupt: status = 0x%08x, 0x%08x, 0x%08x\n",
 622                          status, imr, pending);
 623
 624                 for (i = 0; i < atdma->dma_common.chancnt; i++) {
 625                         atchan = &atdma->chan[i];
 626                         if (pending & (AT_DMA_BTC(i) | AT_DMA_ERR(i))) {
 627                                 if (pending & AT_DMA_ERR(i)) {
 628                                         /* Disable channel on AHB error */
 629                                         dma_writel(atdma, CHDR,
 630                                                 AT_DMA_RES(i) | atchan->mask);
 631                                         /* Give information to tasklet */
 632                                         set_bit(ATC_IS_ERROR, &atchan->status);
 633                                 }
 634                                 tasklet_schedule(&atchan->tasklet);
 635                                 ret = IRQ_HANDLED;
 636                         }
 637                 }
 638
 639         } while (pending);
 640
 641         return ret;
 642 }
 643
 644
 645 /*--  DMA Engine API  --------------------------------------------------*/
 646
 647 /**
 648  * atc_tx_submit - set the prepared descriptor(s) to be executed by the engine
 649  * @tx: descriptor at the head of the transaction chain
 650  *
 651  * Queue chain if DMA engine is working already
 652  *
 653  * Cookie increment and adding to active_list or queue must be atomic
 654  */
 655 static dma_cookie_t atc_tx_submit(struct dma_async_tx_descriptor *tx)
 656 {
 657         struct at_desc          *desc = txd_to_at_desc(tx);
 658         struct at_dma_chan      *atchan = to_at_dma_chan(tx->chan);
 659         dma_cookie_t            cookie;
 660         unsigned long           flags;
 661
 662         spin_lock_irqsave(&atchan->lock, flags);
 663         cookie = dma_cookie_assign(tx);
 664
 665         list_add_tail(&desc->desc_node, &atchan->queue);
 666         spin_unlock_irqrestore(&atchan->lock, flags);
 667
 668         dev_vdbg(chan2dev(tx->chan), "tx_submit: queued %u\n",
 669                  desc->txd.cookie);
 670         return cookie;
 671 }
 672
 673 /**
 674  * atc_prep_dma_interleaved - prepare memory to memory interleaved operation
 675  * @chan: the channel to prepare operation on
 676  * @xt: Interleaved transfer template
 677  * @flags: tx descriptor status flags
 678  */
 679 static struct dma_async_tx_descriptor *
 680 atc_prep_dma_interleaved(struct dma_chan *chan,
 681                          struct dma_interleaved_template *xt,
 682                          unsigned long flags)
 683 {
 684         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
 685         struct data_chunk       *first;
 686         struct at_desc          *desc = NULL;
 687         size_t                  xfer_count;
 688         unsigned int            dwidth;
 689         u32                     ctrla;
 690         u32                     ctrlb;
 691         size_t                  len = 0;
 692         int                     i;
 693
 694         if (unlikely(!xt || xt->numf != 1 || !xt->frame_size))
 695                 return NULL;
 696
 697         first = xt->sgl;
 698
 699         dev_info(chan2dev(chan),
 700                  "%s: src=%pad, dest=%pad, numf=%d, frame_size=%d, flags=0x%lx\n",
 701                 __func__, &xt->src_start, &xt->dst_start, xt->numf,
 702                 xt->frame_size, flags);
 703
 704         /*
 705          * The controller can only "skip" X bytes every Y bytes, so we
 706          * need to make sure we are given a template that fit that
 707          * description, ie a template with chunks that always have the
 708          * same size, with the same ICGs.
 709          */
 710         for (i = 0; i < xt->frame_size; i++) {
 711                 struct data_chunk *chunk = xt->sgl + i;
 712
 713                 if ((chunk->size != xt->sgl->size) ||
 714                     (dmaengine_get_dst_icg(xt, chunk) != dmaengine_get_dst_icg(xt, first)) ||
 715                     (dmaengine_get_src_icg(xt, chunk) != dmaengine_get_src_icg(xt, first))) {
 716                         dev_err(chan2dev(chan),
 717                                 "%s: the controller can transfer only identical chunks\n",
 718                                 __func__);
 719                         return NULL;
 720                 }
 721
 722                 len += chunk->size;
 723         }
 724
 725         dwidth = atc_get_xfer_width(xt->src_start,
 726                                     xt->dst_start, len);
 727
 728         xfer_count = len >> dwidth;
 729         if (xfer_count > ATC_BTSIZE_MAX) {
 730                 dev_err(chan2dev(chan), "%s: buffer is too big\n", __func__);
 731                 return NULL;
 732         }
 733
 734         ctrla = ATC_SRC_WIDTH(dwidth) |
 735                 ATC_DST_WIDTH(dwidth);
 736
 737         ctrlb =   ATC_DEFAULT_CTRLB | ATC_IEN
 738                 | ATC_SRC_ADDR_MODE_INCR
 739                 | ATC_DST_ADDR_MODE_INCR
 740                 | ATC_SRC_PIP
 741                 | ATC_DST_PIP
 742                 | ATC_FC_MEM2MEM;
 743
 744         /* create the transfer */
 745         desc = atc_desc_get(atchan);
 746         if (!desc) {
 747                 dev_err(chan2dev(chan),
 748                         "%s: couldn't allocate our descriptor\n", __func__);
 749                 return NULL;
 750         }
 751
 752         desc->lli.saddr = xt->src_start;
 753         desc->lli.daddr = xt->dst_start;
 754         desc->lli.ctrla = ctrla | xfer_count;
 755         desc->lli.ctrlb = ctrlb;
 756
 757         desc->boundary = first->size >> dwidth;
 758         desc->dst_hole = (dmaengine_get_dst_icg(xt, first) >> dwidth) + 1;
 759         desc->src_hole = (dmaengine_get_src_icg(xt, first) >> dwidth) + 1;
 760
 761         desc->txd.cookie = -EBUSY;
 762         desc->total_len = desc->len = len;
 763
 764         /* set end-of-link to the last link descriptor of list*/
 765         set_desc_eol(desc);
 766
 767         desc->txd.flags = flags; /* client is in control of this ack */
 768
 769         return &desc->txd;
 770 }
 771
 772 /**
 773  * atc_prep_dma_memcpy - prepare a memcpy operation
 774  * @chan: the channel to prepare operation on
 775  * @dest: operation virtual destination address
 776  * @src: operation virtual source address
 777  * @len: operation length
 778  * @flags: tx descriptor status flags
 779  */
 780 static struct dma_async_tx_descriptor *
 781 atc_prep_dma_memcpy(struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
 782                 size_t len, unsigned long flags)
 783 {
 784         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
 785         struct at_desc          *desc = NULL;
 786         struct at_desc          *first = NULL;
 787         struct at_desc          *prev = NULL;
 788         size_t                  xfer_count;
 789         size_t                  offset;
 790         unsigned int            src_width;
 791         unsigned int            dst_width;
 792         u32                     ctrla;
 793         u32                     ctrlb;
 794
 795         dev_vdbg(chan2dev(chan), "prep_dma_memcpy: d%pad s%pad l0x%zx f0x%lx\n",
 796                         &dest, &src, len, flags);
 797
 798         if (unlikely(!len)) {
 799                 dev_dbg(chan2dev(chan), "prep_dma_memcpy: length is zero!\n");
 800                 return NULL;
 801         }
 802
 803         ctrlb =   ATC_DEFAULT_CTRLB | ATC_IEN
 804                 | ATC_SRC_ADDR_MODE_INCR
 805                 | ATC_DST_ADDR_MODE_INCR
 806                 | ATC_FC_MEM2MEM;
 807
 808         /*
 809          * We can be a lot more clever here, but this should take care
 810          * of the most common optimization.
 811          */
 812         src_width = dst_width = atc_get_xfer_width(src, dest, len);
 813
 814         ctrla = ATC_SRC_WIDTH(src_width) |
 815                 ATC_DST_WIDTH(dst_width);
 816
 817         for (offset = 0; offset < len; offset += xfer_count << src_width) {
 818                 xfer_count = min_t(size_t, (len - offset) >> src_width,
 819                                 ATC_BTSIZE_MAX);
 820
 821                 desc = atc_desc_get(atchan);
 822                 if (!desc)
 823                         goto err_desc_get;
 824
 825                 desc->lli.saddr = src + offset;
 826                 desc->lli.daddr = dest + offset;
 827                 desc->lli.ctrla = ctrla | xfer_count;
 828                 desc->lli.ctrlb = ctrlb;
 829
 830                 desc->txd.cookie = 0;
 831                 desc->len = xfer_count << src_width;
 832
 833                 atc_desc_chain(&first, &prev, desc);
 834         }
 835
 836         /* First descriptor of the chain embedds additional information */
 837         first->txd.cookie = -EBUSY;
 838         first->total_len = len;
 839
 840         /* set end-of-link to the last link descriptor of list*/
 841         set_desc_eol(desc);
 842
 843         first->txd.flags = flags; /* client is in control of this ack */
 844
 845         return &first->txd;
 846
 847 err_desc_get:
 848         atc_desc_put(atchan, first);
 849         return NULL;
 850 }
 851
 852 static struct at_desc *atc_create_memset_desc(struct dma_chan *chan,
 853                                               dma_addr_t psrc,
 854                                               dma_addr_t pdst,
 855                                               size_t len)
 856 {
 857         struct at_dma_chan *atchan = to_at_dma_chan(chan);
 858         struct at_desc *desc;
 859         size_t xfer_count;
 860
 861         u32 ctrla = ATC_SRC_WIDTH(2) | ATC_DST_WIDTH(2);
 862         u32 ctrlb = ATC_DEFAULT_CTRLB | ATC_IEN |
 863                 ATC_SRC_ADDR_MODE_FIXED |
 864                 ATC_DST_ADDR_MODE_INCR |
 865                 ATC_FC_MEM2MEM;
 866
 867         xfer_count = len >> 2;
 868         if (xfer_count > ATC_BTSIZE_MAX) {
 869                 dev_err(chan2dev(chan), "%s: buffer is too big\n",
 870                         __func__);
 871                 return NULL;
 872         }
 873
 874         desc = atc_desc_get(atchan);
 875         if (!desc) {
 876                 dev_err(chan2dev(chan), "%s: can't get a descriptor\n",
 877                         __func__);
 878                 return NULL;
 879         }
 880
 881         desc->lli.saddr = psrc;
 882         desc->lli.daddr = pdst;
 883         desc->lli.ctrla = ctrla | xfer_count;
 884         desc->lli.ctrlb = ctrlb;
 885
 886         desc->txd.cookie = 0;
 887         desc->len = len;
 888
 889         return desc;
 890 }
 891
 892 /**
 893  * atc_prep_dma_memset - prepare a memcpy operation
 894  * @chan: the channel to prepare operation on
 895  * @dest: operation virtual destination address
 896  * @value: value to set memory buffer to
 897  * @len: operation length
 898  * @flags: tx descriptor status flags
 899  */
 900 static struct dma_async_tx_descriptor *
 901 atc_prep_dma_memset(struct dma_chan *chan, dma_addr_t dest, int value,
 902                     size_t len, unsigned long flags)
 903 {
 904         struct at_dma           *atdma = to_at_dma(chan->device);
 905         struct at_desc          *desc;
 906         void __iomem            *vaddr;
 907         dma_addr_t              paddr;
 908
 909         dev_vdbg(chan2dev(chan), "%s: d%pad v0x%x l0x%zx f0x%lx\n", __func__,
 910                 &dest, value, len, flags);
 911
 912         if (unlikely(!len)) {
 913                 dev_dbg(chan2dev(chan), "%s: length is zero!\n", __func__);
 914                 return NULL;
 915         }
 916
 917         if (!is_dma_fill_aligned(chan->device, dest, 0, len)) {
 918                 dev_dbg(chan2dev(chan), "%s: buffer is not aligned\n",
 919                         __func__);
 920                 return NULL;
 921         }
 922
 923         vaddr = dma_pool_alloc(atdma->memset_pool, GFP_NOWAIT, &paddr);
 924         if (!vaddr) {
 925                 dev_err(chan2dev(chan), "%s: couldn't allocate buffer\n",
 926                         __func__);
 927                 return NULL;
 928         }
 929         *(u32*)vaddr = value;
 930
 931         desc = atc_create_memset_desc(chan, paddr, dest, len);
 932         if (!desc) {
 933                 dev_err(chan2dev(chan), "%s: couldn't get a descriptor\n",
 934                         __func__);
 935                 goto err_free_buffer;
 936         }
 937
 938         desc->memset_paddr = paddr;
 939         desc->memset_vaddr = vaddr;
 940         desc->memset_buffer = true;
 941
 942         desc->txd.cookie = -EBUSY;
 943         desc->total_len = len;
 944
 945         /* set end-of-link on the descriptor */
 946         set_desc_eol(desc);
 947
 948         desc->txd.flags = flags;
 949
 950         return &desc->txd;
 951
 952 err_free_buffer:
 953         dma_pool_free(atdma->memset_pool, vaddr, paddr);
 954         return NULL;
 955 }
 956
 957 static struct dma_async_tx_descriptor *
 958 atc_prep_dma_memset_sg(struct dma_chan *chan,
 959                        struct scatterlist *sgl,
 960                        unsigned int sg_len, int value,
 961                        unsigned long flags)
 962 {
 963         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
 964         struct at_dma           *atdma = to_at_dma(chan->device);
 965         struct at_desc          *desc = NULL, *first = NULL, *prev = NULL;
 966         struct scatterlist      *sg;
 967         void __iomem            *vaddr;
 968         dma_addr_t              paddr;
 969         size_t                  total_len = 0;
 970         int                     i;
 971
 972         dev_vdbg(chan2dev(chan), "%s: v0x%x l0x%zx f0x%lx\n", __func__,
 973                  value, sg_len, flags);
 974
 975         if (unlikely(!sgl || !sg_len)) {
 976                 dev_dbg(chan2dev(chan), "%s: scatterlist is empty!\n",
 977                         __func__);
 978                 return NULL;
 979         }
 980
 981         vaddr = dma_pool_alloc(atdma->memset_pool, GFP_NOWAIT, &paddr);
 982         if (!vaddr) {
 983                 dev_err(chan2dev(chan), "%s: couldn't allocate buffer\n",
 984                         __func__);
 985                 return NULL;
 986         }
 987         *(u32*)vaddr = value;
 988
 989         for_each_sg(sgl, sg, sg_len, i) {
 990                 dma_addr_t dest = sg_dma_address(sg);
 991                 size_t len = sg_dma_len(sg);
 992
 993                 dev_vdbg(chan2dev(chan), "%s: d%pad, l0x%zx\n",
 994                          __func__, &dest, len);
 995
 996                 if (!is_dma_fill_aligned(chan->device, dest, 0, len)) {
 997                         dev_err(chan2dev(chan), "%s: buffer is not aligned\n",
 998                                 __func__);
 999                         goto err_put_desc;
1000                 }
1001
1002                 desc = atc_create_memset_desc(chan, paddr, dest, len);
1003                 if (!desc)
1004                         goto err_put_desc;
1005
1006                 atc_desc_chain(&first, &prev, desc);
1007
1008                 total_len += len;
1009         }
1010
1011         /*
1012          * Only set the buffer pointers on the last descriptor to
1013          * avoid free'ing while we have our transfer still going
1014          */
1015         desc->memset_paddr = paddr;
1016         desc->memset_vaddr = vaddr;
1017         desc->memset_buffer = true;
1018
1019         first->txd.cookie = -EBUSY;
1020         first->total_len = total_len;
1021
1022         /* set end-of-link on the descriptor */
1023         set_desc_eol(desc);
1024
1025         first->txd.flags = flags;
1026
1027         return &first->txd;
1028
1029 err_put_desc:
1030         atc_desc_put(atchan, first);
1031         return NULL;
1032 }
1033
1034 /**
1035  * atc_prep_slave_sg - prepare descriptors for a DMA_SLAVE transaction
1036  * @chan: DMA channel
1037  * @sgl: scatterlist to transfer to/from
1038  * @sg_len: number of entries in @scatterlist
1039  * @direction: DMA direction
1040  * @flags: tx descriptor status flags
1041  * @context: transaction context (ignored)
1042  */
1043 static struct dma_async_tx_descriptor *
1044 atc_prep_slave_sg(struct dma_chan *chan, struct scatterlist *sgl,
1045                 unsigned int sg_len, enum dma_transfer_direction direction,
1046                 unsigned long flags, void *context)
1047 {
1048         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1049         struct at_dma_slave     *atslave = chan->private;
1050         struct dma_slave_config *sconfig = &atchan->dma_sconfig;
1051         struct at_desc          *first = NULL;
1052         struct at_desc          *prev = NULL;
1053         u32                     ctrla;
1054         u32                     ctrlb;
1055         dma_addr_t              reg;
1056         unsigned int            reg_width;
1057         unsigned int            mem_width;
1058         unsigned int            i;
1059         struct scatterlist      *sg;
1060         size_t                  total_len = 0;
1061
1062         dev_vdbg(chan2dev(chan), "prep_slave_sg (%d): %s f0x%lx\n",
1063                         sg_len,
1064                         direction == DMA_MEM_TO_DEV ? "TO DEVICE" : "FROM DEVICE",
1065                         flags);
1066
1067         if (unlikely(!atslave || !sg_len)) {
1068                 dev_dbg(chan2dev(chan), "prep_slave_sg: sg length is zero!\n");
1069                 return NULL;
1070         }
1071
1072         ctrla =   ATC_SCSIZE(sconfig->src_maxburst)
1073                 | ATC_DCSIZE(sconfig->dst_maxburst);
1074         ctrlb = ATC_IEN;
1075
1076         switch (direction) {
1077         case DMA_MEM_TO_DEV:
1078                 reg_width = convert_buswidth(sconfig->dst_addr_width);
1079                 ctrla |=  ATC_DST_WIDTH(reg_width);
1080                 ctrlb |=  ATC_DST_ADDR_MODE_FIXED
1081                         | ATC_SRC_ADDR_MODE_INCR
1082                         | ATC_FC_MEM2PER
1083                         | ATC_SIF(atchan->mem_if) | ATC_DIF(atchan->per_if);
1084                 reg = sconfig->dst_addr;
1085                 for_each_sg(sgl, sg, sg_len, i) {
1086                         struct at_desc  *desc;
1087                         u32             len;
1088                         u32             mem;
1089
1090                         desc = atc_desc_get(atchan);
1091                         if (!desc)
1092                                 goto err_desc_get;
1093
1094                         mem = sg_dma_address(sg);
1095                         len = sg_dma_len(sg);
1096                         if (unlikely(!len)) {
1097                                 dev_dbg(chan2dev(chan),
1098                                         "prep_slave_sg: sg(%d) data length is zero\n", i);
1099                                 goto err;
1100                         }
1101                         mem_width = 2;
1102                         if (unlikely(mem & 3 || len & 3))
1103                                 mem_width = 0;
1104
1105                         desc->lli.saddr = mem;
1106                         desc->lli.daddr = reg;
1107                         desc->lli.ctrla = ctrla
1108                                         | ATC_SRC_WIDTH(mem_width)
1109                                         | len >> mem_width;
1110                         desc->lli.ctrlb = ctrlb;
1111                         desc->len = len;
1112
1113                         atc_desc_chain(&first, &prev, desc);
1114                         total_len += len;
1115                 }
1116                 break;
1117         case DMA_DEV_TO_MEM:
1118                 reg_width = convert_buswidth(sconfig->src_addr_width);
1119                 ctrla |=  ATC_SRC_WIDTH(reg_width);
1120                 ctrlb |=  ATC_DST_ADDR_MODE_INCR
1121                         | ATC_SRC_ADDR_MODE_FIXED
1122                         | ATC_FC_PER2MEM
1123                         | ATC_SIF(atchan->per_if) | ATC_DIF(atchan->mem_if);
1124
1125                 reg = sconfig->src_addr;
1126                 for_each_sg(sgl, sg, sg_len, i) {
1127                         struct at_desc  *desc;
1128                         u32             len;
1129                         u32             mem;
1130
1131                         desc = atc_desc_get(atchan);
1132                         if (!desc)
1133                                 goto err_desc_get;
1134
1135                         mem = sg_dma_address(sg);
1136                         len = sg_dma_len(sg);
1137                         if (unlikely(!len)) {
1138                                 dev_dbg(chan2dev(chan),
1139                                         "prep_slave_sg: sg(%d) data length is zero\n", i);
1140                                 goto err;
1141                         }
1142                         mem_width = 2;
1143                         if (unlikely(mem & 3 || len & 3))
1144                                 mem_width = 0;
1145
1146                         desc->lli.saddr = reg;
1147                         desc->lli.daddr = mem;
1148                         desc->lli.ctrla = ctrla
1149                                         | ATC_DST_WIDTH(mem_width)
1150                                         | len >> reg_width;
1151                         desc->lli.ctrlb = ctrlb;
1152                         desc->len = len;
1153
1154                         atc_desc_chain(&first, &prev, desc);
1155                         total_len += len;
1156                 }
1157                 break;
1158         default:
1159                 return NULL;
1160         }
1161
1162         /* set end-of-link to the last link descriptor of list*/
1163         set_desc_eol(prev);
1164
1165         /* First descriptor of the chain embedds additional information */
1166         first->txd.cookie = -EBUSY;
1167         first->total_len = total_len;
1168
1169         /* first link descriptor of list is responsible of flags */
1170         first->txd.flags = flags; /* client is in control of this ack */
1171
1172         return &first->txd;
1173
1174 err_desc_get:
1175         dev_err(chan2dev(chan), "not enough descriptors available\n");
1176 err:
1177         atc_desc_put(atchan, first);
1178         return NULL;
1179 }
1180
1181 /*
1182  * atc_dma_cyclic_check_values
1183  * Check for too big/unaligned periods and unaligned DMA buffer
1184  */
1185 static int
1186 atc_dma_cyclic_check_values(unsigned int reg_width, dma_addr_t buf_addr,
1187                 size_t period_len)
1188 {
1189         if (period_len > (ATC_BTSIZE_MAX << reg_width))
1190                 goto err_out;
1191         if (unlikely(period_len & ((1 << reg_width) - 1)))
1192                 goto err_out;
1193         if (unlikely(buf_addr & ((1 << reg_width) - 1)))
1194                 goto err_out;
1195
1196         return 0;
1197
1198 err_out:
1199         return -EINVAL;
1200 }
1201
1202 /*
1203  * atc_dma_cyclic_fill_desc - Fill one period descriptor
1204  */
1205 static int
1206 atc_dma_cyclic_fill_desc(struct dma_chan *chan, struct at_desc *desc,
1207                 unsigned int period_index, dma_addr_t buf_addr,
1208                 unsigned int reg_width, size_t period_len,
1209                 enum dma_transfer_direction direction)
1210 {
1211         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1212         struct dma_slave_config *sconfig = &atchan->dma_sconfig;
1213         u32                     ctrla;
1214
1215         /* prepare common CRTLA value */
1216         ctrla =   ATC_SCSIZE(sconfig->src_maxburst)
1217                 | ATC_DCSIZE(sconfig->dst_maxburst)
1218                 | ATC_DST_WIDTH(reg_width)
1219                 | ATC_SRC_WIDTH(reg_width)
1220                 | period_len >> reg_width;
1221
1222         switch (direction) {
1223         case DMA_MEM_TO_DEV:
1224                 desc->lli.saddr = buf_addr + (period_len * period_index);
1225                 desc->lli.daddr = sconfig->dst_addr;
1226                 desc->lli.ctrla = ctrla;
1227                 desc->lli.ctrlb = ATC_DST_ADDR_MODE_FIXED
1228                                 | ATC_SRC_ADDR_MODE_INCR
1229                                 | ATC_FC_MEM2PER
1230                                 | ATC_SIF(atchan->mem_if)
1231                                 | ATC_DIF(atchan->per_if);
1232                 desc->len = period_len;
1233                 break;
1234
1235         case DMA_DEV_TO_MEM:
1236                 desc->lli.saddr = sconfig->src_addr;
1237                 desc->lli.daddr = buf_addr + (period_len * period_index);
1238                 desc->lli.ctrla = ctrla;
1239                 desc->lli.ctrlb = ATC_DST_ADDR_MODE_INCR
1240                                 | ATC_SRC_ADDR_MODE_FIXED
1241                                 | ATC_FC_PER2MEM
1242                                 | ATC_SIF(atchan->per_if)
1243                                 | ATC_DIF(atchan->mem_if);
1244                 desc->len = period_len;
1245                 break;
1246
1247         default:
1248                 return -EINVAL;
1249         }
1250
1251         return 0;
1252 }
1253
1254 /**
1255  * atc_prep_dma_cyclic - prepare the cyclic DMA transfer
1256  * @chan: the DMA channel to prepare
1257  * @buf_addr: physical DMA address where the buffer starts
1258  * @buf_len: total number of bytes for the entire buffer
1259  * @period_len: number of bytes for each period
1260  * @direction: transfer direction, to or from device
1261  * @flags: tx descriptor status flags
1262  */
1263 static struct dma_async_tx_descriptor *
1264 atc_prep_dma_cyclic(struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
1265                 size_t period_len, enum dma_transfer_direction direction,
1266                 unsigned long flags)
1267 {
1268         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1269         struct at_dma_slave     *atslave = chan->private;
1270         struct dma_slave_config *sconfig = &atchan->dma_sconfig;
1271         struct at_desc          *first = NULL;
1272         struct at_desc          *prev = NULL;
1273         unsigned long           was_cyclic;
1274         unsigned int            reg_width;
1275         unsigned int            periods = buf_len / period_len;
1276         unsigned int            i;
1277
1278         dev_vdbg(chan2dev(chan), "prep_dma_cyclic: %s buf@%pad - %d (%d/%d)\n",
1279                         direction == DMA_MEM_TO_DEV ? "TO DEVICE" : "FROM DEVICE",
1280                         &buf_addr,
1281                         periods, buf_len, period_len);
1282
1283         if (unlikely(!atslave || !buf_len || !period_len)) {
1284                 dev_dbg(chan2dev(chan), "prep_dma_cyclic: length is zero!\n");
1285                 return NULL;
1286         }
1287
1288         was_cyclic = test_and_set_bit(ATC_IS_CYCLIC, &atchan->status);
1289         if (was_cyclic) {
1290                 dev_dbg(chan2dev(chan), "prep_dma_cyclic: channel in use!\n");
1291                 return NULL;
1292         }
1293
1294         if (unlikely(!is_slave_direction(direction)))
1295                 goto err_out;
1296
1297         if (direction == DMA_MEM_TO_DEV)
1298                 reg_width = convert_buswidth(sconfig->dst_addr_width);
1299         else
1300                 reg_width = convert_buswidth(sconfig->src_addr_width);
1301
1302         /* Check for too big/unaligned periods and unaligned DMA buffer */
1303         if (atc_dma_cyclic_check_values(reg_width, buf_addr, period_len))
1304                 goto err_out;
1305
1306         /* build cyclic linked list */
1307         for (i = 0; i < periods; i++) {
1308                 struct at_desc  *desc;
1309
1310                 desc = atc_desc_get(atchan);
1311                 if (!desc)
1312                         goto err_desc_get;
1313
1314                 if (atc_dma_cyclic_fill_desc(chan, desc, i, buf_addr,
1315                                              reg_width, period_len, direction))
1316                         goto err_desc_get;
1317
1318                 atc_desc_chain(&first, &prev, desc);
1319         }
1320
1321         /* lets make a cyclic list */
1322         prev->lli.dscr = first->txd.phys;
1323
1324         /* First descriptor of the chain embedds additional information */
1325         first->txd.cookie = -EBUSY;
1326         first->total_len = buf_len;
1327
1328         return &first->txd;
1329
1330 err_desc_get:
1331         dev_err(chan2dev(chan), "not enough descriptors available\n");
1332         atc_desc_put(atchan, first);
1333 err_out:
1334         clear_bit(ATC_IS_CYCLIC, &atchan->status);
1335         return NULL;
1336 }
1337
1338 static int atc_config(struct dma_chan *chan,
1339                       struct dma_slave_config *sconfig)
1340 {
1341         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1342
1343         dev_vdbg(chan2dev(chan), "%s\n", __func__);
1344
1345         /* Check if it is chan is configured for slave transfers */
1346         if (!chan->private)
1347                 return -EINVAL;
1348
1349         memcpy(&atchan->dma_sconfig, sconfig, sizeof(*sconfig));
1350
1351         convert_burst(&atchan->dma_sconfig.src_maxburst);
1352         convert_burst(&atchan->dma_sconfig.dst_maxburst);
1353
1354         return 0;
1355 }
1356
1357 static int atc_pause(struct dma_chan *chan)
1358 {
1359         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1360         struct at_dma           *atdma = to_at_dma(chan->device);
1361         int                     chan_id = atchan->chan_common.chan_id;
1362         unsigned long           flags;
1363
1364         dev_vdbg(chan2dev(chan), "%s\n", __func__);
1365
1366         spin_lock_irqsave(&atchan->lock, flags);
1367
1368         dma_writel(atdma, CHER, AT_DMA_SUSP(chan_id));
1369         set_bit(ATC_IS_PAUSED, &atchan->status);
1370
1371         spin_unlock_irqrestore(&atchan->lock, flags);
1372
1373         return 0;
1374 }
1375
1376 static int atc_resume(struct dma_chan *chan)
1377 {
1378         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1379         struct at_dma           *atdma = to_at_dma(chan->device);
1380         int                     chan_id = atchan->chan_common.chan_id;
1381         unsigned long           flags;
1382
1383         dev_vdbg(chan2dev(chan), "%s\n", __func__);
1384
1385         if (!atc_chan_is_paused(atchan))
1386                 return 0;
1387
1388         spin_lock_irqsave(&atchan->lock, flags);
1389
1390         dma_writel(atdma, CHDR, AT_DMA_RES(chan_id));
1391         clear_bit(ATC_IS_PAUSED, &atchan->status);
1392
1393         spin_unlock_irqrestore(&atchan->lock, flags);
1394
1395         return 0;
1396 }
1397
1398 static int atc_terminate_all(struct dma_chan *chan)
1399 {
1400         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1401         struct at_dma           *atdma = to_at_dma(chan->device);
1402         int                     chan_id = atchan->chan_common.chan_id;
1403         unsigned long           flags;
1404
1405         dev_vdbg(chan2dev(chan), "%s\n", __func__);
1406
1407         /*
1408          * This is only called when something went wrong elsewhere, so
1409          * we don't really care about the data. Just disable the
1410          * channel. We still have to poll the channel enable bit due
1411          * to AHB/HSB limitations.
1412          */
1413         spin_lock_irqsave(&atchan->lock, flags);
1414
1415         /* disabling channel: must also remove suspend state */
1416         dma_writel(atdma, CHDR, AT_DMA_RES(chan_id) | atchan->mask);
1417
1418         /* confirm that this channel is disabled */
1419         while (dma_readl(atdma, CHSR) & atchan->mask)
1420                 cpu_relax();
1421
1422         /* active_list entries will end up before queued entries */
1423         list_splice_tail_init(&atchan->queue, &atchan->free_list);
1424         list_splice_tail_init(&atchan->active_list, &atchan->free_list);
1425
1426         clear_bit(ATC_IS_PAUSED, &atchan->status);
1427         /* if channel dedicated to cyclic operations, free it */
1428         clear_bit(ATC_IS_CYCLIC, &atchan->status);
1429
1430         spin_unlock_irqrestore(&atchan->lock, flags);
1431
1432         return 0;
1433 }
1434
1435 /**
1436  * atc_tx_status - poll for transaction completion
1437  * @chan: DMA channel
1438  * @cookie: transaction identifier to check status of
1439  * @txstate: if not %NULL updated with transaction state
1440  *
1441  * If @txstate is passed in, upon return it reflect the driver
1442  * internal state and can be used with dma_async_is_complete() to check
1443  * the status of multiple cookies without re-checking hardware state.
1444  */
1445 static enum dma_status
1446 atc_tx_status(struct dma_chan *chan,
1447                 dma_cookie_t cookie,
1448                 struct dma_tx_state *txstate)
1449 {
1450         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1451         unsigned long           flags;
1452         enum dma_status         ret;
1453         int bytes = 0;
1454
1455         ret = dma_cookie_status(chan, cookie, txstate);
1456         if (ret == DMA_COMPLETE)
1457                 return ret;
1458         /*
1459          * There's no point calculating the residue if there's
1460          * no txstate to store the value.
1461          */
1462         if (!txstate)
1463                 return DMA_ERROR;
1464
1465         spin_lock_irqsave(&atchan->lock, flags);
1466
1467         /*  Get number of bytes left in the active transactions */
1468         bytes = atc_get_bytes_left(chan, cookie);
1469
1470         spin_unlock_irqrestore(&atchan->lock, flags);
1471
1472         if (unlikely(bytes < 0)) {
1473                 dev_vdbg(chan2dev(chan), "get residual bytes error\n");
1474                 return DMA_ERROR;
1475         } else {
1476                 dma_set_residue(txstate, bytes);
1477         }
1478
1479         dev_vdbg(chan2dev(chan), "tx_status %d: cookie = %d residue = %d\n",
1480                  ret, cookie, bytes);
1481
1482         return ret;
1483 }
1484
1485 /**
1486  * atc_issue_pending - takes the first transaction descriptor in the pending
1487  * queue and starts the transfer.
1488  * @chan: target DMA channel
1489  */
1490 static void atc_issue_pending(struct dma_chan *chan)
1491 {
1492         struct at_dma_chan *atchan = to_at_dma_chan(chan);
1493         struct at_desc *desc;
1494         unsigned long flags;
1495
1496         dev_vdbg(chan2dev(chan), "issue_pending\n");
1497
1498         spin_lock_irqsave(&atchan->lock, flags);
1499         if (atc_chan_is_enabled(atchan) || list_empty(&atchan->queue))
1500                 return spin_unlock_irqrestore(&atchan->lock, flags);
1501
1502         desc = atc_first_queued(atchan);
1503         list_move_tail(&desc->desc_node, &atchan->active_list);
1504         atc_dostart(atchan, desc);
1505         spin_unlock_irqrestore(&atchan->lock, flags);
1506 }
1507
1508 /**
1509  * atc_alloc_chan_resources - allocate resources for DMA channel
1510  * @chan: allocate descriptor resources for this channel
1511  *
1512  * return - the number of allocated descriptors
1513  */
1514 static int atc_alloc_chan_resources(struct dma_chan *chan)
1515 {
1516         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1517         struct at_dma           *atdma = to_at_dma(chan->device);
1518         struct at_desc          *desc;
1519         struct at_dma_slave     *atslave;
1520         int                     i;
1521         u32                     cfg;
1522
1523         dev_vdbg(chan2dev(chan), "alloc_chan_resources\n");
1524
1525         /* ASSERT:  channel is idle */
1526         if (atc_chan_is_enabled(atchan)) {
1527                 dev_dbg(chan2dev(chan), "DMA channel not idle ?\n");
1528                 return -EIO;
1529         }
1530
1531         if (!list_empty(&atchan->free_list)) {
1532                 dev_dbg(chan2dev(chan), "can't allocate channel resources (channel not freed from a previous use)\n");
1533                 return -EIO;
1534         }
1535
1536         cfg = ATC_DEFAULT_CFG;
1537
1538         atslave = chan->private;
1539         if (atslave) {
1540                 /*
1541                  * We need controller-specific data to set up slave
1542                  * transfers.
1543                  */
1544                 BUG_ON(!atslave->dma_dev || atslave->dma_dev != atdma->dma_common.dev);
1545
1546                 /* if cfg configuration specified take it instead of default */
1547                 if (atslave->cfg)
1548                         cfg = atslave->cfg;
1549         }
1550
1551         /* Allocate initial pool of descriptors */
1552         for (i = 0; i < init_nr_desc_per_channel; i++) {
1553                 desc = atc_alloc_descriptor(chan, GFP_KERNEL);
1554                 if (!desc) {
1555                         dev_err(atdma->dma_common.dev,
1556                                 "Only %d initial descriptors\n", i);
1557                         break;
1558                 }
1559                 list_add_tail(&desc->desc_node, &atchan->free_list);
1560         }
1561
1562         dma_cookie_init(chan);
1563
1564         /* channel parameters */
1565         channel_writel(atchan, CFG, cfg);
1566
1567         dev_dbg(chan2dev(chan),
1568                 "alloc_chan_resources: allocated %d descriptors\n", i);
1569
1570         return i;
1571 }
1572
1573 /**
1574  * atc_free_chan_resources - free all channel resources
1575  * @chan: DMA channel
1576  */
1577 static void atc_free_chan_resources(struct dma_chan *chan)
1578 {
1579         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1580         struct at_dma           *atdma = to_at_dma(chan->device);
1581         struct at_desc          *desc, *_desc;
1582         LIST_HEAD(list);
1583
1584         /* ASSERT:  channel is idle */
1585         BUG_ON(!list_empty(&atchan->active_list));
1586         BUG_ON(!list_empty(&atchan->queue));
1587         BUG_ON(atc_chan_is_enabled(atchan));
1588
1589         list_for_each_entry_safe(desc, _desc, &atchan->free_list, desc_node) {
1590                 dev_vdbg(chan2dev(chan), "  freeing descriptor %p\n", desc);
1591                 list_del(&desc->desc_node);
1592                 /* free link descriptor */
1593                 dma_pool_free(atdma->dma_desc_pool, desc, desc->txd.phys);
1594         }
1595         list_splice_init(&atchan->free_list, &list);
1596         atchan->status = 0;
1597
1598         /*
1599          * Free atslave allocated in at_dma_xlate()
1600          */
1601         kfree(chan->private);
1602         chan->private = NULL;
1603
1604         dev_vdbg(chan2dev(chan), "free_chan_resources: done\n");
1605 }
1606
1607 #ifdef CONFIG_OF
1608 static bool at_dma_filter(struct dma_chan *chan, void *slave)
1609 {
1610         struct at_dma_slave *atslave = slave;
1611
1612         if (atslave->dma_dev == chan->device->dev) {
1613                 chan->private = atslave;
1614                 return true;
1615         } else {
1616                 return false;
1617         }
1618 }
1619
1620 static struct dma_chan *at_dma_xlate(struct of_phandle_args *dma_spec,
1621                                      struct of_dma *of_dma)
1622 {
1623         struct dma_chan *chan;
1624         struct at_dma_chan *atchan;
1625         struct at_dma_slave *atslave;
1626         dma_cap_mask_t mask;
1627         unsigned int per_id;
1628         struct platform_device *dmac_pdev;
1629
1630         if (dma_spec->args_count != 2)
1631                 return NULL;
1632
1633         dmac_pdev = of_find_device_by_node(dma_spec->np);
1634         if (!dmac_pdev)
1635                 return NULL;
1636
1637         dma_cap_zero(mask);
1638         dma_cap_set(DMA_SLAVE, mask);
1639
1640         atslave = kmalloc(sizeof(*atslave), GFP_KERNEL);
1641         if (!atslave) {
1642                 put_device(&dmac_pdev->dev);
1643                 return NULL;
1644         }
1645
1646         atslave->cfg = ATC_DST_H2SEL_HW | ATC_SRC_H2SEL_HW;
1647         /*
1648          * We can fill both SRC_PER and DST_PER, one of these fields will be
1649          * ignored depending on DMA transfer direction.
1650          */
1651         per_id = dma_spec->args[1] & AT91_DMA_CFG_PER_ID_MASK;
1652         atslave->cfg |= ATC_DST_PER_MSB(per_id) | ATC_DST_PER(per_id)
1653                      | ATC_SRC_PER_MSB(per_id) | ATC_SRC_PER(per_id);
1654         /*
1655          * We have to translate the value we get from the device tree since
1656          * the half FIFO configuration value had to be 0 to keep backward
1657          * compatibility.
1658          */
1659         switch (dma_spec->args[1] & AT91_DMA_CFG_FIFOCFG_MASK) {
1660         case AT91_DMA_CFG_FIFOCFG_ALAP:
1661                 atslave->cfg |= ATC_FIFOCFG_LARGESTBURST;
1662                 break;
1663         case AT91_DMA_CFG_FIFOCFG_ASAP:
1664                 atslave->cfg |= ATC_FIFOCFG_ENOUGHSPACE;
1665                 break;
1666         case AT91_DMA_CFG_FIFOCFG_HALF:
1667         default:
1668                 atslave->cfg |= ATC_FIFOCFG_HALFFIFO;
1669         }
1670         atslave->dma_dev = &dmac_pdev->dev;
1671
1672         chan = dma_request_channel(mask, at_dma_filter, atslave);
1673         if (!chan) {
1674                 put_device(&dmac_pdev->dev);
1675                 kfree(atslave);
1676                 return NULL;
1677         }
1678
1679         atchan = to_at_dma_chan(chan);
1680         atchan->per_if = dma_spec->args[0] & 0xff;
1681         atchan->mem_if = (dma_spec->args[0] >> 16) & 0xff;
1682
1683         return chan;
1684 }
1685 #else
1686 static struct dma_chan *at_dma_xlate(struct of_phandle_args *dma_spec,
1687                                      struct of_dma *of_dma)
1688 {
1689         return NULL;
1690 }
1691 #endif
1692
1693 /*--  Module Management  -----------------------------------------------*/
1694
1695 /* cap_mask is a multi-u32 bitfield, fill it with proper C code. */
1696 static struct at_dma_platform_data at91sam9rl_config = {
1697         .nr_channels = 2,
1698 };
1699 static struct at_dma_platform_data at91sam9g45_config = {
1700         .nr_channels = 8,
1701 };
1702
1703 #if defined(CONFIG_OF)
1704 static const struct of_device_id atmel_dma_dt_ids[] = {
1705         {
1706                 .compatible = "atmel,at91sam9rl-dma",
1707                 .data = &at91sam9rl_config,
1708         }, {
1709                 .compatible = "atmel,at91sam9g45-dma",
1710                 .data = &at91sam9g45_config,
1711         }, {
1712                 /* sentinel */
1713         }
1714 };
1715
1716 MODULE_DEVICE_TABLE(of, atmel_dma_dt_ids);
1717 #endif
1718
1719 static const struct platform_device_id atdma_devtypes[] = {
1720         {
1721                 .name = "at91sam9rl_dma",
1722                 .driver_data = (unsigned long) &at91sam9rl_config,
1723         }, {
1724                 .name = "at91sam9g45_dma",
1725                 .driver_data = (unsigned long) &at91sam9g45_config,
1726         }, {
1727                 /* sentinel */
1728         }
1729 };
1730
1731 static inline const struct at_dma_platform_data * __init at_dma_get_driver_data(
1732                                                 struct platform_device *pdev)
1733 {
1734         if (pdev->dev.of_node) {
1735                 const struct of_device_id *match;
1736                 match = of_match_node(atmel_dma_dt_ids, pdev->dev.of_node);
1737                 if (match == NULL)
1738                         return NULL;
1739                 return match->data;
1740         }
1741         return (struct at_dma_platform_data *)
1742                         platform_get_device_id(pdev)->driver_data;
1743 }
1744
1745 /**
1746  * at_dma_off - disable DMA controller
1747  * @atdma: the Atmel HDAMC device
1748  */
1749 static void at_dma_off(struct at_dma *atdma)
1750 {
1751         dma_writel(atdma, EN, 0);
1752
1753         /* disable all interrupts */
1754         dma_writel(atdma, EBCIDR, -1L);
1755
1756         /* confirm that all channels are disabled */
1757         while (dma_readl(atdma, CHSR) & atdma->all_chan_mask)
1758                 cpu_relax();
1759 }
1760
1761 static int __init at_dma_probe(struct platform_device *pdev)
1762 {
1763         struct resource         *io;
1764         struct at_dma           *atdma;
1765         size_t                  size;
1766         int                     irq;
1767         int                     err;
1768         int                     i;
1769         const struct at_dma_platform_data *plat_dat;
1770
1771         /* setup platform data for each SoC */
1772         dma_cap_set(DMA_MEMCPY, at91sam9rl_config.cap_mask);
1773         dma_cap_set(DMA_INTERLEAVE, at91sam9g45_config.cap_mask);
1774         dma_cap_set(DMA_MEMCPY, at91sam9g45_config.cap_mask);
1775         dma_cap_set(DMA_MEMSET, at91sam9g45_config.cap_mask);
1776         dma_cap_set(DMA_MEMSET_SG, at91sam9g45_config.cap_mask);
1777         dma_cap_set(DMA_PRIVATE, at91sam9g45_config.cap_mask);
1778         dma_cap_set(DMA_SLAVE, at91sam9g45_config.cap_mask);
1779
1780         /* get DMA parameters from controller type */
1781         plat_dat = at_dma_get_driver_data(pdev);
1782         if (!plat_dat)
1783                 return -ENODEV;
1784
1785         io = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1786         if (!io)
1787                 return -EINVAL;
1788
1789         irq = platform_get_irq(pdev, 0);
1790         if (irq < 0)
1791                 return irq;
1792
1793         size = sizeof(struct at_dma);
1794         size += plat_dat->nr_channels * sizeof(struct at_dma_chan);
1795         atdma = kzalloc(size, GFP_KERNEL);
1796         if (!atdma)
1797                 return -ENOMEM;
1798
1799         /* discover transaction capabilities */
1800         atdma->dma_common.cap_mask = plat_dat->cap_mask;
1801         atdma->all_chan_mask = (1 << plat_dat->nr_channels) - 1;
1802
1803         size = resource_size(io);
1804         if (!request_mem_region(io->start, size, pdev->dev.driver->name)) {
1805                 err = -EBUSY;
1806                 goto err_kfree;
1807         }
1808
1809         atdma->regs = ioremap(io->start, size);
1810         if (!atdma->regs) {
1811                 err = -ENOMEM;
1812                 goto err_release_r;
1813         }
1814
1815         atdma->clk = clk_get(&pdev->dev, "dma_clk");
1816         if (IS_ERR(atdma->clk)) {
1817                 err = PTR_ERR(atdma->clk);
1818                 goto err_clk;
1819         }
1820         err = clk_prepare_enable(atdma->clk);
1821         if (err)
1822                 goto err_clk_prepare;
1823
1824         /* force dma off, just in case */
1825         at_dma_off(atdma);
1826
1827         err = request_irq(irq, at_dma_interrupt, 0, "at_hdmac", atdma);
1828         if (err)
1829                 goto err_irq;
1830
1831         platform_set_drvdata(pdev, atdma);
1832
1833         /* create a pool of consistent memory blocks for hardware descriptors */
1834         atdma->dma_desc_pool = dma_pool_create("at_hdmac_desc_pool",
1835                         &pdev->dev, sizeof(struct at_desc),
1836                         4 /* word alignment */, 0);
1837         if (!atdma->dma_desc_pool) {
1838                 dev_err(&pdev->dev, "No memory for descriptors dma pool\n");
1839                 err = -ENOMEM;
1840                 goto err_desc_pool_create;
1841         }
1842
1843         /* create a pool of consistent memory blocks for memset blocks */
1844         atdma->memset_pool = dma_pool_create("at_hdmac_memset_pool",
1845                                              &pdev->dev, sizeof(int), 4, 0);
1846         if (!atdma->memset_pool) {
1847                 dev_err(&pdev->dev, "No memory for memset dma pool\n");
1848                 err = -ENOMEM;
1849                 goto err_memset_pool_create;
1850         }
1851
1852         /* clear any pending interrupt */
1853         while (dma_readl(atdma, EBCISR))
1854                 cpu_relax();
1855
1856         /* initialize channels related values */
1857         INIT_LIST_HEAD(&atdma->dma_common.channels);
1858         for (i = 0; i < plat_dat->nr_channels; i++) {
1859                 struct at_dma_chan      *atchan = &atdma->chan[i];
1860
1861                 atchan->mem_if = AT_DMA_MEM_IF;
1862                 atchan->per_if = AT_DMA_PER_IF;
1863                 atchan->chan_common.device = &atdma->dma_common;
1864                 dma_cookie_init(&atchan->chan_common);
1865                 list_add_tail(&atchan->chan_common.device_node,
1866                                 &atdma->dma_common.channels);
1867
1868                 atchan->ch_regs = atdma->regs + ch_regs(i);
1869                 spin_lock_init(&atchan->lock);
1870                 atchan->mask = 1 << i;
1871
1872                 INIT_LIST_HEAD(&atchan->active_list);
1873                 INIT_LIST_HEAD(&atchan->queue);
1874                 INIT_LIST_HEAD(&atchan->free_list);
1875
1876                 tasklet_setup(&atchan->tasklet, atc_tasklet);
1877                 atc_enable_chan_irq(atdma, i);
1878         }
1879
1880         /* set base routines */
1881         atdma->dma_common.device_alloc_chan_resources = atc_alloc_chan_resources;
1882         atdma->dma_common.device_free_chan_resources = atc_free_chan_resources;
1883         atdma->dma_common.device_tx_status = atc_tx_status;
1884         atdma->dma_common.device_issue_pending = atc_issue_pending;
1885         atdma->dma_common.dev = &pdev->dev;
1886
1887         /* set prep routines based on capability */
1888         if (dma_has_cap(DMA_INTERLEAVE, atdma->dma_common.cap_mask))
1889                 atdma->dma_common.device_prep_interleaved_dma = atc_prep_dma_interleaved;
1890
1891         if (dma_has_cap(DMA_MEMCPY, atdma->dma_common.cap_mask))
1892                 atdma->dma_common.device_prep_dma_memcpy = atc_prep_dma_memcpy;
1893
1894         if (dma_has_cap(DMA_MEMSET, atdma->dma_common.cap_mask)) {
1895                 atdma->dma_common.device_prep_dma_memset = atc_prep_dma_memset;
1896                 atdma->dma_common.device_prep_dma_memset_sg = atc_prep_dma_memset_sg;
1897                 atdma->dma_common.fill_align = DMAENGINE_ALIGN_4_BYTES;
1898         }
1899
1900         if (dma_has_cap(DMA_SLAVE, atdma->dma_common.cap_mask)) {
1901                 atdma->dma_common.device_prep_slave_sg = atc_prep_slave_sg;
1902                 /* controller can do slave DMA: can trigger cyclic transfers */
1903                 dma_cap_set(DMA_CYCLIC, atdma->dma_common.cap_mask);
1904                 atdma->dma_common.device_prep_dma_cyclic = atc_prep_dma_cyclic;
1905                 atdma->dma_common.device_config = atc_config;
1906                 atdma->dma_common.device_pause = atc_pause;
1907                 atdma->dma_common.device_resume = atc_resume;
1908                 atdma->dma_common.device_terminate_all = atc_terminate_all;
1909                 atdma->dma_common.src_addr_widths = ATC_DMA_BUSWIDTHS;
1910                 atdma->dma_common.dst_addr_widths = ATC_DMA_BUSWIDTHS;
1911                 atdma->dma_common.directions = BIT(DMA_DEV_TO_MEM) | BIT(DMA_MEM_TO_DEV);
1912                 atdma->dma_common.residue_granularity = DMA_RESIDUE_GRANULARITY_BURST;
1913         }
1914
1915         dma_writel(atdma, EN, AT_DMA_ENABLE);
1916
1917         dev_info(&pdev->dev, "Atmel AHB DMA Controller ( %s%s%s), %d channels\n",
1918           dma_has_cap(DMA_MEMCPY, atdma->dma_common.cap_mask) ? "cpy " : "",
1919           dma_has_cap(DMA_MEMSET, atdma->dma_common.cap_mask) ? "set " : "",
1920           dma_has_cap(DMA_SLAVE, atdma->dma_common.cap_mask)  ? "slave " : "",
1921           plat_dat->nr_channels);
1922
1923         err = dma_async_device_register(&atdma->dma_common);
1924         if (err) {
1925                 dev_err(&pdev->dev, "Unable to register: %d.\n", err);
1926                 goto err_dma_async_device_register;
1927         }
1928
1929         /*
1930          * Do not return an error if the dmac node is not present in order to
1931          * not break the existing way of requesting channel with
1932          * dma_request_channel().
1933          */
1934         if (pdev->dev.of_node) {
1935                 err = of_dma_controller_register(pdev->dev.of_node,
1936                                                  at_dma_xlate, atdma);
1937                 if (err) {
1938                         dev_err(&pdev->dev, "could not register of_dma_controller\n");
1939                         goto err_of_dma_controller_register;
1940                 }
1941         }
1942
1943         return 0;
1944
1945 err_of_dma_controller_register:
1946         dma_async_device_unregister(&atdma->dma_common);
1947 err_dma_async_device_register:
1948         dma_pool_destroy(atdma->memset_pool);
1949 err_memset_pool_create:
1950         dma_pool_destroy(atdma->dma_desc_pool);
1951 err_desc_pool_create:
1952         free_irq(platform_get_irq(pdev, 0), atdma);
1953 err_irq:
1954         clk_disable_unprepare(atdma->clk);
1955 err_clk_prepare:
1956         clk_put(atdma->clk);
1957 err_clk:
1958         iounmap(atdma->regs);
1959         atdma->regs = NULL;
1960 err_release_r:
1961         release_mem_region(io->start, size);
1962 err_kfree:
1963         kfree(atdma);
1964         return err;
1965 }
1966
1967 static int at_dma_remove(struct platform_device *pdev)
1968 {
1969         struct at_dma           *atdma = platform_get_drvdata(pdev);
1970         struct dma_chan         *chan, *_chan;
1971         struct resource         *io;
1972
1973         at_dma_off(atdma);
1974         if (pdev->dev.of_node)
1975                 of_dma_controller_free(pdev->dev.of_node);
1976         dma_async_device_unregister(&atdma->dma_common);
1977
1978         dma_pool_destroy(atdma->memset_pool);
1979         dma_pool_destroy(atdma->dma_desc_pool);
1980         free_irq(platform_get_irq(pdev, 0), atdma);
1981
1982         list_for_each_entry_safe(chan, _chan, &atdma->dma_common.channels,
1983                         device_node) {
1984                 struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1985
1986                 /* Disable interrupts */
1987                 atc_disable_chan_irq(atdma, chan->chan_id);
1988
1989                 tasklet_kill(&atchan->tasklet);
1990                 list_del(&chan->device_node);
1991         }
1992
1993         clk_disable_unprepare(atdma->clk);
1994         clk_put(atdma->clk);
1995
1996         iounmap(atdma->regs);
1997         atdma->regs = NULL;
1998
1999         io = platform_get_resource(pdev, IORESOURCE_MEM, 0);
2000         release_mem_region(io->start, resource_size(io));
2001
2002         kfree(atdma);
2003
2004         return 0;
2005 }
2006
2007 static void at_dma_shutdown(struct platform_device *pdev)
2008 {
2009         struct at_dma   *atdma = platform_get_drvdata(pdev);
2010
2011         at_dma_off(platform_get_drvdata(pdev));
2012         clk_disable_unprepare(atdma->clk);
2013 }
2014
2015 static int at_dma_prepare(struct device *dev)
2016 {
2017         struct at_dma *atdma = dev_get_drvdata(dev);
2018         struct dma_chan *chan, *_chan;
2019
2020         list_for_each_entry_safe(chan, _chan, &atdma->dma_common.channels,
2021                         device_node) {
2022                 struct at_dma_chan *atchan = to_at_dma_chan(chan);
2023                 /* wait for transaction completion (except in cyclic case) */
2024                 if (atc_chan_is_enabled(atchan) && !atc_chan_is_cyclic(atchan))
2025                         return -EAGAIN;
2026         }
2027         return 0;
2028 }
2029
2030 static void atc_suspend_cyclic(struct at_dma_chan *atchan)
2031 {
2032         struct dma_chan *chan = &atchan->chan_common;
2033
2034         /* Channel should be paused by user
2035          * do it anyway even if it is not done already */
2036         if (!atc_chan_is_paused(atchan)) {
2037                 dev_warn(chan2dev(chan),
2038                 "cyclic channel not paused, should be done by channel user\n");
2039                 atc_pause(chan);
2040         }
2041
2042         /* now preserve additional data for cyclic operations */
2043         /* next descriptor address in the cyclic list */
2044         atchan->save_dscr = channel_readl(atchan, DSCR);
2045
2046         vdbg_dump_regs(atchan);
2047 }
2048
2049 static int at_dma_suspend_noirq(struct device *dev)
2050 {
2051         struct at_dma *atdma = dev_get_drvdata(dev);
2052         struct dma_chan *chan, *_chan;
2053
2054         /* preserve data */
2055         list_for_each_entry_safe(chan, _chan, &atdma->dma_common.channels,
2056                         device_node) {
2057                 struct at_dma_chan *atchan = to_at_dma_chan(chan);
2058
2059                 if (atc_chan_is_cyclic(atchan))
2060                         atc_suspend_cyclic(atchan);
2061                 atchan->save_cfg = channel_readl(atchan, CFG);
2062         }
2063         atdma->save_imr = dma_readl(atdma, EBCIMR);
2064
2065         /* disable DMA controller */
2066         at_dma_off(atdma);
2067         clk_disable_unprepare(atdma->clk);
2068         return 0;
2069 }
2070
2071 static void atc_resume_cyclic(struct at_dma_chan *atchan)
2072 {
2073         struct at_dma   *atdma = to_at_dma(atchan->chan_common.device);
2074
2075         /* restore channel status for cyclic descriptors list:
2076          * next descriptor in the cyclic list at the time of suspend */
2077         channel_writel(atchan, SADDR, 0);
2078         channel_writel(atchan, DADDR, 0);
2079         channel_writel(atchan, CTRLA, 0);
2080         channel_writel(atchan, CTRLB, 0);
2081         channel_writel(atchan, DSCR, atchan->save_dscr);
2082         dma_writel(atdma, CHER, atchan->mask);
2083
2084         /* channel pause status should be removed by channel user
2085          * We cannot take the initiative to do it here */
2086
2087         vdbg_dump_regs(atchan);
2088 }
2089
2090 static int at_dma_resume_noirq(struct device *dev)
2091 {
2092         struct at_dma *atdma = dev_get_drvdata(dev);
2093         struct dma_chan *chan, *_chan;
2094
2095         /* bring back DMA controller */
2096         clk_prepare_enable(atdma->clk);
2097         dma_writel(atdma, EN, AT_DMA_ENABLE);
2098
2099         /* clear any pending interrupt */
2100         while (dma_readl(atdma, EBCISR))
2101                 cpu_relax();
2102
2103         /* restore saved data */
2104         dma_writel(atdma, EBCIER, atdma->save_imr);
2105         list_for_each_entry_safe(chan, _chan, &atdma->dma_common.channels,
2106                         device_node) {
2107                 struct at_dma_chan *atchan = to_at_dma_chan(chan);
2108
2109                 channel_writel(atchan, CFG, atchan->save_cfg);
2110                 if (atc_chan_is_cyclic(atchan))
2111                         atc_resume_cyclic(atchan);
2112         }
2113         return 0;
2114 }
2115
2116 static const struct dev_pm_ops at_dma_dev_pm_ops = {
2117         .prepare = at_dma_prepare,
2118         .suspend_noirq = at_dma_suspend_noirq,
2119         .resume_noirq = at_dma_resume_noirq,
2120 };
2121
2122 static struct platform_driver at_dma_driver = {
2123         .remove         = at_dma_remove,
2124         .shutdown       = at_dma_shutdown,
2125         .id_table       = atdma_devtypes,
2126         .driver = {
2127                 .name   = "at_hdmac",
2128                 .pm     = &at_dma_dev_pm_ops,
2129                 .of_match_table = of_match_ptr(atmel_dma_dt_ids),
2130         },
2131 };
2132
2133 static int __init at_dma_init(void)
2134 {
2135         return platform_driver_probe(&at_dma_driver, at_dma_probe);
2136 }
2137 subsys_initcall(at_dma_init);
2138
2139 static void __exit at_dma_exit(void)
2140 {
2141         platform_driver_unregister(&at_dma_driver);
2142 }
2143 module_exit(at_dma_exit);
2144
2145 MODULE_DESCRIPTION("Atmel AHB DMA Controller driver");
2146 MODULE_AUTHOR("Nicolas Ferre <nicolas.ferre@atmel.com>");
2147 MODULE_LICENSE("GPL");
2148 MODULE_ALIAS("platform:at_hdmac");