drivers/cxl/pci.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /* Copyright(c) 2020 Intel Corporation. All rights reserved. */
   3 #include <linux/io-64-nonatomic-lo-hi.h>
   4 #include <linux/moduleparam.h>
   5 #include <linux/module.h>
   6 #include <linux/delay.h>
   7 #include <linux/sizes.h>
   8 #include <linux/mutex.h>
   9 #include <linux/list.h>
  10 #include <linux/pci.h>
  11 #include <linux/aer.h>
  12 #include <linux/io.h>
  13 #include "cxlmem.h"
  14 #include "cxlpci.h"
  15 #include "cxl.h"
  16 #include "pmu.h"
  17
  18 /**
  19  * DOC: cxl pci
  20  *
  21  * This implements the PCI exclusive functionality for a CXL device as it is
  22  * defined by the Compute Express Link specification. CXL devices may surface
  23  * certain functionality even if it isn't CXL enabled. While this driver is
  24  * focused around the PCI specific aspects of a CXL device, it binds to the
  25  * specific CXL memory device class code, and therefore the implementation of
  26  * cxl_pci is focused around CXL memory devices.
  27  *
  28  * The driver has several responsibilities, mainly:
  29  *  - Create the memX device and register on the CXL bus.
  30  *  - Enumerate device's register interface and map them.
  31  *  - Registers nvdimm bridge device with cxl_core.
  32  *  - Registers a CXL mailbox with cxl_core.
  33  */
  34
  35 #define cxl_doorbell_busy(cxlds)                                                \
  36         (readl((cxlds)->regs.mbox + CXLDEV_MBOX_CTRL_OFFSET) &                  \
  37          CXLDEV_MBOX_CTRL_DOORBELL)
  38
  39 /* CXL 2.0 - 8.2.8.4 */
  40 #define CXL_MAILBOX_TIMEOUT_MS (2 * HZ)
  41
  42 /*
  43  * CXL 2.0 ECN "Add Mailbox Ready Time" defines a capability field to
  44  * dictate how long to wait for the mailbox to become ready. The new
  45  * field allows the device to tell software the amount of time to wait
  46  * before mailbox ready. This field per the spec theoretically allows
  47  * for up to 255 seconds. 255 seconds is unreasonably long, its longer
  48  * than the maximum SATA port link recovery wait. Default to 60 seconds
  49  * until someone builds a CXL device that needs more time in practice.
  50  */
  51 static unsigned short mbox_ready_timeout = 60;
  52 module_param(mbox_ready_timeout, ushort, 0644);
  53 MODULE_PARM_DESC(mbox_ready_timeout, "seconds to wait for mailbox ready");
  54
  55 static int cxl_pci_mbox_wait_for_doorbell(struct cxl_dev_state *cxlds)
  56 {
  57         const unsigned long start = jiffies;
  58         unsigned long end = start;
  59
  60         while (cxl_doorbell_busy(cxlds)) {
  61                 end = jiffies;
  62
  63                 if (time_after(end, start + CXL_MAILBOX_TIMEOUT_MS)) {
  64                         /* Check again in case preempted before timeout test */
  65                         if (!cxl_doorbell_busy(cxlds))
  66                                 break;
  67                         return -ETIMEDOUT;
  68                 }
  69                 cpu_relax();
  70         }
  71
  72         dev_dbg(cxlds->dev, "Doorbell wait took %dms",
  73                 jiffies_to_msecs(end) - jiffies_to_msecs(start));
  74         return 0;
  75 }
  76
  77 #define cxl_err(dev, status, msg)                                        \
  78         dev_err_ratelimited(dev, msg ", device state %s%s\n",                  \
  79                             status & CXLMDEV_DEV_FATAL ? " fatal" : "",        \
  80                             status & CXLMDEV_FW_HALT ? " firmware-halt" : "")
  81
  82 #define cxl_cmd_err(dev, cmd, status, msg)                               \
  83         dev_err_ratelimited(dev, msg " (opcode: %#x), device state %s%s\n",    \
  84                             (cmd)->opcode,                                     \
  85                             status & CXLMDEV_DEV_FATAL ? " fatal" : "",        \
  86                             status & CXLMDEV_FW_HALT ? " firmware-halt" : "")
  87
  88 struct cxl_dev_id {
  89         struct cxl_dev_state *cxlds;
  90 };
  91
  92 static int cxl_request_irq(struct cxl_dev_state *cxlds, int irq,
  93                            irq_handler_t handler, irq_handler_t thread_fn)
  94 {
  95         struct device *dev = cxlds->dev;
  96         struct cxl_dev_id *dev_id;
  97
  98         /* dev_id must be globally unique and must contain the cxlds */
  99         dev_id = devm_kzalloc(dev, sizeof(*dev_id), GFP_KERNEL);
 100         if (!dev_id)
 101                 return -ENOMEM;
 102         dev_id->cxlds = cxlds;
 103
 104         return devm_request_threaded_irq(dev, irq, handler, thread_fn,
 105                                          IRQF_SHARED | IRQF_ONESHOT,
 106                                          NULL, dev_id);
 107 }
 108
 109 static bool cxl_mbox_background_complete(struct cxl_dev_state *cxlds)
 110 {
 111         u64 reg;
 112
 113         reg = readq(cxlds->regs.mbox + CXLDEV_MBOX_BG_CMD_STATUS_OFFSET);
 114         return FIELD_GET(CXLDEV_MBOX_BG_CMD_COMMAND_PCT_MASK, reg) == 100;
 115 }
 116
 117 static irqreturn_t cxl_pci_mbox_irq(int irq, void *id)
 118 {
 119         u64 reg;
 120         u16 opcode;
 121         struct cxl_dev_id *dev_id = id;
 122         struct cxl_dev_state *cxlds = dev_id->cxlds;
 123         struct cxl_memdev_state *mds = to_cxl_memdev_state(cxlds);
 124
 125         if (!cxl_mbox_background_complete(cxlds))
 126                 return IRQ_NONE;
 127
 128         reg = readq(cxlds->regs.mbox + CXLDEV_MBOX_BG_CMD_STATUS_OFFSET);
 129         opcode = FIELD_GET(CXLDEV_MBOX_BG_CMD_COMMAND_OPCODE_MASK, reg);
 130         if (opcode == CXL_MBOX_OP_SANITIZE) {
 131                 if (mds->security.sanitize_node)
 132                         sysfs_notify_dirent(mds->security.sanitize_node);
 133
 134                 dev_dbg(cxlds->dev, "Sanitization operation ended\n");
 135         } else {
 136                 /* short-circuit the wait in __cxl_pci_mbox_send_cmd() */
 137                 rcuwait_wake_up(&mds->mbox_wait);
 138         }
 139
 140         return IRQ_HANDLED;
 141 }
 142
 143 /*
 144  * Sanitization operation polling mode.
 145  */
 146 static void cxl_mbox_sanitize_work(struct work_struct *work)
 147 {
 148         struct cxl_memdev_state *mds =
 149                 container_of(work, typeof(*mds), security.poll_dwork.work);
 150         struct cxl_dev_state *cxlds = &mds->cxlds;
 151
 152         mutex_lock(&mds->mbox_mutex);
 153         if (cxl_mbox_background_complete(cxlds)) {
 154                 mds->security.poll_tmo_secs = 0;
 155                 if (mds->security.sanitize_node)
 156                         sysfs_notify_dirent(mds->security.sanitize_node);
 157
 158                 dev_dbg(cxlds->dev, "Sanitization operation ended\n");
 159         } else {
 160                 int timeout = mds->security.poll_tmo_secs + 10;
 161
 162                 mds->security.poll_tmo_secs = min(15 * 60, timeout);
 163                 queue_delayed_work(system_wq, &mds->security.poll_dwork,
 164                                    timeout * HZ);
 165         }
 166         mutex_unlock(&mds->mbox_mutex);
 167 }
 168
 169 /**
 170  * __cxl_pci_mbox_send_cmd() - Execute a mailbox command
 171  * @mds: The memory device driver data
 172  * @mbox_cmd: Command to send to the memory device.
 173  *
 174  * Context: Any context. Expects mbox_mutex to be held.
 175  * Return: -ETIMEDOUT if timeout occurred waiting for completion. 0 on success.
 176  *         Caller should check the return code in @mbox_cmd to make sure it
 177  *         succeeded.
 178  *
 179  * This is a generic form of the CXL mailbox send command thus only using the
 180  * registers defined by the mailbox capability ID - CXL 2.0 8.2.8.4. Memory
 181  * devices, and perhaps other types of CXL devices may have further information
 182  * available upon error conditions. Driver facilities wishing to send mailbox
 183  * commands should use the wrapper command.
 184  *
 185  * The CXL spec allows for up to two mailboxes. The intention is for the primary
 186  * mailbox to be OS controlled and the secondary mailbox to be used by system
 187  * firmware. This allows the OS and firmware to communicate with the device and
 188  * not need to coordinate with each other. The driver only uses the primary
 189  * mailbox.
 190  */
 191 static int __cxl_pci_mbox_send_cmd(struct cxl_memdev_state *mds,
 192                                    struct cxl_mbox_cmd *mbox_cmd)
 193 {
 194         struct cxl_dev_state *cxlds = &mds->cxlds;
 195         void __iomem *payload = cxlds->regs.mbox + CXLDEV_MBOX_PAYLOAD_OFFSET;
 196         struct device *dev = cxlds->dev;
 197         u64 cmd_reg, status_reg;
 198         size_t out_len;
 199         int rc;
 200
 201         lockdep_assert_held(&mds->mbox_mutex);
 202
 203         /*
 204          * Here are the steps from 8.2.8.4 of the CXL 2.0 spec.
 205          *   1. Caller reads MB Control Register to verify doorbell is clear
 206          *   2. Caller writes Command Register
 207          *   3. Caller writes Command Payload Registers if input payload is non-empty
 208          *   4. Caller writes MB Control Register to set doorbell
 209          *   5. Caller either polls for doorbell to be clear or waits for interrupt if configured
 210          *   6. Caller reads MB Status Register to fetch Return code
 211          *   7. If command successful, Caller reads Command Register to get Payload Length
 212          *   8. If output payload is non-empty, host reads Command Payload Registers
 213          *
 214          * Hardware is free to do whatever it wants before the doorbell is rung,
 215          * and isn't allowed to change anything after it clears the doorbell. As
 216          * such, steps 2 and 3 can happen in any order, and steps 6, 7, 8 can
 217          * also happen in any order (though some orders might not make sense).
 218          */
 219
 220         /* #1 */
 221         if (cxl_doorbell_busy(cxlds)) {
 222                 u64 md_status =
 223                         readq(cxlds->regs.memdev + CXLMDEV_STATUS_OFFSET);
 224
 225                 cxl_cmd_err(cxlds->dev, mbox_cmd, md_status,
 226                             "mailbox queue busy");
 227                 return -EBUSY;
 228         }
 229
 230         /*
 231          * With sanitize polling, hardware might be done and the poller still
 232          * not be in sync. Ensure no new command comes in until so. Keep the
 233          * hardware semantics and only allow device health status.
 234          */
 235         if (mds->security.poll_tmo_secs > 0) {
 236                 if (mbox_cmd->opcode != CXL_MBOX_OP_GET_HEALTH_INFO)
 237                         return -EBUSY;
 238         }
 239
 240         cmd_reg = FIELD_PREP(CXLDEV_MBOX_CMD_COMMAND_OPCODE_MASK,
 241                              mbox_cmd->opcode);
 242         if (mbox_cmd->size_in) {
 243                 if (WARN_ON(!mbox_cmd->payload_in))
 244                         return -EINVAL;
 245
 246                 cmd_reg |= FIELD_PREP(CXLDEV_MBOX_CMD_PAYLOAD_LENGTH_MASK,
 247                                       mbox_cmd->size_in);
 248                 memcpy_toio(payload, mbox_cmd->payload_in, mbox_cmd->size_in);
 249         }
 250
 251         /* #2, #3 */
 252         writeq(cmd_reg, cxlds->regs.mbox + CXLDEV_MBOX_CMD_OFFSET);
 253
 254         /* #4 */
 255         dev_dbg(dev, "Sending command: 0x%04x\n", mbox_cmd->opcode);
 256         writel(CXLDEV_MBOX_CTRL_DOORBELL,
 257                cxlds->regs.mbox + CXLDEV_MBOX_CTRL_OFFSET);
 258
 259         /* #5 */
 260         rc = cxl_pci_mbox_wait_for_doorbell(cxlds);
 261         if (rc == -ETIMEDOUT) {
 262                 u64 md_status = readq(cxlds->regs.memdev + CXLMDEV_STATUS_OFFSET);
 263
 264                 cxl_cmd_err(cxlds->dev, mbox_cmd, md_status, "mailbox timeout");
 265                 return rc;
 266         }
 267
 268         /* #6 */
 269         status_reg = readq(cxlds->regs.mbox + CXLDEV_MBOX_STATUS_OFFSET);
 270         mbox_cmd->return_code =
 271                 FIELD_GET(CXLDEV_MBOX_STATUS_RET_CODE_MASK, status_reg);
 272
 273         /*
 274          * Handle the background command in a synchronous manner.
 275          *
 276          * All other mailbox commands will serialize/queue on the mbox_mutex,
 277          * which we currently hold. Furthermore this also guarantees that
 278          * cxl_mbox_background_complete() checks are safe amongst each other,
 279          * in that no new bg operation can occur in between.
 280          *
 281          * Background operations are timesliced in accordance with the nature
 282          * of the command. In the event of timeout, the mailbox state is
 283          * indeterminate until the next successful command submission and the
 284          * driver can get back in sync with the hardware state.
 285          */
 286         if (mbox_cmd->return_code == CXL_MBOX_CMD_RC_BACKGROUND) {
 287                 u64 bg_status_reg;
 288                 int i, timeout;
 289
 290                 /*
 291                  * Sanitization is a special case which monopolizes the device
 292                  * and cannot be timesliced. Handle asynchronously instead,
 293                  * and allow userspace to poll(2) for completion.
 294                  */
 295                 if (mbox_cmd->opcode == CXL_MBOX_OP_SANITIZE) {
 296                         if (mds->security.poll) {
 297                                 /* give first timeout a second */
 298                                 timeout = 1;
 299                                 mds->security.poll_tmo_secs = timeout;
 300                                 queue_delayed_work(system_wq,
 301                                                    &mds->security.poll_dwork,
 302                                                    timeout * HZ);
 303                         }
 304
 305                         dev_dbg(dev, "Sanitization operation started\n");
 306                         goto success;
 307                 }
 308
 309                 dev_dbg(dev, "Mailbox background operation (0x%04x) started\n",
 310                         mbox_cmd->opcode);
 311
 312                 timeout = mbox_cmd->poll_interval_ms;
 313                 for (i = 0; i < mbox_cmd->poll_count; i++) {
 314                         if (rcuwait_wait_event_timeout(&mds->mbox_wait,
 315                                        cxl_mbox_background_complete(cxlds),
 316                                        TASK_UNINTERRUPTIBLE,
 317                                        msecs_to_jiffies(timeout)) > 0)
 318                                 break;
 319                 }
 320
 321                 if (!cxl_mbox_background_complete(cxlds)) {
 322                         dev_err(dev, "timeout waiting for background (%d ms)\n",
 323                                 timeout * mbox_cmd->poll_count);
 324                         return -ETIMEDOUT;
 325                 }
 326
 327                 bg_status_reg = readq(cxlds->regs.mbox +
 328                                       CXLDEV_MBOX_BG_CMD_STATUS_OFFSET);
 329                 mbox_cmd->return_code =
 330                         FIELD_GET(CXLDEV_MBOX_BG_CMD_COMMAND_RC_MASK,
 331                                   bg_status_reg);
 332                 dev_dbg(dev,
 333                         "Mailbox background operation (0x%04x) completed\n",
 334                         mbox_cmd->opcode);
 335         }
 336
 337         if (mbox_cmd->return_code != CXL_MBOX_CMD_RC_SUCCESS) {
 338                 dev_dbg(dev, "Mailbox operation had an error: %s\n",
 339                         cxl_mbox_cmd_rc2str(mbox_cmd));
 340                 return 0; /* completed but caller must check return_code */
 341         }
 342
 343 success:
 344         /* #7 */
 345         cmd_reg = readq(cxlds->regs.mbox + CXLDEV_MBOX_CMD_OFFSET);
 346         out_len = FIELD_GET(CXLDEV_MBOX_CMD_PAYLOAD_LENGTH_MASK, cmd_reg);
 347
 348         /* #8 */
 349         if (out_len && mbox_cmd->payload_out) {
 350                 /*
 351                  * Sanitize the copy. If hardware misbehaves, out_len per the
 352                  * spec can actually be greater than the max allowed size (21
 353                  * bits available but spec defined 1M max). The caller also may
 354                  * have requested less data than the hardware supplied even
 355                  * within spec.
 356                  */
 357                 size_t n;
 358
 359                 n = min3(mbox_cmd->size_out, mds->payload_size, out_len);
 360                 memcpy_fromio(mbox_cmd->payload_out, payload, n);
 361                 mbox_cmd->size_out = n;
 362         } else {
 363                 mbox_cmd->size_out = 0;
 364         }
 365
 366         return 0;
 367 }
 368
 369 static int cxl_pci_mbox_send(struct cxl_memdev_state *mds,
 370                              struct cxl_mbox_cmd *cmd)
 371 {
 372         int rc;
 373
 374         mutex_lock_io(&mds->mbox_mutex);
 375         rc = __cxl_pci_mbox_send_cmd(mds, cmd);
 376         mutex_unlock(&mds->mbox_mutex);
 377
 378         return rc;
 379 }
 380
 381 static int cxl_pci_setup_mailbox(struct cxl_memdev_state *mds)
 382 {
 383         struct cxl_dev_state *cxlds = &mds->cxlds;
 384         const int cap = readl(cxlds->regs.mbox + CXLDEV_MBOX_CAPS_OFFSET);
 385         struct device *dev = cxlds->dev;
 386         unsigned long timeout;
 387         u64 md_status;
 388
 389         timeout = jiffies + mbox_ready_timeout * HZ;
 390         do {
 391                 md_status = readq(cxlds->regs.memdev + CXLMDEV_STATUS_OFFSET);
 392                 if (md_status & CXLMDEV_MBOX_IF_READY)
 393                         break;
 394                 if (msleep_interruptible(100))
 395                         break;
 396         } while (!time_after(jiffies, timeout));
 397
 398         if (!(md_status & CXLMDEV_MBOX_IF_READY)) {
 399                 cxl_err(dev, md_status, "timeout awaiting mailbox ready");
 400                 return -ETIMEDOUT;
 401         }
 402
 403         /*
 404          * A command may be in flight from a previous driver instance,
 405          * think kexec, do one doorbell wait so that
 406          * __cxl_pci_mbox_send_cmd() can assume that it is the only
 407          * source for future doorbell busy events.
 408          */
 409         if (cxl_pci_mbox_wait_for_doorbell(cxlds) != 0) {
 410                 cxl_err(dev, md_status, "timeout awaiting mailbox idle");
 411                 return -ETIMEDOUT;
 412         }
 413
 414         mds->mbox_send = cxl_pci_mbox_send;
 415         mds->payload_size =
 416                 1 << FIELD_GET(CXLDEV_MBOX_CAP_PAYLOAD_SIZE_MASK, cap);
 417
 418         /*
 419          * CXL 2.0 8.2.8.4.3 Mailbox Capabilities Register
 420          *
 421          * If the size is too small, mandatory commands will not work and so
 422          * there's no point in going forward. If the size is too large, there's
 423          * no harm is soft limiting it.
 424          */
 425         mds->payload_size = min_t(size_t, mds->payload_size, SZ_1M);
 426         if (mds->payload_size < 256) {
 427                 dev_err(dev, "Mailbox is too small (%zub)",
 428                         mds->payload_size);
 429                 return -ENXIO;
 430         }
 431
 432         dev_dbg(dev, "Mailbox payload sized %zu", mds->payload_size);
 433
 434         rcuwait_init(&mds->mbox_wait);
 435
 436         if (cap & CXLDEV_MBOX_CAP_BG_CMD_IRQ) {
 437                 u32 ctrl;
 438                 int irq, msgnum;
 439                 struct pci_dev *pdev = to_pci_dev(cxlds->dev);
 440
 441                 msgnum = FIELD_GET(CXLDEV_MBOX_CAP_IRQ_MSGNUM_MASK, cap);
 442                 irq = pci_irq_vector(pdev, msgnum);
 443                 if (irq < 0)
 444                         goto mbox_poll;
 445
 446                 if (cxl_request_irq(cxlds, irq, cxl_pci_mbox_irq, NULL))
 447                         goto mbox_poll;
 448
 449                 /* enable background command mbox irq support */
 450                 ctrl = readl(cxlds->regs.mbox + CXLDEV_MBOX_CTRL_OFFSET);
 451                 ctrl |= CXLDEV_MBOX_CTRL_BG_CMD_IRQ;
 452                 writel(ctrl, cxlds->regs.mbox + CXLDEV_MBOX_CTRL_OFFSET);
 453
 454                 return 0;
 455         }
 456
 457 mbox_poll:
 458         mds->security.poll = true;
 459         INIT_DELAYED_WORK(&mds->security.poll_dwork, cxl_mbox_sanitize_work);
 460
 461         dev_dbg(cxlds->dev, "Mailbox interrupts are unsupported");
 462         return 0;
 463 }
 464
 465 /*
 466  * Assume that any RCIEP that emits the CXL memory expander class code
 467  * is an RCD
 468  */
 469 static bool is_cxl_restricted(struct pci_dev *pdev)
 470 {
 471         return pci_pcie_type(pdev) == PCI_EXP_TYPE_RC_END;
 472 }
 473
 474 static int cxl_rcrb_get_comp_regs(struct pci_dev *pdev,
 475                                   struct cxl_register_map *map)
 476 {
 477         struct cxl_port *port;
 478         struct cxl_dport *dport;
 479         resource_size_t component_reg_phys;
 480
 481         *map = (struct cxl_register_map) {
 482                 .dev = &pdev->dev,
 483                 .resource = CXL_RESOURCE_NONE,
 484         };
 485
 486         port = cxl_pci_find_port(pdev, &dport);
 487         if (!port)
 488                 return -EPROBE_DEFER;
 489
 490         component_reg_phys = cxl_rcd_component_reg_phys(&pdev->dev, dport);
 491
 492         put_device(&port->dev);
 493
 494         if (component_reg_phys == CXL_RESOURCE_NONE)
 495                 return -ENXIO;
 496
 497         map->resource = component_reg_phys;
 498         map->reg_type = CXL_REGLOC_RBI_COMPONENT;
 499         map->max_size = CXL_COMPONENT_REG_BLOCK_SIZE;
 500
 501         return 0;
 502 }
 503
 504 static int cxl_pci_setup_regs(struct pci_dev *pdev, enum cxl_regloc_type type,
 505                               struct cxl_register_map *map)
 506 {
 507         int rc;
 508
 509         rc = cxl_find_regblock(pdev, type, map);
 510
 511         /*
 512          * If the Register Locator DVSEC does not exist, check if it
 513          * is an RCH and try to extract the Component Registers from
 514          * an RCRB.
 515          */
 516         if (rc && type == CXL_REGLOC_RBI_COMPONENT && is_cxl_restricted(pdev))
 517                 rc = cxl_rcrb_get_comp_regs(pdev, map);
 518
 519         if (rc)
 520                 return rc;
 521
 522         return cxl_setup_regs(map);
 523 }
 524
 525 static int cxl_pci_ras_unmask(struct pci_dev *pdev)
 526 {
 527         struct cxl_dev_state *cxlds = pci_get_drvdata(pdev);
 528         void __iomem *addr;
 529         u32 orig_val, val, mask;
 530         u16 cap;
 531         int rc;
 532
 533         if (!cxlds->regs.ras) {
 534                 dev_dbg(&pdev->dev, "No RAS registers.\n");
 535                 return 0;
 536         }
 537
 538         /* BIOS has PCIe AER error control */
 539         if (!pcie_aer_is_native(pdev))
 540                 return 0;
 541
 542         rc = pcie_capability_read_word(pdev, PCI_EXP_DEVCTL, &cap);
 543         if (rc)
 544                 return rc;
 545
 546         if (cap & PCI_EXP_DEVCTL_URRE) {
 547                 addr = cxlds->regs.ras + CXL_RAS_UNCORRECTABLE_MASK_OFFSET;
 548                 orig_val = readl(addr);
 549
 550                 mask = CXL_RAS_UNCORRECTABLE_MASK_MASK |
 551                        CXL_RAS_UNCORRECTABLE_MASK_F256B_MASK;
 552                 val = orig_val & ~mask;
 553                 writel(val, addr);
 554                 dev_dbg(&pdev->dev,
 555                         "Uncorrectable RAS Errors Mask: %#x -> %#x\n",
 556                         orig_val, val);
 557         }
 558
 559         if (cap & PCI_EXP_DEVCTL_CERE) {
 560                 addr = cxlds->regs.ras + CXL_RAS_CORRECTABLE_MASK_OFFSET;
 561                 orig_val = readl(addr);
 562                 val = orig_val & ~CXL_RAS_CORRECTABLE_MASK_MASK;
 563                 writel(val, addr);
 564                 dev_dbg(&pdev->dev, "Correctable RAS Errors Mask: %#x -> %#x\n",
 565                         orig_val, val);
 566         }
 567
 568         return 0;
 569 }
 570
 571 static void free_event_buf(void *buf)
 572 {
 573         kvfree(buf);
 574 }
 575
 576 /*
 577  * There is a single buffer for reading event logs from the mailbox.  All logs
 578  * share this buffer protected by the mds->event_log_lock.
 579  */
 580 static int cxl_mem_alloc_event_buf(struct cxl_memdev_state *mds)
 581 {
 582         struct cxl_get_event_payload *buf;
 583
 584         buf = kvmalloc(mds->payload_size, GFP_KERNEL);
 585         if (!buf)
 586                 return -ENOMEM;
 587         mds->event.buf = buf;
 588
 589         return devm_add_action_or_reset(mds->cxlds.dev, free_event_buf, buf);
 590 }
 591
 592 static int cxl_alloc_irq_vectors(struct pci_dev *pdev)
 593 {
 594         int nvecs;
 595
 596         /*
 597          * Per CXL 3.0 3.1.1 CXL.io Endpoint a function on a CXL device must
 598          * not generate INTx messages if that function participates in
 599          * CXL.cache or CXL.mem.
 600          *
 601          * Additionally pci_alloc_irq_vectors() handles calling
 602          * pci_free_irq_vectors() automatically despite not being called
 603          * pcim_*.  See pci_setup_msi_context().
 604          */
 605         nvecs = pci_alloc_irq_vectors(pdev, 1, CXL_PCI_DEFAULT_MAX_VECTORS,
 606                                       PCI_IRQ_MSIX | PCI_IRQ_MSI);
 607         if (nvecs < 1) {
 608                 dev_dbg(&pdev->dev, "Failed to alloc irq vectors: %d\n", nvecs);
 609                 return -ENXIO;
 610         }
 611         return 0;
 612 }
 613
 614 static irqreturn_t cxl_event_thread(int irq, void *id)
 615 {
 616         struct cxl_dev_id *dev_id = id;
 617         struct cxl_dev_state *cxlds = dev_id->cxlds;
 618         struct cxl_memdev_state *mds = to_cxl_memdev_state(cxlds);
 619         u32 status;
 620
 621         do {
 622                 /*
 623                  * CXL 3.0 8.2.8.3.1: The lower 32 bits are the status;
 624                  * ignore the reserved upper 32 bits
 625                  */
 626                 status = readl(cxlds->regs.status + CXLDEV_DEV_EVENT_STATUS_OFFSET);
 627                 /* Ignore logs unknown to the driver */
 628                 status &= CXLDEV_EVENT_STATUS_ALL;
 629                 if (!status)
 630                         break;
 631                 cxl_mem_get_event_records(mds, status);
 632                 cond_resched();
 633         } while (status);
 634
 635         return IRQ_HANDLED;
 636 }
 637
 638 static int cxl_event_req_irq(struct cxl_dev_state *cxlds, u8 setting)
 639 {
 640         struct pci_dev *pdev = to_pci_dev(cxlds->dev);
 641         int irq;
 642
 643         if (FIELD_GET(CXLDEV_EVENT_INT_MODE_MASK, setting) != CXL_INT_MSI_MSIX)
 644                 return -ENXIO;
 645
 646         irq =  pci_irq_vector(pdev,
 647                               FIELD_GET(CXLDEV_EVENT_INT_MSGNUM_MASK, setting));
 648         if (irq < 0)
 649                 return irq;
 650
 651         return cxl_request_irq(cxlds, irq, NULL, cxl_event_thread);
 652 }
 653
 654 static int cxl_event_get_int_policy(struct cxl_memdev_state *mds,
 655                                     struct cxl_event_interrupt_policy *policy)
 656 {
 657         struct cxl_mbox_cmd mbox_cmd = {
 658                 .opcode = CXL_MBOX_OP_GET_EVT_INT_POLICY,
 659                 .payload_out = policy,
 660                 .size_out = sizeof(*policy),
 661         };
 662         int rc;
 663
 664         rc = cxl_internal_send_cmd(mds, &mbox_cmd);
 665         if (rc < 0)
 666                 dev_err(mds->cxlds.dev,
 667                         "Failed to get event interrupt policy : %d", rc);
 668
 669         return rc;
 670 }
 671
 672 static int cxl_event_config_msgnums(struct cxl_memdev_state *mds,
 673                                     struct cxl_event_interrupt_policy *policy)
 674 {
 675         struct cxl_mbox_cmd mbox_cmd;
 676         int rc;
 677
 678         *policy = (struct cxl_event_interrupt_policy) {
 679                 .info_settings = CXL_INT_MSI_MSIX,
 680                 .warn_settings = CXL_INT_MSI_MSIX,
 681                 .failure_settings = CXL_INT_MSI_MSIX,
 682                 .fatal_settings = CXL_INT_MSI_MSIX,
 683         };
 684
 685         mbox_cmd = (struct cxl_mbox_cmd) {
 686                 .opcode = CXL_MBOX_OP_SET_EVT_INT_POLICY,
 687                 .payload_in = policy,
 688                 .size_in = sizeof(*policy),
 689         };
 690
 691         rc = cxl_internal_send_cmd(mds, &mbox_cmd);
 692         if (rc < 0) {
 693                 dev_err(mds->cxlds.dev, "Failed to set event interrupt policy : %d",
 694                         rc);
 695                 return rc;
 696         }
 697
 698         /* Retrieve final interrupt settings */
 699         return cxl_event_get_int_policy(mds, policy);
 700 }
 701
 702 static int cxl_event_irqsetup(struct cxl_memdev_state *mds)
 703 {
 704         struct cxl_dev_state *cxlds = &mds->cxlds;
 705         struct cxl_event_interrupt_policy policy;
 706         int rc;
 707
 708         rc = cxl_event_config_msgnums(mds, &policy);
 709         if (rc)
 710                 return rc;
 711
 712         rc = cxl_event_req_irq(cxlds, policy.info_settings);
 713         if (rc) {
 714                 dev_err(cxlds->dev, "Failed to get interrupt for event Info log\n");
 715                 return rc;
 716         }
 717
 718         rc = cxl_event_req_irq(cxlds, policy.warn_settings);
 719         if (rc) {
 720                 dev_err(cxlds->dev, "Failed to get interrupt for event Warn log\n");
 721                 return rc;
 722         }
 723
 724         rc = cxl_event_req_irq(cxlds, policy.failure_settings);
 725         if (rc) {
 726                 dev_err(cxlds->dev, "Failed to get interrupt for event Failure log\n");
 727                 return rc;
 728         }
 729
 730         rc = cxl_event_req_irq(cxlds, policy.fatal_settings);
 731         if (rc) {
 732                 dev_err(cxlds->dev, "Failed to get interrupt for event Fatal log\n");
 733                 return rc;
 734         }
 735
 736         return 0;
 737 }
 738
 739 static bool cxl_event_int_is_fw(u8 setting)
 740 {
 741         u8 mode = FIELD_GET(CXLDEV_EVENT_INT_MODE_MASK, setting);
 742
 743         return mode == CXL_INT_FW;
 744 }
 745
 746 static int cxl_event_config(struct pci_host_bridge *host_bridge,
 747                             struct cxl_memdev_state *mds)
 748 {
 749         struct cxl_event_interrupt_policy policy;
 750         int rc;
 751
 752         /*
 753          * When BIOS maintains CXL error reporting control, it will process
 754          * event records.  Only one agent can do so.
 755          */
 756         if (!host_bridge->native_cxl_error)
 757                 return 0;
 758
 759         rc = cxl_mem_alloc_event_buf(mds);
 760         if (rc)
 761                 return rc;
 762
 763         rc = cxl_event_get_int_policy(mds, &policy);
 764         if (rc)
 765                 return rc;
 766
 767         if (cxl_event_int_is_fw(policy.info_settings) ||
 768             cxl_event_int_is_fw(policy.warn_settings) ||
 769             cxl_event_int_is_fw(policy.failure_settings) ||
 770             cxl_event_int_is_fw(policy.fatal_settings)) {
 771                 dev_err(mds->cxlds.dev,
 772                         "FW still in control of Event Logs despite _OSC settings\n");
 773                 return -EBUSY;
 774         }
 775
 776         rc = cxl_event_irqsetup(mds);
 777         if (rc)
 778                 return rc;
 779
 780         cxl_mem_get_event_records(mds, CXLDEV_EVENT_STATUS_ALL);
 781
 782         return 0;
 783 }
 784
 785 static int cxl_pci_probe(struct pci_dev *pdev, const struct pci_device_id *id)
 786 {
 787         struct pci_host_bridge *host_bridge = pci_find_host_bridge(pdev->bus);
 788         struct cxl_memdev_state *mds;
 789         struct cxl_dev_state *cxlds;
 790         struct cxl_register_map map;
 791         struct cxl_memdev *cxlmd;
 792         int i, rc, pmu_count;
 793
 794         /*
 795          * Double check the anonymous union trickery in struct cxl_regs
 796          * FIXME switch to struct_group()
 797          */
 798         BUILD_BUG_ON(offsetof(struct cxl_regs, memdev) !=
 799                      offsetof(struct cxl_regs, device_regs.memdev));
 800
 801         rc = pcim_enable_device(pdev);
 802         if (rc)
 803                 return rc;
 804         pci_set_master(pdev);
 805
 806         mds = cxl_memdev_state_create(&pdev->dev);
 807         if (IS_ERR(mds))
 808                 return PTR_ERR(mds);
 809         cxlds = &mds->cxlds;
 810         pci_set_drvdata(pdev, cxlds);
 811
 812         cxlds->rcd = is_cxl_restricted(pdev);
 813         cxlds->serial = pci_get_dsn(pdev);
 814         cxlds->cxl_dvsec = pci_find_dvsec_capability(
 815                 pdev, PCI_DVSEC_VENDOR_ID_CXL, CXL_DVSEC_PCIE_DEVICE);
 816         if (!cxlds->cxl_dvsec)
 817                 dev_warn(&pdev->dev,
 818                          "Device DVSEC not present, skip CXL.mem init\n");
 819
 820         rc = cxl_pci_setup_regs(pdev, CXL_REGLOC_RBI_MEMDEV, &map);
 821         if (rc)
 822                 return rc;
 823
 824         rc = cxl_map_device_regs(&map, &cxlds->regs.device_regs);
 825         if (rc)
 826                 return rc;
 827
 828         /*
 829          * If the component registers can't be found, the cxl_pci driver may
 830          * still be useful for management functions so don't return an error.
 831          */
 832         cxlds->component_reg_phys = CXL_RESOURCE_NONE;
 833         rc = cxl_pci_setup_regs(pdev, CXL_REGLOC_RBI_COMPONENT, &map);
 834         if (rc)
 835                 dev_warn(&pdev->dev, "No component registers (%d)\n", rc);
 836         else if (!map.component_map.ras.valid)
 837                 dev_dbg(&pdev->dev, "RAS registers not found\n");
 838
 839         cxlds->component_reg_phys = map.resource;
 840
 841         rc = cxl_map_component_regs(&map, &cxlds->regs.component,
 842                                     BIT(CXL_CM_CAP_CAP_ID_RAS));
 843         if (rc)
 844                 dev_dbg(&pdev->dev, "Failed to map RAS capability.\n");
 845
 846         rc = cxl_await_media_ready(cxlds);
 847         if (rc == 0)
 848                 cxlds->media_ready = true;
 849         else
 850                 dev_warn(&pdev->dev, "Media not active (%d)\n", rc);
 851
 852         rc = cxl_alloc_irq_vectors(pdev);
 853         if (rc)
 854                 return rc;
 855
 856         rc = cxl_pci_setup_mailbox(mds);
 857         if (rc)
 858                 return rc;
 859
 860         rc = cxl_enumerate_cmds(mds);
 861         if (rc)
 862                 return rc;
 863
 864         rc = cxl_set_timestamp(mds);
 865         if (rc)
 866                 return rc;
 867
 868         rc = cxl_poison_state_init(mds);
 869         if (rc)
 870                 return rc;
 871
 872         rc = cxl_dev_state_identify(mds);
 873         if (rc)
 874                 return rc;
 875
 876         rc = cxl_mem_create_range_info(mds);
 877         if (rc)
 878                 return rc;
 879
 880         cxlmd = devm_cxl_add_memdev(cxlds);
 881         if (IS_ERR(cxlmd))
 882                 return PTR_ERR(cxlmd);
 883
 884         rc = cxl_memdev_setup_fw_upload(mds);
 885         if (rc)
 886                 return rc;
 887
 888         pmu_count = cxl_count_regblock(pdev, CXL_REGLOC_RBI_PMU);
 889         for (i = 0; i < pmu_count; i++) {
 890                 struct cxl_pmu_regs pmu_regs;
 891
 892                 rc = cxl_find_regblock_instance(pdev, CXL_REGLOC_RBI_PMU, &map, i);
 893                 if (rc) {
 894                         dev_dbg(&pdev->dev, "Could not find PMU regblock\n");
 895                         break;
 896                 }
 897
 898                 rc = cxl_map_pmu_regs(pdev, &pmu_regs, &map);
 899                 if (rc) {
 900                         dev_dbg(&pdev->dev, "Could not map PMU regs\n");
 901                         break;
 902                 }
 903
 904                 rc = devm_cxl_pmu_add(cxlds->dev, &pmu_regs, cxlmd->id, i, CXL_PMU_MEMDEV);
 905                 if (rc) {
 906                         dev_dbg(&pdev->dev, "Could not add PMU instance\n");
 907                         break;
 908                 }
 909         }
 910
 911         rc = cxl_event_config(host_bridge, mds);
 912         if (rc)
 913                 return rc;
 914
 915         rc = cxl_pci_ras_unmask(pdev);
 916         if (rc)
 917                 dev_dbg(&pdev->dev, "No RAS reporting unmasked\n");
 918
 919         pci_save_state(pdev);
 920
 921         return rc;
 922 }
 923
 924 static const struct pci_device_id cxl_mem_pci_tbl[] = {
 925         /* PCI class code for CXL.mem Type-3 Devices */
 926         { PCI_DEVICE_CLASS((PCI_CLASS_MEMORY_CXL << 8 | CXL_MEMORY_PROGIF), ~0)},
 927         { /* terminate list */ },
 928 };
 929 MODULE_DEVICE_TABLE(pci, cxl_mem_pci_tbl);
 930
 931 static pci_ers_result_t cxl_slot_reset(struct pci_dev *pdev)
 932 {
 933         struct cxl_dev_state *cxlds = pci_get_drvdata(pdev);
 934         struct cxl_memdev *cxlmd = cxlds->cxlmd;
 935         struct device *dev = &cxlmd->dev;
 936
 937         dev_info(&pdev->dev, "%s: restart CXL.mem after slot reset\n",
 938                  dev_name(dev));
 939         pci_restore_state(pdev);
 940         if (device_attach(dev) <= 0)
 941                 return PCI_ERS_RESULT_DISCONNECT;
 942         return PCI_ERS_RESULT_RECOVERED;
 943 }
 944
 945 static void cxl_error_resume(struct pci_dev *pdev)
 946 {
 947         struct cxl_dev_state *cxlds = pci_get_drvdata(pdev);
 948         struct cxl_memdev *cxlmd = cxlds->cxlmd;
 949         struct device *dev = &cxlmd->dev;
 950
 951         dev_info(&pdev->dev, "%s: error resume %s\n", dev_name(dev),
 952                  dev->driver ? "successful" : "failed");
 953 }
 954
 955 static const struct pci_error_handlers cxl_error_handlers = {
 956         .error_detected = cxl_error_detected,
 957         .slot_reset     = cxl_slot_reset,
 958         .resume         = cxl_error_resume,
 959         .cor_error_detected     = cxl_cor_error_detected,
 960 };
 961
 962 static struct pci_driver cxl_pci_driver = {
 963         .name                   = KBUILD_MODNAME,
 964         .id_table               = cxl_mem_pci_tbl,
 965         .probe                  = cxl_pci_probe,
 966         .err_handler            = &cxl_error_handlers,
 967         .driver = {
 968                 .probe_type     = PROBE_PREFER_ASYNCHRONOUS,
 969         },
 970 };
 971
 972 MODULE_LICENSE("GPL v2");
 973 module_pci_driver(cxl_pci_driver);
 974 MODULE_IMPORT_NS(CXL);