drivers/cxl/cxlpci.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /* Copyright(c) 2020 Intel Corporation. All rights reserved. */
   3 #ifndef __CXL_PCI_H__
   4 #define __CXL_PCI_H__
   5 #include "cxl.h"
   6
   7 #define CXL_MEMORY_PROGIF       0x10
   8
   9 /*
  10  * See section 8.1 Configuration Space Registers in the CXL 2.0
  11  * Specification. Names are taken straight from the specification with "CXL" and
  12  * "DVSEC" redundancies removed. When obvious, abbreviations may be used.
  13  */
  14 #define PCI_DVSEC_HEADER1_LENGTH_MASK   GENMASK(31, 20)
  15 #define PCI_DVSEC_VENDOR_ID_CXL         0x1E98
  16
  17 /* CXL 2.0 8.1.3: PCIe DVSEC for CXL Device */
  18 #define CXL_DVSEC_PCIE_DEVICE                                   0
  19
  20 /* CXL 2.0 8.1.4: Non-CXL Function Map DVSEC */
  21 #define CXL_DVSEC_FUNCTION_MAP                                  2
  22
  23 /* CXL 2.0 8.1.5: CXL 2.0 Extensions DVSEC for Ports */
  24 #define CXL_DVSEC_PORT_EXTENSIONS                               3
  25
  26 /* CXL 2.0 8.1.6: GPF DVSEC for CXL Port */
  27 #define CXL_DVSEC_PORT_GPF                                      4
  28
  29 /* CXL 2.0 8.1.7: GPF DVSEC for CXL Device */
  30 #define CXL_DVSEC_DEVICE_GPF                                    5
  31
  32 /* CXL 2.0 8.1.8: PCIe DVSEC for Flex Bus Port */
  33 #define CXL_DVSEC_PCIE_FLEXBUS_PORT                             7
  34
  35 /* CXL 2.0 8.1.9: Register Locator DVSEC */
  36 #define CXL_DVSEC_REG_LOCATOR                                   8
  37 #define   CXL_DVSEC_REG_LOCATOR_BLOCK1_OFFSET                   0xC
  38 #define     CXL_DVSEC_REG_LOCATOR_BIR_MASK                      GENMASK(2, 0)
  39 #define     CXL_DVSEC_REG_LOCATOR_BLOCK_ID_MASK                 GENMASK(15, 8)
  40 #define     CXL_DVSEC_REG_LOCATOR_BLOCK_OFF_LOW_MASK            GENMASK(31, 16)
  41
  42 /* Register Block Identifier (RBI) */
  43 enum cxl_regloc_type {
  44         CXL_REGLOC_RBI_EMPTY = 0,
  45         CXL_REGLOC_RBI_COMPONENT,
  46         CXL_REGLOC_RBI_VIRT,
  47         CXL_REGLOC_RBI_MEMDEV,
  48         CXL_REGLOC_RBI_TYPES
  49 };
  50
  51 static inline resource_size_t cxl_regmap_to_base(struct pci_dev *pdev,
  52                                                  struct cxl_register_map *map)
  53 {
  54         if (map->block_offset == U64_MAX)
  55                 return CXL_RESOURCE_NONE;
  56
  57         return pci_resource_start(pdev, map->barno) + map->block_offset;
  58 }
  59
  60 #endif /* __CXL_PCI_H__ */