drivers/clocksource/sh_mtu2.c

   1 /*
   2  * SuperH Timer Support - MTU2
   3  *
   4  *  Copyright (C) 2009 Magnus Damm
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  */
  15
  16 #include <linux/clk.h>
  17 #include <linux/clockchips.h>
  18 #include <linux/delay.h>
  19 #include <linux/err.h>
  20 #include <linux/init.h>
  21 #include <linux/interrupt.h>
  22 #include <linux/io.h>
  23 #include <linux/ioport.h>
  24 #include <linux/irq.h>
  25 #include <linux/module.h>
  26 #include <linux/platform_device.h>
  27 #include <linux/pm_domain.h>
  28 #include <linux/pm_runtime.h>
  29 #include <linux/sh_timer.h>
  30 #include <linux/slab.h>
  31 #include <linux/spinlock.h>
  32
  33 struct sh_mtu2_device;
  34
  35 struct sh_mtu2_channel {
  36         struct sh_mtu2_device *mtu;
  37         unsigned int index;
  38
  39         void __iomem *base;
  40
  41         struct clock_event_device ced;
  42 };
  43
  44 struct sh_mtu2_device {
  45         struct platform_device *pdev;
  46
  47         void __iomem *mapbase;
  48         struct clk *clk;
  49
  50         raw_spinlock_t lock; /* Protect the shared registers */
  51
  52         struct sh_mtu2_channel *channels;
  53         unsigned int num_channels;
  54
  55         bool has_clockevent;
  56 };
  57
  58 #define TSTR -1 /* shared register */
  59 #define TCR  0 /* channel register */
  60 #define TMDR 1 /* channel register */
  61 #define TIOR 2 /* channel register */
  62 #define TIER 3 /* channel register */
  63 #define TSR  4 /* channel register */
  64 #define TCNT 5 /* channel register */
  65 #define TGR  6 /* channel register */
  66
  67 #define TCR_CCLR_NONE           (0 << 5)
  68 #define TCR_CCLR_TGRA           (1 << 5)
  69 #define TCR_CCLR_TGRB           (2 << 5)
  70 #define TCR_CCLR_SYNC           (3 << 5)
  71 #define TCR_CCLR_TGRC           (5 << 5)
  72 #define TCR_CCLR_TGRD           (6 << 5)
  73 #define TCR_CCLR_MASK           (7 << 5)
  74 #define TCR_CKEG_RISING         (0 << 3)
  75 #define TCR_CKEG_FALLING        (1 << 3)
  76 #define TCR_CKEG_BOTH           (2 << 3)
  77 #define TCR_CKEG_MASK           (3 << 3)
  78 /* Values 4 to 7 are channel-dependent */
  79 #define TCR_TPSC_P1             (0 << 0)
  80 #define TCR_TPSC_P4             (1 << 0)
  81 #define TCR_TPSC_P16            (2 << 0)
  82 #define TCR_TPSC_P64            (3 << 0)
  83 #define TCR_TPSC_CH0_TCLKA      (4 << 0)
  84 #define TCR_TPSC_CH0_TCLKB      (5 << 0)
  85 #define TCR_TPSC_CH0_TCLKC      (6 << 0)
  86 #define TCR_TPSC_CH0_TCLKD      (7 << 0)
  87 #define TCR_TPSC_CH1_TCLKA      (4 << 0)
  88 #define TCR_TPSC_CH1_TCLKB      (5 << 0)
  89 #define TCR_TPSC_CH1_P256       (6 << 0)
  90 #define TCR_TPSC_CH1_TCNT2      (7 << 0)
  91 #define TCR_TPSC_CH2_TCLKA      (4 << 0)
  92 #define TCR_TPSC_CH2_TCLKB      (5 << 0)
  93 #define TCR_TPSC_CH2_TCLKC      (6 << 0)
  94 #define TCR_TPSC_CH2_P1024      (7 << 0)
  95 #define TCR_TPSC_CH34_P256      (4 << 0)
  96 #define TCR_TPSC_CH34_P1024     (5 << 0)
  97 #define TCR_TPSC_CH34_TCLKA     (6 << 0)
  98 #define TCR_TPSC_CH34_TCLKB     (7 << 0)
  99 #define TCR_TPSC_MASK           (7 << 0)
 100
 101 #define TMDR_BFE                (1 << 6)
 102 #define TMDR_BFB                (1 << 5)
 103 #define TMDR_BFA                (1 << 4)
 104 #define TMDR_MD_NORMAL          (0 << 0)
 105 #define TMDR_MD_PWM_1           (2 << 0)
 106 #define TMDR_MD_PWM_2           (3 << 0)
 107 #define TMDR_MD_PHASE_1         (4 << 0)
 108 #define TMDR_MD_PHASE_2         (5 << 0)
 109 #define TMDR_MD_PHASE_3         (6 << 0)
 110 #define TMDR_MD_PHASE_4         (7 << 0)
 111 #define TMDR_MD_PWM_SYNC        (8 << 0)
 112 #define TMDR_MD_PWM_COMP_CREST  (13 << 0)
 113 #define TMDR_MD_PWM_COMP_TROUGH (14 << 0)
 114 #define TMDR_MD_PWM_COMP_BOTH   (15 << 0)
 115 #define TMDR_MD_MASK            (15 << 0)
 116
 117 #define TIOC_IOCH(n)            ((n) << 4)
 118 #define TIOC_IOCL(n)            ((n) << 0)
 119 #define TIOR_OC_RETAIN          (0 << 0)
 120 #define TIOR_OC_0_CLEAR         (1 << 0)
 121 #define TIOR_OC_0_SET           (2 << 0)
 122 #define TIOR_OC_0_TOGGLE        (3 << 0)
 123 #define TIOR_OC_1_CLEAR         (5 << 0)
 124 #define TIOR_OC_1_SET           (6 << 0)
 125 #define TIOR_OC_1_TOGGLE        (7 << 0)
 126 #define TIOR_IC_RISING          (8 << 0)
 127 #define TIOR_IC_FALLING         (9 << 0)
 128 #define TIOR_IC_BOTH            (10 << 0)
 129 #define TIOR_IC_TCNT            (12 << 0)
 130 #define TIOR_MASK               (15 << 0)
 131
 132 #define TIER_TTGE               (1 << 7)
 133 #define TIER_TTGE2              (1 << 6)
 134 #define TIER_TCIEU              (1 << 5)
 135 #define TIER_TCIEV              (1 << 4)
 136 #define TIER_TGIED              (1 << 3)
 137 #define TIER_TGIEC              (1 << 2)
 138 #define TIER_TGIEB              (1 << 1)
 139 #define TIER_TGIEA              (1 << 0)
 140
 141 #define TSR_TCFD                (1 << 7)
 142 #define TSR_TCFU                (1 << 5)
 143 #define TSR_TCFV                (1 << 4)
 144 #define TSR_TGFD                (1 << 3)
 145 #define TSR_TGFC                (1 << 2)
 146 #define TSR_TGFB                (1 << 1)
 147 #define TSR_TGFA                (1 << 0)
 148
 149 static unsigned long mtu2_reg_offs[] = {
 150         [TCR] = 0,
 151         [TMDR] = 1,
 152         [TIOR] = 2,
 153         [TIER] = 4,
 154         [TSR] = 5,
 155         [TCNT] = 6,
 156         [TGR] = 8,
 157 };
 158
 159 static inline unsigned long sh_mtu2_read(struct sh_mtu2_channel *ch, int reg_nr)
 160 {
 161         unsigned long offs;
 162
 163         if (reg_nr == TSTR)
 164                 return ioread8(ch->mtu->mapbase + 0x280);
 165
 166         offs = mtu2_reg_offs[reg_nr];
 167
 168         if ((reg_nr == TCNT) || (reg_nr == TGR))
 169                 return ioread16(ch->base + offs);
 170         else
 171                 return ioread8(ch->base + offs);
 172 }
 173
 174 static inline void sh_mtu2_write(struct sh_mtu2_channel *ch, int reg_nr,
 175                                 unsigned long value)
 176 {
 177         unsigned long offs;
 178
 179         if (reg_nr == TSTR)
 180                 return iowrite8(value, ch->mtu->mapbase + 0x280);
 181
 182         offs = mtu2_reg_offs[reg_nr];
 183
 184         if ((reg_nr == TCNT) || (reg_nr == TGR))
 185                 iowrite16(value, ch->base + offs);
 186         else
 187                 iowrite8(value, ch->base + offs);
 188 }
 189
 190 static void sh_mtu2_start_stop_ch(struct sh_mtu2_channel *ch, int start)
 191 {
 192         unsigned long flags, value;
 193
 194         /* start stop register shared by multiple timer channels */
 195         raw_spin_lock_irqsave(&ch->mtu->lock, flags);
 196         value = sh_mtu2_read(ch, TSTR);
 197
 198         if (start)
 199                 value |= 1 << ch->index;
 200         else
 201                 value &= ~(1 << ch->index);
 202
 203         sh_mtu2_write(ch, TSTR, value);
 204         raw_spin_unlock_irqrestore(&ch->mtu->lock, flags);
 205 }
 206
 207 static int sh_mtu2_enable(struct sh_mtu2_channel *ch)
 208 {
 209         unsigned long periodic;
 210         unsigned long rate;
 211         int ret;
 212
 213         pm_runtime_get_sync(&ch->mtu->pdev->dev);
 214         dev_pm_syscore_device(&ch->mtu->pdev->dev, true);
 215
 216         /* enable clock */
 217         ret = clk_enable(ch->mtu->clk);
 218         if (ret) {
 219                 dev_err(&ch->mtu->pdev->dev, "ch%u: cannot enable clock\n",
 220                         ch->index);
 221                 return ret;
 222         }
 223
 224         /* make sure channel is disabled */
 225         sh_mtu2_start_stop_ch(ch, 0);
 226
 227         rate = clk_get_rate(ch->mtu->clk) / 64;
 228         periodic = (rate + HZ/2) / HZ;
 229
 230         /*
 231          * "Periodic Counter Operation"
 232          * Clear on TGRA compare match, divide clock by 64.
 233          */
 234         sh_mtu2_write(ch, TCR, TCR_CCLR_TGRA | TCR_TPSC_P64);
 235         sh_mtu2_write(ch, TIOR, TIOC_IOCH(TIOR_OC_0_CLEAR) |
 236                       TIOC_IOCL(TIOR_OC_0_CLEAR));
 237         sh_mtu2_write(ch, TGR, periodic);
 238         sh_mtu2_write(ch, TCNT, 0);
 239         sh_mtu2_write(ch, TMDR, TMDR_MD_NORMAL);
 240         sh_mtu2_write(ch, TIER, TIER_TGIEA);
 241
 242         /* enable channel */
 243         sh_mtu2_start_stop_ch(ch, 1);
 244
 245         return 0;
 246 }
 247
 248 static void sh_mtu2_disable(struct sh_mtu2_channel *ch)
 249 {
 250         /* disable channel */
 251         sh_mtu2_start_stop_ch(ch, 0);
 252
 253         /* stop clock */
 254         clk_disable(ch->mtu->clk);
 255
 256         dev_pm_syscore_device(&ch->mtu->pdev->dev, false);
 257         pm_runtime_put(&ch->mtu->pdev->dev);
 258 }
 259
 260 static irqreturn_t sh_mtu2_interrupt(int irq, void *dev_id)
 261 {
 262         struct sh_mtu2_channel *ch = dev_id;
 263
 264         /* acknowledge interrupt */
 265         sh_mtu2_read(ch, TSR);
 266         sh_mtu2_write(ch, TSR, ~TSR_TGFA);
 267
 268         /* notify clockevent layer */
 269         ch->ced.event_handler(&ch->ced);
 270         return IRQ_HANDLED;
 271 }
 272
 273 static struct sh_mtu2_channel *ced_to_sh_mtu2(struct clock_event_device *ced)
 274 {
 275         return container_of(ced, struct sh_mtu2_channel, ced);
 276 }
 277
 278 static void sh_mtu2_clock_event_mode(enum clock_event_mode mode,
 279                                     struct clock_event_device *ced)
 280 {
 281         struct sh_mtu2_channel *ch = ced_to_sh_mtu2(ced);
 282         int disabled = 0;
 283
 284         /* deal with old setting first */
 285         switch (ced->mode) {
 286         case CLOCK_EVT_MODE_PERIODIC:
 287                 sh_mtu2_disable(ch);
 288                 disabled = 1;
 289                 break;
 290         default:
 291                 break;
 292         }
 293
 294         switch (mode) {
 295         case CLOCK_EVT_MODE_PERIODIC:
 296                 dev_info(&ch->mtu->pdev->dev,
 297                          "ch%u: used for periodic clock events\n", ch->index);
 298                 sh_mtu2_enable(ch);
 299                 break;
 300         case CLOCK_EVT_MODE_UNUSED:
 301                 if (!disabled)
 302                         sh_mtu2_disable(ch);
 303                 break;
 304         case CLOCK_EVT_MODE_SHUTDOWN:
 305         default:
 306                 break;
 307         }
 308 }
 309
 310 static void sh_mtu2_clock_event_suspend(struct clock_event_device *ced)
 311 {
 312         pm_genpd_syscore_poweroff(&ced_to_sh_mtu2(ced)->mtu->pdev->dev);
 313 }
 314
 315 static void sh_mtu2_clock_event_resume(struct clock_event_device *ced)
 316 {
 317         pm_genpd_syscore_poweron(&ced_to_sh_mtu2(ced)->mtu->pdev->dev);
 318 }
 319
 320 static void sh_mtu2_register_clockevent(struct sh_mtu2_channel *ch,
 321                                         const char *name)
 322 {
 323         struct clock_event_device *ced = &ch->ced;
 324
 325         ced->name = name;
 326         ced->features = CLOCK_EVT_FEAT_PERIODIC;
 327         ced->rating = 200;
 328         ced->cpumask = cpu_possible_mask;
 329         ced->set_mode = sh_mtu2_clock_event_mode;
 330         ced->suspend = sh_mtu2_clock_event_suspend;
 331         ced->resume = sh_mtu2_clock_event_resume;
 332
 333         dev_info(&ch->mtu->pdev->dev, "ch%u: used for clock events\n",
 334                  ch->index);
 335         clockevents_register_device(ced);
 336 }
 337
 338 static int sh_mtu2_register(struct sh_mtu2_channel *ch, const char *name)
 339 {
 340         ch->mtu->has_clockevent = true;
 341         sh_mtu2_register_clockevent(ch, name);
 342
 343         return 0;
 344 }
 345
 346 static int sh_mtu2_setup_channel(struct sh_mtu2_channel *ch, unsigned int index,
 347                                  struct sh_mtu2_device *mtu)
 348 {
 349         static const unsigned int channel_offsets[] = {
 350                 0x300, 0x380, 0x000,
 351         };
 352         char name[6];
 353         int irq;
 354         int ret;
 355
 356         ch->mtu = mtu;
 357
 358         sprintf(name, "tgi%ua", index);
 359         irq = platform_get_irq_byname(mtu->pdev, name);
 360         if (irq < 0) {
 361                 /* Skip channels with no declared interrupt. */
 362                 return 0;
 363         }
 364
 365         ret = request_irq(irq, sh_mtu2_interrupt,
 366                           IRQF_TIMER | IRQF_IRQPOLL | IRQF_NOBALANCING,
 367                           dev_name(&ch->mtu->pdev->dev), ch);
 368         if (ret) {
 369                 dev_err(&ch->mtu->pdev->dev, "ch%u: failed to request irq %d\n",
 370                         index, irq);
 371                 return ret;
 372         }
 373
 374         ch->base = mtu->mapbase + channel_offsets[index];
 375         ch->index = index;
 376
 377         return sh_mtu2_register(ch, dev_name(&mtu->pdev->dev));
 378 }
 379
 380 static int sh_mtu2_map_memory(struct sh_mtu2_device *mtu)
 381 {
 382         struct resource *res;
 383
 384         res = platform_get_resource(mtu->pdev, IORESOURCE_MEM, 0);
 385         if (!res) {
 386                 dev_err(&mtu->pdev->dev, "failed to get I/O memory\n");
 387                 return -ENXIO;
 388         }
 389
 390         mtu->mapbase = ioremap_nocache(res->start, resource_size(res));
 391         if (mtu->mapbase == NULL)
 392                 return -ENXIO;
 393
 394         return 0;
 395 }
 396
 397 static int sh_mtu2_setup(struct sh_mtu2_device *mtu,
 398                          struct platform_device *pdev)
 399 {
 400         unsigned int i;
 401         int ret;
 402
 403         mtu->pdev = pdev;
 404
 405         raw_spin_lock_init(&mtu->lock);
 406
 407         /* Get hold of clock. */
 408         mtu->clk = clk_get(&mtu->pdev->dev, "fck");
 409         if (IS_ERR(mtu->clk)) {
 410                 dev_err(&mtu->pdev->dev, "cannot get clock\n");
 411                 return PTR_ERR(mtu->clk);
 412         }
 413
 414         ret = clk_prepare(mtu->clk);
 415         if (ret < 0)
 416                 goto err_clk_put;
 417
 418         /* Map the memory resource. */
 419         ret = sh_mtu2_map_memory(mtu);
 420         if (ret < 0) {
 421                 dev_err(&mtu->pdev->dev, "failed to remap I/O memory\n");
 422                 goto err_clk_unprepare;
 423         }
 424
 425         /* Allocate and setup the channels. */
 426         mtu->num_channels = 3;
 427
 428         mtu->channels = kzalloc(sizeof(*mtu->channels) * mtu->num_channels,
 429                                 GFP_KERNEL);
 430         if (mtu->channels == NULL) {
 431                 ret = -ENOMEM;
 432                 goto err_unmap;
 433         }
 434
 435         for (i = 0; i < mtu->num_channels; ++i) {
 436                 ret = sh_mtu2_setup_channel(&mtu->channels[i], i, mtu);
 437                 if (ret < 0)
 438                         goto err_unmap;
 439         }
 440
 441         platform_set_drvdata(pdev, mtu);
 442
 443         return 0;
 444
 445 err_unmap:
 446         kfree(mtu->channels);
 447         iounmap(mtu->mapbase);
 448 err_clk_unprepare:
 449         clk_unprepare(mtu->clk);
 450 err_clk_put:
 451         clk_put(mtu->clk);
 452         return ret;
 453 }
 454
 455 static int sh_mtu2_probe(struct platform_device *pdev)
 456 {
 457         struct sh_mtu2_device *mtu = platform_get_drvdata(pdev);
 458         int ret;
 459
 460         if (!is_early_platform_device(pdev)) {
 461                 pm_runtime_set_active(&pdev->dev);
 462                 pm_runtime_enable(&pdev->dev);
 463         }
 464
 465         if (mtu) {
 466                 dev_info(&pdev->dev, "kept as earlytimer\n");
 467                 goto out;
 468         }
 469
 470         mtu = kzalloc(sizeof(*mtu), GFP_KERNEL);
 471         if (mtu == NULL)
 472                 return -ENOMEM;
 473
 474         ret = sh_mtu2_setup(mtu, pdev);
 475         if (ret) {
 476                 kfree(mtu);
 477                 pm_runtime_idle(&pdev->dev);
 478                 return ret;
 479         }
 480         if (is_early_platform_device(pdev))
 481                 return 0;
 482
 483  out:
 484         if (mtu->has_clockevent)
 485                 pm_runtime_irq_safe(&pdev->dev);
 486         else
 487                 pm_runtime_idle(&pdev->dev);
 488
 489         return 0;
 490 }
 491
 492 static int sh_mtu2_remove(struct platform_device *pdev)
 493 {
 494         return -EBUSY; /* cannot unregister clockevent */
 495 }
 496
 497 static const struct platform_device_id sh_mtu2_id_table[] = {
 498         { "sh-mtu2", 0 },
 499         { },
 500 };
 501 MODULE_DEVICE_TABLE(platform, sh_mtu2_id_table);
 502
 503 static struct platform_driver sh_mtu2_device_driver = {
 504         .probe          = sh_mtu2_probe,
 505         .remove         = sh_mtu2_remove,
 506         .driver         = {
 507                 .name   = "sh_mtu2",
 508         },
 509         .id_table       = sh_mtu2_id_table,
 510 };
 511
 512 static int __init sh_mtu2_init(void)
 513 {
 514         return platform_driver_register(&sh_mtu2_device_driver);
 515 }
 516
 517 static void __exit sh_mtu2_exit(void)
 518 {
 519         platform_driver_unregister(&sh_mtu2_device_driver);
 520 }
 521
 522 early_platform_init("earlytimer", &sh_mtu2_device_driver);
 523 subsys_initcall(sh_mtu2_init);
 524 module_exit(sh_mtu2_exit);
 525
 526 MODULE_AUTHOR("Magnus Damm");
 527 MODULE_DESCRIPTION("SuperH MTU2 Timer Driver");
 528 MODULE_LICENSE("GPL v2");