drivers/clk/clk_stm32f.c

   1 /*
   2  * Copyright (C) 2017, STMicroelectronics - All Rights Reserved
   3  * Author(s): Vikas Manocha, <vikas.manocha@st.com> for STMicroelectronics.
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 #include <common.h>
   9 #include <clk-uclass.h>
  10 #include <dm.h>
  11 #include <stm32_rcc.h>
  12
  13 #include <asm/io.h>
  14 #include <asm/arch/stm32.h>
  15 #include <asm/arch/stm32_pwr.h>
  16
  17 #include <dt-bindings/mfd/stm32f7-rcc.h>
  18
  19 #define RCC_CR_HSION                    BIT(0)
  20 #define RCC_CR_HSEON                    BIT(16)
  21 #define RCC_CR_HSERDY                   BIT(17)
  22 #define RCC_CR_HSEBYP                   BIT(18)
  23 #define RCC_CR_CSSON                    BIT(19)
  24 #define RCC_CR_PLLON                    BIT(24)
  25 #define RCC_CR_PLLRDY                   BIT(25)
  26 #define RCC_CR_PLLSAION                 BIT(28)
  27 #define RCC_CR_PLLSAIRDY                BIT(29)
  28
  29 #define RCC_PLLCFGR_PLLM_MASK           GENMASK(5, 0)
  30 #define RCC_PLLCFGR_PLLN_MASK           GENMASK(14, 6)
  31 #define RCC_PLLCFGR_PLLP_MASK           GENMASK(17, 16)
  32 #define RCC_PLLCFGR_PLLQ_MASK           GENMASK(27, 24)
  33 #define RCC_PLLCFGR_PLLSRC              BIT(22)
  34 #define RCC_PLLCFGR_PLLM_SHIFT          0
  35 #define RCC_PLLCFGR_PLLN_SHIFT          6
  36 #define RCC_PLLCFGR_PLLP_SHIFT          16
  37 #define RCC_PLLCFGR_PLLQ_SHIFT          24
  38
  39 #define RCC_CFGR_AHB_PSC_MASK           GENMASK(7, 4)
  40 #define RCC_CFGR_APB1_PSC_MASK          GENMASK(12, 10)
  41 #define RCC_CFGR_APB2_PSC_MASK          GENMASK(15, 13)
  42 #define RCC_CFGR_SW0                    BIT(0)
  43 #define RCC_CFGR_SW1                    BIT(1)
  44 #define RCC_CFGR_SW_MASK                GENMASK(1, 0)
  45 #define RCC_CFGR_SW_HSI                 0
  46 #define RCC_CFGR_SW_HSE                 RCC_CFGR_SW0
  47 #define RCC_CFGR_SW_PLL                 RCC_CFGR_SW1
  48 #define RCC_CFGR_SWS0                   BIT(2)
  49 #define RCC_CFGR_SWS1                   BIT(3)
  50 #define RCC_CFGR_SWS_MASK               GENMASK(3, 2)
  51 #define RCC_CFGR_SWS_HSI                0
  52 #define RCC_CFGR_SWS_HSE                RCC_CFGR_SWS0
  53 #define RCC_CFGR_SWS_PLL                RCC_CFGR_SWS1
  54 #define RCC_CFGR_HPRE_SHIFT             4
  55 #define RCC_CFGR_PPRE1_SHIFT            10
  56 #define RCC_CFGR_PPRE2_SHIFT            13
  57
  58 #define RCC_PLLCFGR_PLLSAIN_MASK        GENMASK(14, 6)
  59 #define RCC_PLLCFGR_PLLSAIP_MASK        GENMASK(17, 16)
  60 #define RCC_PLLSAICFGR_PLLSAIN_SHIFT    6
  61 #define RCC_PLLSAICFGR_PLLSAIP_SHIFT    16
  62 #define RCC_PLLSAICFGR_PLLSAIP_4        BIT(16)
  63 #define RCC_PLLSAICFGR_PLLSAIQ_4        BIT(26)
  64 #define RCC_PLLSAICFGR_PLLSAIR_2        BIT(29)
  65
  66 #define RCC_DCKCFGRX_TIMPRE             BIT(24)
  67 #define RCC_DCKCFGRX_CK48MSEL           BIT(27)
  68 #define RCC_DCKCFGRX_SDMMC1SEL          BIT(28)
  69 #define RCC_DCKCFGR2_SDMMC2SEL          BIT(29)
  70
  71 /*
  72  * RCC AHB1ENR specific definitions
  73  */
  74 #define RCC_AHB1ENR_ETHMAC_EN           BIT(25)
  75 #define RCC_AHB1ENR_ETHMAC_TX_EN        BIT(26)
  76 #define RCC_AHB1ENR_ETHMAC_RX_EN        BIT(27)
  77
  78 /*
  79  * RCC APB1ENR specific definitions
  80  */
  81 #define RCC_APB1ENR_TIM2EN              BIT(0)
  82 #define RCC_APB1ENR_PWREN               BIT(28)
  83
  84 /*
  85  * RCC APB2ENR specific definitions
  86  */
  87 #define RCC_APB2ENR_SYSCFGEN            BIT(14)
  88 #define RCC_APB2ENR_SAI1EN              BIT(22)
  89
  90 enum periph_clock {
  91         TIMER2_CLOCK_CFG,
  92 };
  93
  94 static const struct stm32_clk_info stm32f4_clk_info = {
  95         /* 180 MHz */
  96         .sys_pll_psc = {
  97                 .pll_n = 360,
  98                 .pll_p = 2,
  99                 .pll_q = 8,
 100                 .ahb_psc = AHB_PSC_1,
 101                 .apb1_psc = APB_PSC_4,
 102                 .apb2_psc = APB_PSC_2,
 103         },
 104         .has_overdrive = false,
 105         .v2 = false,
 106 };
 107
 108 static const struct stm32_clk_info stm32f7_clk_info = {
 109         /* 200 MHz */
 110         .sys_pll_psc = {
 111                 .pll_n = 400,
 112                 .pll_p = 2,
 113                 .pll_q = 8,
 114                 .ahb_psc = AHB_PSC_1,
 115                 .apb1_psc = APB_PSC_4,
 116                 .apb2_psc = APB_PSC_2,
 117         },
 118         .has_overdrive = true,
 119         .v2 = true,
 120 };
 121
 122 struct stm32_clk {
 123         struct stm32_rcc_regs *base;
 124         struct stm32_pwr_regs *pwr_regs;
 125         struct stm32_clk_info info;
 126         unsigned long hse_rate;
 127 };
 128
 129 static int configure_clocks(struct udevice *dev)
 130 {
 131         struct stm32_clk *priv = dev_get_priv(dev);
 132         struct stm32_rcc_regs *regs = priv->base;
 133         struct stm32_pwr_regs *pwr = priv->pwr_regs;
 134         struct pll_psc *sys_pll_psc = &priv->info.sys_pll_psc;
 135         u32 pllsaicfgr = 0;
 136
 137         /* Reset RCC configuration */
 138         setbits_le32(&regs->cr, RCC_CR_HSION);
 139         writel(0, &regs->cfgr); /* Reset CFGR */
 140         clrbits_le32(&regs->cr, (RCC_CR_HSEON | RCC_CR_CSSON
 141                 | RCC_CR_PLLON | RCC_CR_PLLSAION));
 142         writel(0x24003010, &regs->pllcfgr); /* Reset value from RM */
 143         clrbits_le32(&regs->cr, RCC_CR_HSEBYP);
 144         writel(0, &regs->cir); /* Disable all interrupts */
 145
 146         /* Configure for HSE+PLL operation */
 147         setbits_le32(&regs->cr, RCC_CR_HSEON);
 148         while (!(readl(&regs->cr) & RCC_CR_HSERDY))
 149                 ;
 150
 151         setbits_le32(&regs->cfgr, ((
 152                 sys_pll_psc->ahb_psc << RCC_CFGR_HPRE_SHIFT)
 153                 | (sys_pll_psc->apb1_psc << RCC_CFGR_PPRE1_SHIFT)
 154                 | (sys_pll_psc->apb2_psc << RCC_CFGR_PPRE2_SHIFT)));
 155
 156         /* Configure the main PLL */
 157         setbits_le32(&regs->pllcfgr, RCC_PLLCFGR_PLLSRC); /* pll source HSE */
 158         clrsetbits_le32(&regs->pllcfgr, RCC_PLLCFGR_PLLM_MASK,
 159                         sys_pll_psc->pll_m << RCC_PLLCFGR_PLLM_SHIFT);
 160         clrsetbits_le32(&regs->pllcfgr, RCC_PLLCFGR_PLLN_MASK,
 161                         sys_pll_psc->pll_n << RCC_PLLCFGR_PLLN_SHIFT);
 162         clrsetbits_le32(&regs->pllcfgr, RCC_PLLCFGR_PLLP_MASK,
 163                         ((sys_pll_psc->pll_p >> 1) - 1) << RCC_PLLCFGR_PLLP_SHIFT);
 164         clrsetbits_le32(&regs->pllcfgr, RCC_PLLCFGR_PLLQ_MASK,
 165                         sys_pll_psc->pll_q << RCC_PLLCFGR_PLLQ_SHIFT);
 166
 167         /* Configure the SAI PLL to get a 48 MHz source */
 168         pllsaicfgr = RCC_PLLSAICFGR_PLLSAIR_2 | RCC_PLLSAICFGR_PLLSAIQ_4 |
 169                      RCC_PLLSAICFGR_PLLSAIP_4;
 170         pllsaicfgr |= 192 << RCC_PLLSAICFGR_PLLSAIN_SHIFT;
 171         writel(pllsaicfgr, &regs->pllsaicfgr);
 172
 173         /* Enable the main PLL */
 174         setbits_le32(&regs->cr, RCC_CR_PLLON);
 175         while (!(readl(&regs->cr) & RCC_CR_PLLRDY))
 176                 ;
 177
 178         if (priv->info.v2) { /*stm32f7 case */
 179                 /* select PLLSAI as 48MHz clock source */
 180                 setbits_le32(&regs->dckcfgr2, RCC_DCKCFGRX_CK48MSEL);
 181
 182                 /* select 48MHz as SDMMC1 clock source */
 183                 clrbits_le32(&regs->dckcfgr2, RCC_DCKCFGRX_SDMMC1SEL);
 184
 185                 /* select 48MHz as SDMMC2 clock source */
 186                 clrbits_le32(&regs->dckcfgr2, RCC_DCKCFGR2_SDMMC2SEL);
 187         } else  { /* stm32f4 case */
 188                 /* select PLLSAI as 48MHz clock source */
 189                 setbits_le32(&regs->dckcfgr, RCC_DCKCFGRX_CK48MSEL);
 190
 191                 /* select 48MHz as SDMMC1 clock source */
 192                 clrbits_le32(&regs->dckcfgr, RCC_DCKCFGRX_SDMMC1SEL);
 193         }
 194
 195         /* Enable the SAI PLL */
 196         setbits_le32(&regs->cr, RCC_CR_PLLSAION);
 197         while (!(readl(&regs->cr) & RCC_CR_PLLSAIRDY))
 198                 ;
 199
 200         setbits_le32(&regs->apb1enr, RCC_APB1ENR_PWREN);
 201
 202         if (priv->info.has_overdrive) {
 203                 /*
 204                  * Enable high performance mode
 205                  * System frequency up to 200 MHz
 206                  */
 207                 setbits_le32(&pwr->cr1, PWR_CR1_ODEN);
 208                 /* Infinite wait! */
 209                 while (!(readl(&pwr->csr1) & PWR_CSR1_ODRDY))
 210                         ;
 211                 /* Enable the Over-drive switch */
 212                 setbits_le32(&pwr->cr1, PWR_CR1_ODSWEN);
 213                 /* Infinite wait! */
 214                 while (!(readl(&pwr->csr1) & PWR_CSR1_ODSWRDY))
 215                         ;
 216         }
 217
 218         stm32_flash_latency_cfg(5);
 219         clrbits_le32(&regs->cfgr, (RCC_CFGR_SW0 | RCC_CFGR_SW1));
 220         setbits_le32(&regs->cfgr, RCC_CFGR_SW_PLL);
 221
 222         while ((readl(&regs->cfgr) & RCC_CFGR_SWS_MASK) !=
 223                         RCC_CFGR_SWS_PLL)
 224                 ;
 225         /* gate the SAI clock, needed for MMC 1&2 clocks */
 226         setbits_le32(&regs->apb2enr, RCC_APB2ENR_SAI1EN);
 227
 228 #ifdef CONFIG_ETH_DESIGNWARE
 229         /* gate the SYSCFG clock, needed to set RMII ethernet interface */
 230         setbits_le32(&regs->apb2enr, RCC_APB2ENR_SYSCFGEN);
 231 #endif
 232
 233         return 0;
 234 }
 235
 236 static unsigned long stm32_clk_pll48clk_rate(struct stm32_clk *priv,
 237                                              u32 sysclk)
 238 {
 239         struct stm32_rcc_regs *regs = priv->base;
 240         u16 pllq, pllm, pllsain, pllsaip;
 241         bool pllsai;
 242
 243         pllq = (readl(&regs->pllcfgr) & RCC_PLLCFGR_PLLQ_MASK)
 244                >> RCC_PLLCFGR_PLLQ_SHIFT;
 245
 246         if (priv->info.v2) /*stm32f7 case */
 247                 pllsai = readl(&regs->dckcfgr2) & RCC_DCKCFGRX_CK48MSEL;
 248         else
 249                 pllsai = readl(&regs->dckcfgr) & RCC_DCKCFGRX_CK48MSEL;
 250
 251         if (pllsai) {
 252                 /* PLL48CLK is selected from PLLSAI, get PLLSAI value */
 253                 pllm = (readl(&regs->pllcfgr) & RCC_PLLCFGR_PLLM_MASK);
 254                 pllsain = ((readl(&regs->pllsaicfgr) & RCC_PLLCFGR_PLLSAIN_MASK)
 255                         >> RCC_PLLSAICFGR_PLLSAIN_SHIFT);
 256                 pllsaip = ((((readl(&regs->pllsaicfgr) & RCC_PLLCFGR_PLLSAIP_MASK)
 257                         >> RCC_PLLSAICFGR_PLLSAIP_SHIFT) + 1) << 1);
 258                 return ((priv->hse_rate / pllm) * pllsain) / pllsaip;
 259         }
 260         /* PLL48CLK is selected from PLLQ */
 261         return sysclk / pllq;
 262 }
 263
 264 static bool stm32_get_timpre(struct stm32_clk *priv)
 265 {
 266         struct stm32_rcc_regs *regs = priv->base;
 267         u32 val;
 268
 269         if (priv->info.v2) /*stm32f7 case */
 270                 val = readl(&regs->dckcfgr2);
 271         else
 272                 val = readl(&regs->dckcfgr);
 273         /* get timer prescaler */
 274         return !!(val & RCC_DCKCFGRX_TIMPRE);
 275 }
 276
 277 static u32 stm32_get_hclk_rate(struct stm32_rcc_regs *regs, u32 sysclk)
 278 {
 279         u8 shift;
 280         /* Prescaler table lookups for clock computation */
 281         u8 ahb_psc_table[16] = {
 282                 0, 0, 0, 0, 0, 0, 0, 0, 1, 2, 3, 4, 6, 7, 8, 9
 283         };
 284
 285         shift = ahb_psc_table[(
 286                 (readl(&regs->cfgr) & RCC_CFGR_AHB_PSC_MASK)
 287                 >> RCC_CFGR_HPRE_SHIFT)];
 288
 289         return sysclk >> shift;
 290 };
 291
 292 static u8 stm32_get_apb_shift(struct stm32_rcc_regs *regs, enum apb apb)
 293 {
 294         /* Prescaler table lookups for clock computation */
 295         u8 apb_psc_table[8] = {
 296                 0, 0, 0, 0, 1, 2, 3, 4
 297         };
 298
 299         if (apb == APB1)
 300                 return apb_psc_table[(
 301                        (readl(&regs->cfgr) & RCC_CFGR_APB1_PSC_MASK)
 302                        >> RCC_CFGR_PPRE1_SHIFT)];
 303         else /* APB2 */
 304                 return apb_psc_table[(
 305                        (readl(&regs->cfgr) & RCC_CFGR_APB2_PSC_MASK)
 306                        >> RCC_CFGR_PPRE2_SHIFT)];
 307 };
 308
 309 static u32 stm32_get_timer_rate(struct stm32_clk *priv, u32 sysclk,
 310                                 enum apb apb)
 311 {
 312         struct stm32_rcc_regs *regs = priv->base;
 313         u8 shift = stm32_get_apb_shift(regs, apb);
 314
 315         if (stm32_get_timpre(priv))
 316                 /*
 317                  * if APB prescaler is configured to a
 318                  * division factor of 1, 2 or 4
 319                  */
 320                 switch (shift) {
 321                 case 0:
 322                 case 1:
 323                 case 2:
 324                         return stm32_get_hclk_rate(regs, sysclk);
 325                 default:
 326                         return (sysclk >> shift) * 4;
 327                 }
 328         else
 329                 /*
 330                  * if APB prescaler is configured to a
 331                  * division factor of 1
 332                  */
 333                 if (shift == 0)
 334                         return sysclk;
 335                 else
 336                         return (sysclk >> shift) * 2;
 337 };
 338
 339 static ulong stm32_clk_get_rate(struct clk *clk)
 340 {
 341         struct stm32_clk *priv = dev_get_priv(clk->dev);
 342         struct stm32_rcc_regs *regs = priv->base;
 343         u32 sysclk = 0;
 344         u16 pllm, plln, pllp;
 345
 346         if ((readl(&regs->cfgr) & RCC_CFGR_SWS_MASK) ==
 347                         RCC_CFGR_SWS_PLL) {
 348                 pllm = (readl(&regs->pllcfgr) & RCC_PLLCFGR_PLLM_MASK);
 349                 plln = ((readl(&regs->pllcfgr) & RCC_PLLCFGR_PLLN_MASK)
 350                         >> RCC_PLLCFGR_PLLN_SHIFT);
 351                 pllp = ((((readl(&regs->pllcfgr) & RCC_PLLCFGR_PLLP_MASK)
 352                         >> RCC_PLLCFGR_PLLP_SHIFT) + 1) << 1);
 353                 sysclk = ((priv->hse_rate / pllm) * plln) / pllp;
 354         } else {
 355                 return -EINVAL;
 356         }
 357
 358         switch (clk->id) {
 359         /*
 360          * AHB CLOCK: 3 x 32 bits consecutive registers are used :
 361          * AHB1, AHB2 and AHB3
 362          */
 363         case STM32F7_AHB1_CLOCK(GPIOA) ... STM32F7_AHB3_CLOCK(QSPI):
 364                 return stm32_get_hclk_rate(regs, sysclk);
 365         /* APB1 CLOCK */
 366         case STM32F7_APB1_CLOCK(TIM2) ... STM32F7_APB1_CLOCK(UART8):
 367                 /* For timer clock, an additionnal prescaler is used*/
 368                 switch (clk->id) {
 369                 case STM32F7_APB1_CLOCK(TIM2):
 370                 case STM32F7_APB1_CLOCK(TIM3):
 371                 case STM32F7_APB1_CLOCK(TIM4):
 372                 case STM32F7_APB1_CLOCK(TIM5):
 373                 case STM32F7_APB1_CLOCK(TIM6):
 374                 case STM32F7_APB1_CLOCK(TIM7):
 375                 case STM32F7_APB1_CLOCK(TIM12):
 376                 case STM32F7_APB1_CLOCK(TIM13):
 377                 case STM32F7_APB1_CLOCK(TIM14):
 378                         return stm32_get_timer_rate(priv, sysclk, APB1);
 379                 }
 380                 return (sysclk >> stm32_get_apb_shift(regs, APB1));
 381
 382         /* APB2 CLOCK */
 383         case STM32F7_APB2_CLOCK(TIM1) ... STM32F7_APB2_CLOCK(LTDC):
 384                 /*
 385                  * particular case for SDMMC1 and SDMMC2 :
 386                  * 48Mhz source clock can be from main PLL or from
 387                  * SAI PLL
 388                  */
 389                 switch (clk->id) {
 390                 case STM32F7_APB2_CLOCK(SDMMC1):
 391                         if (readl(&regs->dckcfgr2) & RCC_DCKCFGRX_SDMMC1SEL)
 392                                 /* System clock is selected as SDMMC1 clock */
 393                                 return sysclk;
 394                         else
 395                                 return stm32_clk_pll48clk_rate(priv, sysclk);
 396                         break;
 397                 case STM32F7_APB2_CLOCK(SDMMC2):
 398                         if (readl(&regs->dckcfgr2) & RCC_DCKCFGR2_SDMMC2SEL)
 399                                 /* System clock is selected as SDMMC2 clock */
 400                                 return sysclk;
 401                         else
 402                                 return stm32_clk_pll48clk_rate(priv, sysclk);
 403                         break;
 404
 405                 /* For timer clock, an additionnal prescaler is used*/
 406                 case STM32F7_APB2_CLOCK(TIM1):
 407                 case STM32F7_APB2_CLOCK(TIM8):
 408                 case STM32F7_APB2_CLOCK(TIM9):
 409                 case STM32F7_APB2_CLOCK(TIM10):
 410                 case STM32F7_APB2_CLOCK(TIM11):
 411                         return stm32_get_timer_rate(priv, sysclk, APB2);
 412                 break;
 413                 }
 414                 return (sysclk >> stm32_get_apb_shift(regs, APB2));
 415
 416         default:
 417                 pr_err("clock index %ld out of range\n", clk->id);
 418                 return -EINVAL;
 419         }
 420 }
 421
 422 static ulong stm32_set_rate(struct clk *clk, ulong rate)
 423 {
 424         return 0;
 425 }
 426
 427 static int stm32_clk_enable(struct clk *clk)
 428 {
 429         struct stm32_clk *priv = dev_get_priv(clk->dev);
 430         struct stm32_rcc_regs *regs = priv->base;
 431         u32 offset = clk->id / 32;
 432         u32 bit_index = clk->id % 32;
 433
 434         debug("%s: clkid = %ld, offset from AHB1ENR is %d, bit_index = %d\n",
 435               __func__, clk->id, offset, bit_index);
 436         setbits_le32(&regs->ahb1enr + offset, BIT(bit_index));
 437
 438         return 0;
 439 }
 440
 441 void clock_setup(int peripheral)
 442 {
 443         switch (peripheral) {
 444         case TIMER2_CLOCK_CFG:
 445                 setbits_le32(&STM32_RCC->apb1enr, RCC_APB1ENR_TIM2EN);
 446                 break;
 447         default:
 448                 break;
 449         }
 450 }
 451
 452 static int stm32_clk_probe(struct udevice *dev)
 453 {
 454         struct ofnode_phandle_args args;
 455         struct udevice *fixed_clock_dev = NULL;
 456         struct clk clk;
 457         int err;
 458
 459         debug("%s\n", __func__);
 460
 461         struct stm32_clk *priv = dev_get_priv(dev);
 462         fdt_addr_t addr;
 463
 464         addr = dev_read_addr(dev);
 465         if (addr == FDT_ADDR_T_NONE)
 466                 return -EINVAL;
 467
 468         priv->base = (struct stm32_rcc_regs *)addr;
 469
 470         switch (dev_get_driver_data(dev)) {
 471         case STM32F4:
 472                 memcpy(&priv->info, &stm32f4_clk_info,
 473                        sizeof(struct stm32_clk_info));
 474                 break;
 475         case STM32F7:
 476                 memcpy(&priv->info, &stm32f7_clk_info,
 477                        sizeof(struct stm32_clk_info));
 478                 break;
 479         default:
 480                 return -EINVAL;
 481         }
 482
 483         /* retrieve HSE frequency (external oscillator) */
 484         err = uclass_get_device_by_name(UCLASS_CLK, "clk-hse",
 485                                         &fixed_clock_dev);
 486
 487         if (err) {
 488                 pr_err("Can't find fixed clock (%d)", err);
 489                 return err;
 490         }
 491
 492         err = clk_request(fixed_clock_dev, &clk);
 493         if (err) {
 494                 pr_err("Can't request %s clk (%d)", fixed_clock_dev->name,
 495                        err);
 496                 return err;
 497         }
 498
 499         /*
 500          * set pllm factor accordingly to the external oscillator
 501          * frequency (HSE). For STM32F4 and STM32F7, we want VCO
 502          * freq at 1MHz
 503          * if input PLL frequency is 25Mhz, divide it by 25
 504          */
 505         clk.id = 0;
 506         priv->hse_rate = clk_get_rate(&clk);
 507
 508         if (priv->hse_rate < 1000000) {
 509                 pr_err("%s: unexpected HSE clock rate = %ld \"n", __func__,
 510                        priv->hse_rate);
 511                 return -EINVAL;
 512         }
 513
 514         priv->info.sys_pll_psc.pll_m = priv->hse_rate / 1000000;
 515
 516         if (priv->info.has_overdrive) {
 517                 err = dev_read_phandle_with_args(dev, "st,syscfg", NULL, 0, 0,
 518                                                  &args);
 519                 if (err) {
 520                         debug("%s: can't find syscon device (%d)\n", __func__,
 521                               err);
 522                         return err;
 523                 }
 524
 525                 priv->pwr_regs = (struct stm32_pwr_regs *)ofnode_get_addr(args.node);
 526         }
 527
 528         configure_clocks(dev);
 529
 530         return 0;
 531 }
 532
 533 static int stm32_clk_of_xlate(struct clk *clk, struct ofnode_phandle_args *args)
 534 {
 535         debug("%s(clk=%p)\n", __func__, clk);
 536
 537         if (args->args_count != 2) {
 538                 debug("Invaild args_count: %d\n", args->args_count);
 539                 return -EINVAL;
 540         }
 541
 542         if (args->args_count)
 543                 clk->id = args->args[1];
 544         else
 545                 clk->id = 0;
 546
 547         return 0;
 548 }
 549
 550 static struct clk_ops stm32_clk_ops = {
 551         .of_xlate       = stm32_clk_of_xlate,
 552         .enable         = stm32_clk_enable,
 553         .get_rate       = stm32_clk_get_rate,
 554         .set_rate       = stm32_set_rate,
 555 };
 556
 557 U_BOOT_DRIVER(stm32fx_clk) = {
 558         .name                   = "stm32fx_rcc_clock",
 559         .id                     = UCLASS_CLK,
 560         .ops                    = &stm32_clk_ops,
 561         .probe                  = stm32_clk_probe,
 562         .priv_auto_alloc_size   = sizeof(struct stm32_clk),
 563         .flags                  = DM_FLAG_PRE_RELOC,
 564 };