drivers/ata/dwc_ahsata.c

   1 /*
   2  * Copyright (C) 2010-2011 Freescale Semiconductor, Inc.
   3  * Terry Lv <r65388@freescale.com>
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 #include <libata.h>
   9 #include <ahci.h>
  10 #include <fis.h>
  11 #include <sata.h>
  12
  13 #include <common.h>
  14 #include <malloc.h>
  15 #include <linux/ctype.h>
  16 #include <linux/errno.h>
  17 #include <asm/io.h>
  18 #include <linux/bitops.h>
  19 #include <asm/arch/clock.h>
  20 #include <asm/arch/sys_proto.h>
  21 #include "dwc_ahsata.h"
  22
  23 struct sata_port_regs {
  24         u32 clb;
  25         u32 clbu;
  26         u32 fb;
  27         u32 fbu;
  28         u32 is;
  29         u32 ie;
  30         u32 cmd;
  31         u32 res1[1];
  32         u32 tfd;
  33         u32 sig;
  34         u32 ssts;
  35         u32 sctl;
  36         u32 serr;
  37         u32 sact;
  38         u32 ci;
  39         u32 sntf;
  40         u32 res2[1];
  41         u32 dmacr;
  42         u32 res3[1];
  43         u32 phycr;
  44         u32 physr;
  45 };
  46
  47 struct sata_host_regs {
  48         u32 cap;
  49         u32 ghc;
  50         u32 is;
  51         u32 pi;
  52         u32 vs;
  53         u32 ccc_ctl;
  54         u32 ccc_ports;
  55         u32 res1[2];
  56         u32 cap2;
  57         u32 res2[30];
  58         u32 bistafr;
  59         u32 bistcr;
  60         u32 bistfctr;
  61         u32 bistsr;
  62         u32 bistdecr;
  63         u32 res3[2];
  64         u32 oobr;
  65         u32 res4[8];
  66         u32 timer1ms;
  67         u32 res5[1];
  68         u32 gparam1r;
  69         u32 gparam2r;
  70         u32 pparamr;
  71         u32 testr;
  72         u32 versionr;
  73         u32 idr;
  74 };
  75
  76 #define MAX_DATA_BYTES_PER_SG  (4 * 1024 * 1024)
  77 #define MAX_BYTES_PER_TRANS (AHCI_MAX_SG * MAX_DATA_BYTES_PER_SG)
  78
  79 #define writel_with_flush(a, b) do { writel(a, b); readl(b); } while (0)
  80
  81 static int is_ready;
  82
  83 static inline void __iomem *ahci_port_base(void __iomem *base, u32 port)
  84 {
  85         return base + 0x100 + (port * 0x80);
  86 }
  87
  88 static int waiting_for_cmd_completed(u8 *offset,
  89                                         int timeout_msec,
  90                                         u32 sign)
  91 {
  92         int i;
  93         u32 status;
  94
  95         for (i = 0;
  96                 ((status = readl(offset)) & sign) && i < timeout_msec;
  97                 ++i)
  98                 mdelay(1);
  99
 100         return (i < timeout_msec) ? 0 : -1;
 101 }
 102
 103 static int ahci_setup_oobr(struct ahci_uc_priv *uc_priv, int clk)
 104 {
 105         struct sata_host_regs *host_mmio = uc_priv->mmio_base;
 106
 107         writel(SATA_HOST_OOBR_WE, &(host_mmio->oobr));
 108         writel(0x02060b14, &(host_mmio->oobr));
 109
 110         return 0;
 111 }
 112
 113 static int ahci_host_init(struct ahci_uc_priv *uc_priv)
 114 {
 115         u32 tmp, cap_save, num_ports;
 116         int i, j, timeout = 1000;
 117         struct sata_port_regs *port_mmio = NULL;
 118         struct sata_host_regs *host_mmio = uc_priv->mmio_base;
 119         int clk = mxc_get_clock(MXC_SATA_CLK);
 120
 121         cap_save = readl(&(host_mmio->cap));
 122         cap_save |= SATA_HOST_CAP_SSS;
 123
 124         /* global controller reset */
 125         tmp = readl(&(host_mmio->ghc));
 126         if ((tmp & SATA_HOST_GHC_HR) == 0)
 127                 writel_with_flush(tmp | SATA_HOST_GHC_HR, &(host_mmio->ghc));
 128
 129         while ((readl(&(host_mmio->ghc)) & SATA_HOST_GHC_HR)
 130                 && --timeout)
 131                 ;
 132
 133         if (timeout <= 0) {
 134                 debug("controller reset failed (0x%x)\n", tmp);
 135                 return -1;
 136         }
 137
 138         /* Set timer 1ms */
 139         writel(clk / 1000, &(host_mmio->timer1ms));
 140
 141         ahci_setup_oobr(uc_priv, 0);
 142
 143         writel_with_flush(SATA_HOST_GHC_AE, &(host_mmio->ghc));
 144         writel(cap_save, &(host_mmio->cap));
 145         num_ports = (cap_save & SATA_HOST_CAP_NP_MASK) + 1;
 146         writel_with_flush((1 << num_ports) - 1,
 147                                 &(host_mmio->pi));
 148
 149         /*
 150          * Determine which Ports are implemented by the DWC_ahsata,
 151          * by reading the PI register. This bit map value aids the
 152          * software to determine how many Ports are available and
 153          * which Port registers need to be initialized.
 154          */
 155         uc_priv->cap = readl(&(host_mmio->cap));
 156         uc_priv->port_map = readl(&(host_mmio->pi));
 157
 158         /* Determine how many command slots the HBA supports */
 159         uc_priv->n_ports = (uc_priv->cap & SATA_HOST_CAP_NP_MASK) + 1;
 160
 161         debug("cap 0x%x  port_map 0x%x  n_ports %d\n",
 162                 uc_priv->cap, uc_priv->port_map, uc_priv->n_ports);
 163
 164         for (i = 0; i < uc_priv->n_ports; i++) {
 165                 uc_priv->port[i].port_mmio = ahci_port_base(host_mmio, i);
 166                 port_mmio = uc_priv->port[i].port_mmio;
 167
 168                 /* Ensure that the DWC_ahsata is in idle state */
 169                 tmp = readl(&(port_mmio->cmd));
 170
 171                 /*
 172                  * When P#CMD.ST, P#CMD.CR, P#CMD.FRE and P#CMD.FR
 173                  * are all cleared, the Port is in an idle state.
 174                  */
 175                 if (tmp & (SATA_PORT_CMD_CR | SATA_PORT_CMD_FR |
 176                         SATA_PORT_CMD_FRE | SATA_PORT_CMD_ST)) {
 177
 178                         /*
 179                          * System software places a Port into the idle state by
 180                          * clearing P#CMD.ST and waiting for P#CMD.CR to return
 181                          * 0 when read.
 182                          */
 183                         tmp &= ~SATA_PORT_CMD_ST;
 184                         writel_with_flush(tmp, &(port_mmio->cmd));
 185
 186                         /*
 187                          * spec says 500 msecs for each bit, so
 188                          * this is slightly incorrect.
 189                          */
 190                         mdelay(500);
 191
 192                         timeout = 1000;
 193                         while ((readl(&(port_mmio->cmd)) & SATA_PORT_CMD_CR)
 194                                 && --timeout)
 195                                 ;
 196
 197                         if (timeout <= 0) {
 198                                 debug("port reset failed (0x%x)\n", tmp);
 199                                 return -1;
 200                         }
 201                 }
 202
 203                 /* Spin-up device */
 204                 tmp = readl(&(port_mmio->cmd));
 205                 writel((tmp | SATA_PORT_CMD_SUD), &(port_mmio->cmd));
 206
 207                 /* Wait for spin-up to finish */
 208                 timeout = 1000;
 209                 while (!(readl(&(port_mmio->cmd)) | SATA_PORT_CMD_SUD)
 210                         && --timeout)
 211                         ;
 212                 if (timeout <= 0) {
 213                         debug("Spin-Up can't finish!\n");
 214                         return -1;
 215                 }
 216
 217                 for (j = 0; j < 100; ++j) {
 218                         mdelay(10);
 219                         tmp = readl(&(port_mmio->ssts));
 220                         if (((tmp & SATA_PORT_SSTS_DET_MASK) == 0x3) ||
 221                                 ((tmp & SATA_PORT_SSTS_DET_MASK) == 0x1))
 222                                 break;
 223                 }
 224
 225                 /* Wait for COMINIT bit 26 (DIAG_X) in SERR */
 226                 timeout = 1000;
 227                 while (!(readl(&(port_mmio->serr)) | SATA_PORT_SERR_DIAG_X)
 228                         && --timeout)
 229                         ;
 230                 if (timeout <= 0) {
 231                         debug("Can't find DIAG_X set!\n");
 232                         return -1;
 233                 }
 234
 235                 /*
 236                  * For each implemented Port, clear the P#SERR
 237                  * register, by writing ones to each implemented\
 238                  * bit location.
 239                  */
 240                 tmp = readl(&(port_mmio->serr));
 241                 debug("P#SERR 0x%x\n",
 242                                 tmp);
 243                 writel(tmp, &(port_mmio->serr));
 244
 245                 /* Ack any pending irq events for this port */
 246                 tmp = readl(&(host_mmio->is));
 247                 debug("IS 0x%x\n", tmp);
 248                 if (tmp)
 249                         writel(tmp, &(host_mmio->is));
 250
 251                 writel(1 << i, &(host_mmio->is));
 252
 253                 /* set irq mask (enables interrupts) */
 254                 writel(DEF_PORT_IRQ, &(port_mmio->ie));
 255
 256                 /* register linkup ports */
 257                 tmp = readl(&(port_mmio->ssts));
 258                 debug("Port %d status: 0x%x\n", i, tmp);
 259                 if ((tmp & SATA_PORT_SSTS_DET_MASK) == 0x03)
 260                         uc_priv->link_port_map |= (0x01 << i);
 261         }
 262
 263         tmp = readl(&(host_mmio->ghc));
 264         debug("GHC 0x%x\n", tmp);
 265         writel(tmp | SATA_HOST_GHC_IE, &(host_mmio->ghc));
 266         tmp = readl(&(host_mmio->ghc));
 267         debug("GHC 0x%x\n", tmp);
 268
 269         return 0;
 270 }
 271
 272 static void ahci_print_info(struct ahci_uc_priv *uc_priv)
 273 {
 274         struct sata_host_regs *host_mmio = uc_priv->mmio_base;
 275         u32 vers, cap, impl, speed;
 276         const char *speed_s;
 277         const char *scc_s;
 278
 279         vers = readl(&(host_mmio->vs));
 280         cap = uc_priv->cap;
 281         impl = uc_priv->port_map;
 282
 283         speed = (cap & SATA_HOST_CAP_ISS_MASK)
 284                 >> SATA_HOST_CAP_ISS_OFFSET;
 285         if (speed == 1)
 286                 speed_s = "1.5";
 287         else if (speed == 2)
 288                 speed_s = "3";
 289         else
 290                 speed_s = "?";
 291
 292         scc_s = "SATA";
 293
 294         printf("AHCI %02x%02x.%02x%02x "
 295                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n",
 296                 (vers >> 24) & 0xff,
 297                 (vers >> 16) & 0xff,
 298                 (vers >> 8) & 0xff,
 299                 vers & 0xff,
 300                 ((cap >> 8) & 0x1f) + 1,
 301                 (cap & 0x1f) + 1,
 302                 speed_s,
 303                 impl,
 304                 scc_s);
 305
 306         printf("flags: "
 307                 "%s%s%s%s%s%s"
 308                 "%s%s%s%s%s%s%s\n",
 309                 cap & (1 << 31) ? "64bit " : "",
 310                 cap & (1 << 30) ? "ncq " : "",
 311                 cap & (1 << 28) ? "ilck " : "",
 312                 cap & (1 << 27) ? "stag " : "",
 313                 cap & (1 << 26) ? "pm " : "",
 314                 cap & (1 << 25) ? "led " : "",
 315                 cap & (1 << 24) ? "clo " : "",
 316                 cap & (1 << 19) ? "nz " : "",
 317                 cap & (1 << 18) ? "only " : "",
 318                 cap & (1 << 17) ? "pmp " : "",
 319                 cap & (1 << 15) ? "pio " : "",
 320                 cap & (1 << 14) ? "slum " : "",
 321                 cap & (1 << 13) ? "part " : "");
 322 }
 323
 324 static int ahci_init_one(int pdev)
 325 {
 326         int rc;
 327         struct ahci_uc_priv *uc_priv = NULL;
 328
 329         uc_priv = malloc(sizeof(struct ahci_uc_priv));
 330         memset(uc_priv, 0, sizeof(struct ahci_uc_priv));
 331         uc_priv->dev = pdev;
 332
 333         uc_priv->host_flags = ATA_FLAG_SATA
 334                                 | ATA_FLAG_NO_LEGACY
 335                                 | ATA_FLAG_MMIO
 336                                 | ATA_FLAG_PIO_DMA
 337                                 | ATA_FLAG_NO_ATAPI;
 338
 339         uc_priv->mmio_base = (void __iomem *)CONFIG_DWC_AHSATA_BASE_ADDR;
 340
 341         /* initialize adapter */
 342         rc = ahci_host_init(uc_priv);
 343         if (rc)
 344                 goto err_out;
 345
 346         ahci_print_info(uc_priv);
 347
 348         /* Save the uc_private struct to block device struct */
 349         sata_dev_desc[pdev].priv = uc_priv;
 350
 351         return 0;
 352
 353 err_out:
 354         return rc;
 355 }
 356
 357 static int ahci_fill_sg(struct ahci_uc_priv *uc_priv, u8 port,
 358                         unsigned char *buf, int buf_len)
 359 {
 360         struct ahci_ioports *pp = &(uc_priv->port[port]);
 361         struct ahci_sg *ahci_sg = pp->cmd_tbl_sg;
 362         u32 sg_count, max_bytes;
 363         int i;
 364
 365         max_bytes = MAX_DATA_BYTES_PER_SG;
 366         sg_count = ((buf_len - 1) / max_bytes) + 1;
 367         if (sg_count > AHCI_MAX_SG) {
 368                 printf("Error:Too much sg!\n");
 369                 return -1;
 370         }
 371
 372         for (i = 0; i < sg_count; i++) {
 373                 ahci_sg->addr =
 374                         cpu_to_le32((u32)buf + i * max_bytes);
 375                 ahci_sg->addr_hi = 0;
 376                 ahci_sg->flags_size = cpu_to_le32(0x3fffff &
 377                                         (buf_len < max_bytes
 378                                         ? (buf_len - 1)
 379                                         : (max_bytes - 1)));
 380                 ahci_sg++;
 381                 buf_len -= max_bytes;
 382         }
 383
 384         return sg_count;
 385 }
 386
 387 static void ahci_fill_cmd_slot(struct ahci_ioports *pp, u32 cmd_slot, u32 opts)
 388 {
 389         struct ahci_cmd_hdr *cmd_hdr = (struct ahci_cmd_hdr *)(pp->cmd_slot +
 390                                         AHCI_CMD_SLOT_SZ * cmd_slot);
 391
 392         memset(cmd_hdr, 0, AHCI_CMD_SLOT_SZ);
 393         cmd_hdr->opts = cpu_to_le32(opts);
 394         cmd_hdr->status = 0;
 395         pp->cmd_slot->tbl_addr = cpu_to_le32((u32)pp->cmd_tbl & 0xffffffff);
 396 #ifdef CONFIG_PHYS_64BIT
 397         pp->cmd_slot->tbl_addr_hi =
 398             cpu_to_le32((u32)(((pp->cmd_tbl) >> 16) >> 16));
 399 #endif
 400 }
 401
 402 #define AHCI_GET_CMD_SLOT(c) ((c) ? ffs(c) : 0)
 403
 404 static int ahci_exec_ata_cmd(struct ahci_uc_priv *uc_priv, u8 port,
 405                              struct sata_fis_h2d *cfis, u8 *buf, u32 buf_len,
 406                              s32 is_write)
 407 {
 408         struct ahci_ioports *pp = &(uc_priv->port[port]);
 409         struct sata_port_regs *port_mmio = pp->port_mmio;
 410         u32 opts;
 411         int sg_count = 0, cmd_slot = 0;
 412
 413         cmd_slot = AHCI_GET_CMD_SLOT(readl(&(port_mmio->ci)));
 414         if (32 == cmd_slot) {
 415                 printf("Can't find empty command slot!\n");
 416                 return 0;
 417         }
 418
 419         /* Check xfer length */
 420         if (buf_len > MAX_BYTES_PER_TRANS) {
 421                 printf("Max transfer length is %dB\n\r",
 422                         MAX_BYTES_PER_TRANS);
 423                 return 0;
 424         }
 425
 426         memcpy((u8 *)(pp->cmd_tbl), cfis, sizeof(struct sata_fis_h2d));
 427         if (buf && buf_len)
 428                 sg_count = ahci_fill_sg(uc_priv, port, buf, buf_len);
 429         opts = (sizeof(struct sata_fis_h2d) >> 2) | (sg_count << 16);
 430         if (is_write) {
 431                 opts |= 0x40;
 432                 flush_cache((ulong)buf, buf_len);
 433         }
 434         ahci_fill_cmd_slot(pp, cmd_slot, opts);
 435
 436         flush_cache((int)(pp->cmd_slot), AHCI_PORT_PRIV_DMA_SZ);
 437         writel_with_flush(1 << cmd_slot, &(port_mmio->ci));
 438
 439         if (waiting_for_cmd_completed((u8 *)&(port_mmio->ci),
 440                                 10000, 0x1 << cmd_slot)) {
 441                 printf("timeout exit!\n");
 442                 return -1;
 443         }
 444         invalidate_dcache_range((int)(pp->cmd_slot),
 445                                 (int)(pp->cmd_slot)+AHCI_PORT_PRIV_DMA_SZ);
 446         debug("ahci_exec_ata_cmd: %d byte transferred.\n",
 447               pp->cmd_slot->status);
 448         if (!is_write)
 449                 invalidate_dcache_range((ulong)buf, (ulong)buf+buf_len);
 450
 451         return buf_len;
 452 }
 453
 454 static void ahci_set_feature(u8 dev, u8 port)
 455 {
 456         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 457         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 458         struct sata_fis_h2d *cfis = &h2d;
 459
 460         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 461         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 462         cfis->pm_port_c = 1 << 7;
 463         cfis->command = ATA_CMD_SET_FEATURES;
 464         cfis->features = SETFEATURES_XFER;
 465         cfis->sector_count = ffs(uc_priv->udma_mask + 1) + 0x3e;
 466
 467         ahci_exec_ata_cmd(uc_priv, port, cfis, NULL, 0, READ_CMD);
 468 }
 469
 470 static int ahci_port_start(struct ahci_uc_priv *uc_priv, u8 port)
 471 {
 472         struct ahci_ioports *pp = &(uc_priv->port[port]);
 473         struct sata_port_regs *port_mmio = pp->port_mmio;
 474         u32 port_status;
 475         u32 mem;
 476         int timeout = 10000000;
 477
 478         debug("Enter start port: %d\n", port);
 479         port_status = readl(&(port_mmio->ssts));
 480         debug("Port %d status: %x\n", port, port_status);
 481         if ((port_status & 0xf) != 0x03) {
 482                 printf("No Link on this port!\n");
 483                 return -1;
 484         }
 485
 486         mem = (u32)malloc(AHCI_PORT_PRIV_DMA_SZ + 1024);
 487         if (!mem) {
 488                 free(pp);
 489                 printf("No mem for table!\n");
 490                 return -ENOMEM;
 491         }
 492
 493         mem = (mem + 0x400) & (~0x3ff); /* Aligned to 1024-bytes */
 494         memset((u8 *)mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 495
 496         /*
 497          * First item in chunk of DMA memory: 32-slot command table,
 498          * 32 bytes each in size
 499          */
 500         pp->cmd_slot = (struct ahci_cmd_hdr *)mem;
 501         debug("cmd_slot = 0x%x\n", (unsigned int) pp->cmd_slot);
 502         mem += (AHCI_CMD_SLOT_SZ * DWC_AHSATA_MAX_CMD_SLOTS);
 503
 504         /*
 505          * Second item: Received-FIS area, 256-Byte aligned
 506          */
 507         pp->rx_fis = mem;
 508         mem += AHCI_RX_FIS_SZ;
 509
 510         /*
 511          * Third item: data area for storing a single command
 512          * and its scatter-gather table
 513          */
 514         pp->cmd_tbl = mem;
 515         debug("cmd_tbl_dma = 0x%lx\n", pp->cmd_tbl);
 516
 517         mem += AHCI_CMD_TBL_HDR;
 518
 519         writel_with_flush(0x00004444, &(port_mmio->dmacr));
 520         pp->cmd_tbl_sg = (struct ahci_sg *)mem;
 521         writel_with_flush((u32)pp->cmd_slot, &(port_mmio->clb));
 522         writel_with_flush(pp->rx_fis, &(port_mmio->fb));
 523
 524         /* Enable FRE */
 525         writel_with_flush((SATA_PORT_CMD_FRE | readl(&(port_mmio->cmd))),
 526                         &(port_mmio->cmd));
 527
 528         /* Wait device ready */
 529         while ((readl(&(port_mmio->tfd)) & (SATA_PORT_TFD_STS_ERR |
 530                 SATA_PORT_TFD_STS_DRQ | SATA_PORT_TFD_STS_BSY))
 531                 && --timeout)
 532                 ;
 533         if (timeout <= 0) {
 534                 debug("Device not ready for BSY, DRQ and"
 535                         "ERR in TFD!\n");
 536                 return -1;
 537         }
 538
 539         writel_with_flush(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 540                           PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 541                           PORT_CMD_START, &(port_mmio->cmd));
 542
 543         debug("Exit start port %d\n", port);
 544
 545         return 0;
 546 }
 547
 548 static void dwc_ahsata_print_info(int dev)
 549 {
 550         struct blk_desc *pdev = &(sata_dev_desc[dev]);
 551
 552         printf("SATA Device Info:\n\r");
 553 #ifdef CONFIG_SYS_64BIT_LBA
 554         printf("S/N: %s\n\rProduct model number: %s\n\r"
 555                 "Firmware version: %s\n\rCapacity: %lld sectors\n\r",
 556                 pdev->product, pdev->vendor, pdev->revision, pdev->lba);
 557 #else
 558         printf("S/N: %s\n\rProduct model number: %s\n\r"
 559                 "Firmware version: %s\n\rCapacity: %ld sectors\n\r",
 560                 pdev->product, pdev->vendor, pdev->revision, pdev->lba);
 561 #endif
 562 }
 563
 564 static void dwc_ahsata_identify(int dev, u16 *id)
 565 {
 566         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 567         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 568         struct sata_fis_h2d *cfis = &h2d;
 569         u8 port = uc_priv->hard_port_no;
 570
 571         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 572
 573         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 574         cfis->pm_port_c = 0x80; /* is command */
 575         cfis->command = ATA_CMD_ID_ATA;
 576
 577         ahci_exec_ata_cmd(uc_priv, port, cfis, (u8 *)id, ATA_ID_WORDS * 2,
 578                           READ_CMD);
 579         ata_swap_buf_le16(id, ATA_ID_WORDS);
 580 }
 581
 582 static void dwc_ahsata_xfer_mode(int dev, u16 *id)
 583 {
 584         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 585
 586         uc_priv->pio_mask = id[ATA_ID_PIO_MODES];
 587         uc_priv->udma_mask = id[ATA_ID_UDMA_MODES];
 588         debug("pio %04x, udma %04x\n\r", uc_priv->pio_mask, uc_priv->udma_mask);
 589 }
 590
 591 static u32 dwc_ahsata_rw_cmd(int dev, u32 start, u32 blkcnt,
 592                                 u8 *buffer, int is_write)
 593 {
 594         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 595         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 596         struct sata_fis_h2d *cfis = &h2d;
 597         u8 port = uc_priv->hard_port_no;
 598         u32 block;
 599
 600         block = start;
 601
 602         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 603
 604         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 605         cfis->pm_port_c = 0x80; /* is command */
 606         cfis->command = (is_write) ? ATA_CMD_WRITE : ATA_CMD_READ;
 607         cfis->device = ATA_LBA;
 608
 609         cfis->device |= (block >> 24) & 0xf;
 610         cfis->lba_high = (block >> 16) & 0xff;
 611         cfis->lba_mid = (block >> 8) & 0xff;
 612         cfis->lba_low = block & 0xff;
 613         cfis->sector_count = (u8)(blkcnt & 0xff);
 614
 615         if (ahci_exec_ata_cmd(uc_priv, port, cfis, buffer,
 616                               ATA_SECT_SIZE * blkcnt, is_write) > 0)
 617                 return blkcnt;
 618         else
 619                 return 0;
 620 }
 621
 622 static void dwc_ahsata_flush_cache(int dev)
 623 {
 624         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 625         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 626         struct sata_fis_h2d *cfis = &h2d;
 627         u8 port = uc_priv->hard_port_no;
 628
 629         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 630
 631         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 632         cfis->pm_port_c = 0x80; /* is command */
 633         cfis->command = ATA_CMD_FLUSH;
 634
 635         ahci_exec_ata_cmd(uc_priv, port, cfis, NULL, 0, 0);
 636 }
 637
 638 static u32 dwc_ahsata_rw_cmd_ext(int dev, u32 start, lbaint_t blkcnt,
 639                                 u8 *buffer, int is_write)
 640 {
 641         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 642         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 643         struct sata_fis_h2d *cfis = &h2d;
 644         u8 port = uc_priv->hard_port_no;
 645         u64 block;
 646
 647         block = (u64)start;
 648
 649         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 650
 651         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 652         cfis->pm_port_c = 0x80; /* is command */
 653
 654         cfis->command = (is_write) ? ATA_CMD_WRITE_EXT
 655                                  : ATA_CMD_READ_EXT;
 656
 657         cfis->lba_high_exp = (block >> 40) & 0xff;
 658         cfis->lba_mid_exp = (block >> 32) & 0xff;
 659         cfis->lba_low_exp = (block >> 24) & 0xff;
 660         cfis->lba_high = (block >> 16) & 0xff;
 661         cfis->lba_mid = (block >> 8) & 0xff;
 662         cfis->lba_low = block & 0xff;
 663         cfis->device = ATA_LBA;
 664         cfis->sector_count_exp = (blkcnt >> 8) & 0xff;
 665         cfis->sector_count = blkcnt & 0xff;
 666
 667         if (ahci_exec_ata_cmd(uc_priv, port, cfis, buffer,
 668                               ATA_SECT_SIZE * blkcnt, is_write) > 0)
 669                 return blkcnt;
 670         else
 671                 return 0;
 672 }
 673
 674 static void dwc_ahsata_flush_cache_ext(int dev)
 675 {
 676         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 677         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 678         struct sata_fis_h2d *cfis = &h2d;
 679         u8 port = uc_priv->hard_port_no;
 680
 681         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 682
 683         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 684         cfis->pm_port_c = 0x80; /* is command */
 685         cfis->command = ATA_CMD_FLUSH_EXT;
 686
 687         ahci_exec_ata_cmd(uc_priv, port, cfis, NULL, 0, 0);
 688 }
 689
 690 static void dwc_ahsata_init_wcache(int dev, u16 *id)
 691 {
 692         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 693
 694         if (ata_id_has_wcache(id) && ata_id_wcache_enabled(id))
 695                 uc_priv->flags |= SATA_FLAG_WCACHE;
 696         if (ata_id_has_flush(id))
 697                 uc_priv->flags |= SATA_FLAG_FLUSH;
 698         if (ata_id_has_flush_ext(id))
 699                 uc_priv->flags |= SATA_FLAG_FLUSH_EXT;
 700 }
 701
 702 static u32 ata_low_level_rw_lba48(int dev, u32 blknr, lbaint_t blkcnt,
 703                                   const void *buffer, int is_write)
 704 {
 705         u32 start, blks;
 706         u8 *addr;
 707         int max_blks;
 708
 709         start = blknr;
 710         blks = blkcnt;
 711         addr = (u8 *)buffer;
 712
 713         max_blks = ATA_MAX_SECTORS_LBA48;
 714
 715         do {
 716                 if (blks > max_blks) {
 717                         if (max_blks != dwc_ahsata_rw_cmd_ext(dev, start,
 718                                                 max_blks, addr, is_write))
 719                                 return 0;
 720                         start += max_blks;
 721                         blks -= max_blks;
 722                         addr += ATA_SECT_SIZE * max_blks;
 723                 } else {
 724                         if (blks != dwc_ahsata_rw_cmd_ext(dev, start,
 725                                                 blks, addr, is_write))
 726                                 return 0;
 727                         start += blks;
 728                         blks = 0;
 729                         addr += ATA_SECT_SIZE * blks;
 730                 }
 731         } while (blks != 0);
 732
 733         return blkcnt;
 734 }
 735
 736 static u32 ata_low_level_rw_lba28(int dev, u32 blknr, lbaint_t blkcnt,
 737                                   const void *buffer, int is_write)
 738 {
 739         u32 start, blks;
 740         u8 *addr;
 741         int max_blks;
 742
 743         start = blknr;
 744         blks = blkcnt;
 745         addr = (u8 *)buffer;
 746
 747         max_blks = ATA_MAX_SECTORS;
 748         do {
 749                 if (blks > max_blks) {
 750                         if (max_blks != dwc_ahsata_rw_cmd(dev, start,
 751                                                 max_blks, addr, is_write))
 752                                 return 0;
 753                         start += max_blks;
 754                         blks -= max_blks;
 755                         addr += ATA_SECT_SIZE * max_blks;
 756                 } else {
 757                         if (blks != dwc_ahsata_rw_cmd(dev, start,
 758                                                 blks, addr, is_write))
 759                                 return 0;
 760                         start += blks;
 761                         blks = 0;
 762                         addr += ATA_SECT_SIZE * blks;
 763                 }
 764         } while (blks != 0);
 765
 766         return blkcnt;
 767 }
 768
 769 int init_sata(int dev)
 770 {
 771         int i;
 772         u32 linkmap;
 773         struct ahci_uc_priv *uc_priv = NULL;
 774
 775 #if defined(CONFIG_MX6)
 776         if (!is_mx6dq() && !is_mx6dqp())
 777                 return 1;
 778 #endif
 779         if (dev < 0 || dev > (CONFIG_SYS_SATA_MAX_DEVICE - 1)) {
 780                 printf("The sata index %d is out of ranges\n\r", dev);
 781                 return -1;
 782         }
 783
 784         ahci_init_one(dev);
 785
 786         uc_priv = sata_dev_desc[dev].priv;
 787         linkmap = uc_priv->link_port_map;
 788
 789         if (0 == linkmap) {
 790                 printf("No port device detected!\n");
 791                 return 1;
 792         }
 793
 794         for (i = 0; i < uc_priv->n_ports; i++) {
 795                 if ((linkmap >> i) && ((linkmap >> i) & 0x01)) {
 796                         if (ahci_port_start(uc_priv, (u8)i)) {
 797                                 printf("Can not start port %d\n", i);
 798                                 return 1;
 799                         }
 800                         uc_priv->hard_port_no = i;
 801                         break;
 802                 }
 803         }
 804
 805         return 0;
 806 }
 807
 808 int reset_sata(int dev)
 809 {
 810         struct ahci_uc_priv *uc_priv;
 811         struct sata_host_regs *host_mmio;
 812
 813         if (dev < 0 || dev > (CONFIG_SYS_SATA_MAX_DEVICE - 1)) {
 814                 printf("The sata index %d is out of ranges\n\r", dev);
 815                 return -1;
 816         }
 817
 818         uc_priv = sata_dev_desc[dev].priv;
 819         if (NULL == uc_priv)
 820                 /* not initialized, so nothing to reset */
 821                 return 0;
 822
 823         host_mmio = uc_priv->mmio_base;
 824         setbits_le32(&host_mmio->ghc, SATA_HOST_GHC_HR);
 825         while (readl(&host_mmio->ghc) & SATA_HOST_GHC_HR)
 826                 udelay(100);
 827
 828         return 0;
 829 }
 830
 831 int sata_port_status(int dev, int port)
 832 {
 833         struct sata_port_regs *port_mmio;
 834         struct ahci_uc_priv *uc_priv = NULL;
 835
 836         if (dev < 0 || dev > (CONFIG_SYS_SATA_MAX_DEVICE - 1))
 837                 return -EINVAL;
 838
 839         if (sata_dev_desc[dev].priv == NULL)
 840                 return -ENODEV;
 841
 842         uc_priv = sata_dev_desc[dev].priv;
 843         port_mmio = uc_priv->port[port].port_mmio;
 844
 845         return readl(&(port_mmio->ssts)) & SATA_PORT_SSTS_DET_MASK;
 846 }
 847
 848 /*
 849  * SATA interface between low level driver and command layer
 850  */
 851 ulong sata_read(int dev, ulong blknr, lbaint_t blkcnt, void *buffer)
 852 {
 853         u32 rc;
 854
 855         if (sata_dev_desc[dev].lba48)
 856                 rc = ata_low_level_rw_lba48(dev, blknr, blkcnt,
 857                                                 buffer, READ_CMD);
 858         else
 859                 rc = ata_low_level_rw_lba28(dev, blknr, blkcnt,
 860                                                 buffer, READ_CMD);
 861         return rc;
 862 }
 863
 864 ulong sata_write(int dev, ulong blknr, lbaint_t blkcnt, const void *buffer)
 865 {
 866         u32 rc;
 867         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 868         u32 flags = uc_priv->flags;
 869
 870         if (sata_dev_desc[dev].lba48) {
 871                 rc = ata_low_level_rw_lba48(dev, blknr, blkcnt,
 872                                                 buffer, WRITE_CMD);
 873                 if ((flags & SATA_FLAG_WCACHE) &&
 874                         (flags & SATA_FLAG_FLUSH_EXT))
 875                         dwc_ahsata_flush_cache_ext(dev);
 876         } else {
 877                 rc = ata_low_level_rw_lba28(dev, blknr, blkcnt,
 878                                                 buffer, WRITE_CMD);
 879                 if ((flags & SATA_FLAG_WCACHE) &&
 880                         (flags & SATA_FLAG_FLUSH))
 881                         dwc_ahsata_flush_cache(dev);
 882         }
 883         return rc;
 884 }
 885
 886 int scan_sata(int dev)
 887 {
 888         u8 serial[ATA_ID_SERNO_LEN + 1] = { 0 };
 889         u8 firmware[ATA_ID_FW_REV_LEN + 1] = { 0 };
 890         u8 product[ATA_ID_PROD_LEN + 1] = { 0 };
 891         u16 *id;
 892         u64 n_sectors;
 893         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 894         u8 port = uc_priv->hard_port_no;
 895         struct blk_desc *pdev = &(sata_dev_desc[dev]);
 896
 897         id = (u16 *)memalign(ARCH_DMA_MINALIGN,
 898                                 roundup(ARCH_DMA_MINALIGN,
 899                                         (ATA_ID_WORDS * 2)));
 900         if (!id) {
 901                 printf("id malloc failed\n\r");
 902                 return -1;
 903         }
 904
 905         /* Identify device to get information */
 906         dwc_ahsata_identify(dev, id);
 907
 908         /* Serial number */
 909         ata_id_c_string(id, serial, ATA_ID_SERNO, sizeof(serial));
 910         memcpy(pdev->product, serial, sizeof(serial));
 911
 912         /* Firmware version */
 913         ata_id_c_string(id, firmware, ATA_ID_FW_REV, sizeof(firmware));
 914         memcpy(pdev->revision, firmware, sizeof(firmware));
 915
 916         /* Product model */
 917         ata_id_c_string(id, product, ATA_ID_PROD, sizeof(product));
 918         memcpy(pdev->vendor, product, sizeof(product));
 919
 920         /* Totoal sectors */
 921         n_sectors = ata_id_n_sectors(id);
 922         pdev->lba = (u32)n_sectors;
 923
 924         pdev->type = DEV_TYPE_HARDDISK;
 925         pdev->blksz = ATA_SECT_SIZE;
 926         pdev->lun = 0 ;
 927
 928         /* Check if support LBA48 */
 929         if (ata_id_has_lba48(id)) {
 930                 pdev->lba48 = 1;
 931                 debug("Device support LBA48\n\r");
 932         }
 933
 934         /* Get the NCQ queue depth from device */
 935         uc_priv->flags &= (~SATA_FLAG_Q_DEP_MASK);
 936         uc_priv->flags |= ata_id_queue_depth(id);
 937
 938         /* Get the xfer mode from device */
 939         dwc_ahsata_xfer_mode(dev, id);
 940
 941         /* Get the write cache status from device */
 942         dwc_ahsata_init_wcache(dev, id);
 943
 944         /* Set the xfer mode to highest speed */
 945         ahci_set_feature(dev, port);
 946
 947         free((void *)id);
 948
 949         dwc_ahsata_print_info(dev);
 950
 951         is_ready = 1;
 952
 953         return 0;
 954 }