cpu/ppc4xx/cpu.c

   1 /*
   2  * (C) Copyright 2000-2006
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * CPU specific code
  26  *
  27  * written or collected and sometimes rewritten by
  28  * Magnus Damm <damm@bitsmart.com>
  29  *
  30  * minor modifications by
  31  * Wolfgang Denk <wd@denx.de>
  32  */
  33
  34 #include <common.h>
  35 #include <watchdog.h>
  36 #include <command.h>
  37 #include <asm/cache.h>
  38 #include <ppc4xx.h>
  39
  40 #if !defined(CONFIG_405)
  41 DECLARE_GLOBAL_DATA_PTR;
  42 #endif
  43
  44 #if defined(CONFIG_BOARD_RESET)
  45 void board_reset(void);
  46 #endif
  47
  48 #if defined(CONFIG_440)
  49 #define FREQ_EBC                (sys_info.freqEPB)
  50 #elif defined(CONFIG_405EZ)
  51 #define FREQ_EBC                ((CONFIG_SYS_CLK_FREQ * sys_info.pllFbkDiv) / \
  52                                  sys_info.pllExtBusDiv)
  53 #else
  54 #define FREQ_EBC                (sys_info.freqPLB / sys_info.pllExtBusDiv)
  55 #endif
  56
  57 #if defined(CONFIG_405GP) || \
  58     defined(CONFIG_440EP) || defined(CONFIG_440GR) || \
  59     defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
  60
  61 #define PCI_ASYNC
  62
  63 int pci_async_enabled(void)
  64 {
  65 #if defined(CONFIG_405GP)
  66         return (mfdcr(strap) & PSR_PCI_ASYNC_EN);
  67 #endif
  68
  69 #if defined(CONFIG_440EP) || defined(CONFIG_440GR) || \
  70     defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
  71         unsigned long val;
  72
  73         mfsdr(sdr_sdstp1, val);
  74         return (val & SDR0_SDSTP1_PAME_MASK);
  75 #endif
  76 }
  77 #endif
  78
  79 #if defined(CONFIG_PCI) && !defined(CONFIG_IOP480) && !defined(CONFIG_405)
  80 int pci_arbiter_enabled(void)
  81 {
  82 #if defined(CONFIG_405GP)
  83         return (mfdcr(strap) & PSR_PCI_ARBIT_EN);
  84 #endif
  85
  86 #if defined(CONFIG_405EP)
  87         return (mfdcr(cpc0_pci) & CPC0_PCI_ARBIT_EN);
  88 #endif
  89
  90 #if defined(CONFIG_440GP)
  91         return (mfdcr(cpc0_strp1) & CPC0_STRP1_PAE_MASK);
  92 #endif
  93
  94 #if defined(CONFIG_440GX) || defined(CONFIG_440SP) || defined(CONFIG_440SPE)
  95         unsigned long val;
  96
  97         mfsdr(sdr_xcr, val);
  98         return (val & 0x80000000);
  99 #endif
 100 #if defined(CONFIG_440EP) || defined(CONFIG_440GR) || \
 101     defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
 102         unsigned long val;
 103
 104         mfsdr(sdr_pci0, val);
 105         return (val & 0x80000000);
 106 #endif
 107 }
 108 #endif
 109
 110 #if defined(CONFIG_405EP) || defined(CONFIG_440GX) || \
 111     defined(CONFIG_440EP) || defined(CONFIG_440GR) || \
 112     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 113     defined(CONFIG_440SP) || defined(CONFIG_440SPE)
 114
 115 #define I2C_BOOTROM
 116
 117 int i2c_bootrom_enabled(void)
 118 {
 119 #if defined(CONFIG_405EP)
 120         return (mfdcr(cpc0_boot) & CPC0_BOOT_SEP);
 121 #else
 122         unsigned long val;
 123
 124         mfsdr(sdr_sdcs, val);
 125         return (val & SDR0_SDCS_SDD);
 126 #endif
 127 }
 128 #endif
 129
 130 #if defined(CONFIG_440GX)
 131 #define SDR0_PINSTP_SHIFT       29
 132 static char *bootstrap_str[] = {
 133         "EBC (16 bits)",
 134         "EBC (8 bits)",
 135         "EBC (32 bits)",
 136         "EBC (8 bits)",
 137         "PCI",
 138         "I2C (Addr 0x54)",
 139         "Reserved",
 140         "I2C (Addr 0x50)",
 141 };
 142 #endif
 143
 144 #if defined(CONFIG_440SP) || defined(CONFIG_440SPE)
 145 #define SDR0_PINSTP_SHIFT       30
 146 static char *bootstrap_str[] = {
 147         "EBC (8 bits)",
 148         "PCI",
 149         "I2C (Addr 0x54)",
 150         "I2C (Addr 0x50)",
 151 };
 152 #endif
 153
 154 #if defined(CONFIG_440EP) || defined(CONFIG_440GR)
 155 #define SDR0_PINSTP_SHIFT       29
 156 static char *bootstrap_str[] = {
 157         "EBC (8 bits)",
 158         "PCI",
 159         "NAND (8 bits)",
 160         "EBC (16 bits)",
 161         "EBC (16 bits)",
 162         "I2C (Addr 0x54)",
 163         "PCI",
 164         "I2C (Addr 0x52)",
 165 };
 166 #endif
 167
 168 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
 169 #define SDR0_PINSTP_SHIFT       29
 170 static char *bootstrap_str[] = {
 171         "EBC (8 bits)",
 172         "EBC (16 bits)",
 173         "EBC (16 bits)",
 174         "NAND (8 bits)",
 175         "PCI",
 176         "I2C (Addr 0x54)",
 177         "PCI",
 178         "I2C (Addr 0x52)",
 179 };
 180 #endif
 181
 182 #if defined(CONFIG_405EZ)
 183 #define SDR0_PINSTP_SHIFT       28
 184 static char *bootstrap_str[] = {
 185         "EBC (8 bits)",
 186         "SPI (fast)",
 187         "NAND (512 page, 4 addr cycle)",
 188         "I2C (Addr 0x50)",
 189         "EBC (32 bits)",
 190         "I2C (Addr 0x50)",
 191         "NAND (2K page, 5 addr cycle)",
 192         "I2C (Addr 0x50)",
 193         "EBC (16 bits)",
 194         "Reserved",
 195         "NAND (2K page, 4 addr cycle)",
 196         "I2C (Addr 0x50)",
 197         "NAND (512 page, 3 addr cycle)",
 198         "I2C (Addr 0x50)",
 199         "SPI (slow)",
 200         "I2C (Addr 0x50)",
 201 };
 202 #endif
 203
 204 #if defined(SDR0_PINSTP_SHIFT)
 205 static int bootstrap_option(void)
 206 {
 207         unsigned long val;
 208
 209         mfsdr(SDR_PINSTP, val);
 210         return ((val & 0xf0000000) >> SDR0_PINSTP_SHIFT);
 211 }
 212 #endif /* SDR0_PINSTP_SHIFT */
 213
 214
 215 #if defined(CONFIG_440)
 216 static int do_chip_reset(unsigned long sys0, unsigned long sys1);
 217 #endif
 218
 219
 220 int checkcpu (void)
 221 {
 222 #if !defined(CONFIG_405)        /* not used on Xilinx 405 FPGA implementations */
 223         uint pvr = get_pvr();
 224         ulong clock = gd->cpu_clk;
 225         char buf[32];
 226
 227 #if !defined(CONFIG_IOP480)
 228         char addstr[64] = "";
 229         sys_info_t sys_info;
 230
 231         puts ("CPU:   ");
 232
 233         get_sys_info(&sys_info);
 234
 235         puts("AMCC PowerPC 4");
 236
 237 #if defined(CONFIG_405GP) || defined(CONFIG_405CR) || \
 238     defined(CONFIG_405EP) || defined(CONFIG_405EZ)
 239         puts("05");
 240 #endif
 241 #if defined(CONFIG_440)
 242         puts("40");
 243 #endif
 244
 245         switch (pvr) {
 246         case PVR_405GP_RB:
 247                 puts("GP Rev. B");
 248                 break;
 249
 250         case PVR_405GP_RC:
 251                 puts("GP Rev. C");
 252                 break;
 253
 254         case PVR_405GP_RD:
 255                 puts("GP Rev. D");
 256                 break;
 257
 258 #ifdef CONFIG_405GP
 259         case PVR_405GP_RE: /* 405GP rev E and 405CR rev C have same PVR */
 260                 puts("GP Rev. E");
 261                 break;
 262 #endif
 263
 264         case PVR_405CR_RA:
 265                 puts("CR Rev. A");
 266                 break;
 267
 268         case PVR_405CR_RB:
 269                 puts("CR Rev. B");
 270                 break;
 271
 272 #ifdef CONFIG_405CR
 273         case PVR_405CR_RC: /* 405GP rev E and 405CR rev C have same PVR */
 274                 puts("CR Rev. C");
 275                 break;
 276 #endif
 277
 278         case PVR_405GPR_RB:
 279                 puts("GPr Rev. B");
 280                 break;
 281
 282         case PVR_405EP_RB:
 283                 puts("EP Rev. B");
 284                 break;
 285
 286         case PVR_405EZ_RA:
 287                 puts("EZ Rev. A");
 288                 break;
 289
 290 #if defined(CONFIG_440)
 291         case PVR_440GP_RB:
 292                 puts("GP Rev. B");
 293                 /* See errata 1.12: CHIP_4 */
 294                 if ((mfdcr(cpc0_sys0) != mfdcr(cpc0_strp0)) ||
 295                     (mfdcr(cpc0_sys1) != mfdcr(cpc0_strp1)) ){
 296                         puts (  "\n\t CPC0_SYSx DCRs corrupted. "
 297                                 "Resetting chip ...\n");
 298                         udelay( 1000 * 1000 ); /* Give time for serial buf to clear */
 299                         do_chip_reset ( mfdcr(cpc0_strp0),
 300                                         mfdcr(cpc0_strp1) );
 301                 }
 302                 break;
 303
 304         case PVR_440GP_RC:
 305                 puts("GP Rev. C");
 306                 break;
 307
 308         case PVR_440GX_RA:
 309                 puts("GX Rev. A");
 310                 break;
 311
 312         case PVR_440GX_RB:
 313                 puts("GX Rev. B");
 314                 break;
 315
 316         case PVR_440GX_RC:
 317                 puts("GX Rev. C");
 318                 break;
 319
 320         case PVR_440GX_RF:
 321                 puts("GX Rev. F");
 322                 break;
 323
 324         case PVR_440EP_RA:
 325                 puts("EP Rev. A");
 326                 break;
 327
 328 #ifdef CONFIG_440EP
 329         case PVR_440EP_RB: /* 440EP rev B and 440GR rev A have same PVR */
 330                 puts("EP Rev. B");
 331                 break;
 332
 333         case PVR_440EP_RC: /* 440EP rev C and 440GR rev B have same PVR */
 334                 puts("EP Rev. C");
 335                 break;
 336 #endif /*  CONFIG_440EP */
 337
 338 #ifdef CONFIG_440GR
 339         case PVR_440GR_RA: /* 440EP rev B and 440GR rev A have same PVR */
 340                 puts("GR Rev. A");
 341                 break;
 342
 343         case PVR_440GR_RB: /* 440EP rev C and 440GR rev B have same PVR */
 344                 puts("GR Rev. B");
 345                 break;
 346 #endif /* CONFIG_440GR */
 347 #endif /* CONFIG_440 */
 348
 349 #ifdef CONFIG_440EPX
 350         case PVR_440EPX1_RA: /* 440EPx rev A and 440GRx rev A have same PVR */
 351                 puts("EPx Rev. A");
 352                 strcpy(addstr, "Security/Kasumi support");
 353                 break;
 354
 355         case PVR_440EPX2_RA: /* 440EPx rev A and 440GRx rev A have same PVR */
 356                 puts("EPx Rev. A");
 357                 strcpy(addstr, "No Security/Kasumi support");
 358                 break;
 359 #endif /* CONFIG_440EPX */
 360
 361 #ifdef CONFIG_440GRX
 362         case PVR_440GRX1_RA: /* 440EPx rev A and 440GRx rev A have same PVR */
 363                 puts("GRx Rev. A");
 364                 strcpy(addstr, "Security/Kasumi support");
 365                 break;
 366
 367         case PVR_440GRX2_RA: /* 440EPx rev A and 440GRx rev A have same PVR */
 368                 puts("GRx Rev. A");
 369                 strcpy(addstr, "No Security/Kasumi support");
 370                 break;
 371 #endif /* CONFIG_440GRX */
 372
 373         case PVR_440SP_6_RAB:
 374                 puts("SP Rev. A/B");
 375                 strcpy(addstr, "RAID 6 support");
 376                 break;
 377
 378         case PVR_440SP_RAB:
 379                 puts("SP Rev. A/B");
 380                 strcpy(addstr, "No RAID 6 support");
 381                 break;
 382
 383         case PVR_440SP_6_RC:
 384                 puts("SP Rev. C");
 385                 strcpy(addstr, "RAID 6 support");
 386                 break;
 387
 388         case PVR_440SP_RC:
 389                 puts("SP Rev. C");
 390                 strcpy(addstr, "No RAID 6 support");
 391                 break;
 392
 393         case PVR_440SPe_6_RA:
 394                 puts("SPe Rev. A");
 395                 strcpy(addstr, "RAID 6 support");
 396                 break;
 397
 398         case PVR_440SPe_RA:
 399                 puts("SPe Rev. A");
 400                 strcpy(addstr, "No RAID 6 support");
 401                 break;
 402
 403         case PVR_440SPe_6_RB:
 404                 puts("SPe Rev. B");
 405                 strcpy(addstr, "RAID 6 support");
 406                 break;
 407
 408         case PVR_440SPe_RB:
 409                 puts("SPe Rev. B");
 410                 strcpy(addstr, "No RAID 6 support");
 411                 break;
 412
 413         default:
 414                 printf (" UNKNOWN (PVR=%08x)", pvr);
 415                 break;
 416         }
 417
 418         printf (" at %s MHz (PLB=%lu, OPB=%lu, EBC=%lu MHz)\n", strmhz(buf, clock),
 419                 sys_info.freqPLB / 1000000,
 420                 get_OPB_freq() / 1000000,
 421                 FREQ_EBC / 1000000);
 422
 423         if (addstr[0] != 0)
 424                 printf("       %s\n", addstr);
 425
 426 #if defined(I2C_BOOTROM)
 427         printf ("       I2C boot EEPROM %sabled\n", i2c_bootrom_enabled() ? "en" : "dis");
 428 #endif  /* I2C_BOOTROM */
 429 #if defined(SDR0_PINSTP_SHIFT)
 430         printf ("       Bootstrap Option %c - ", (char)bootstrap_option() + 'A');
 431         printf ("Boot ROM Location %s\n", bootstrap_str[bootstrap_option()]);
 432 #endif  /* SDR0_PINSTP_SHIFT */
 433
 434 #if defined(CONFIG_PCI)
 435         printf ("       Internal PCI arbiter %sabled", pci_arbiter_enabled() ? "en" : "dis");
 436 #endif
 437
 438 #if defined(PCI_ASYNC)
 439         if (pci_async_enabled()) {
 440                 printf (", PCI async ext clock used");
 441         } else {
 442                 printf (", PCI sync clock at %lu MHz",
 443                        sys_info.freqPLB / sys_info.pllPciDiv / 1000000);
 444         }
 445 #endif
 446
 447 #if defined(CONFIG_PCI)
 448         putc('\n');
 449 #endif
 450
 451 #if defined(CONFIG_405EP) || defined(CONFIG_405EZ)
 452         printf ("       16 kB I-Cache 16 kB D-Cache");
 453 #elif defined(CONFIG_440)
 454         printf ("       32 kB I-Cache 32 kB D-Cache");
 455 #else
 456         printf ("       16 kB I-Cache %d kB D-Cache",
 457                 ((pvr | 0x00000001) == PVR_405GPR_RB) ? 16 : 8);
 458 #endif
 459 #endif /* !defined(CONFIG_IOP480) */
 460
 461 #if defined(CONFIG_IOP480)
 462         printf ("PLX IOP480 (PVR=%08x)", pvr);
 463         printf (" at %s MHz:", strmhz(buf, clock));
 464         printf (" %u kB I-Cache", 4);
 465         printf (" %u kB D-Cache", 2);
 466 #endif
 467
 468 #endif /* !defined(CONFIG_405) */
 469
 470         putc ('\n');
 471
 472         return 0;
 473 }
 474
 475 #if defined (CONFIG_440SPE)
 476 int ppc440spe_revB() {
 477         unsigned int pvr;
 478
 479         pvr = get_pvr();
 480         if ((pvr == PVR_440SPe_6_RB) || (pvr == PVR_440SPe_RB))
 481                 return 1;
 482         else
 483                 return 0;
 484 }
 485 #endif
 486
 487 /* ------------------------------------------------------------------------- */
 488
 489 int do_reset (cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
 490 {
 491 #if defined(CONFIG_BOARD_RESET)
 492         board_reset();
 493 #else
 494 #if defined(CFG_4xx_RESET_TYPE)
 495         mtspr(dbcr0, CFG_4xx_RESET_TYPE << 28);
 496 #else
 497         /*
 498          * Initiate system reset in debug control register DBCR
 499          */
 500         mtspr(dbcr0, 0x30000000);
 501 #endif /* defined(CFG_4xx_RESET_TYPE) */
 502 #endif /* defined(CONFIG_BOARD_RESET) */
 503
 504         return 1;
 505 }
 506
 507 #if defined(CONFIG_440)
 508 static int do_chip_reset (unsigned long sys0, unsigned long sys1)
 509 {
 510         /* Changes to cpc0_sys0 and cpc0_sys1 require chip
 511          * reset.
 512          */
 513         mtdcr (cntrl0, mfdcr (cntrl0) | 0x80000000);    /* Set SWE */
 514         mtdcr (cpc0_sys0, sys0);
 515         mtdcr (cpc0_sys1, sys1);
 516         mtdcr (cntrl0, mfdcr (cntrl0) & ~0x80000000);   /* Clr SWE */
 517         mtspr (dbcr0, 0x20000000);      /* Reset the chip */
 518
 519         return 1;
 520 }
 521 #endif
 522
 523
 524 /*
 525  * Get timebase clock frequency
 526  */
 527 unsigned long get_tbclk (void)
 528 {
 529 #if !defined(CONFIG_IOP480)
 530         sys_info_t  sys_info;
 531
 532         get_sys_info(&sys_info);
 533         return (sys_info.freqProcessor);
 534 #else
 535         return (66000000);
 536 #endif
 537
 538 }
 539
 540
 541 #if defined(CONFIG_WATCHDOG)
 542 void
 543 watchdog_reset(void)
 544 {
 545         int re_enable = disable_interrupts();
 546         reset_4xx_watchdog();
 547         if (re_enable) enable_interrupts();
 548 }
 549
 550 void
 551 reset_4xx_watchdog(void)
 552 {
 553         /*
 554          * Clear TSR(WIS) bit
 555          */
 556         mtspr(tsr, 0x40000000);
 557 }
 558 #endif  /* CONFIG_WATCHDOG */