cpu/mpc85xx/start.S

   1 /*
   2  * Copyright 2004, 2007-2009 Freescale Semiconductor, Inc.
   3  * Copyright (C) 2003  Motorola,Inc.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /* U-Boot Startup Code for Motorola 85xx PowerPC based Embedded Boards
  25  *
  26  * The processor starts at 0xfffffffc and the code is first executed in the
  27  * last 4K page(0xfffff000-0xffffffff) in flash/rom.
  28  *
  29  */
  30
  31 #include <config.h>
  32 #include <mpc85xx.h>
  33 #include <timestamp.h>
  34 #include <version.h>
  35
  36 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  37
  38 #include <ppc_asm.tmpl>
  39 #include <ppc_defs.h>
  40
  41 #include <asm/cache.h>
  42 #include <asm/mmu.h>
  43
  44 #ifndef  CONFIG_IDENT_STRING
  45 #define  CONFIG_IDENT_STRING ""
  46 #endif
  47
  48 #undef  MSR_KERNEL
  49 #define MSR_KERNEL ( MSR_ME )   /* Machine Check */
  50
  51 /*
  52  * Set up GOT: Global Offset Table
  53  *
  54  * Use r12 to access the GOT
  55  */
  56         START_GOT
  57         GOT_ENTRY(_GOT2_TABLE_)
  58         GOT_ENTRY(_FIXUP_TABLE_)
  59
  60 #ifndef CONFIG_NAND_SPL
  61         GOT_ENTRY(_start)
  62         GOT_ENTRY(_start_of_vectors)
  63         GOT_ENTRY(_end_of_vectors)
  64         GOT_ENTRY(transfer_to_handler)
  65 #endif
  66
  67         GOT_ENTRY(__init_end)
  68         GOT_ENTRY(_end)
  69         GOT_ENTRY(__bss_start)
  70         END_GOT
  71
  72 /*
  73  * e500 Startup -- after reset only the last 4KB of the effective
  74  * address space is mapped in the MMU L2 TLB1 Entry0. The .bootpg
  75  * section is located at THIS LAST page and basically does three
  76  * things: clear some registers, set up exception tables and
  77  * add more TLB entries for 'larger spaces'(e.g. the boot rom) to
  78  * continue the boot procedure.
  79
  80  * Once the boot rom is mapped by TLB entries we can proceed
  81  * with normal startup.
  82  *
  83  */
  84
  85         .section .bootpg,"ax"
  86         .globl _start_e500
  87
  88 _start_e500:
  89
  90 /* clear registers/arrays not reset by hardware */
  91
  92         /* L1 */
  93         li      r0,2
  94         mtspr   L1CSR0,r0       /* invalidate d-cache */
  95         mtspr   L1CSR1,r0       /* invalidate i-cache */
  96
  97         mfspr   r1,DBSR
  98         mtspr   DBSR,r1         /* Clear all valid bits */
  99
 100         /*
 101          *      Enable L1 Caches early
 102          *
 103          */
 104
 105 #if defined(CONFIG_E500MC) && defined(CONFIG_SYS_CACHE_STASHING)
 106         /* set stash id to (coreID) * 2 + 32 + L1 CT (0) */
 107         li      r2,(32 + 0)
 108         mtspr   L1CSR2,r2
 109 #endif
 110
 111         /* Enable/invalidate the I-Cache */
 112         lis     r2,(L1CSR1_ICFI|L1CSR1_ICLFR)@h
 113         ori     r2,r2,(L1CSR1_ICFI|L1CSR1_ICLFR)@l
 114         mtspr   SPRN_L1CSR1,r2
 115 1:
 116         mfspr   r3,SPRN_L1CSR1
 117         and.    r1,r3,r2
 118         bne     1b
 119
 120         lis     r3,(L1CSR1_CPE|L1CSR1_ICE)@h
 121         ori     r3,r3,(L1CSR1_CPE|L1CSR1_ICE)@l
 122         mtspr   SPRN_L1CSR1,r3
 123         isync
 124 2:
 125         mfspr   r3,SPRN_L1CSR1
 126         andi.   r1,r3,L1CSR1_ICE@l
 127         beq     2b
 128
 129         /* Enable/invalidate the D-Cache */
 130         lis     r2,(L1CSR0_DCFI|L1CSR0_DCLFR)@h
 131         ori     r2,r2,(L1CSR0_DCFI|L1CSR0_DCLFR)@l
 132         mtspr   SPRN_L1CSR0,r2
 133 1:
 134         mfspr   r3,SPRN_L1CSR0
 135         and.    r1,r3,r2
 136         bne     1b
 137
 138         lis     r3,(L1CSR0_CPE|L1CSR0_DCE)@h
 139         ori     r3,r3,(L1CSR0_CPE|L1CSR0_DCE)@l
 140         mtspr   SPRN_L1CSR0,r3
 141         isync
 142 2:
 143         mfspr   r3,SPRN_L1CSR0
 144         andi.   r1,r3,L1CSR0_DCE@l
 145         beq     2b
 146
 147         /* Setup interrupt vectors */
 148         lis     r1,TEXT_BASE@h
 149         mtspr   IVPR,r1
 150
 151         li      r1,0x0100
 152         mtspr   IVOR0,r1        /* 0: Critical input */
 153         li      r1,0x0200
 154         mtspr   IVOR1,r1        /* 1: Machine check */
 155         li      r1,0x0300
 156         mtspr   IVOR2,r1        /* 2: Data storage */
 157         li      r1,0x0400
 158         mtspr   IVOR3,r1        /* 3: Instruction storage */
 159         li      r1,0x0500
 160         mtspr   IVOR4,r1        /* 4: External interrupt */
 161         li      r1,0x0600
 162         mtspr   IVOR5,r1        /* 5: Alignment */
 163         li      r1,0x0700
 164         mtspr   IVOR6,r1        /* 6: Program check */
 165         li      r1,0x0800
 166         mtspr   IVOR7,r1        /* 7: floating point unavailable */
 167         li      r1,0x0900
 168         mtspr   IVOR8,r1        /* 8: System call */
 169         /* 9: Auxiliary processor unavailable(unsupported) */
 170         li      r1,0x0a00
 171         mtspr   IVOR10,r1       /* 10: Decrementer */
 172         li      r1,0x0b00
 173         mtspr   IVOR11,r1       /* 11: Interval timer */
 174         li      r1,0x0c00
 175         mtspr   IVOR12,r1       /* 12: Watchdog timer */
 176         li      r1,0x0d00
 177         mtspr   IVOR13,r1       /* 13: Data TLB error */
 178         li      r1,0x0e00
 179         mtspr   IVOR14,r1       /* 14: Instruction TLB error */
 180         li      r1,0x0f00
 181         mtspr   IVOR15,r1       /* 15: Debug */
 182
 183         /* Clear and set up some registers. */
 184         li      r0,0x0000
 185         lis     r1,0xffff
 186         mtspr   DEC,r0                  /* prevent dec exceptions */
 187         mttbl   r0                      /* prevent fit & wdt exceptions */
 188         mttbu   r0
 189         mtspr   TSR,r1                  /* clear all timer exception status */
 190         mtspr   TCR,r0                  /* disable all */
 191         mtspr   ESR,r0                  /* clear exception syndrome register */
 192         mtspr   MCSR,r0                 /* machine check syndrome register */
 193         mtxer   r0                      /* clear integer exception register */
 194
 195 #ifdef CONFIG_SYS_BOOK3E_HV
 196         mtspr   MAS8,r0                 /* make sure MAS8 is clear */
 197 #endif
 198
 199         /* Enable Time Base and Select Time Base Clock */
 200         lis     r0,HID0_EMCP@h          /* Enable machine check */
 201 #if defined(CONFIG_ENABLE_36BIT_PHYS)
 202         ori     r0,r0,HID0_ENMAS7@l     /* Enable MAS7 */
 203 #endif
 204 #ifndef CONFIG_E500MC
 205         ori     r0,r0,HID0_TBEN@l       /* Enable Timebase */
 206 #endif
 207         mtspr   HID0,r0
 208
 209 #ifndef CONFIG_E500MC
 210         li      r0,(HID1_ASTME|HID1_ABE)@l      /* Addr streaming & broadcast */
 211         mtspr   HID1,r0
 212 #endif
 213
 214         /* Enable Branch Prediction */
 215 #if defined(CONFIG_BTB)
 216         li      r0,0x201                /* BBFI = 1, BPEN = 1 */
 217         mtspr   BUCSR,r0
 218 #endif
 219
 220 #if defined(CONFIG_SYS_INIT_DBCR)
 221         lis     r1,0xffff
 222         ori     r1,r1,0xffff
 223         mtspr   DBSR,r1                 /* Clear all status bits */
 224         lis     r0,CONFIG_SYS_INIT_DBCR@h       /* DBCR0[IDM] must be set */
 225         ori     r0,r0,CONFIG_SYS_INIT_DBCR@l
 226         mtspr   DBCR0,r0
 227 #endif
 228
 229 #ifdef CONFIG_MPC8569
 230 #define CONFIG_SYS_LBC_ADDR (CONFIG_SYS_CCSRBAR_DEFAULT + 0x5000)
 231 #define CONFIG_SYS_LBCR_ADDR (CONFIG_SYS_LBC_ADDR + 0xd0)
 232
 233         /* MPC8569 Rev.0 silcon needs to set bit 13 of LBCR to allow elBC to
 234          * use address space which is more than 12bits, and it must be done in
 235          * the 4K boot page. So we set this bit here.
 236          */
 237
 238         /* create a temp mapping TLB0[0] for LBCR  */
 239         lis     r6,FSL_BOOKE_MAS0(0, 0, 0)@h
 240         ori     r6,r6,FSL_BOOKE_MAS0(0, 0, 0)@l
 241
 242         lis     r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@h
 243         ori     r7,r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@l
 244
 245         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@h
 246         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@l
 247
 248         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 249                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@h
 250         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 251                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@l
 252
 253         mtspr   MAS0,r6
 254         mtspr   MAS1,r7
 255         mtspr   MAS2,r8
 256         mtspr   MAS3,r9
 257         isync
 258         msync
 259         tlbwe
 260
 261         /* Set LBCR register */
 262         lis     r4,CONFIG_SYS_LBCR_ADDR@h
 263         ori     r4,r4,CONFIG_SYS_LBCR_ADDR@l
 264
 265         lis     r5,CONFIG_SYS_LBC_LBCR@h
 266         ori     r5,r5,CONFIG_SYS_LBC_LBCR@l
 267         stw     r5,0(r4)
 268         isync
 269
 270         /* invalidate this temp TLB */
 271         lis     r4,CONFIG_SYS_LBC_ADDR@h
 272         ori     r4,r4,CONFIG_SYS_LBC_ADDR@l
 273         tlbivax 0,r4
 274         isync
 275
 276 #endif /* CONFIG_MPC8569 */
 277
 278         lis     r6,FSL_BOOKE_MAS0(1, 15, 0)@h
 279         ori     r6,r6,FSL_BOOKE_MAS0(1, 15, 0)@l
 280
 281 #ifndef CONFIG_SYS_RAMBOOT
 282         /* create a temp mapping in AS=1 to the 4M boot window */
 283         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@h
 284         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@l
 285
 286         lis     r8,FSL_BOOKE_MAS2(TEXT_BASE & 0xffc00000, (MAS2_I|MAS2_G))@h
 287         ori     r8,r8,FSL_BOOKE_MAS2(TEXT_BASE & 0xffc00000, (MAS2_I|MAS2_G))@l
 288
 289         /* The 85xx has the default boot window 0xff800000 - 0xffffffff */
 290         lis     r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 291         ori     r9,r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 292 #else
 293         /*
 294          * create a temp mapping in AS=1 to the 1M TEXT_BASE space, the main
 295          * image has been relocated to TEXT_BASE on the second stage.
 296          */
 297         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@h
 298         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@l
 299
 300         lis     r8,FSL_BOOKE_MAS2(TEXT_BASE, (MAS2_I|MAS2_G))@h
 301         ori     r8,r8,FSL_BOOKE_MAS2(TEXT_BASE, (MAS2_I|MAS2_G))@l
 302
 303         lis     r9,FSL_BOOKE_MAS3(TEXT_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 304         ori     r9,r9,FSL_BOOKE_MAS3(TEXT_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 305 #endif
 306
 307         mtspr   MAS0,r6
 308         mtspr   MAS1,r7
 309         mtspr   MAS2,r8
 310         mtspr   MAS3,r9
 311         isync
 312         msync
 313         tlbwe
 314
 315         /* create a temp mapping in AS=1 to the stack */
 316         lis     r6,FSL_BOOKE_MAS0(1, 14, 0)@h
 317         ori     r6,r6,FSL_BOOKE_MAS0(1, 14, 0)@l
 318
 319         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@h
 320         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@l
 321
 322         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@h
 323         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@l
 324
 325         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 326         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 327
 328         mtspr   MAS0,r6
 329         mtspr   MAS1,r7
 330         mtspr   MAS2,r8
 331         mtspr   MAS3,r9
 332         isync
 333         msync
 334         tlbwe
 335
 336         lis     r6,MSR_IS|MSR_DS@h
 337         ori     r6,r6,MSR_IS|MSR_DS@l
 338         lis     r7,switch_as@h
 339         ori     r7,r7,switch_as@l
 340
 341         mtspr   SPRN_SRR0,r7
 342         mtspr   SPRN_SRR1,r6
 343         rfi
 344
 345 switch_as:
 346 /* L1 DCache is used for initial RAM */
 347
 348         /* Allocate Initial RAM in data cache.
 349          */
 350         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
 351         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
 352         mfspr   r2, L1CFG0
 353         andi.   r2, r2, 0x1ff
 354         /* cache size * 1024 / (2 * L1 line size) */
 355         slwi    r2, r2, (10 - 1 - L1_CACHE_SHIFT)
 356         mtctr   r2
 357         li      r0,0
 358 1:
 359         dcbz    r0,r3
 360         dcbtls  0,r0,r3
 361         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
 362         bdnz    1b
 363
 364         /* Jump out the last 4K page and continue to 'normal' start */
 365 #ifdef CONFIG_SYS_RAMBOOT
 366         b       _start_cont
 367 #else
 368         /* Calculate absolute address in FLASH and jump there           */
 369         /*--------------------------------------------------------------*/
 370         lis     r3,CONFIG_SYS_MONITOR_BASE@h
 371         ori     r3,r3,CONFIG_SYS_MONITOR_BASE@l
 372         addi    r3,r3,_start_cont - _start + _START_OFFSET
 373         mtlr    r3
 374         blr
 375 #endif
 376
 377         .text
 378         .globl  _start
 379 _start:
 380         .long   0x27051956              /* U-BOOT Magic Number */
 381         .globl  version_string
 382 version_string:
 383         .ascii U_BOOT_VERSION
 384         .ascii " (", U_BOOT_DATE, " - ", U_BOOT_TIME, ")"
 385         .ascii CONFIG_IDENT_STRING, "\0"
 386
 387         .align  4
 388         .globl  _start_cont
 389 _start_cont:
 390         /* Setup the stack in initial RAM,could be L2-as-SRAM or L1 dcache*/
 391         lis     r1,CONFIG_SYS_INIT_RAM_ADDR@h
 392         ori     r1,r1,CONFIG_SYS_INIT_SP_OFFSET@l
 393
 394         li      r0,0
 395         stwu    r0,-4(r1)
 396         stwu    r0,-4(r1)               /* Terminate call chain */
 397
 398         stwu    r1,-8(r1)               /* Save back chain and move SP */
 399         lis     r0,RESET_VECTOR@h       /* Address of reset vector */
 400         ori     r0,r0,RESET_VECTOR@l
 401         stwu    r1,-8(r1)               /* Save back chain and move SP */
 402         stw     r0,+12(r1)              /* Save return addr (underflow vect) */
 403
 404         GET_GOT
 405         bl      cpu_init_early_f
 406
 407         /* switch back to AS = 0 */
 408         lis     r3,(MSR_CE|MSR_ME|MSR_DE)@h
 409         ori     r3,r3,(MSR_CE|MSR_ME|MSR_DE)@l
 410         mtmsr   r3
 411         isync
 412
 413         bl      cpu_init_f
 414         bl      board_init_f
 415         isync
 416
 417 #ifndef CONFIG_NAND_SPL
 418         . = EXC_OFF_SYS_RESET
 419         .globl  _start_of_vectors
 420 _start_of_vectors:
 421
 422 /* Critical input. */
 423         CRIT_EXCEPTION(0x0100, CriticalInput, CritcalInputException)
 424
 425 /* Machine check */
 426         MCK_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 427
 428 /* Data Storage exception. */
 429         STD_EXCEPTION(0x0300, DataStorage, UnknownException)
 430
 431 /* Instruction Storage exception. */
 432         STD_EXCEPTION(0x0400, InstStorage, UnknownException)
 433
 434 /* External Interrupt exception. */
 435         STD_EXCEPTION(0x0500, ExtInterrupt, ExtIntException)
 436
 437 /* Alignment exception. */
 438         . = 0x0600
 439 Alignment:
 440         EXCEPTION_PROLOG(SRR0, SRR1)
 441         mfspr   r4,DAR
 442         stw     r4,_DAR(r21)
 443         mfspr   r5,DSISR
 444         stw     r5,_DSISR(r21)
 445         addi    r3,r1,STACK_FRAME_OVERHEAD
 446         EXC_XFER_TEMPLATE(Alignment, AlignmentException, MSR_KERNEL, COPY_EE)
 447
 448 /* Program check exception */
 449         . = 0x0700
 450 ProgramCheck:
 451         EXCEPTION_PROLOG(SRR0, SRR1)
 452         addi    r3,r1,STACK_FRAME_OVERHEAD
 453         EXC_XFER_TEMPLATE(ProgramCheck, ProgramCheckException,
 454                 MSR_KERNEL, COPY_EE)
 455
 456         /* No FPU on MPC85xx.  This exception is not supposed to happen.
 457         */
 458         STD_EXCEPTION(0x0800, FPUnavailable, UnknownException)
 459
 460         . = 0x0900
 461 /*
 462  * r0 - SYSCALL number
 463  * r3-... arguments
 464  */
 465 SystemCall:
 466         addis   r11,r0,0        /* get functions table addr */
 467         ori     r11,r11,0       /* Note: this code is patched in trap_init */
 468         addis   r12,r0,0        /* get number of functions */
 469         ori     r12,r12,0
 470
 471         cmplw   0,r0,r12
 472         bge     1f
 473
 474         rlwinm  r0,r0,2,0,31    /* fn_addr = fn_tbl[r0] */
 475         add     r11,r11,r0
 476         lwz     r11,0(r11)
 477
 478         li      r20,0xd00-4     /* Get stack pointer */
 479         lwz     r12,0(r20)
 480         subi    r12,r12,12      /* Adjust stack pointer */
 481         li      r0,0xc00+_end_back-SystemCall
 482         cmplw   0,r0,r12        /* Check stack overflow */
 483         bgt     1f
 484         stw     r12,0(r20)
 485
 486         mflr    r0
 487         stw     r0,0(r12)
 488         mfspr   r0,SRR0
 489         stw     r0,4(r12)
 490         mfspr   r0,SRR1
 491         stw     r0,8(r12)
 492
 493         li      r12,0xc00+_back-SystemCall
 494         mtlr    r12
 495         mtspr   SRR0,r11
 496
 497 1:      SYNC
 498         rfi
 499 _back:
 500
 501         mfmsr   r11                     /* Disable interrupts */
 502         li      r12,0
 503         ori     r12,r12,MSR_EE
 504         andc    r11,r11,r12
 505         SYNC                            /* Some chip revs need this... */
 506         mtmsr   r11
 507         SYNC
 508
 509         li      r12,0xd00-4             /* restore regs */
 510         lwz     r12,0(r12)
 511
 512         lwz     r11,0(r12)
 513         mtlr    r11
 514         lwz     r11,4(r12)
 515         mtspr   SRR0,r11
 516         lwz     r11,8(r12)
 517         mtspr   SRR1,r11
 518
 519         addi    r12,r12,12              /* Adjust stack pointer */
 520         li      r20,0xd00-4
 521         stw     r12,0(r20)
 522
 523         SYNC
 524         rfi
 525 _end_back:
 526
 527         STD_EXCEPTION(0x0a00, Decrementer, timer_interrupt)
 528         STD_EXCEPTION(0x0b00, IntervalTimer, UnknownException)
 529         STD_EXCEPTION(0x0c00, WatchdogTimer, UnknownException)
 530
 531         STD_EXCEPTION(0x0d00, DataTLBError, UnknownException)
 532         STD_EXCEPTION(0x0e00, InstructionTLBError, UnknownException)
 533
 534         CRIT_EXCEPTION(0x0f00, DebugBreakpoint, DebugException )
 535
 536         .globl  _end_of_vectors
 537 _end_of_vectors:
 538
 539
 540         . = . + (0x100 - ( . & 0xff ))  /* align for debug */
 541
 542 /*
 543  * This code finishes saving the registers to the exception frame
 544  * and jumps to the appropriate handler for the exception.
 545  * Register r21 is pointer into trap frame, r1 has new stack pointer.
 546  */
 547         .globl  transfer_to_handler
 548 transfer_to_handler:
 549         stw     r22,_NIP(r21)
 550         lis     r22,MSR_POW@h
 551         andc    r23,r23,r22
 552         stw     r23,_MSR(r21)
 553         SAVE_GPR(7, r21)
 554         SAVE_4GPRS(8, r21)
 555         SAVE_8GPRS(12, r21)
 556         SAVE_8GPRS(24, r21)
 557
 558         mflr    r23
 559         andi.   r24,r23,0x3f00          /* get vector offset */
 560         stw     r24,TRAP(r21)
 561         li      r22,0
 562         stw     r22,RESULT(r21)
 563         mtspr   SPRG2,r22               /* r1 is now kernel sp */
 564
 565         lwz     r24,0(r23)              /* virtual address of handler */
 566         lwz     r23,4(r23)              /* where to go when done */
 567         mtspr   SRR0,r24
 568         mtspr   SRR1,r20
 569         mtlr    r23
 570         SYNC
 571         rfi                             /* jump to handler, enable MMU */
 572
 573 int_return:
 574         mfmsr   r28             /* Disable interrupts */
 575         li      r4,0
 576         ori     r4,r4,MSR_EE
 577         andc    r28,r28,r4
 578         SYNC                    /* Some chip revs need this... */
 579         mtmsr   r28
 580         SYNC
 581         lwz     r2,_CTR(r1)
 582         lwz     r0,_LINK(r1)
 583         mtctr   r2
 584         mtlr    r0
 585         lwz     r2,_XER(r1)
 586         lwz     r0,_CCR(r1)
 587         mtspr   XER,r2
 588         mtcrf   0xFF,r0
 589         REST_10GPRS(3, r1)
 590         REST_10GPRS(13, r1)
 591         REST_8GPRS(23, r1)
 592         REST_GPR(31, r1)
 593         lwz     r2,_NIP(r1)     /* Restore environment */
 594         lwz     r0,_MSR(r1)
 595         mtspr   SRR0,r2
 596         mtspr   SRR1,r0
 597         lwz     r0,GPR0(r1)
 598         lwz     r2,GPR2(r1)
 599         lwz     r1,GPR1(r1)
 600         SYNC
 601         rfi
 602
 603 crit_return:
 604         mfmsr   r28             /* Disable interrupts */
 605         li      r4,0
 606         ori     r4,r4,MSR_EE
 607         andc    r28,r28,r4
 608         SYNC                    /* Some chip revs need this... */
 609         mtmsr   r28
 610         SYNC
 611         lwz     r2,_CTR(r1)
 612         lwz     r0,_LINK(r1)
 613         mtctr   r2
 614         mtlr    r0
 615         lwz     r2,_XER(r1)
 616         lwz     r0,_CCR(r1)
 617         mtspr   XER,r2
 618         mtcrf   0xFF,r0
 619         REST_10GPRS(3, r1)
 620         REST_10GPRS(13, r1)
 621         REST_8GPRS(23, r1)
 622         REST_GPR(31, r1)
 623         lwz     r2,_NIP(r1)     /* Restore environment */
 624         lwz     r0,_MSR(r1)
 625         mtspr   SPRN_CSRR0,r2
 626         mtspr   SPRN_CSRR1,r0
 627         lwz     r0,GPR0(r1)
 628         lwz     r2,GPR2(r1)
 629         lwz     r1,GPR1(r1)
 630         SYNC
 631         rfci
 632
 633 mck_return:
 634         mfmsr   r28             /* Disable interrupts */
 635         li      r4,0
 636         ori     r4,r4,MSR_EE
 637         andc    r28,r28,r4
 638         SYNC                    /* Some chip revs need this... */
 639         mtmsr   r28
 640         SYNC
 641         lwz     r2,_CTR(r1)
 642         lwz     r0,_LINK(r1)
 643         mtctr   r2
 644         mtlr    r0
 645         lwz     r2,_XER(r1)
 646         lwz     r0,_CCR(r1)
 647         mtspr   XER,r2
 648         mtcrf   0xFF,r0
 649         REST_10GPRS(3, r1)
 650         REST_10GPRS(13, r1)
 651         REST_8GPRS(23, r1)
 652         REST_GPR(31, r1)
 653         lwz     r2,_NIP(r1)     /* Restore environment */
 654         lwz     r0,_MSR(r1)
 655         mtspr   SPRN_MCSRR0,r2
 656         mtspr   SPRN_MCSRR1,r0
 657         lwz     r0,GPR0(r1)
 658         lwz     r2,GPR2(r1)
 659         lwz     r1,GPR1(r1)
 660         SYNC
 661         rfmci
 662
 663 /* Cache functions.
 664 */
 665 .globl invalidate_icache
 666 invalidate_icache:
 667         mfspr   r0,L1CSR1
 668         ori     r0,r0,L1CSR1_ICFI
 669         msync
 670         isync
 671         mtspr   L1CSR1,r0
 672         isync
 673         blr                             /* entire I cache */
 674
 675 .globl invalidate_dcache
 676 invalidate_dcache:
 677         mfspr   r0,L1CSR0
 678         ori     r0,r0,L1CSR0_DCFI
 679         msync
 680         isync
 681         mtspr   L1CSR0,r0
 682         isync
 683         blr
 684
 685         .globl  icache_enable
 686 icache_enable:
 687         mflr    r8
 688         bl      invalidate_icache
 689         mtlr    r8
 690         isync
 691         mfspr   r4,L1CSR1
 692         ori     r4,r4,0x0001
 693         oris    r4,r4,0x0001
 694         mtspr   L1CSR1,r4
 695         isync
 696         blr
 697
 698         .globl  icache_disable
 699 icache_disable:
 700         mfspr   r0,L1CSR1
 701         lis     r3,0
 702         ori     r3,r3,L1CSR1_ICE
 703         andc    r0,r0,r3
 704         mtspr   L1CSR1,r0
 705         isync
 706         blr
 707
 708         .globl  icache_status
 709 icache_status:
 710         mfspr   r3,L1CSR1
 711         andi.   r3,r3,L1CSR1_ICE
 712         blr
 713
 714         .globl  dcache_enable
 715 dcache_enable:
 716         mflr    r8
 717         bl      invalidate_dcache
 718         mtlr    r8
 719         isync
 720         mfspr   r0,L1CSR0
 721         ori     r0,r0,0x0001
 722         oris    r0,r0,0x0001
 723         msync
 724         isync
 725         mtspr   L1CSR0,r0
 726         isync
 727         blr
 728
 729         .globl  dcache_disable
 730 dcache_disable:
 731         mfspr   r3,L1CSR0
 732         lis     r4,0
 733         ori     r4,r4,L1CSR0_DCE
 734         andc    r3,r3,r4
 735         mtspr   L1CSR0,r0
 736         isync
 737         blr
 738
 739         .globl  dcache_status
 740 dcache_status:
 741         mfspr   r3,L1CSR0
 742         andi.   r3,r3,L1CSR0_DCE
 743         blr
 744
 745         .globl get_pir
 746 get_pir:
 747         mfspr   r3,PIR
 748         blr
 749
 750         .globl get_pvr
 751 get_pvr:
 752         mfspr   r3,PVR
 753         blr
 754
 755         .globl get_svr
 756 get_svr:
 757         mfspr   r3,SVR
 758         blr
 759
 760         .globl wr_tcr
 761 wr_tcr:
 762         mtspr   TCR,r3
 763         blr
 764
 765 /*------------------------------------------------------------------------------- */
 766 /* Function:     in8 */
 767 /* Description:  Input 8 bits */
 768 /*------------------------------------------------------------------------------- */
 769         .globl  in8
 770 in8:
 771         lbz     r3,0x0000(r3)
 772         blr
 773
 774 /*------------------------------------------------------------------------------- */
 775 /* Function:     out8 */
 776 /* Description:  Output 8 bits */
 777 /*------------------------------------------------------------------------------- */
 778         .globl  out8
 779 out8:
 780         stb     r4,0x0000(r3)
 781         sync
 782         blr
 783
 784 /*------------------------------------------------------------------------------- */
 785 /* Function:     out16 */
 786 /* Description:  Output 16 bits */
 787 /*------------------------------------------------------------------------------- */
 788         .globl  out16
 789 out16:
 790         sth     r4,0x0000(r3)
 791         sync
 792         blr
 793
 794 /*------------------------------------------------------------------------------- */
 795 /* Function:     out16r */
 796 /* Description:  Byte reverse and output 16 bits */
 797 /*------------------------------------------------------------------------------- */
 798         .globl  out16r
 799 out16r:
 800         sthbrx  r4,r0,r3
 801         sync
 802         blr
 803
 804 /*------------------------------------------------------------------------------- */
 805 /* Function:     out32 */
 806 /* Description:  Output 32 bits */
 807 /*------------------------------------------------------------------------------- */
 808         .globl  out32
 809 out32:
 810         stw     r4,0x0000(r3)
 811         sync
 812         blr
 813
 814 /*------------------------------------------------------------------------------- */
 815 /* Function:     out32r */
 816 /* Description:  Byte reverse and output 32 bits */
 817 /*------------------------------------------------------------------------------- */
 818         .globl  out32r
 819 out32r:
 820         stwbrx  r4,r0,r3
 821         sync
 822         blr
 823
 824 /*------------------------------------------------------------------------------- */
 825 /* Function:     in16 */
 826 /* Description:  Input 16 bits */
 827 /*------------------------------------------------------------------------------- */
 828         .globl  in16
 829 in16:
 830         lhz     r3,0x0000(r3)
 831         blr
 832
 833 /*------------------------------------------------------------------------------- */
 834 /* Function:     in16r */
 835 /* Description:  Input 16 bits and byte reverse */
 836 /*------------------------------------------------------------------------------- */
 837         .globl  in16r
 838 in16r:
 839         lhbrx   r3,r0,r3
 840         blr
 841
 842 /*------------------------------------------------------------------------------- */
 843 /* Function:     in32 */
 844 /* Description:  Input 32 bits */
 845 /*------------------------------------------------------------------------------- */
 846         .globl  in32
 847 in32:
 848         lwz     3,0x0000(3)
 849         blr
 850
 851 /*------------------------------------------------------------------------------- */
 852 /* Function:     in32r */
 853 /* Description:  Input 32 bits and byte reverse */
 854 /*------------------------------------------------------------------------------- */
 855         .globl  in32r
 856 in32r:
 857         lwbrx   r3,r0,r3
 858         blr
 859 #endif  /* !CONFIG_NAND_SPL */
 860
 861 /*------------------------------------------------------------------------------*/
 862
 863 /*
 864  * void write_tlb(mas0, mas1, mas2, mas3, mas7)
 865  */
 866         .globl  write_tlb
 867 write_tlb:
 868         mtspr   MAS0,r3
 869         mtspr   MAS1,r4
 870         mtspr   MAS2,r5
 871         mtspr   MAS3,r6
 872 #ifdef CONFIG_ENABLE_36BIT_PHYS
 873         mtspr   MAS7,r7
 874 #endif
 875         li      r3,0
 876 #ifdef CONFIG_SYS_BOOK3E_HV
 877         mtspr   MAS8,r3
 878 #endif
 879         isync
 880         tlbwe
 881         msync
 882         isync
 883         blr
 884
 885 /*
 886  * void relocate_code (addr_sp, gd, addr_moni)
 887  *
 888  * This "function" does not return, instead it continues in RAM
 889  * after relocating the monitor code.
 890  *
 891  * r3 = dest
 892  * r4 = src
 893  * r5 = length in bytes
 894  * r6 = cachelinesize
 895  */
 896         .globl  relocate_code
 897 relocate_code:
 898         mr      r1,r3           /* Set new stack pointer                */
 899         mr      r9,r4           /* Save copy of Init Data pointer       */
 900         mr      r10,r5          /* Save copy of Destination Address     */
 901
 902         GET_GOT
 903         mr      r3,r5                           /* Destination Address  */
 904         lis     r4,CONFIG_SYS_MONITOR_BASE@h            /* Source      Address  */
 905         ori     r4,r4,CONFIG_SYS_MONITOR_BASE@l
 906         lwz     r5,GOT(__init_end)
 907         sub     r5,r5,r4
 908         li      r6,CONFIG_SYS_CACHELINE_SIZE            /* Cache Line Size      */
 909
 910         /*
 911          * Fix GOT pointer:
 912          *
 913          * New GOT-PTR = (old GOT-PTR - CONFIG_SYS_MONITOR_BASE) + Destination Address
 914          *
 915          * Offset:
 916          */
 917         sub     r15,r10,r4
 918
 919         /* First our own GOT */
 920         add     r12,r12,r15
 921         /* the the one used by the C code */
 922         add     r30,r30,r15
 923
 924         /*
 925          * Now relocate code
 926          */
 927
 928         cmplw   cr1,r3,r4
 929         addi    r0,r5,3
 930         srwi.   r0,r0,2
 931         beq     cr1,4f          /* In place copy is not necessary       */
 932         beq     7f              /* Protect against 0 count              */
 933         mtctr   r0
 934         bge     cr1,2f
 935
 936         la      r8,-4(r4)
 937         la      r7,-4(r3)
 938 1:      lwzu    r0,4(r8)
 939         stwu    r0,4(r7)
 940         bdnz    1b
 941         b       4f
 942
 943 2:      slwi    r0,r0,2
 944         add     r8,r4,r0
 945         add     r7,r3,r0
 946 3:      lwzu    r0,-4(r8)
 947         stwu    r0,-4(r7)
 948         bdnz    3b
 949
 950 /*
 951  * Now flush the cache: note that we must start from a cache aligned
 952  * address. Otherwise we might miss one cache line.
 953  */
 954 4:      cmpwi   r6,0
 955         add     r5,r3,r5
 956         beq     7f              /* Always flush prefetch queue in any case */
 957         subi    r0,r6,1
 958         andc    r3,r3,r0
 959         mr      r4,r3
 960 5:      dcbst   0,r4
 961         add     r4,r4,r6
 962         cmplw   r4,r5
 963         blt     5b
 964         sync                    /* Wait for all dcbst to complete on bus */
 965         mr      r4,r3
 966 6:      icbi    0,r4
 967         add     r4,r4,r6
 968         cmplw   r4,r5
 969         blt     6b
 970 7:      sync                    /* Wait for all icbi to complete on bus */
 971         isync
 972
 973         /*
 974          * Re-point the IVPR at RAM
 975          */
 976         mtspr   IVPR,r10
 977
 978 /*
 979  * We are done. Do not return, instead branch to second part of board
 980  * initialization, now running from RAM.
 981  */
 982
 983         addi    r0,r10,in_ram - _start + _START_OFFSET
 984         mtlr    r0
 985         blr                             /* NEVER RETURNS! */
 986         .globl  in_ram
 987 in_ram:
 988
 989         /*
 990          * Relocation Function, r12 point to got2+0x8000
 991          *
 992          * Adjust got2 pointers, no need to check for 0, this code
 993          * already puts a few entries in the table.
 994          */
 995         li      r0,__got2_entries@sectoff@l
 996         la      r3,GOT(_GOT2_TABLE_)
 997         lwz     r11,GOT(_GOT2_TABLE_)
 998         mtctr   r0
 999         sub     r11,r3,r11
1000         addi    r3,r3,-4
1001 1:      lwzu    r0,4(r3)
1002         cmpwi   r0,0
1003         beq-    2f
1004         add     r0,r0,r11
1005         stw     r0,0(r3)
1006 2:      bdnz    1b
1007
1008         /*
1009          * Now adjust the fixups and the pointers to the fixups
1010          * in case we need to move ourselves again.
1011          */
1012         li      r0,__fixup_entries@sectoff@l
1013         lwz     r3,GOT(_FIXUP_TABLE_)
1014         cmpwi   r0,0
1015         mtctr   r0
1016         addi    r3,r3,-4
1017         beq     4f
1018 3:      lwzu    r4,4(r3)
1019         lwzux   r0,r4,r11
1020         add     r0,r0,r11
1021         stw     r10,0(r3)
1022         stw     r0,0(r4)
1023         bdnz    3b
1024 4:
1025 clear_bss:
1026         /*
1027          * Now clear BSS segment
1028          */
1029         lwz     r3,GOT(__bss_start)
1030         lwz     r4,GOT(_end)
1031
1032         cmplw   0,r3,r4
1033         beq     6f
1034
1035         li      r0,0
1036 5:
1037         stw     r0,0(r3)
1038         addi    r3,r3,4
1039         cmplw   0,r3,r4
1040         bne     5b
1041 6:
1042
1043         mr      r3,r9           /* Init Data pointer            */
1044         mr      r4,r10          /* Destination Address          */
1045         bl      board_init_r
1046
1047 #ifndef CONFIG_NAND_SPL
1048         /*
1049          * Copy exception vector code to low memory
1050          *
1051          * r3: dest_addr
1052          * r7: source address, r8: end address, r9: target address
1053          */
1054         .globl  trap_init
1055 trap_init:
1056         mflr    r4                      /* save link register           */
1057         GET_GOT
1058         lwz     r7,GOT(_start_of_vectors)
1059         lwz     r8,GOT(_end_of_vectors)
1060
1061         li      r9,0x100                /* reset vector always at 0x100 */
1062
1063         cmplw   0,r7,r8
1064         bgelr                           /* return if r7>=r8 - just in case */
1065 1:
1066         lwz     r0,0(r7)
1067         stw     r0,0(r9)
1068         addi    r7,r7,4
1069         addi    r9,r9,4
1070         cmplw   0,r7,r8
1071         bne     1b
1072
1073         /*
1074          * relocate `hdlr' and `int_return' entries
1075          */
1076         li      r7,.L_CriticalInput - _start + _START_OFFSET
1077         bl      trap_reloc
1078         li      r7,.L_MachineCheck - _start + _START_OFFSET
1079         bl      trap_reloc
1080         li      r7,.L_DataStorage - _start + _START_OFFSET
1081         bl      trap_reloc
1082         li      r7,.L_InstStorage - _start + _START_OFFSET
1083         bl      trap_reloc
1084         li      r7,.L_ExtInterrupt - _start + _START_OFFSET
1085         bl      trap_reloc
1086         li      r7,.L_Alignment - _start + _START_OFFSET
1087         bl      trap_reloc
1088         li      r7,.L_ProgramCheck - _start + _START_OFFSET
1089         bl      trap_reloc
1090         li      r7,.L_FPUnavailable - _start + _START_OFFSET
1091         bl      trap_reloc
1092         li      r7,.L_Decrementer - _start + _START_OFFSET
1093         bl      trap_reloc
1094         li      r7,.L_IntervalTimer - _start + _START_OFFSET
1095         li      r8,_end_of_vectors - _start + _START_OFFSET
1096 2:
1097         bl      trap_reloc
1098         addi    r7,r7,0x100             /* next exception vector        */
1099         cmplw   0,r7,r8
1100         blt     2b
1101
1102         lis     r7,0x0
1103         mtspr   IVPR,r7
1104
1105         mtlr    r4                      /* restore link register        */
1106         blr
1107
1108 .globl unlock_ram_in_cache
1109 unlock_ram_in_cache:
1110         /* invalidate the INIT_RAM section */
1111         lis     r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@h
1112         ori     r3,r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@l
1113         mfspr   r4,L1CFG0
1114         andi.   r4,r4,0x1ff
1115         slwi    r4,r4,(10 - 1 - L1_CACHE_SHIFT)
1116         mtctr   r4
1117 1:      dcbi    r0,r3
1118         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
1119         bdnz    1b
1120         sync
1121
1122         /* Invalidate the TLB entries for the cache */
1123         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
1124         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
1125         tlbivax 0,r3
1126         addi    r3,r3,0x1000
1127         tlbivax 0,r3
1128         addi    r3,r3,0x1000
1129         tlbivax 0,r3
1130         addi    r3,r3,0x1000
1131         tlbivax 0,r3
1132         isync
1133         blr
1134
1135 .globl flush_dcache
1136 flush_dcache:
1137         mfspr   r3,SPRN_L1CFG0
1138
1139         rlwinm  r5,r3,9,3       /* Extract cache block size */
1140         twlgti  r5,1            /* Only 32 and 64 byte cache blocks
1141                                  * are currently defined.
1142                                  */
1143         li      r4,32
1144         subfic  r6,r5,2         /* r6 = log2(1KiB / cache block size) -
1145                                  *      log2(number of ways)
1146                                  */
1147         slw     r5,r4,r5        /* r5 = cache block size */
1148
1149         rlwinm  r7,r3,0,0xff    /* Extract number of KiB in the cache */
1150         mulli   r7,r7,13        /* An 8-way cache will require 13
1151                                  * loads per set.
1152                                  */
1153         slw     r7,r7,r6
1154
1155         /* save off HID0 and set DCFA */
1156         mfspr   r8,SPRN_HID0
1157         ori     r9,r8,HID0_DCFA@l
1158         mtspr   SPRN_HID0,r9
1159         isync
1160
1161         lis     r4,0
1162         mtctr   r7
1163
1164 1:      lwz     r3,0(r4)        /* Load... */
1165         add     r4,r4,r5
1166         bdnz    1b
1167
1168         msync
1169         lis     r4,0
1170         mtctr   r7
1171
1172 1:      dcbf    0,r4            /* ...and flush. */
1173         add     r4,r4,r5
1174         bdnz    1b
1175
1176         /* restore HID0 */
1177         mtspr   SPRN_HID0,r8
1178         isync
1179
1180         blr
1181
1182 .globl setup_ivors
1183 setup_ivors:
1184
1185 #include "fixed_ivor.S"
1186         blr
1187 #endif /* !CONFIG_NAND_SPL */