cpu/mpc85xx/release.S

   1 /*
   2  * Copyright 2008-2009 Freescale Semiconductor, Inc.
   3  * Kumar Gala <kumar.gala@freescale.com>
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <config.h>
  25 #include <mpc85xx.h>
  26 #include <version.h>
  27
  28 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  29
  30 #include <ppc_asm.tmpl>
  31 #include <ppc_defs.h>
  32
  33 #include <asm/cache.h>
  34 #include <asm/mmu.h>
  35
  36 /* To boot secondary cpus, we need a place for them to start up.
  37  * Normally, they start at 0xfffffffc, but that's usually the
  38  * firmware, and we don't want to have to run the firmware again.
  39  * Instead, the primary cpu will set the BPTR to point here to
  40  * this page.  We then set up the core, and head to
  41  * start_secondary.  Note that this means that the code below
  42  * must never exceed 1023 instructions (the branch at the end
  43  * would then be the 1024th).
  44  */
  45         .globl  __secondary_start_page
  46         .align  12
  47 __secondary_start_page:
  48 /* First do some preliminary setup */
  49         lis     r3, HID0_EMCP@h         /* enable machine check */
  50 #ifndef CONFIG_E500MC
  51         ori     r3,r3,HID0_TBEN@l       /* enable Timebase */
  52 #endif
  53 #ifdef CONFIG_PHYS_64BIT
  54         ori     r3,r3,HID0_ENMAS7@l     /* enable MAS7 updates */
  55 #endif
  56         mtspr   SPRN_HID0,r3
  57
  58 #ifndef CONFIG_E500MC
  59         li      r3,(HID1_ASTME|HID1_ABE)@l      /* Addr streaming & broadcast */
  60         mtspr   SPRN_HID1,r3
  61 #endif
  62
  63         /* Enable branch prediction */
  64         li      r3,0x201
  65         mtspr   SPRN_BUCSR,r3
  66
  67         /* Ensure TB is 0 */
  68         li      r3,0
  69         mttbl   r3
  70         mttbu   r3
  71
  72         /* Enable/invalidate the I-Cache */
  73         lis     r2,(L1CSR1_ICFI|L1CSR1_ICLFR)@h
  74         ori     r2,r2,(L1CSR1_ICFI|L1CSR1_ICLFR)@l
  75         mtspr   SPRN_L1CSR1,r2
  76 1:
  77         mfspr   r3,SPRN_L1CSR1
  78         and.    r1,r3,r2
  79         bne     1b
  80
  81         lis     r3,(L1CSR1_CPE|L1CSR1_ICE)@h
  82         ori     r3,r3,(L1CSR1_CPE|L1CSR1_ICE)@l
  83         mtspr   SPRN_L1CSR1,r3
  84         isync
  85 2:
  86         mfspr   r3,SPRN_L1CSR1
  87         andi.   r1,r3,L1CSR1_ICE@l
  88         beq     2b
  89
  90         /* Enable/invalidate the D-Cache */
  91         lis     r2,(L1CSR0_DCFI|L1CSR0_DCLFR)@h
  92         ori     r2,r2,(L1CSR0_DCFI|L1CSR0_DCLFR)@l
  93         mtspr   SPRN_L1CSR0,r2
  94 1:
  95         mfspr   r3,SPRN_L1CSR0
  96         and.    r1,r3,r2
  97         bne     1b
  98
  99         lis     r3,(L1CSR0_CPE|L1CSR0_DCE)@h
 100         ori     r3,r3,(L1CSR0_CPE|L1CSR0_DCE)@l
 101         mtspr   SPRN_L1CSR0,r3
 102         isync
 103 2:
 104         mfspr   r3,SPRN_L1CSR0
 105         andi.   r1,r3,L1CSR0_DCE@l
 106         beq     2b
 107
 108 #define toreset(x) (x - __secondary_start_page + 0xfffff000)
 109
 110         /* get our PIR to figure out our table entry */
 111         lis     r3,toreset(__spin_table)@h
 112         ori     r3,r3,toreset(__spin_table)@l
 113
 114         /* r10 has the base address for the entry */
 115         mfspr   r0,SPRN_PIR
 116 #ifdef CONFIG_E500MC
 117         rlwinm  r4,r0,27,27,31
 118 #else
 119         mr      r4,r0
 120 #endif
 121         slwi    r8,r4,5
 122         add     r10,r3,r8
 123
 124 #if defined(CONFIG_E500MC) && defined(CONFIG_SYS_CACHE_STASHING)
 125         /* set stash id to (coreID) * 2 + 32 + L1 CT (0) */
 126         slwi    r8,r4,1
 127         addi    r8,r8,32
 128         mtspr   L1CSR2,r8
 129 #endif
 130
 131 #ifdef CONFIG_BACKSIDE_L2_CACHE
 132         /* Enable/invalidate the L2 cache */
 133         msync
 134         lis     r2,(L2CSR0_L2FI|L2CSR0_L2LFC)@h
 135         ori     r2,r2,(L2CSR0_L2FI|L2CSR0_L2LFC)@l
 136         mtspr   SPRN_L2CSR0,r2
 137 1:
 138         mfspr   r3,SPRN_L2CSR0
 139         and.    r1,r3,r2
 140         bne     1b
 141
 142 #ifdef CONFIG_SYS_CACHE_STASHING
 143         /* set stash id to (coreID) * 2 + 32 + L2 (1) */
 144         addi    r3,r8,1
 145         mtspr   SPRN_L2CSR1,r3
 146 #endif
 147
 148         lis     r3,CONFIG_SYS_INIT_L2CSR0@h
 149         ori     r3,r3,CONFIG_SYS_INIT_L2CSR0@l
 150         mtspr   SPRN_L2CSR0,r3
 151         isync
 152 2:
 153         mfspr   r3,SPRN_L2CSR0
 154         andis.  r1,r3,L2CSR0_L2E@h
 155         beq     2b
 156 #endif
 157
 158 #define EPAPR_MAGIC             (0x45504150)
 159 #define ENTRY_ADDR_UPPER        0
 160 #define ENTRY_ADDR_LOWER        4
 161 #define ENTRY_R3_UPPER          8
 162 #define ENTRY_R3_LOWER          12
 163 #define ENTRY_RESV              16
 164 #define ENTRY_PIR               20
 165 #define ENTRY_R6_UPPER          24
 166 #define ENTRY_R6_LOWER          28
 167 #define ENTRY_SIZE              32
 168
 169         /* setup the entry */
 170         li      r3,0
 171         li      r8,1
 172         stw     r0,ENTRY_PIR(r10)
 173         stw     r3,ENTRY_ADDR_UPPER(r10)
 174         stw     r8,ENTRY_ADDR_LOWER(r10)
 175         stw     r3,ENTRY_R3_UPPER(r10)
 176         stw     r4,ENTRY_R3_LOWER(r10)
 177         stw     r3,ENTRY_R6_UPPER(r10)
 178         stw     r3,ENTRY_R6_LOWER(r10)
 179
 180         /* load r13 with the address of the 'bootpg' in SDRAM */
 181         lis     r13,toreset(__bootpg_addr)@h
 182         ori     r13,r13,toreset(__bootpg_addr)@l
 183         lwz     r13,0(r13)
 184
 185         /* setup mapping for AS = 1, and jump there */
 186         lis     r11,(MAS0_TLBSEL(1)|MAS0_ESEL(1))@h
 187         mtspr   SPRN_MAS0,r11
 188         lis     r11,(MAS1_VALID|MAS1_IPROT)@h
 189         ori     r11,r11,(MAS1_TS|MAS1_TSIZE(BOOKE_PAGESZ_4K))@l
 190         mtspr   SPRN_MAS1,r11
 191         oris    r11,r13,(MAS2_I|MAS2_G)@h
 192         ori     r11,r13,(MAS2_I|MAS2_G)@l
 193         mtspr   SPRN_MAS2,r11
 194         oris    r11,r13,(MAS3_SX|MAS3_SW|MAS3_SR)@h
 195         ori     r11,r13,(MAS3_SX|MAS3_SW|MAS3_SR)@l
 196         mtspr   SPRN_MAS3,r11
 197         tlbwe
 198
 199         bl      1f
 200 1:      mflr    r11
 201         /*
 202          * OR in 0xfff to create a mask of the bootpg SDRAM address.  We use
 203          * this mask to fixup the cpu spin table and the address that we want
 204          * to jump to, eg change them from 0xfffffxxx to 0x7ffffxxx if the
 205          * bootpg is at 0x7ffff000 in SDRAM.
 206          */
 207         ori     r13,r13,0xfff
 208         and     r11, r11, r13
 209         and     r10, r10, r13
 210
 211         addi    r11,r11,(2f-1b)
 212         mfmsr   r13
 213         ori     r12,r13,MSR_IS|MSR_DS@l
 214
 215         mtspr   SPRN_SRR0,r11
 216         mtspr   SPRN_SRR1,r12
 217         rfi
 218
 219         /* spin waiting for addr */
 220 2:
 221         lwz     r4,ENTRY_ADDR_LOWER(r10)
 222         andi.   r11,r4,1
 223         bne     2b
 224         isync
 225
 226         /* setup IVORs to match fixed offsets */
 227 #include "fixed_ivor.S"
 228
 229         /* get the upper bits of the addr */
 230         lwz     r11,ENTRY_ADDR_UPPER(r10)
 231
 232         /* setup branch addr */
 233         mtspr   SPRN_SRR0,r4
 234
 235         /* mark the entry as released */
 236         li      r8,3
 237         stw     r8,ENTRY_ADDR_LOWER(r10)
 238
 239         /* mask by ~64M to setup our tlb we will jump to */
 240         rlwinm  r12,r4,0,0,5
 241
 242         /* setup r3, r4, r5, r6, r7, r8, r9 */
 243         lwz     r3,ENTRY_R3_LOWER(r10)
 244         li      r4,0
 245         li      r5,0
 246         lwz     r6,ENTRY_R6_LOWER(r10)
 247         lis     r7,(64*1024*1024)@h
 248         li      r8,0
 249         li      r9,0
 250
 251         /* load up the pir */
 252         lwz     r0,ENTRY_PIR(r10)
 253         mtspr   SPRN_PIR,r0
 254         mfspr   r0,SPRN_PIR
 255         stw     r0,ENTRY_PIR(r10)
 256
 257         mtspr   IVPR,r12
 258 /*
 259  * Coming here, we know the cpu has one TLB mapping in TLB1[0]
 260  * which maps 0xfffff000-0xffffffff one-to-one.  We set up a
 261  * second mapping that maps addr 1:1 for 64M, and then we jump to
 262  * addr
 263  */
 264         lis     r10,(MAS0_TLBSEL(1)|MAS0_ESEL(0))@h
 265         mtspr   SPRN_MAS0,r10
 266         lis     r10,(MAS1_VALID|MAS1_IPROT)@h
 267         ori     r10,r10,(MAS1_TSIZE(BOOKE_PAGESZ_64M))@l
 268         mtspr   SPRN_MAS1,r10
 269         /* WIMGE = 0b00000 for now */
 270         mtspr   SPRN_MAS2,r12
 271         ori     r12,r12,(MAS3_SX|MAS3_SW|MAS3_SR)
 272         mtspr   SPRN_MAS3,r12
 273 #ifdef CONFIG_ENABLE_36BIT_PHYS
 274         mtspr   SPRN_MAS7,r11
 275 #endif
 276         tlbwe
 277
 278 /* Now we have another mapping for this page, so we jump to that
 279  * mapping
 280  */
 281         mtspr   SPRN_SRR1,r13
 282         rfi
 283
 284         /*
 285          * Allocate some space for the SDRAM address of the bootpg.
 286          * This variable has to be in the boot page so that it can
 287          * be accessed by secondary cores when they come out of reset.
 288          */
 289         .globl __bootpg_addr
 290 __bootpg_addr:
 291         .long   0
 292
 293         .align L1_CACHE_SHIFT
 294         .globl __spin_table
 295 __spin_table:
 296         .space CONFIG_MAX_CPUS*ENTRY_SIZE
 297
 298         /* Fill in the empty space.  The actual reset vector is
 299          * the last word of the page */
 300 __secondary_start_code_end:
 301         .space 4092 - (__secondary_start_code_end - __secondary_start_page)
 302 __secondary_reset_vector:
 303         b       __secondary_start_page