cpu/mpc85xx/cpu.c

   1 /*
   2  * Copyright 2004,2007,2008 Freescale Semiconductor, Inc.
   3  * (C) Copyright 2002, 2003 Motorola Inc.
   4  * Xianghua Xiao (X.Xiao@motorola.com)
   5  *
   6  * (C) Copyright 2000
   7  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  */
  27
  28 #include <config.h>
  29 #include <common.h>
  30 #include <watchdog.h>
  31 #include <command.h>
  32 #include <tsec.h>
  33 #include <netdev.h>
  34 #include <fsl_esdhc.h>
  35 #include <asm/cache.h>
  36 #include <asm/io.h>
  37
  38 DECLARE_GLOBAL_DATA_PTR;
  39
  40 struct cpu_type cpu_type_list [] = {
  41         CPU_TYPE_ENTRY(8533, 8533),
  42         CPU_TYPE_ENTRY(8533, 8533_E),
  43         CPU_TYPE_ENTRY(8535, 8535),
  44         CPU_TYPE_ENTRY(8535, 8535_E),
  45         CPU_TYPE_ENTRY(8536, 8536),
  46         CPU_TYPE_ENTRY(8536, 8536_E),
  47         CPU_TYPE_ENTRY(8540, 8540),
  48         CPU_TYPE_ENTRY(8541, 8541),
  49         CPU_TYPE_ENTRY(8541, 8541_E),
  50         CPU_TYPE_ENTRY(8543, 8543),
  51         CPU_TYPE_ENTRY(8543, 8543_E),
  52         CPU_TYPE_ENTRY(8544, 8544),
  53         CPU_TYPE_ENTRY(8544, 8544_E),
  54         CPU_TYPE_ENTRY(8545, 8545),
  55         CPU_TYPE_ENTRY(8545, 8545_E),
  56         CPU_TYPE_ENTRY(8547, 8547_E),
  57         CPU_TYPE_ENTRY(8548, 8548),
  58         CPU_TYPE_ENTRY(8548, 8548_E),
  59         CPU_TYPE_ENTRY(8555, 8555),
  60         CPU_TYPE_ENTRY(8555, 8555_E),
  61         CPU_TYPE_ENTRY(8560, 8560),
  62         CPU_TYPE_ENTRY(8567, 8567),
  63         CPU_TYPE_ENTRY(8567, 8567_E),
  64         CPU_TYPE_ENTRY(8568, 8568),
  65         CPU_TYPE_ENTRY(8568, 8568_E),
  66         CPU_TYPE_ENTRY(8569, 8569),
  67         CPU_TYPE_ENTRY(8569, 8569_E),
  68         CPU_TYPE_ENTRY(8572, 8572),
  69         CPU_TYPE_ENTRY(8572, 8572_E),
  70         CPU_TYPE_ENTRY(P2020, P2020),
  71         CPU_TYPE_ENTRY(P2020, P2020_E),
  72 };
  73
  74 struct cpu_type *identify_cpu(u32 ver)
  75 {
  76         int i;
  77         for (i = 0; i < ARRAY_SIZE(cpu_type_list); i++)
  78                 if (cpu_type_list[i].soc_ver == ver)
  79                         return &cpu_type_list[i];
  80
  81         return NULL;
  82 }
  83
  84 int checkcpu (void)
  85 {
  86         sys_info_t sysinfo;
  87         uint pvr, svr;
  88         uint fam;
  89         uint ver;
  90         uint major, minor;
  91         struct cpu_type *cpu;
  92         char buf1[32], buf2[32];
  93 #ifdef CONFIG_DDR_CLK_FREQ
  94         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  95         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  96                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  97 #else
  98         u32 ddr_ratio = 0;
  99 #endif
 100         int i;
 101
 102         svr = get_svr();
 103         ver = SVR_SOC_VER(svr);
 104         major = SVR_MAJ(svr);
 105 #ifdef CONFIG_MPC8536
 106         major &= 0x7; /* the msb of this nibble is a mfg code */
 107 #endif
 108         minor = SVR_MIN(svr);
 109
 110 #if (CONFIG_NUM_CPUS > 1)
 111         volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC85xx_PIC_ADDR);
 112         printf("CPU%d:  ", pic->whoami);
 113 #else
 114         puts("CPU:   ");
 115 #endif
 116
 117         cpu = identify_cpu(ver);
 118         if (cpu) {
 119                 puts(cpu->name);
 120
 121                 if (IS_E_PROCESSOR(svr))
 122                         puts("E");
 123         } else {
 124                 puts("Unknown");
 125         }
 126
 127         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 128
 129         pvr = get_pvr();
 130         fam = PVR_FAM(pvr);
 131         ver = PVR_VER(pvr);
 132         major = PVR_MAJ(pvr);
 133         minor = PVR_MIN(pvr);
 134
 135         printf("Core:  ");
 136         switch (fam) {
 137         case PVR_FAM(PVR_85xx):
 138             puts("E500");
 139             break;
 140         default:
 141             puts("Unknown");
 142             break;
 143         }
 144
 145         if (PVR_MEM(pvr) == 0x03)
 146                 puts("MC");
 147
 148         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 149
 150         get_sys_info(&sysinfo);
 151
 152         puts("Clock Configuration:");
 153         for (i = 0; i < CONFIG_NUM_CPUS; i++) {
 154                 if (!(i & 3))
 155                         printf ("\n       ");
 156                 printf("CPU%d:%-4s MHz, ",
 157                                 i,strmhz(buf1, sysinfo.freqProcessor[i]));
 158         }
 159         printf("\n       CCB:%-4s MHz,\n", strmhz(buf1, sysinfo.freqSystemBus));
 160
 161         switch (ddr_ratio) {
 162         case 0x0:
 163                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 164                         strmhz(buf1, sysinfo.freqDDRBus/2),
 165                         strmhz(buf2, sysinfo.freqDDRBus));
 166                 break;
 167         case 0x7:
 168                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Synchronous), ",
 169                         strmhz(buf1, sysinfo.freqDDRBus/2),
 170                         strmhz(buf2, sysinfo.freqDDRBus));
 171                 break;
 172         default:
 173                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Asynchronous), ",
 174                         strmhz(buf1, sysinfo.freqDDRBus/2),
 175                         strmhz(buf2, sysinfo.freqDDRBus));
 176                 break;
 177         }
 178
 179         if (sysinfo.freqLocalBus > LCRR_CLKDIV)
 180                 printf("LBC:%-4s MHz\n", strmhz(buf1, sysinfo.freqLocalBus));
 181         else
 182                 printf("LBC: unknown (LCRR[CLKDIV] = 0x%02lx)\n",
 183                        sysinfo.freqLocalBus);
 184
 185 #ifdef CONFIG_CPM2
 186         printf("CPM:   %s MHz\n", strmhz(buf1, sysinfo.freqSystemBus));
 187 #endif
 188
 189 #ifdef CONFIG_QE
 190         printf("       QE:%-4s MHz\n", strmhz(buf1, sysinfo.freqQE));
 191 #endif
 192
 193         puts("L1:    D-cache 32 kB enabled\n       I-cache 32 kB enabled\n");
 194
 195         return 0;
 196 }
 197
 198
 199 /* ------------------------------------------------------------------------- */
 200
 201 int do_reset (cmd_tbl_t *cmdtp, bd_t *bd, int flag, int argc, char *argv[])
 202 {
 203         uint pvr;
 204         uint ver;
 205         unsigned long val, msr;
 206
 207         pvr = get_pvr();
 208         ver = PVR_VER(pvr);
 209
 210         if (ver & 1){
 211         /* e500 v2 core has reset control register */
 212                 volatile unsigned int * rstcr;
 213                 rstcr = (volatile unsigned int *)(CONFIG_SYS_IMMR + 0xE00B0);
 214                 *rstcr = 0x2;           /* HRESET_REQ */
 215                 udelay(100);
 216         }
 217
 218         /*
 219          * Fallthrough if the code above failed
 220          * Initiate hard reset in debug control register DBCR0
 221          * Make sure MSR[DE] = 1
 222          */
 223
 224         msr = mfmsr ();
 225         msr |= MSR_DE;
 226         mtmsr (msr);
 227
 228         val = mfspr(DBCR0);
 229         val |= 0x70000000;
 230         mtspr(DBCR0,val);
 231
 232         return 1;
 233 }
 234
 235
 236 /*
 237  * Get timebase clock frequency
 238  */
 239 unsigned long get_tbclk (void)
 240 {
 241         return (gd->bus_clk + 4UL)/8UL;
 242 }
 243
 244
 245 #if defined(CONFIG_WATCHDOG)
 246 void
 247 watchdog_reset(void)
 248 {
 249         int re_enable = disable_interrupts();
 250         reset_85xx_watchdog();
 251         if (re_enable) enable_interrupts();
 252 }
 253
 254 void
 255 reset_85xx_watchdog(void)
 256 {
 257         /*
 258          * Clear TSR(WIS) bit by writing 1
 259          */
 260         unsigned long val;
 261         val = mfspr(SPRN_TSR);
 262         val |= TSR_WIS;
 263         mtspr(SPRN_TSR, val);
 264 }
 265 #endif  /* CONFIG_WATCHDOG */
 266
 267 #if defined(CONFIG_DDR_ECC)
 268 void dma_init(void) {
 269         volatile ccsr_dma_t *dma_base = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 270         volatile fsl_dma_t *dma = &dma_base->dma[0];
 271
 272         dma->satr = 0x00040000;
 273         dma->datr = 0x00040000;
 274         dma->sr = 0xffffffff; /* clear any errors */
 275         asm("sync; isync; msync");
 276         return;
 277 }
 278
 279 uint dma_check(void) {
 280         volatile ccsr_dma_t *dma_base = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 281         volatile fsl_dma_t *dma = &dma_base->dma[0];
 282         volatile uint status = dma->sr;
 283
 284         /* While the channel is busy, spin */
 285         while((status & 4) == 4) {
 286                 status = dma->sr;
 287         }
 288
 289         /* clear MR[CS] channel start bit */
 290         dma->mr &= 0x00000001;
 291         asm("sync;isync;msync");
 292
 293         if (status != 0) {
 294                 printf ("DMA Error: status = %x\n", status);
 295         }
 296         return status;
 297 }
 298
 299 int dma_xfer(void *dest, uint count, void *src) {
 300         volatile ccsr_dma_t *dma_base = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 301         volatile fsl_dma_t *dma = &dma_base->dma[0];
 302
 303         dma->dar = (uint) dest;
 304         dma->sar = (uint) src;
 305         dma->bcr = count;
 306         dma->mr = 0xf000004;
 307         asm("sync;isync;msync");
 308         dma->mr = 0xf000005;
 309         asm("sync;isync;msync");
 310         return dma_check();
 311 }
 312 #endif
 313
 314 /*
 315  * Configures a UPM. The function requires the respective MxMR to be set
 316  * before calling this function. "size" is the number or entries, not a sizeof.
 317  */
 318 void upmconfig (uint upm, uint * table, uint size)
 319 {
 320         int i, mdr, mad, old_mad = 0;
 321         volatile u32 *mxmr;
 322         volatile ccsr_lbc_t *lbc = (void *)(CONFIG_SYS_MPC85xx_LBC_ADDR);
 323         volatile u32 *brp,*orp;
 324         volatile u8* dummy = NULL;
 325         int upmmask;
 326
 327         switch (upm) {
 328         case UPMA:
 329                 mxmr = &lbc->mamr;
 330                 upmmask = BR_MS_UPMA;
 331                 break;
 332         case UPMB:
 333                 mxmr = &lbc->mbmr;
 334                 upmmask = BR_MS_UPMB;
 335                 break;
 336         case UPMC:
 337                 mxmr = &lbc->mcmr;
 338                 upmmask = BR_MS_UPMC;
 339                 break;
 340         default:
 341                 printf("%s: Bad UPM index %d to configure\n", __FUNCTION__, upm);
 342                 hang();
 343         }
 344
 345         /* Find the address for the dummy write transaction */
 346         for (brp = &lbc->br0, orp = &lbc->or0, i = 0; i < 8;
 347                  i++, brp += 2, orp += 2) {
 348
 349                 /* Look for a valid BR with selected UPM */
 350                 if ((in_be32(brp) & (BR_V | BR_MSEL)) == (BR_V | upmmask)) {
 351                         dummy = (volatile u8*)(in_be32(brp) & BR_BA);
 352                         break;
 353                 }
 354         }
 355
 356         if (i == 8) {
 357                 printf("Error: %s() could not find matching BR\n", __FUNCTION__);
 358                 hang();
 359         }
 360
 361         for (i = 0; i < size; i++) {
 362                 /* 1 */
 363                 out_be32(mxmr,  (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_WARR | i);
 364                 /* 2 */
 365                 out_be32(&lbc->mdr, table[i]);
 366                 /* 3 */
 367                 mdr = in_be32(&lbc->mdr);
 368                 /* 4 */
 369                 *(volatile u8 *)dummy = 0;
 370                 /* 5 */
 371                 do {
 372                         mad = in_be32(mxmr) & MxMR_MAD_MSK;
 373                 } while (mad <= old_mad && !(!mad && i == (size-1)));
 374                 old_mad = mad;
 375         }
 376         out_be32(mxmr, (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_NORM);
 377 }
 378
 379
 380 /*
 381  * Initializes on-chip ethernet controllers.
 382  * to override, implement board_eth_init()
 383  */
 384 int cpu_eth_init(bd_t *bis)
 385 {
 386 #if defined(CONFIG_ETHER_ON_FCC)
 387         fec_initialize(bis);
 388 #endif
 389
 390 #if defined(CONFIG_UEC_ETH)
 391         uec_standard_init(bis);
 392 #endif
 393
 394 #if defined(CONFIG_TSEC_ENET) || defined(CONFIG_MPC85XX_FEC)
 395         tsec_standard_init(bis);
 396 #endif
 397
 398         return 0;
 399 }
 400
 401 /*
 402  * Initializes on-chip MMC controllers.
 403  * to override, implement board_mmc_init()
 404  */
 405 int cpu_mmc_init(bd_t *bis)
 406 {
 407 #ifdef CONFIG_FSL_ESDHC
 408         return fsl_esdhc_mmc_init(bis);
 409 #else
 410         return 0;
 411 #endif
 412 }