cpu/mpc85xx/cpu.c

   1 /*
   2  * Copyright 2004,2007,2008 Freescale Semiconductor, Inc.
   3  * (C) Copyright 2002, 2003 Motorola Inc.
   4  * Xianghua Xiao (X.Xiao@motorola.com)
   5  *
   6  * (C) Copyright 2000
   7  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  */
  27
  28 #include <config.h>
  29 #include <common.h>
  30 #include <watchdog.h>
  31 #include <command.h>
  32 #include <tsec.h>
  33 #include <netdev.h>
  34 #include <asm/cache.h>
  35 #include <asm/io.h>
  36
  37 DECLARE_GLOBAL_DATA_PTR;
  38
  39 struct cpu_type cpu_type_list [] = {
  40         CPU_TYPE_ENTRY(8533, 8533),
  41         CPU_TYPE_ENTRY(8533, 8533_E),
  42         CPU_TYPE_ENTRY(8536, 8536),
  43         CPU_TYPE_ENTRY(8536, 8536_E),
  44         CPU_TYPE_ENTRY(8540, 8540),
  45         CPU_TYPE_ENTRY(8541, 8541),
  46         CPU_TYPE_ENTRY(8541, 8541_E),
  47         CPU_TYPE_ENTRY(8543, 8543),
  48         CPU_TYPE_ENTRY(8543, 8543_E),
  49         CPU_TYPE_ENTRY(8544, 8544),
  50         CPU_TYPE_ENTRY(8544, 8544_E),
  51         CPU_TYPE_ENTRY(8545, 8545),
  52         CPU_TYPE_ENTRY(8545, 8545_E),
  53         CPU_TYPE_ENTRY(8547, 8547_E),
  54         CPU_TYPE_ENTRY(8548, 8548),
  55         CPU_TYPE_ENTRY(8548, 8548_E),
  56         CPU_TYPE_ENTRY(8555, 8555),
  57         CPU_TYPE_ENTRY(8555, 8555_E),
  58         CPU_TYPE_ENTRY(8560, 8560),
  59         CPU_TYPE_ENTRY(8567, 8567),
  60         CPU_TYPE_ENTRY(8567, 8567_E),
  61         CPU_TYPE_ENTRY(8568, 8568),
  62         CPU_TYPE_ENTRY(8568, 8568_E),
  63         CPU_TYPE_ENTRY(8572, 8572),
  64         CPU_TYPE_ENTRY(8572, 8572_E),
  65 };
  66
  67 struct cpu_type *identify_cpu(u32 ver)
  68 {
  69         int i;
  70         for (i = 0; i < ARRAY_SIZE(cpu_type_list); i++)
  71                 if (cpu_type_list[i].soc_ver == ver)
  72                         return &cpu_type_list[i];
  73
  74         return NULL;
  75 }
  76
  77 int checkcpu (void)
  78 {
  79         sys_info_t sysinfo;
  80         uint pvr, svr;
  81         uint fam;
  82         uint ver;
  83         uint major, minor;
  84         struct cpu_type *cpu;
  85         char buf1[32], buf2[32];
  86 #ifdef CONFIG_DDR_CLK_FREQ
  87         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  88         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  89                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  90 #else
  91         u32 ddr_ratio = 0;
  92 #endif
  93         int i;
  94
  95         svr = get_svr();
  96         ver = SVR_SOC_VER(svr);
  97         major = SVR_MAJ(svr);
  98 #ifdef CONFIG_MPC8536
  99         major &= 0x7; /* the msb of this nibble is a mfg code */
 100 #endif
 101         minor = SVR_MIN(svr);
 102
 103 #if (CONFIG_NUM_CPUS > 1)
 104         volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC85xx_PIC_ADDR);
 105         printf("CPU%d:  ", pic->whoami);
 106 #else
 107         puts("CPU:   ");
 108 #endif
 109
 110         cpu = identify_cpu(ver);
 111         if (cpu) {
 112                 puts(cpu->name);
 113
 114                 if (IS_E_PROCESSOR(svr))
 115                         puts("E");
 116         } else {
 117                 puts("Unknown");
 118         }
 119
 120         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 121
 122         pvr = get_pvr();
 123         fam = PVR_FAM(pvr);
 124         ver = PVR_VER(pvr);
 125         major = PVR_MAJ(pvr);
 126         minor = PVR_MIN(pvr);
 127
 128         printf("Core:  ");
 129         switch (fam) {
 130         case PVR_FAM(PVR_85xx):
 131             puts("E500");
 132             break;
 133         default:
 134             puts("Unknown");
 135             break;
 136         }
 137
 138         if (PVR_MEM(pvr) == 0x03)
 139                 puts("MC");
 140
 141         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 142
 143         get_sys_info(&sysinfo);
 144
 145         puts("Clock Configuration:\n       ");
 146         for (i = 0; i < CONFIG_NUM_CPUS; i++)
 147                 printf("CPU%d:%-4s MHz, ",
 148                                 i,strmhz(buf1, sysinfo.freqProcessor[i]));
 149         printf("CCB:%-4s MHz,\n", strmhz(buf1, sysinfo.freqSystemBus));
 150
 151         switch (ddr_ratio) {
 152         case 0x0:
 153                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 154                         strmhz(buf1, sysinfo.freqDDRBus/2),
 155                         strmhz(buf2, sysinfo.freqDDRBus));
 156                 break;
 157         case 0x7:
 158                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Synchronous), ",
 159                         strmhz(buf1, sysinfo.freqDDRBus/2),
 160                         strmhz(buf2, sysinfo.freqDDRBus));
 161                 break;
 162         default:
 163                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Asynchronous), ",
 164                         strmhz(buf1, sysinfo.freqDDRBus/2),
 165                         strmhz(buf2, sysinfo.freqDDRBus));
 166                 break;
 167         }
 168
 169         if (sysinfo.freqLocalBus > LCRR_CLKDIV)
 170                 printf("LBC:%-4s MHz\n", strmhz(buf1, sysinfo.freqLocalBus));
 171         else
 172                 printf("LBC: unknown (LCRR[CLKDIV] = 0x%02lx)\n",
 173                        sysinfo.freqLocalBus);
 174
 175 #ifdef CONFIG_CPM2
 176         printf("CPM:   %s MHz\n", strmhz(buf1, sysinfo.freqSystemBus));
 177 #endif
 178
 179         puts("L1:    D-cache 32 kB enabled\n       I-cache 32 kB enabled\n");
 180
 181         return 0;
 182 }
 183
 184
 185 /* ------------------------------------------------------------------------- */
 186
 187 int do_reset (cmd_tbl_t *cmdtp, bd_t *bd, int flag, int argc, char *argv[])
 188 {
 189         uint pvr;
 190         uint ver;
 191         unsigned long val, msr;
 192
 193         pvr = get_pvr();
 194         ver = PVR_VER(pvr);
 195
 196         if (ver & 1){
 197         /* e500 v2 core has reset control register */
 198                 volatile unsigned int * rstcr;
 199                 rstcr = (volatile unsigned int *)(CONFIG_SYS_IMMR + 0xE00B0);
 200                 *rstcr = 0x2;           /* HRESET_REQ */
 201                 udelay(100);
 202         }
 203
 204         /*
 205          * Fallthrough if the code above failed
 206          * Initiate hard reset in debug control register DBCR0
 207          * Make sure MSR[DE] = 1
 208          */
 209
 210         msr = mfmsr ();
 211         msr |= MSR_DE;
 212         mtmsr (msr);
 213
 214         val = mfspr(DBCR0);
 215         val |= 0x70000000;
 216         mtspr(DBCR0,val);
 217
 218         return 1;
 219 }
 220
 221
 222 /*
 223  * Get timebase clock frequency
 224  */
 225 unsigned long get_tbclk (void)
 226 {
 227         return (gd->bus_clk + 4UL)/8UL;
 228 }
 229
 230
 231 #if defined(CONFIG_WATCHDOG)
 232 void
 233 watchdog_reset(void)
 234 {
 235         int re_enable = disable_interrupts();
 236         reset_85xx_watchdog();
 237         if (re_enable) enable_interrupts();
 238 }
 239
 240 void
 241 reset_85xx_watchdog(void)
 242 {
 243         /*
 244          * Clear TSR(WIS) bit by writing 1
 245          */
 246         unsigned long val;
 247         val = mfspr(SPRN_TSR);
 248         val |= TSR_WIS;
 249         mtspr(SPRN_TSR, val);
 250 }
 251 #endif  /* CONFIG_WATCHDOG */
 252
 253 #if defined(CONFIG_DDR_ECC)
 254 void dma_init(void) {
 255         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 256
 257         dma->satr0 = 0x02c40000;
 258         dma->datr0 = 0x02c40000;
 259         dma->sr0 = 0xfffffff; /* clear any errors */
 260         asm("sync; isync; msync");
 261         return;
 262 }
 263
 264 uint dma_check(void) {
 265         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 266         volatile uint status = dma->sr0;
 267
 268         /* While the channel is busy, spin */
 269         while((status & 4) == 4) {
 270                 status = dma->sr0;
 271         }
 272
 273         /* clear MR0[CS] channel start bit */
 274         dma->mr0 &= 0x00000001;
 275         asm("sync;isync;msync");
 276
 277         if (status != 0) {
 278                 printf ("DMA Error: status = %x\n", status);
 279         }
 280         return status;
 281 }
 282
 283 int dma_xfer(void *dest, uint count, void *src) {
 284         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 285
 286         dma->dar0 = (uint) dest;
 287         dma->sar0 = (uint) src;
 288         dma->bcr0 = count;
 289         dma->mr0 = 0xf000004;
 290         asm("sync;isync;msync");
 291         dma->mr0 = 0xf000005;
 292         asm("sync;isync;msync");
 293         return dma_check();
 294 }
 295 #endif
 296
 297 /*
 298  * Configures a UPM. The function requires the respective MxMR to be set
 299  * before calling this function. "size" is the number or entries, not a sizeof.
 300  */
 301 void upmconfig (uint upm, uint * table, uint size)
 302 {
 303         int i, mdr, mad, old_mad = 0;
 304         volatile u32 *mxmr;
 305         volatile ccsr_lbc_t *lbc = (void *)(CONFIG_SYS_MPC85xx_LBC_ADDR);
 306         volatile u32 *brp,*orp;
 307         volatile u8* dummy = NULL;
 308         int upmmask;
 309
 310         switch (upm) {
 311         case UPMA:
 312                 mxmr = &lbc->mamr;
 313                 upmmask = BR_MS_UPMA;
 314                 break;
 315         case UPMB:
 316                 mxmr = &lbc->mbmr;
 317                 upmmask = BR_MS_UPMB;
 318                 break;
 319         case UPMC:
 320                 mxmr = &lbc->mcmr;
 321                 upmmask = BR_MS_UPMC;
 322                 break;
 323         default:
 324                 printf("%s: Bad UPM index %d to configure\n", __FUNCTION__, upm);
 325                 hang();
 326         }
 327
 328         /* Find the address for the dummy write transaction */
 329         for (brp = &lbc->br0, orp = &lbc->or0, i = 0; i < 8;
 330                  i++, brp += 2, orp += 2) {
 331
 332                 /* Look for a valid BR with selected UPM */
 333                 if ((in_be32(brp) & (BR_V | BR_MSEL)) == (BR_V | upmmask)) {
 334                         dummy = (volatile u8*)(in_be32(brp) & BR_BA);
 335                         break;
 336                 }
 337         }
 338
 339         if (i == 8) {
 340                 printf("Error: %s() could not find matching BR\n", __FUNCTION__);
 341                 hang();
 342         }
 343
 344         for (i = 0; i < size; i++) {
 345                 /* 1 */
 346                 out_be32(mxmr,  (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_WARR | i);
 347                 /* 2 */
 348                 out_be32(&lbc->mdr, table[i]);
 349                 /* 3 */
 350                 mdr = in_be32(&lbc->mdr);
 351                 /* 4 */
 352                 *(volatile u8 *)dummy = 0;
 353                 /* 5 */
 354                 do {
 355                         mad = in_be32(mxmr) & MxMR_MAD_MSK;
 356                 } while (mad <= old_mad && !(!mad && i == (size-1)));
 357                 old_mad = mad;
 358         }
 359         out_be32(mxmr, (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_NORM);
 360 }
 361
 362
 363 /*
 364  * Initializes on-chip ethernet controllers.
 365  * to override, implement board_eth_init()
 366  */
 367 int cpu_eth_init(bd_t *bis)
 368 {
 369 #if defined(CONFIG_ETHER_ON_FCC)
 370         fec_initialize(bis);
 371 #endif
 372 #if defined(CONFIG_UEC_ETH1)
 373         uec_initialize(0);
 374 #endif
 375 #if defined(CONFIG_UEC_ETH2)
 376         uec_initialize(1);
 377 #endif
 378 #if defined(CONFIG_UEC_ETH3)
 379         uec_initialize(2);
 380 #endif
 381 #if defined(CONFIG_UEC_ETH4)
 382         uec_initialize(3);
 383 #endif
 384 #if defined(CONFIG_UEC_ETH5)
 385         uec_initialize(4);
 386 #endif
 387 #if defined(CONFIG_UEC_ETH6)
 388         uec_initialize(5);
 389 #endif
 390 #if defined(CONFIG_TSEC_ENET) || defined(CONFIG_MPC85XX_FEC)
 391         tsec_standard_init(bis);
 392 #endif
 393         return 0;
 394 }