cpu/mpc83xx/cpu_init.c

   1 /*
   2  * Copyright (C) 2004-2007 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 #include <common.h>
  24 #include <mpc83xx.h>
  25 #include <ioports.h>
  26
  27 DECLARE_GLOBAL_DATA_PTR;
  28
  29 #ifdef CONFIG_QE
  30 extern qe_iop_conf_t qe_iop_conf_tab[];
  31 extern void qe_config_iopin(u8 port, u8 pin, int dir,
  32                          int open_drain, int assign);
  33 extern void qe_init(uint qe_base);
  34 extern void qe_reset(void);
  35
  36 static void config_qe_ioports(void)
  37 {
  38         u8      port, pin;
  39         int     dir, open_drain, assign;
  40         int     i;
  41
  42         for (i = 0; qe_iop_conf_tab[i].assign != QE_IOP_TAB_END; i++) {
  43                 port            = qe_iop_conf_tab[i].port;
  44                 pin             = qe_iop_conf_tab[i].pin;
  45                 dir             = qe_iop_conf_tab[i].dir;
  46                 open_drain      = qe_iop_conf_tab[i].open_drain;
  47                 assign          = qe_iop_conf_tab[i].assign;
  48                 qe_config_iopin(port, pin, dir, open_drain, assign);
  49         }
  50 }
  51 #endif
  52
  53 /*
  54  * Breathe some life into the CPU...
  55  *
  56  * Set up the memory map,
  57  * initialize a bunch of registers,
  58  * initialize the UPM's
  59  */
  60 void cpu_init_f (volatile immap_t * im)
  61 {
  62         /* Pointer is writable since we allocated a register for it */
  63         gd = (gd_t *) (CFG_INIT_RAM_ADDR + CFG_GBL_DATA_OFFSET);
  64
  65         /* Clear initial global data */
  66         memset ((void *) gd, 0, sizeof (gd_t));
  67
  68         /* system performance tweaking */
  69
  70 #ifdef CFG_ACR_PIPE_DEP
  71         /* Arbiter pipeline depth */
  72         im->arbiter.acr = (im->arbiter.acr & ~ACR_PIPE_DEP) |
  73                           (CFG_ACR_PIPE_DEP << ACR_PIPE_DEP_SHIFT);
  74 #endif
  75
  76 #ifdef CFG_ACR_RPTCNT
  77         /* Arbiter repeat count */
  78         im->arbiter.acr = (im->arbiter.acr & ~(ACR_RPTCNT)) |
  79                           (CFG_ACR_RPTCNT << ACR_RPTCNT_SHIFT);
  80 #endif
  81
  82 #ifdef CFG_SPCR_TSECEP
  83         /* all eTSEC's Emergency priority */
  84         im->sysconf.spcr = (im->sysconf.spcr & ~SPCR_TSECEP) |
  85                            (CFG_SPCR_TSECEP << SPCR_TSECEP_SHIFT);
  86 #endif
  87
  88 #ifdef CFG_SPCR_TSEC1EP
  89         /* TSEC1 Emergency priority */
  90         im->sysconf.spcr = (im->sysconf.spcr & ~SPCR_TSEC1EP) |
  91                            (CFG_SPCR_TSEC1EP << SPCR_TSEC1EP_SHIFT);
  92 #endif
  93
  94 #ifdef CFG_SPCR_TSEC2EP
  95         /* TSEC2 Emergency priority */
  96         im->sysconf.spcr = (im->sysconf.spcr & ~SPCR_TSEC2EP) |
  97                            (CFG_SPCR_TSEC2EP << SPCR_TSEC2EP_SHIFT);
  98 #endif
  99
 100 #ifdef CFG_SCCR_ENCCM
 101         /* Encryption clock mode */
 102         im->clk.sccr = (im->clk.sccr & ~SCCR_ENCCM) |
 103                        (CFG_SCCR_ENCCM << SCCR_PCICM_SHIFT);
 104 #endif
 105
 106 #ifdef CFG_SCCR_PCICM
 107         /* PCI & DMA clock mode */
 108         im->clk.sccr = (im->clk.sccr & ~SCCR_PCICM) |
 109                        (CFG_SCCR_PCICM << SCCR_PCICM_SHIFT);
 110 #endif
 111
 112 #ifdef CFG_SCCR_TSECCM
 113         /* all TSEC's clock mode */
 114         im->clk.sccr = (im->clk.sccr & ~SCCR_TSECCM) |
 115                        (CFG_SCCR_TSECCM << SCCR_TSECCM_SHIFT);
 116 #endif
 117
 118 #ifdef CFG_SCCR_TSEC1CM
 119         /* TSEC1 clock mode */
 120         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC1CM) |
 121                        (CFG_SCCR_TSEC1CM << SCCR_TSEC1CM_SHIFT);
 122 #endif
 123
 124 #ifdef CFG_SCCR_TSEC2CM
 125         /* TSEC2 clock mode */
 126         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC2CM) |
 127                        (CFG_SCCR_TSEC2CM << SCCR_TSEC2CM_SHIFT);
 128 #endif
 129
 130 #ifdef CFG_SCCR_TSEC1ON
 131         /* TSEC1 clock switch */
 132         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC1ON) |
 133                        (CFG_SCCR_TSEC1ON << SCCR_TSEC1ON_SHIFT);
 134 #endif
 135
 136 #ifdef CFG_SCCR_TSEC2ON
 137         /* TSEC2 clock switch */
 138         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC2ON) |
 139                        (CFG_SCCR_TSEC2ON << SCCR_TSEC2ON_SHIFT);
 140 #endif
 141
 142 #ifdef CFG_SCCR_USBMPHCM
 143         /* USB MPH clock mode */
 144         im->clk.sccr = (im->clk.sccr & ~SCCR_USBMPHCM) |
 145                        (CFG_SCCR_USBMPHCM << SCCR_USBMPHCM_SHIFT);
 146 #endif
 147
 148 #ifdef CFG_SCCR_USBDRCM
 149         /* USB DR clock mode */
 150         im->clk.sccr = (im->clk.sccr & ~SCCR_USBDRCM) |
 151                        (CFG_SCCR_USBDRCM << SCCR_USBDRCM_SHIFT);
 152 #endif
 153
 154 #ifdef CFG_SCCR_SATACM
 155         /* SATA controller clock mode */
 156         im->clk.sccr = (im->clk.sccr & ~SCCR_SATACM) |
 157                        (CFG_SCCR_SATACM << SCCR_SATACM_SHIFT);
 158 #endif
 159
 160         /* RSR - Reset Status Register - clear all status (4.6.1.3) */
 161         gd->reset_status = im->reset.rsr;
 162         im->reset.rsr = ~(RSR_RES);
 163
 164         /*
 165          * RMR - Reset Mode Register
 166          * contains checkstop reset enable (4.6.1.4)
 167          */
 168         im->reset.rmr = (RMR_CSRE & (1<<RMR_CSRE_SHIFT));
 169
 170         /* LCRR - Clock Ratio Register (10.3.1.16) */
 171         im->lbus.lcrr = CFG_LCRR;
 172
 173         /* Enable Time Base & Decrimenter ( so we will have udelay() )*/
 174         im->sysconf.spcr |= SPCR_TBEN;
 175
 176         /* System General Purpose Register */
 177 #ifdef CFG_SICRH
 178         im->sysconf.sicrh = CFG_SICRH;
 179 #endif
 180 #ifdef CFG_SICRL
 181         im->sysconf.sicrl = CFG_SICRL;
 182 #endif
 183         /* DDR control driver register */
 184 #ifdef CFG_DDRCDR
 185         im->sysconf.ddrcdr = CFG_DDRCDR;
 186 #endif
 187         /* Output buffer impedance register */
 188 #ifdef CFG_OBIR
 189         im->sysconf.obir = CFG_OBIR;
 190 #endif
 191
 192 #ifdef CONFIG_QE
 193         /* Config QE ioports */
 194         config_qe_ioports();
 195 #endif
 196
 197         /*
 198          * Memory Controller:
 199          */
 200
 201         /* Map banks 0 and 1 to the FLASH banks 0 and 1 at preliminary
 202          * addresses - these have to be modified later when FLASH size
 203          * has been determined
 204          */
 205
 206 #if defined(CFG_BR0_PRELIM)  \
 207         && defined(CFG_OR0_PRELIM) \
 208         && defined(CFG_LBLAWBAR0_PRELIM) \
 209         && defined(CFG_LBLAWAR0_PRELIM)
 210         im->lbus.bank[0].br = CFG_BR0_PRELIM;
 211         im->lbus.bank[0].or = CFG_OR0_PRELIM;
 212         im->sysconf.lblaw[0].bar = CFG_LBLAWBAR0_PRELIM;
 213         im->sysconf.lblaw[0].ar = CFG_LBLAWAR0_PRELIM;
 214 #else
 215 #error  CFG_BR0_PRELIM, CFG_OR0_PRELIM, CFG_LBLAWBAR0_PRELIM & CFG_LBLAWAR0_PRELIM must be defined
 216 #endif
 217
 218 #if defined(CFG_BR1_PRELIM) && defined(CFG_OR1_PRELIM)
 219         im->lbus.bank[1].br = CFG_BR1_PRELIM;
 220         im->lbus.bank[1].or = CFG_OR1_PRELIM;
 221 #endif
 222 #if defined(CFG_LBLAWBAR1_PRELIM) && defined(CFG_LBLAWAR1_PRELIM)
 223         im->sysconf.lblaw[1].bar = CFG_LBLAWBAR1_PRELIM;
 224         im->sysconf.lblaw[1].ar = CFG_LBLAWAR1_PRELIM;
 225 #endif
 226 #if defined(CFG_BR2_PRELIM) && defined(CFG_OR2_PRELIM)
 227         im->lbus.bank[2].br = CFG_BR2_PRELIM;
 228         im->lbus.bank[2].or = CFG_OR2_PRELIM;
 229 #endif
 230 #if defined(CFG_LBLAWBAR2_PRELIM) && defined(CFG_LBLAWAR2_PRELIM)
 231         im->sysconf.lblaw[2].bar = CFG_LBLAWBAR2_PRELIM;
 232         im->sysconf.lblaw[2].ar = CFG_LBLAWAR2_PRELIM;
 233 #endif
 234 #if defined(CFG_BR3_PRELIM) && defined(CFG_OR3_PRELIM)
 235         im->lbus.bank[3].br = CFG_BR3_PRELIM;
 236         im->lbus.bank[3].or = CFG_OR3_PRELIM;
 237 #endif
 238 #if defined(CFG_LBLAWBAR3_PRELIM) && defined(CFG_LBLAWAR3_PRELIM)
 239         im->sysconf.lblaw[3].bar = CFG_LBLAWBAR3_PRELIM;
 240         im->sysconf.lblaw[3].ar = CFG_LBLAWAR3_PRELIM;
 241 #endif
 242 #if defined(CFG_BR4_PRELIM) && defined(CFG_OR4_PRELIM)
 243         im->lbus.bank[4].br = CFG_BR4_PRELIM;
 244         im->lbus.bank[4].or = CFG_OR4_PRELIM;
 245 #endif
 246 #if defined(CFG_LBLAWBAR4_PRELIM) && defined(CFG_LBLAWAR4_PRELIM)
 247         im->sysconf.lblaw[4].bar = CFG_LBLAWBAR4_PRELIM;
 248         im->sysconf.lblaw[4].ar = CFG_LBLAWAR4_PRELIM;
 249 #endif
 250 #if defined(CFG_BR5_PRELIM) && defined(CFG_OR5_PRELIM)
 251         im->lbus.bank[5].br = CFG_BR5_PRELIM;
 252         im->lbus.bank[5].or = CFG_OR5_PRELIM;
 253 #endif
 254 #if defined(CFG_LBLAWBAR5_PRELIM) && defined(CFG_LBLAWAR5_PRELIM)
 255         im->sysconf.lblaw[5].bar = CFG_LBLAWBAR5_PRELIM;
 256         im->sysconf.lblaw[5].ar = CFG_LBLAWAR5_PRELIM;
 257 #endif
 258 #if defined(CFG_BR6_PRELIM) && defined(CFG_OR6_PRELIM)
 259         im->lbus.bank[6].br = CFG_BR6_PRELIM;
 260         im->lbus.bank[6].or = CFG_OR6_PRELIM;
 261 #endif
 262 #if defined(CFG_LBLAWBAR6_PRELIM) && defined(CFG_LBLAWAR6_PRELIM)
 263         im->sysconf.lblaw[6].bar = CFG_LBLAWBAR6_PRELIM;
 264         im->sysconf.lblaw[6].ar = CFG_LBLAWAR6_PRELIM;
 265 #endif
 266 #if defined(CFG_BR7_PRELIM) && defined(CFG_OR7_PRELIM)
 267         im->lbus.bank[7].br = CFG_BR7_PRELIM;
 268         im->lbus.bank[7].or = CFG_OR7_PRELIM;
 269 #endif
 270 #if defined(CFG_LBLAWBAR7_PRELIM) && defined(CFG_LBLAWAR7_PRELIM)
 271         im->sysconf.lblaw[7].bar = CFG_LBLAWBAR7_PRELIM;
 272         im->sysconf.lblaw[7].ar = CFG_LBLAWAR7_PRELIM;
 273 #endif
 274 #ifdef CFG_GPIO1_PRELIM
 275         im->gpio[0].dir = CFG_GPIO1_DIR;
 276         im->gpio[0].dat = CFG_GPIO1_DAT;
 277 #endif
 278 #ifdef CFG_GPIO2_PRELIM
 279         im->gpio[1].dir = CFG_GPIO2_DIR;
 280         im->gpio[1].dat = CFG_GPIO2_DAT;
 281 #endif
 282 }
 283
 284 int cpu_init_r (void)
 285 {
 286 #ifdef CONFIG_QE
 287         uint qe_base = CFG_IMMR + 0x00100000; /* QE immr base */
 288         qe_init(qe_base);
 289         qe_reset();
 290 #endif
 291         return 0;
 292 }
 293
 294 /*
 295  * Figure out the cause of the reset
 296  */
 297 int prt_83xx_rsr(void)
 298 {
 299         static struct {
 300                 ulong mask;
 301                 char *desc;
 302         } bits[] = {
 303                 {
 304                 RSR_SWSR, "Software Soft"}, {
 305                 RSR_SWHR, "Software Hard"}, {
 306                 RSR_JSRS, "JTAG Soft"}, {
 307                 RSR_CSHR, "Check Stop"}, {
 308                 RSR_SWRS, "Software Watchdog"}, {
 309                 RSR_BMRS, "Bus Monitor"}, {
 310                 RSR_SRS,  "External/Internal Soft"}, {
 311                 RSR_HRS,  "External/Internal Hard"}
 312         };
 313         static int n = sizeof bits / sizeof bits[0];
 314         ulong rsr = gd->reset_status;
 315         int i;
 316         char *sep;
 317
 318         puts("Reset Status:");
 319
 320         sep = " ";
 321         for (i = 0; i < n; i++)
 322                 if (rsr & bits[i].mask) {
 323                         printf("%s%s", sep, bits[i].desc);
 324                         sep = ", ";
 325                 }
 326         puts("\n\n");
 327         return 0;
 328 }