cpu/mpc83xx/cpu_init.c

   1 /*
   2  * Copyright (C) 2004-2006 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 #include <common.h>
  24 #include <mpc83xx.h>
  25 #include <ioports.h>
  26
  27 DECLARE_GLOBAL_DATA_PTR;
  28
  29 #ifdef CONFIG_QE
  30 extern qe_iop_conf_t qe_iop_conf_tab[];
  31 extern void qe_config_iopin(u8 port, u8 pin, int dir,
  32                          int open_drain, int assign);
  33 extern void qe_init(uint qe_base);
  34 extern void qe_reset(void);
  35
  36 static void config_qe_ioports(void)
  37 {
  38         u8      port, pin;
  39         int     dir, open_drain, assign;
  40         int     i;
  41
  42         for (i = 0; qe_iop_conf_tab[i].assign != QE_IOP_TAB_END; i++) {
  43                 port            = qe_iop_conf_tab[i].port;
  44                 pin             = qe_iop_conf_tab[i].pin;
  45                 dir             = qe_iop_conf_tab[i].dir;
  46                 open_drain      = qe_iop_conf_tab[i].open_drain;
  47                 assign          = qe_iop_conf_tab[i].assign;
  48                 qe_config_iopin(port, pin, dir, open_drain, assign);
  49         }
  50 }
  51 #endif
  52
  53 /*
  54  * Breathe some life into the CPU...
  55  *
  56  * Set up the memory map,
  57  * initialize a bunch of registers,
  58  * initialize the UPM's
  59  */
  60 void cpu_init_f (volatile immap_t * im)
  61 {
  62         /* Pointer is writable since we allocated a register for it */
  63         gd = (gd_t *) (CFG_INIT_RAM_ADDR + CFG_GBL_DATA_OFFSET);
  64
  65         /* Clear initial global data */
  66         memset ((void *) gd, 0, sizeof (gd_t));
  67
  68         /* system performance tweaking */
  69
  70 #ifdef CFG_ACR_PIPE_DEP
  71         /* Arbiter pipeline depth */
  72         im->arbiter.acr = (im->arbiter.acr & ~ACR_PIPE_DEP) |
  73                           (CFG_ACR_PIPE_DEP << ACR_PIPE_DEP_SHIFT);
  74 #endif
  75
  76 #ifdef CFG_SPCR_TSEC1EP
  77         /* TSEC1 Emergency priority */
  78         im->sysconf.spcr = (im->sysconf.spcr & ~SPCR_TSEC1EP) | (CFG_SPCR_TSEC1EP << SPCR_TSEC1EP_SHIFT);
  79 #endif
  80
  81 #ifdef CFG_SPCR_TSEC2EP
  82         /* TSEC2 Emergency priority */
  83         im->sysconf.spcr = (im->sysconf.spcr & ~SPCR_TSEC2EP) | (CFG_SPCR_TSEC2EP << SPCR_TSEC2EP_SHIFT);
  84 #endif
  85
  86 #ifdef CONFIG_MPC834X
  87 #ifdef CFG_SCCR_TSEC1CM
  88         /* TSEC1 clock mode */
  89         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC1CM) | (CFG_SCCR_TSEC1CM << SCCR_TSEC1CM_SHIFT);
  90 #endif
  91 #ifdef CFG_SCCR_TSEC2CM
  92         /* TSEC2 & I2C1 clock mode */
  93         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC2CM) | (CFG_SCCR_TSEC2CM << SCCR_TSEC2CM_SHIFT);
  94 #endif
  95 #ifdef CFG_SCCR_USBMPHCM
  96         /* USB MPH clock mode */
  97         im->clk.sccr = (im->clk.sccr & ~SCCR_USBMPHCM) | (CFG_SCCR_USBMPHCM << SCCR_USBMPHCM_SHIFT);
  98 #endif
  99 #endif /* CONFIG_MPC834X */
 100
 101 #ifdef CFG_SCCR_PCICM
 102         /* PCI & DMA clock mode */
 103         im->clk.sccr = (im->clk.sccr & ~SCCR_PCICM) | (CFG_SCCR_PCICM << SCCR_PCICM_SHIFT);
 104 #endif
 105
 106 #ifdef CFG_SCCR_USBDRCM
 107         /* USB DR clock mode */
 108         im->clk.sccr = (im->clk.sccr & ~SCCR_USBDRCM) | (CFG_SCCR_USBDRCM << SCCR_USBDRCM_SHIFT);
 109 #endif
 110
 111 #ifdef CFG_SCCR_ENCCM
 112         /* Encryption clock mode */
 113         im->clk.sccr = (im->clk.sccr & ~SCCR_ENCCM) | (CFG_SCCR_ENCCM << SCCR_PCICM_SHIFT);
 114 #endif
 115
 116 #ifdef CFG_ACR_RPTCNT
 117         /* Arbiter repeat count */
 118         im->arbiter.acr = ((im->arbiter.acr & ~(ACR_RPTCNT)) | (CFG_ACR_RPTCNT << ACR_RPTCNT_SHIFT));
 119 #endif
 120
 121         /* RSR - Reset Status Register - clear all status (4.6.1.3) */
 122         gd->reset_status = im->reset.rsr;
 123         im->reset.rsr = ~(RSR_RES);
 124
 125         /*
 126          * RMR - Reset Mode Register
 127          * contains checkstop reset enable (4.6.1.4)
 128          */
 129         im->reset.rmr = (RMR_CSRE & (1<<RMR_CSRE_SHIFT));
 130
 131         /* LCRR - Clock Ratio Register (10.3.1.16) */
 132         im->lbus.lcrr = CFG_LCRR;
 133
 134         /* Enable Time Base & Decrimenter ( so we will have udelay() )*/
 135         im->sysconf.spcr |= SPCR_TBEN;
 136
 137         /* System General Purpose Register */
 138 #ifdef CFG_SICRH
 139         im->sysconf.sicrh = CFG_SICRH;
 140 #endif
 141 #ifdef CFG_SICRL
 142         im->sysconf.sicrl = CFG_SICRL;
 143 #endif
 144         /* DDR control driver register */
 145 #ifdef CFG_DDRCDR
 146         im->sysconf.ddrcdr = CFG_DDRCDR;
 147 #endif
 148
 149 #ifdef CONFIG_QE
 150         /* Config QE ioports */
 151         config_qe_ioports();
 152 #endif
 153
 154         /*
 155          * Memory Controller:
 156          */
 157
 158         /* Map banks 0 and 1 to the FLASH banks 0 and 1 at preliminary
 159          * addresses - these have to be modified later when FLASH size
 160          * has been determined
 161          */
 162
 163 #if defined(CFG_BR0_PRELIM)  \
 164         && defined(CFG_OR0_PRELIM) \
 165         && defined(CFG_LBLAWBAR0_PRELIM) \
 166         && defined(CFG_LBLAWAR0_PRELIM)
 167         im->lbus.bank[0].br = CFG_BR0_PRELIM;
 168         im->lbus.bank[0].or = CFG_OR0_PRELIM;
 169         im->sysconf.lblaw[0].bar = CFG_LBLAWBAR0_PRELIM;
 170         im->sysconf.lblaw[0].ar = CFG_LBLAWAR0_PRELIM;
 171 #else
 172 #error  CFG_BR0_PRELIM, CFG_OR0_PRELIM, CFG_LBLAWBAR0_PRELIM & CFG_LBLAWAR0_PRELIM must be defined
 173 #endif
 174
 175 #if defined(CFG_BR1_PRELIM) && defined(CFG_OR1_PRELIM)
 176         im->lbus.bank[1].br = CFG_BR1_PRELIM;
 177         im->lbus.bank[1].or = CFG_OR1_PRELIM;
 178 #endif
 179 #if defined(CFG_LBLAWBAR1_PRELIM) && defined(CFG_LBLAWAR1_PRELIM)
 180         im->sysconf.lblaw[1].bar = CFG_LBLAWBAR1_PRELIM;
 181         im->sysconf.lblaw[1].ar = CFG_LBLAWAR1_PRELIM;
 182 #endif
 183 #if defined(CFG_BR2_PRELIM) && defined(CFG_OR2_PRELIM)
 184         im->lbus.bank[2].br = CFG_BR2_PRELIM;
 185         im->lbus.bank[2].or = CFG_OR2_PRELIM;
 186 #endif
 187 #if defined(CFG_LBLAWBAR2_PRELIM) && defined(CFG_LBLAWAR2_PRELIM)
 188         im->sysconf.lblaw[2].bar = CFG_LBLAWBAR2_PRELIM;
 189         im->sysconf.lblaw[2].ar = CFG_LBLAWAR2_PRELIM;
 190 #endif
 191 #if defined(CFG_BR3_PRELIM) && defined(CFG_OR3_PRELIM)
 192         im->lbus.bank[3].br = CFG_BR3_PRELIM;
 193         im->lbus.bank[3].or = CFG_OR3_PRELIM;
 194 #endif
 195 #if defined(CFG_LBLAWBAR3_PRELIM) && defined(CFG_LBLAWAR3_PRELIM)
 196         im->sysconf.lblaw[3].bar = CFG_LBLAWBAR3_PRELIM;
 197         im->sysconf.lblaw[3].ar = CFG_LBLAWAR3_PRELIM;
 198 #endif
 199 #if defined(CFG_BR4_PRELIM) && defined(CFG_OR4_PRELIM)
 200         im->lbus.bank[4].br = CFG_BR4_PRELIM;
 201         im->lbus.bank[4].or = CFG_OR4_PRELIM;
 202 #endif
 203 #if defined(CFG_LBLAWBAR4_PRELIM) && defined(CFG_LBLAWAR4_PRELIM)
 204         im->sysconf.lblaw[4].bar = CFG_LBLAWBAR4_PRELIM;
 205         im->sysconf.lblaw[4].ar = CFG_LBLAWAR4_PRELIM;
 206 #endif
 207 #if defined(CFG_BR5_PRELIM) && defined(CFG_OR5_PRELIM)
 208         im->lbus.bank[5].br = CFG_BR5_PRELIM;
 209         im->lbus.bank[5].or = CFG_OR5_PRELIM;
 210 #endif
 211 #if defined(CFG_LBLAWBAR5_PRELIM) && defined(CFG_LBLAWAR5_PRELIM)
 212         im->sysconf.lblaw[5].bar = CFG_LBLAWBAR5_PRELIM;
 213         im->sysconf.lblaw[5].ar = CFG_LBLAWAR5_PRELIM;
 214 #endif
 215 #if defined(CFG_BR6_PRELIM) && defined(CFG_OR6_PRELIM)
 216         im->lbus.bank[6].br = CFG_BR6_PRELIM;
 217         im->lbus.bank[6].or = CFG_OR6_PRELIM;
 218 #endif
 219 #if defined(CFG_LBLAWBAR6_PRELIM) && defined(CFG_LBLAWAR6_PRELIM)
 220         im->sysconf.lblaw[6].bar = CFG_LBLAWBAR6_PRELIM;
 221         im->sysconf.lblaw[6].ar = CFG_LBLAWAR6_PRELIM;
 222 #endif
 223 #if defined(CFG_BR7_PRELIM) && defined(CFG_OR7_PRELIM)
 224         im->lbus.bank[7].br = CFG_BR7_PRELIM;
 225         im->lbus.bank[7].or = CFG_OR7_PRELIM;
 226 #endif
 227 #if defined(CFG_LBLAWBAR7_PRELIM) && defined(CFG_LBLAWAR7_PRELIM)
 228         im->sysconf.lblaw[7].bar = CFG_LBLAWBAR7_PRELIM;
 229         im->sysconf.lblaw[7].ar = CFG_LBLAWAR7_PRELIM;
 230 #endif
 231 #ifdef CFG_GPIO1_PRELIM
 232         im->gpio[0].dir = CFG_GPIO1_DIR;
 233         im->gpio[0].dat = CFG_GPIO1_DAT;
 234 #endif
 235 #ifdef CFG_GPIO2_PRELIM
 236         im->gpio[1].dir = CFG_GPIO2_DIR;
 237         im->gpio[1].dat = CFG_GPIO2_DAT;
 238 #endif
 239 }
 240
 241 int cpu_init_r (void)
 242 {
 243 #ifdef CONFIG_QE
 244         uint qe_base = CFG_IMMR + 0x00100000; /* QE immr base */
 245         qe_init(qe_base);
 246         qe_reset();
 247 #endif
 248         return 0;
 249 }