1 // SPDX-License-Identifier: GPL-2.0+
2 /******************************************************************************
3 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved.
4 ******************************************************************************/
5 /****************************************************************************/
10 * This file is automatically generated
12 *****************************************************************************/
14 #include <asm/arch/ps7_init_gpl.h>
16 unsigned long ps7_pll_init_data_3_0[] = {
18 // .. START: SLCR SETTINGS
19 // .. UNLOCK_KEY = 0XDF0D
20 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
21 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
23 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
24 // .. FINISH: SLCR SETTINGS
25 // .. START: PLL SLCR REGISTERS
26 // .. .. START: ARM PLL INIT
27 // .. .. PLL_RES = 0x2
28 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
29 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
31 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
32 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
33 // .. .. LOCK_CNT = 0xfa
34 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
35 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
37 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
38 // .. .. .. START: UPDATE FB_DIV
39 // .. .. .. PLL_FDIV = 0x28
40 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
41 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
43 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
44 // .. .. .. FINISH: UPDATE FB_DIV
45 // .. .. .. START: BY PASS PLL
46 // .. .. .. PLL_BYPASS_FORCE = 1
47 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
48 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
50 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
51 // .. .. .. FINISH: BY PASS PLL
52 // .. .. .. START: ASSERT RESET
53 // .. .. .. PLL_RESET = 1
54 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
55 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
57 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
58 // .. .. .. FINISH: ASSERT RESET
59 // .. .. .. START: DEASSERT RESET
60 // .. .. .. PLL_RESET = 0
61 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
62 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
64 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
65 // .. .. .. FINISH: DEASSERT RESET
66 // .. .. .. START: CHECK PLL STATUS
67 // .. .. .. ARM_PLL_LOCK = 1
68 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
69 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
71 EMIT_MASKPOLL(0XF800010C, 0x00000001U),
72 // .. .. .. FINISH: CHECK PLL STATUS
73 // .. .. .. START: REMOVE PLL BY PASS
74 // .. .. .. PLL_BYPASS_FORCE = 0
75 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
76 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
78 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
79 // .. .. .. FINISH: REMOVE PLL BY PASS
80 // .. .. .. SRCSEL = 0x0
81 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
82 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
83 // .. .. .. DIVISOR = 0x2
84 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
85 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
86 // .. .. .. CPU_6OR4XCLKACT = 0x1
87 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
88 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
89 // .. .. .. CPU_3OR2XCLKACT = 0x1
90 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
91 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
92 // .. .. .. CPU_2XCLKACT = 0x1
93 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
94 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
95 // .. .. .. CPU_1XCLKACT = 0x1
96 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
97 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
98 // .. .. .. CPU_PERI_CLKACT = 0x1
99 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
100 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
102 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
103 // .. .. FINISH: ARM PLL INIT
104 // .. .. START: DDR PLL INIT
105 // .. .. PLL_RES = 0x2
106 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
107 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
108 // .. .. PLL_CP = 0x2
109 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
110 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
111 // .. .. LOCK_CNT = 0x12c
112 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
113 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
115 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
116 // .. .. .. START: UPDATE FB_DIV
117 // .. .. .. PLL_FDIV = 0x20
118 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
119 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
121 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
122 // .. .. .. FINISH: UPDATE FB_DIV
123 // .. .. .. START: BY PASS PLL
124 // .. .. .. PLL_BYPASS_FORCE = 1
125 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
126 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
128 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
129 // .. .. .. FINISH: BY PASS PLL
130 // .. .. .. START: ASSERT RESET
131 // .. .. .. PLL_RESET = 1
132 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
133 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
135 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
136 // .. .. .. FINISH: ASSERT RESET
137 // .. .. .. START: DEASSERT RESET
138 // .. .. .. PLL_RESET = 0
139 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
140 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
142 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
143 // .. .. .. FINISH: DEASSERT RESET
144 // .. .. .. START: CHECK PLL STATUS
145 // .. .. .. DDR_PLL_LOCK = 1
146 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
147 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
149 EMIT_MASKPOLL(0XF800010C, 0x00000002U),
150 // .. .. .. FINISH: CHECK PLL STATUS
151 // .. .. .. START: REMOVE PLL BY PASS
152 // .. .. .. PLL_BYPASS_FORCE = 0
153 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
154 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
156 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
157 // .. .. .. FINISH: REMOVE PLL BY PASS
158 // .. .. .. DDR_3XCLKACT = 0x1
159 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
160 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
161 // .. .. .. DDR_2XCLKACT = 0x1
162 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
163 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
164 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
165 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
166 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
167 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
168 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
169 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
171 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
172 // .. .. FINISH: DDR PLL INIT
173 // .. .. START: IO PLL INIT
174 // .. .. PLL_RES = 0xc
175 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
176 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
177 // .. .. PLL_CP = 0x2
178 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
179 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
180 // .. .. LOCK_CNT = 0x145
181 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
182 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
184 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
185 // .. .. .. START: UPDATE FB_DIV
186 // .. .. .. PLL_FDIV = 0x1e
187 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
188 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
190 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
191 // .. .. .. FINISH: UPDATE FB_DIV
192 // .. .. .. START: BY PASS PLL
193 // .. .. .. PLL_BYPASS_FORCE = 1
194 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
195 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
197 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
198 // .. .. .. FINISH: BY PASS PLL
199 // .. .. .. START: ASSERT RESET
200 // .. .. .. PLL_RESET = 1
201 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
202 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
204 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
205 // .. .. .. FINISH: ASSERT RESET
206 // .. .. .. START: DEASSERT RESET
207 // .. .. .. PLL_RESET = 0
208 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
209 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
211 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
212 // .. .. .. FINISH: DEASSERT RESET
213 // .. .. .. START: CHECK PLL STATUS
214 // .. .. .. IO_PLL_LOCK = 1
215 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
216 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
218 EMIT_MASKPOLL(0XF800010C, 0x00000004U),
219 // .. .. .. FINISH: CHECK PLL STATUS
220 // .. .. .. START: REMOVE PLL BY PASS
221 // .. .. .. PLL_BYPASS_FORCE = 0
222 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
223 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
225 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
226 // .. .. .. FINISH: REMOVE PLL BY PASS
227 // .. .. FINISH: IO PLL INIT
228 // .. FINISH: PLL SLCR REGISTERS
229 // .. START: LOCK IT BACK
230 // .. LOCK_KEY = 0X767B
231 // .. ==> 0XF8000004[15:0] = 0x0000767BU
232 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
234 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
235 // .. FINISH: LOCK IT BACK
243 unsigned long ps7_clock_init_data_3_0[] = {
245 // .. START: SLCR SETTINGS
246 // .. UNLOCK_KEY = 0XDF0D
247 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
248 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
250 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
251 // .. FINISH: SLCR SETTINGS
252 // .. START: CLOCK CONTROL SLCR REGISTERS
254 // .. ==> 0XF8000128[0:0] = 0x00000001U
255 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
256 // .. DIVISOR0 = 0x23
257 // .. ==> 0XF8000128[13:8] = 0x00000023U
258 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
260 // .. ==> 0XF8000128[25:20] = 0x00000003U
261 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
263 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
265 // .. ==> 0XF8000138[0:0] = 0x00000001U
266 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
268 // .. ==> 0XF8000138[4:4] = 0x00000000U
269 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
271 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
273 // .. ==> 0XF8000140[0:0] = 0x00000001U
274 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
276 // .. ==> 0XF8000140[6:4] = 0x00000000U
277 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
279 // .. ==> 0XF8000140[13:8] = 0x00000008U
280 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
282 // .. ==> 0XF8000140[25:20] = 0x00000001U
283 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
285 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U),
287 // .. ==> 0XF800014C[0:0] = 0x00000001U
288 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
290 // .. ==> 0XF800014C[5:4] = 0x00000000U
291 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
293 // .. ==> 0XF800014C[13:8] = 0x00000005U
294 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
296 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
298 // .. ==> 0XF8000150[0:0] = 0x00000001U
299 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
301 // .. ==> 0XF8000150[1:1] = 0x00000000U
302 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
304 // .. ==> 0XF8000150[5:4] = 0x00000000U
305 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
307 // .. ==> 0XF8000150[13:8] = 0x00000014U
308 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
310 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
312 // .. ==> 0XF8000154[0:0] = 0x00000000U
313 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
315 // .. ==> 0XF8000154[1:1] = 0x00000001U
316 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
318 // .. ==> 0XF8000154[5:4] = 0x00000000U
319 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
321 // .. ==> 0XF8000154[13:8] = 0x00000014U
322 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
324 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
326 // .. ==> 0XF8000168[0:0] = 0x00000001U
327 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
329 // .. ==> 0XF8000168[5:4] = 0x00000000U
330 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
332 // .. ==> 0XF8000168[13:8] = 0x00000005U
333 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
335 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
337 // .. ==> 0XF8000170[5:4] = 0x00000000U
338 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
340 // .. ==> 0XF8000170[13:8] = 0x0000000AU
341 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
343 // .. ==> 0XF8000170[25:20] = 0x00000001U
344 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
346 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
348 // .. ==> 0XF8000180[5:4] = 0x00000000U
349 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
351 // .. ==> 0XF8000180[13:8] = 0x0000000AU
352 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
354 // .. ==> 0XF8000180[25:20] = 0x00000001U
355 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
357 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
359 // .. ==> 0XF8000190[5:4] = 0x00000000U
360 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
361 // .. DIVISOR0 = 0x1e
362 // .. ==> 0XF8000190[13:8] = 0x0000001EU
363 // .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
365 // .. ==> 0XF8000190[25:20] = 0x00000001U
366 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
368 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
370 // .. ==> 0XF80001A0[5:4] = 0x00000000U
371 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
372 // .. DIVISOR0 = 0x14
373 // .. ==> 0XF80001A0[13:8] = 0x00000014U
374 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
376 // .. ==> 0XF80001A0[25:20] = 0x00000001U
377 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
379 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
380 // .. CLK_621_TRUE = 0x1
381 // .. ==> 0XF80001C4[0:0] = 0x00000001U
382 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
384 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
385 // .. DMA_CPU_2XCLKACT = 0x1
386 // .. ==> 0XF800012C[0:0] = 0x00000001U
387 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
388 // .. USB0_CPU_1XCLKACT = 0x1
389 // .. ==> 0XF800012C[2:2] = 0x00000001U
390 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
391 // .. USB1_CPU_1XCLKACT = 0x1
392 // .. ==> 0XF800012C[3:3] = 0x00000001U
393 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
394 // .. GEM0_CPU_1XCLKACT = 0x1
395 // .. ==> 0XF800012C[6:6] = 0x00000001U
396 // .. ==> MASK : 0x00000040U VAL : 0x00000040U
397 // .. GEM1_CPU_1XCLKACT = 0x0
398 // .. ==> 0XF800012C[7:7] = 0x00000000U
399 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
400 // .. SDI0_CPU_1XCLKACT = 0x1
401 // .. ==> 0XF800012C[10:10] = 0x00000001U
402 // .. ==> MASK : 0x00000400U VAL : 0x00000400U
403 // .. SDI1_CPU_1XCLKACT = 0x0
404 // .. ==> 0XF800012C[11:11] = 0x00000000U
405 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
406 // .. SPI0_CPU_1XCLKACT = 0x0
407 // .. ==> 0XF800012C[14:14] = 0x00000000U
408 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
409 // .. SPI1_CPU_1XCLKACT = 0x0
410 // .. ==> 0XF800012C[15:15] = 0x00000000U
411 // .. ==> MASK : 0x00008000U VAL : 0x00000000U
412 // .. CAN0_CPU_1XCLKACT = 0x0
413 // .. ==> 0XF800012C[16:16] = 0x00000000U
414 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
415 // .. CAN1_CPU_1XCLKACT = 0x0
416 // .. ==> 0XF800012C[17:17] = 0x00000000U
417 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
418 // .. I2C0_CPU_1XCLKACT = 0x1
419 // .. ==> 0XF800012C[18:18] = 0x00000001U
420 // .. ==> MASK : 0x00040000U VAL : 0x00040000U
421 // .. I2C1_CPU_1XCLKACT = 0x1
422 // .. ==> 0XF800012C[19:19] = 0x00000001U
423 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
424 // .. UART0_CPU_1XCLKACT = 0x0
425 // .. ==> 0XF800012C[20:20] = 0x00000000U
426 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
427 // .. UART1_CPU_1XCLKACT = 0x1
428 // .. ==> 0XF800012C[21:21] = 0x00000001U
429 // .. ==> MASK : 0x00200000U VAL : 0x00200000U
430 // .. GPIO_CPU_1XCLKACT = 0x1
431 // .. ==> 0XF800012C[22:22] = 0x00000001U
432 // .. ==> MASK : 0x00400000U VAL : 0x00400000U
433 // .. LQSPI_CPU_1XCLKACT = 0x1
434 // .. ==> 0XF800012C[23:23] = 0x00000001U
435 // .. ==> MASK : 0x00800000U VAL : 0x00800000U
436 // .. SMC_CPU_1XCLKACT = 0x1
437 // .. ==> 0XF800012C[24:24] = 0x00000001U
438 // .. ==> MASK : 0x01000000U VAL : 0x01000000U
440 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
441 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
442 // .. START: THIS SHOULD BE BLANK
443 // .. FINISH: THIS SHOULD BE BLANK
444 // .. START: LOCK IT BACK
445 // .. LOCK_KEY = 0X767B
446 // .. ==> 0XF8000004[15:0] = 0x0000767BU
447 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
449 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
450 // .. FINISH: LOCK IT BACK
458 unsigned long ps7_ddr_init_data_3_0[] = {
460 // .. START: DDR INITIALIZATION
461 // .. .. START: LOCK DDR
462 // .. .. reg_ddrc_soft_rstb = 0
463 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
464 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
465 // .. .. reg_ddrc_powerdown_en = 0x0
466 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
467 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
468 // .. .. reg_ddrc_data_bus_width = 0x0
469 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
470 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
471 // .. .. reg_ddrc_burst8_refresh = 0x0
472 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
473 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
474 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
475 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
476 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
477 // .. .. reg_ddrc_dis_rd_bypass = 0x0
478 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
479 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
480 // .. .. reg_ddrc_dis_act_bypass = 0x0
481 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
482 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
483 // .. .. reg_ddrc_dis_auto_refresh = 0x0
484 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
485 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
487 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
488 // .. .. FINISH: LOCK DDR
489 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
490 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
491 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
492 // .. .. reserved_reg_ddrc_active_ranks = 0x1
493 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
494 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
495 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
496 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
497 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
499 EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U),
500 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
501 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
502 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
503 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
504 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
505 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
506 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
507 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
508 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
510 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
511 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
512 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
513 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
514 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
515 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
516 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
517 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
518 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
519 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
521 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
522 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
523 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
524 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
525 // .. .. reg_ddrc_w_xact_run_length = 0x8
526 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
527 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
528 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
529 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
530 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
532 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
533 // .. .. reg_ddrc_t_rc = 0x1a
534 // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
535 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001AU
536 // .. .. reg_ddrc_t_rfc_min = 0xa0
537 // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
538 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00002800U
539 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
540 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
541 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
543 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004281AU),
544 // .. .. reg_ddrc_wr2pre = 0x12
545 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
546 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
547 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
548 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
549 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
550 // .. .. reg_ddrc_t_faw = 0x16
551 // .. .. ==> 0XF8006018[15:10] = 0x00000016U
552 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00005800U
553 // .. .. reg_ddrc_t_ras_max = 0x24
554 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
555 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
556 // .. .. reg_ddrc_t_ras_min = 0x13
557 // .. .. ==> 0XF8006018[26:22] = 0x00000013U
558 // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U
559 // .. .. reg_ddrc_t_cke = 0x4
560 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
561 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
563 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E458D2U),
564 // .. .. reg_ddrc_write_latency = 0x5
565 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
566 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
567 // .. .. reg_ddrc_rd2wr = 0x7
568 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
569 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
570 // .. .. reg_ddrc_wr2rd = 0xe
571 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
572 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
573 // .. .. reg_ddrc_t_xp = 0x4
574 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
575 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
576 // .. .. reg_ddrc_pad_pd = 0x0
577 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
578 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
579 // .. .. reg_ddrc_rd2pre = 0x4
580 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
581 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
582 // .. .. reg_ddrc_t_rcd = 0x7
583 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
584 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
586 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
587 // .. .. reg_ddrc_t_ccd = 0x4
588 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
589 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
590 // .. .. reg_ddrc_t_rrd = 0x6
591 // .. .. ==> 0XF8006020[7:5] = 0x00000006U
592 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U
593 // .. .. reg_ddrc_refresh_margin = 0x2
594 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
595 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
596 // .. .. reg_ddrc_t_rp = 0x7
597 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
598 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
599 // .. .. reg_ddrc_refresh_to_x32 = 0x8
600 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
601 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
602 // .. .. reg_ddrc_mobile = 0x0
603 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
604 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
605 // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0
606 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
607 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
608 // .. .. reg_ddrc_read_latency = 0x7
609 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
610 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
611 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
612 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
613 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
614 // .. .. reg_ddrc_dis_pad_pd = 0x0
615 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
616 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
618 EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x270872D0U),
619 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
620 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
621 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
622 // .. .. reg_ddrc_prefer_write = 0x0
623 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
624 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
625 // .. .. reg_ddrc_mr_wr = 0x0
626 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
627 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
628 // .. .. reg_ddrc_mr_addr = 0x0
629 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
630 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
631 // .. .. reg_ddrc_mr_data = 0x0
632 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
633 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
634 // .. .. ddrc_reg_mr_wr_busy = 0x0
635 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
636 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
637 // .. .. reg_ddrc_mr_type = 0x0
638 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
639 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
640 // .. .. reg_ddrc_mr_rdata_valid = 0x0
641 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
642 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
644 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U),
645 // .. .. reg_ddrc_final_wait_x32 = 0x7
646 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
647 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
648 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
649 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
650 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
651 // .. .. reg_ddrc_t_mrd = 0x4
652 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
653 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
655 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
656 // .. .. reg_ddrc_emr2 = 0x8
657 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
658 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
659 // .. .. reg_ddrc_emr3 = 0x0
660 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
661 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
663 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
664 // .. .. reg_ddrc_mr = 0x930
665 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
666 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
667 // .. .. reg_ddrc_emr = 0x4
668 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
669 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
671 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
672 // .. .. reg_ddrc_burst_rdwr = 0x4
673 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
674 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
675 // .. .. reg_ddrc_pre_cke_x1024 = 0x105
676 // .. .. ==> 0XF8006034[13:4] = 0x00000105U
677 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
678 // .. .. reg_ddrc_post_cke_x1024 = 0x1
679 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
680 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
681 // .. .. reg_ddrc_burstchop = 0x0
682 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
683 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
685 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
686 // .. .. reg_ddrc_force_low_pri_n = 0x0
687 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
688 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
689 // .. .. reg_ddrc_dis_dq = 0x0
690 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
691 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
693 EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U),
694 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
695 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
696 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
697 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
698 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
699 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
700 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
701 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
702 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
703 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
704 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
705 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
706 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
707 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
708 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
710 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
711 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
712 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
713 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
714 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
715 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
716 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
717 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
718 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
719 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
720 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
721 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
722 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
723 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
724 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
725 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
726 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
727 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
728 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
729 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
730 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
731 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
732 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
733 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
734 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
736 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
737 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
738 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
739 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
740 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
741 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
742 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
743 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
744 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
745 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
746 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
747 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
748 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
749 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
750 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
751 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
752 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
753 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
754 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
755 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
756 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
757 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
759 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
760 // .. .. reg_phy_rd_local_odt = 0x0
761 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
762 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
763 // .. .. reg_phy_wr_local_odt = 0x3
764 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
765 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
766 // .. .. reg_phy_idle_local_odt = 0x3
767 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
768 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
770 EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U),
771 // .. .. reg_phy_rd_cmd_to_data = 0x0
772 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
773 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
774 // .. .. reg_phy_wr_cmd_to_data = 0x0
775 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
776 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
777 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
778 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
779 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
780 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
781 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
782 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
783 // .. .. reg_phy_use_fixed_re = 0x1
784 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
785 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
786 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
787 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
788 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
789 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
790 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
791 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
792 // .. .. reg_phy_clk_stall_level = 0x0
793 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
794 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
795 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
796 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
797 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
798 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
799 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
800 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
802 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
803 // .. .. reg_ddrc_dis_dll_calib = 0x0
804 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
805 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
807 EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U),
808 // .. .. reg_ddrc_rd_odt_delay = 0x3
809 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
810 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
811 // .. .. reg_ddrc_wr_odt_delay = 0x0
812 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
813 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
814 // .. .. reg_ddrc_rd_odt_hold = 0x0
815 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
816 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
817 // .. .. reg_ddrc_wr_odt_hold = 0x5
818 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
819 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
821 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
822 // .. .. reg_ddrc_pageclose = 0x0
823 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
824 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
825 // .. .. reg_ddrc_lpr_num_entries = 0x1f
826 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
827 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
828 // .. .. reg_ddrc_auto_pre_en = 0x0
829 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
830 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
831 // .. .. reg_ddrc_refresh_update_level = 0x0
832 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
833 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
834 // .. .. reg_ddrc_dis_wc = 0x0
835 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
836 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
837 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
838 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
839 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
840 // .. .. reg_ddrc_selfref_en = 0x0
841 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
842 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
844 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
845 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
846 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
847 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
848 // .. .. reg_arb_go2critical_en = 0x1
849 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
850 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
852 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
853 // .. .. reg_ddrc_wrlvl_ww = 0x41
854 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
855 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
856 // .. .. reg_ddrc_rdlvl_rr = 0x41
857 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
858 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
859 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
860 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
861 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
863 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
864 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
865 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
866 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
867 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
868 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
869 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
871 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
872 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
873 // .. .. ==> 0XF8006078[3:0] = 0x00000001U
874 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U
875 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
876 // .. .. ==> 0XF8006078[7:4] = 0x00000001U
877 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U
878 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
879 // .. .. ==> 0XF8006078[11:8] = 0x00000001U
880 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U
881 // .. .. reg_ddrc_t_cksre = 0x6
882 // .. .. ==> 0XF8006078[15:12] = 0x00000006U
883 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
884 // .. .. reg_ddrc_t_cksrx = 0x6
885 // .. .. ==> 0XF8006078[19:16] = 0x00000006U
886 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
887 // .. .. reg_ddrc_t_ckesr = 0x4
888 // .. .. ==> 0XF8006078[25:20] = 0x00000004U
889 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
891 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
892 // .. .. reg_ddrc_t_ckpde = 0x2
893 // .. .. ==> 0XF800607C[3:0] = 0x00000002U
894 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U
895 // .. .. reg_ddrc_t_ckpdx = 0x2
896 // .. .. ==> 0XF800607C[7:4] = 0x00000002U
897 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
898 // .. .. reg_ddrc_t_ckdpde = 0x2
899 // .. .. ==> 0XF800607C[11:8] = 0x00000002U
900 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
901 // .. .. reg_ddrc_t_ckdpdx = 0x2
902 // .. .. ==> 0XF800607C[15:12] = 0x00000002U
903 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U
904 // .. .. reg_ddrc_t_ckcsx = 0x3
905 // .. .. ==> 0XF800607C[19:16] = 0x00000003U
906 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U
908 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
909 // .. .. reg_ddrc_dis_auto_zq = 0x0
910 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
911 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
912 // .. .. reg_ddrc_ddr3 = 0x1
913 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
914 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
915 // .. .. reg_ddrc_t_mod = 0x200
916 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
917 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
918 // .. .. reg_ddrc_t_zq_long_nop = 0x200
919 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
920 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
921 // .. .. reg_ddrc_t_zq_short_nop = 0x40
922 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
923 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
925 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
926 // .. .. t_zq_short_interval_x1024 = 0xcb73
927 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
928 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
929 // .. .. dram_rstn_x1024 = 0x69
930 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
931 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
933 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
934 // .. .. deeppowerdown_en = 0x0
935 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
936 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
937 // .. .. deeppowerdown_to_x1024 = 0xff
938 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
939 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
941 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
942 // .. .. dfi_wrlvl_max_x1024 = 0xfff
943 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
944 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
945 // .. .. dfi_rdlvl_max_x1024 = 0xfff
946 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
947 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
948 // .. .. ddrc_reg_twrlvl_max_error = 0x0
949 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
950 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
951 // .. .. ddrc_reg_trdlvl_max_error = 0x0
952 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
953 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
954 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
955 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
956 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
957 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
958 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
959 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
960 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
961 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
962 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
964 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
965 // .. .. reg_ddrc_skip_ocd = 0x1
966 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
967 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
969 EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U),
970 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
971 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
972 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
973 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
974 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
975 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
976 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
977 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
978 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
980 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
981 // .. .. START: RESET ECC ERROR
982 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
983 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
984 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
985 // .. .. Clear_Correctable_DRAM_ECC_error = 1
986 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
987 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
989 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
990 // .. .. FINISH: RESET ECC ERROR
991 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
992 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
993 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
994 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
995 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
996 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
998 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
999 // .. .. CORR_ECC_LOG_VALID = 0x0
1000 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
1001 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1002 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
1003 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
1004 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
1006 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
1007 // .. .. UNCORR_ECC_LOG_VALID = 0x0
1008 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
1009 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1011 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
1012 // .. .. STAT_NUM_CORR_ERR = 0x0
1013 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
1014 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
1015 // .. .. STAT_NUM_UNCORR_ERR = 0x0
1016 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
1017 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
1019 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
1020 // .. .. reg_ddrc_ecc_mode = 0x0
1021 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
1022 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
1023 // .. .. reg_ddrc_dis_scrub = 0x1
1024 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
1025 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
1027 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
1028 // .. .. reg_phy_dif_on = 0x0
1029 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
1030 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
1031 // .. .. reg_phy_dif_off = 0x0
1032 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
1033 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
1035 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
1036 // .. .. reg_phy_data_slice_in_use = 0x1
1037 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
1038 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1039 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1040 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
1041 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1042 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1043 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
1044 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1045 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1046 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
1047 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1048 // .. .. reg_phy_bist_shift_dq = 0x0
1049 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
1050 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1051 // .. .. reg_phy_bist_err_clr = 0x0
1052 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
1053 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1054 // .. .. reg_phy_dq_offset = 0x40
1055 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
1056 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1058 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U),
1059 // .. .. reg_phy_data_slice_in_use = 0x1
1060 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
1061 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1062 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1063 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
1064 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1065 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1066 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
1067 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1068 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1069 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
1070 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1071 // .. .. reg_phy_bist_shift_dq = 0x0
1072 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
1073 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1074 // .. .. reg_phy_bist_err_clr = 0x0
1075 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
1076 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1077 // .. .. reg_phy_dq_offset = 0x40
1078 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
1079 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1081 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U),
1082 // .. .. reg_phy_data_slice_in_use = 0x1
1083 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
1084 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1085 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1086 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
1087 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1088 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1089 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
1090 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1091 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1092 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
1093 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1094 // .. .. reg_phy_bist_shift_dq = 0x0
1095 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
1096 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1097 // .. .. reg_phy_bist_err_clr = 0x0
1098 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
1099 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1100 // .. .. reg_phy_dq_offset = 0x40
1101 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
1102 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1104 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U),
1105 // .. .. reg_phy_data_slice_in_use = 0x1
1106 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
1107 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1108 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1109 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
1110 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1111 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1112 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
1113 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1114 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1115 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
1116 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1117 // .. .. reg_phy_bist_shift_dq = 0x0
1118 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
1119 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1120 // .. .. reg_phy_bist_err_clr = 0x0
1121 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
1122 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1123 // .. .. reg_phy_dq_offset = 0x40
1124 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
1125 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1127 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U),
1128 // .. .. reg_phy_wrlvl_init_ratio = 0x0
1129 // .. .. ==> 0XF800612C[9:0] = 0x00000000U
1130 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
1131 // .. .. reg_phy_gatelvl_init_ratio = 0xb0
1132 // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
1133 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C000U
1135 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0002C000U),
1136 // .. .. reg_phy_wrlvl_init_ratio = 0x0
1137 // .. .. ==> 0XF8006130[9:0] = 0x00000000U
1138 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
1139 // .. .. reg_phy_gatelvl_init_ratio = 0xb1
1140 // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
1141 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C400U
1143 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x0002C400U),
1144 // .. .. reg_phy_wrlvl_init_ratio = 0x3
1145 // .. .. ==> 0XF8006134[9:0] = 0x00000003U
1146 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
1147 // .. .. reg_phy_gatelvl_init_ratio = 0xbc
1148 // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
1149 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F000U
1151 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F003U),
1152 // .. .. reg_phy_wrlvl_init_ratio = 0x3
1153 // .. .. ==> 0XF8006138[9:0] = 0x00000003U
1154 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
1155 // .. .. reg_phy_gatelvl_init_ratio = 0xbb
1156 // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
1157 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002EC00U
1159 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0002EC03U),
1160 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1161 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
1162 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1163 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1164 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
1165 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1166 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1167 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
1168 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1170 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
1171 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1172 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
1173 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1174 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1175 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
1176 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1177 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1178 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
1179 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1181 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
1182 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1183 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
1184 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1185 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1186 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
1187 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1188 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1189 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
1190 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1192 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
1193 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1194 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
1195 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1196 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1197 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
1198 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1199 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1200 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
1201 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1203 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
1204 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
1205 // .. .. ==> 0XF8006154[9:0] = 0x00000077U
1206 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
1207 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1208 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
1209 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1210 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1211 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
1212 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1214 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000077U),
1215 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
1216 // .. .. ==> 0XF8006158[9:0] = 0x00000077U
1217 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
1218 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1219 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
1220 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1221 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1222 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
1223 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1225 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000077U),
1226 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
1227 // .. .. ==> 0XF800615C[9:0] = 0x00000083U
1228 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
1229 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1230 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
1231 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1232 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1233 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
1234 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1236 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000083U),
1237 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
1238 // .. .. ==> 0XF8006160[9:0] = 0x00000083U
1239 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
1240 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1241 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
1242 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1243 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1244 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
1245 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1247 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000083U),
1248 // .. .. reg_phy_fifo_we_slave_ratio = 0x105
1249 // .. .. ==> 0XF8006168[10:0] = 0x00000105U
1250 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000105U
1251 // .. .. reg_phy_fifo_we_in_force = 0x0
1252 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
1253 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1254 // .. .. reg_phy_fifo_we_in_delay = 0x0
1255 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
1256 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1258 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000105U),
1259 // .. .. reg_phy_fifo_we_slave_ratio = 0x106
1260 // .. .. ==> 0XF800616C[10:0] = 0x00000106U
1261 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000106U
1262 // .. .. reg_phy_fifo_we_in_force = 0x0
1263 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
1264 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1265 // .. .. reg_phy_fifo_we_in_delay = 0x0
1266 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
1267 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1269 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000106U),
1270 // .. .. reg_phy_fifo_we_slave_ratio = 0x111
1271 // .. .. ==> 0XF8006170[10:0] = 0x00000111U
1272 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000111U
1273 // .. .. reg_phy_fifo_we_in_force = 0x0
1274 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
1275 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1276 // .. .. reg_phy_fifo_we_in_delay = 0x0
1277 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
1278 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1280 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000111U),
1281 // .. .. reg_phy_fifo_we_slave_ratio = 0x110
1282 // .. .. ==> 0XF8006174[10:0] = 0x00000110U
1283 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000110U
1284 // .. .. reg_phy_fifo_we_in_force = 0x0
1285 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
1286 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1287 // .. .. reg_phy_fifo_we_in_delay = 0x0
1288 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
1289 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1291 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000110U),
1292 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
1293 // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
1294 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
1295 // .. .. reg_phy_wr_data_slave_force = 0x0
1296 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
1297 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1298 // .. .. reg_phy_wr_data_slave_delay = 0x0
1299 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
1300 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1302 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000B7U),
1303 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
1304 // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
1305 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
1306 // .. .. reg_phy_wr_data_slave_force = 0x0
1307 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
1308 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1309 // .. .. reg_phy_wr_data_slave_delay = 0x0
1310 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
1311 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1313 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000B7U),
1314 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
1315 // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
1316 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
1317 // .. .. reg_phy_wr_data_slave_force = 0x0
1318 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
1319 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1320 // .. .. reg_phy_wr_data_slave_delay = 0x0
1321 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
1322 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1324 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000C3U),
1325 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
1326 // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
1327 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
1328 // .. .. reg_phy_wr_data_slave_force = 0x0
1329 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
1330 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1331 // .. .. reg_phy_wr_data_slave_delay = 0x0
1332 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
1333 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1335 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000C3U),
1336 // .. .. reg_phy_bl2 = 0x0
1337 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
1338 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1339 // .. .. reg_phy_at_spd_atpg = 0x0
1340 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
1341 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1342 // .. .. reg_phy_bist_enable = 0x0
1343 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
1344 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1345 // .. .. reg_phy_bist_force_err = 0x0
1346 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
1347 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
1348 // .. .. reg_phy_bist_mode = 0x0
1349 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
1350 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
1351 // .. .. reg_phy_invert_clkout = 0x1
1352 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
1353 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
1354 // .. .. reg_phy_sel_logic = 0x0
1355 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
1356 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
1357 // .. .. reg_phy_ctrl_slave_ratio = 0x100
1358 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
1359 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
1360 // .. .. reg_phy_ctrl_slave_force = 0x0
1361 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
1362 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
1363 // .. .. reg_phy_ctrl_slave_delay = 0x0
1364 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
1365 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
1366 // .. .. reg_phy_lpddr = 0x0
1367 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
1368 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
1369 // .. .. reg_phy_cmd_latency = 0x0
1370 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
1371 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
1373 EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U),
1374 // .. .. reg_phy_wr_rl_delay = 0x2
1375 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
1376 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
1377 // .. .. reg_phy_rd_rl_delay = 0x4
1378 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
1379 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
1380 // .. .. reg_phy_dll_lock_diff = 0xf
1381 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
1382 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
1383 // .. .. reg_phy_use_wr_level = 0x1
1384 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
1385 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
1386 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
1387 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
1388 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
1389 // .. .. reg_phy_use_rd_data_eye_level = 0x1
1390 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
1391 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
1392 // .. .. reg_phy_dis_calib_rst = 0x0
1393 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
1394 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1395 // .. .. reg_phy_ctrl_slave_delay = 0x0
1396 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
1397 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
1399 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
1400 // .. .. reg_arb_page_addr_mask = 0x0
1401 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
1402 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
1404 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
1405 // .. .. reg_arb_pri_wr_portn = 0x3ff
1406 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
1407 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1408 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1409 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
1410 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1411 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1412 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
1413 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1414 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1415 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
1416 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1418 EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU),
1419 // .. .. reg_arb_pri_wr_portn = 0x3ff
1420 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
1421 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1422 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1423 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
1424 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1425 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1426 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
1427 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1428 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1429 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
1430 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1432 EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU),
1433 // .. .. reg_arb_pri_wr_portn = 0x3ff
1434 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
1435 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1436 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1437 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
1438 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1439 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1440 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
1441 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1442 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1443 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
1444 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1446 EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU),
1447 // .. .. reg_arb_pri_wr_portn = 0x3ff
1448 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
1449 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1450 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1451 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
1452 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1453 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1454 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
1455 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1456 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1457 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
1458 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1460 EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU),
1461 // .. .. reg_arb_pri_rd_portn = 0x3ff
1462 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
1463 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1464 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1465 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
1466 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1467 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1468 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
1469 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1470 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1471 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
1472 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1473 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1474 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
1475 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1477 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
1478 // .. .. reg_arb_pri_rd_portn = 0x3ff
1479 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
1480 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1481 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1482 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
1483 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1484 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1485 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
1486 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1487 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1488 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
1489 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1490 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1491 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
1492 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1494 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
1495 // .. .. reg_arb_pri_rd_portn = 0x3ff
1496 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
1497 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1498 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1499 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
1500 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1501 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1502 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
1503 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1504 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1505 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
1506 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1507 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1508 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
1509 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1511 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
1512 // .. .. reg_arb_pri_rd_portn = 0x3ff
1513 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
1514 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1515 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1516 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
1517 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1518 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1519 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
1520 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1521 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1522 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
1523 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1524 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1525 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
1526 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1528 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
1529 // .. .. reg_ddrc_lpddr2 = 0x0
1530 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
1531 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1532 // .. .. reg_ddrc_derate_enable = 0x0
1533 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
1534 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1535 // .. .. reg_ddrc_mr4_margin = 0x0
1536 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
1537 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
1539 EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U),
1540 // .. .. reg_ddrc_mr4_read_interval = 0x0
1541 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
1542 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
1544 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
1545 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
1546 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
1547 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
1548 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
1549 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
1550 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
1551 // .. .. reg_ddrc_t_mrw = 0x5
1552 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
1553 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
1555 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
1556 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
1557 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
1558 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
1559 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
1560 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
1561 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
1563 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
1564 // .. .. START: POLL ON DCI STATUS
1566 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
1567 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
1569 EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
1570 // .. .. FINISH: POLL ON DCI STATUS
1571 // .. .. START: UNLOCK DDR
1572 // .. .. reg_ddrc_soft_rstb = 0x1
1573 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
1574 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1575 // .. .. reg_ddrc_powerdown_en = 0x0
1576 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
1577 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1578 // .. .. reg_ddrc_data_bus_width = 0x0
1579 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
1580 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
1581 // .. .. reg_ddrc_burst8_refresh = 0x0
1582 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
1583 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
1584 // .. .. reg_ddrc_rdwr_idle_gap = 1
1585 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
1586 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
1587 // .. .. reg_ddrc_dis_rd_bypass = 0x0
1588 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
1589 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
1590 // .. .. reg_ddrc_dis_act_bypass = 0x0
1591 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
1592 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
1593 // .. .. reg_ddrc_dis_auto_refresh = 0x0
1594 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
1595 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1597 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
1598 // .. .. FINISH: UNLOCK DDR
1599 // .. .. START: CHECK DDR STATUS
1600 // .. .. ddrc_reg_operating_mode = 1
1601 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
1602 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
1604 EMIT_MASKPOLL(0XF8006054, 0x00000007U),
1605 // .. .. FINISH: CHECK DDR STATUS
1606 // .. FINISH: DDR INITIALIZATION
1614 unsigned long ps7_mio_init_data_3_0[] = {
1616 // .. START: SLCR SETTINGS
1617 // .. UNLOCK_KEY = 0XDF0D
1618 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
1619 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
1621 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
1622 // .. FINISH: SLCR SETTINGS
1623 // .. START: OCM REMAPPING
1624 // .. FINISH: OCM REMAPPING
1625 // .. START: DDRIOB SETTINGS
1626 // .. reserved_INP_POWER = 0x0
1627 // .. ==> 0XF8000B40[0:0] = 0x00000000U
1628 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1629 // .. INP_TYPE = 0x0
1630 // .. ==> 0XF8000B40[2:1] = 0x00000000U
1631 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1632 // .. DCI_UPDATE_B = 0x0
1633 // .. ==> 0XF8000B40[3:3] = 0x00000000U
1634 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1636 // .. ==> 0XF8000B40[4:4] = 0x00000000U
1637 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1638 // .. DCI_TYPE = 0x0
1639 // .. ==> 0XF8000B40[6:5] = 0x00000000U
1640 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1641 // .. IBUF_DISABLE_MODE = 0x0
1642 // .. ==> 0XF8000B40[7:7] = 0x00000000U
1643 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1644 // .. TERM_DISABLE_MODE = 0x0
1645 // .. ==> 0XF8000B40[8:8] = 0x00000000U
1646 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1647 // .. OUTPUT_EN = 0x3
1648 // .. ==> 0XF8000B40[10:9] = 0x00000003U
1649 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1650 // .. PULLUP_EN = 0x0
1651 // .. ==> 0XF8000B40[11:11] = 0x00000000U
1652 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1654 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
1655 // .. reserved_INP_POWER = 0x0
1656 // .. ==> 0XF8000B44[0:0] = 0x00000000U
1657 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1658 // .. INP_TYPE = 0x0
1659 // .. ==> 0XF8000B44[2:1] = 0x00000000U
1660 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1661 // .. DCI_UPDATE_B = 0x0
1662 // .. ==> 0XF8000B44[3:3] = 0x00000000U
1663 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1665 // .. ==> 0XF8000B44[4:4] = 0x00000000U
1666 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1667 // .. DCI_TYPE = 0x0
1668 // .. ==> 0XF8000B44[6:5] = 0x00000000U
1669 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1670 // .. IBUF_DISABLE_MODE = 0x0
1671 // .. ==> 0XF8000B44[7:7] = 0x00000000U
1672 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1673 // .. TERM_DISABLE_MODE = 0x0
1674 // .. ==> 0XF8000B44[8:8] = 0x00000000U
1675 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1676 // .. OUTPUT_EN = 0x3
1677 // .. ==> 0XF8000B44[10:9] = 0x00000003U
1678 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1679 // .. PULLUP_EN = 0x0
1680 // .. ==> 0XF8000B44[11:11] = 0x00000000U
1681 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1683 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
1684 // .. reserved_INP_POWER = 0x0
1685 // .. ==> 0XF8000B48[0:0] = 0x00000000U
1686 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1687 // .. INP_TYPE = 0x1
1688 // .. ==> 0XF8000B48[2:1] = 0x00000001U
1689 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
1690 // .. DCI_UPDATE_B = 0x0
1691 // .. ==> 0XF8000B48[3:3] = 0x00000000U
1692 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1694 // .. ==> 0XF8000B48[4:4] = 0x00000001U
1695 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1696 // .. DCI_TYPE = 0x3
1697 // .. ==> 0XF8000B48[6:5] = 0x00000003U
1698 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1699 // .. IBUF_DISABLE_MODE = 0
1700 // .. ==> 0XF8000B48[7:7] = 0x00000000U
1701 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1702 // .. TERM_DISABLE_MODE = 0
1703 // .. ==> 0XF8000B48[8:8] = 0x00000000U
1704 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1705 // .. OUTPUT_EN = 0x3
1706 // .. ==> 0XF8000B48[10:9] = 0x00000003U
1707 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1708 // .. PULLUP_EN = 0x0
1709 // .. ==> 0XF8000B48[11:11] = 0x00000000U
1710 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1712 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
1713 // .. reserved_INP_POWER = 0x0
1714 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
1715 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1716 // .. INP_TYPE = 0x1
1717 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
1718 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
1719 // .. DCI_UPDATE_B = 0x0
1720 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
1721 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1723 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
1724 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1725 // .. DCI_TYPE = 0x3
1726 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
1727 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1728 // .. IBUF_DISABLE_MODE = 0
1729 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
1730 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1731 // .. TERM_DISABLE_MODE = 0
1732 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
1733 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1734 // .. OUTPUT_EN = 0x3
1735 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
1736 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1737 // .. PULLUP_EN = 0x0
1738 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
1739 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1741 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
1742 // .. reserved_INP_POWER = 0x0
1743 // .. ==> 0XF8000B50[0:0] = 0x00000000U
1744 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1745 // .. INP_TYPE = 0x2
1746 // .. ==> 0XF8000B50[2:1] = 0x00000002U
1747 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
1748 // .. DCI_UPDATE_B = 0x0
1749 // .. ==> 0XF8000B50[3:3] = 0x00000000U
1750 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1752 // .. ==> 0XF8000B50[4:4] = 0x00000001U
1753 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1754 // .. DCI_TYPE = 0x3
1755 // .. ==> 0XF8000B50[6:5] = 0x00000003U
1756 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1757 // .. IBUF_DISABLE_MODE = 0
1758 // .. ==> 0XF8000B50[7:7] = 0x00000000U
1759 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1760 // .. TERM_DISABLE_MODE = 0
1761 // .. ==> 0XF8000B50[8:8] = 0x00000000U
1762 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1763 // .. OUTPUT_EN = 0x3
1764 // .. ==> 0XF8000B50[10:9] = 0x00000003U
1765 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1766 // .. PULLUP_EN = 0x0
1767 // .. ==> 0XF8000B50[11:11] = 0x00000000U
1768 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1770 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
1771 // .. reserved_INP_POWER = 0x0
1772 // .. ==> 0XF8000B54[0:0] = 0x00000000U
1773 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1774 // .. INP_TYPE = 0x2
1775 // .. ==> 0XF8000B54[2:1] = 0x00000002U
1776 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
1777 // .. DCI_UPDATE_B = 0x0
1778 // .. ==> 0XF8000B54[3:3] = 0x00000000U
1779 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1781 // .. ==> 0XF8000B54[4:4] = 0x00000001U
1782 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1783 // .. DCI_TYPE = 0x3
1784 // .. ==> 0XF8000B54[6:5] = 0x00000003U
1785 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1786 // .. IBUF_DISABLE_MODE = 0
1787 // .. ==> 0XF8000B54[7:7] = 0x00000000U
1788 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1789 // .. TERM_DISABLE_MODE = 0
1790 // .. ==> 0XF8000B54[8:8] = 0x00000000U
1791 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1792 // .. OUTPUT_EN = 0x3
1793 // .. ==> 0XF8000B54[10:9] = 0x00000003U
1794 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1795 // .. PULLUP_EN = 0x0
1796 // .. ==> 0XF8000B54[11:11] = 0x00000000U
1797 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1799 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
1800 // .. reserved_INP_POWER = 0x0
1801 // .. ==> 0XF8000B58[0:0] = 0x00000000U
1802 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1803 // .. INP_TYPE = 0x0
1804 // .. ==> 0XF8000B58[2:1] = 0x00000000U
1805 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1806 // .. DCI_UPDATE_B = 0x0
1807 // .. ==> 0XF8000B58[3:3] = 0x00000000U
1808 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1810 // .. ==> 0XF8000B58[4:4] = 0x00000000U
1811 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1812 // .. DCI_TYPE = 0x0
1813 // .. ==> 0XF8000B58[6:5] = 0x00000000U
1814 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1815 // .. IBUF_DISABLE_MODE = 0x0
1816 // .. ==> 0XF8000B58[7:7] = 0x00000000U
1817 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1818 // .. TERM_DISABLE_MODE = 0x0
1819 // .. ==> 0XF8000B58[8:8] = 0x00000000U
1820 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1821 // .. OUTPUT_EN = 0x3
1822 // .. ==> 0XF8000B58[10:9] = 0x00000003U
1823 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1824 // .. PULLUP_EN = 0x0
1825 // .. ==> 0XF8000B58[11:11] = 0x00000000U
1826 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1828 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
1829 // .. reserved_DRIVE_P = 0x1c
1830 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
1831 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1832 // .. reserved_DRIVE_N = 0xc
1833 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
1834 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1835 // .. reserved_SLEW_P = 0x3
1836 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
1837 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
1838 // .. reserved_SLEW_N = 0x3
1839 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
1840 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
1841 // .. reserved_GTL = 0x0
1842 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
1843 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1844 // .. reserved_RTERM = 0x0
1845 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
1846 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1848 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
1849 // .. reserved_DRIVE_P = 0x1c
1850 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
1851 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1852 // .. reserved_DRIVE_N = 0xc
1853 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
1854 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1855 // .. reserved_SLEW_P = 0x6
1856 // .. ==> 0XF8000B60[18:14] = 0x00000006U
1857 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1858 // .. reserved_SLEW_N = 0x1f
1859 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
1860 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1861 // .. reserved_GTL = 0x0
1862 // .. ==> 0XF8000B60[26:24] = 0x00000000U
1863 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1864 // .. reserved_RTERM = 0x0
1865 // .. ==> 0XF8000B60[31:27] = 0x00000000U
1866 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1868 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
1869 // .. reserved_DRIVE_P = 0x1c
1870 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
1871 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1872 // .. reserved_DRIVE_N = 0xc
1873 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
1874 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1875 // .. reserved_SLEW_P = 0x6
1876 // .. ==> 0XF8000B64[18:14] = 0x00000006U
1877 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1878 // .. reserved_SLEW_N = 0x1f
1879 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
1880 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1881 // .. reserved_GTL = 0x0
1882 // .. ==> 0XF8000B64[26:24] = 0x00000000U
1883 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1884 // .. reserved_RTERM = 0x0
1885 // .. ==> 0XF8000B64[31:27] = 0x00000000U
1886 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1888 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
1889 // .. reserved_DRIVE_P = 0x1c
1890 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
1891 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1892 // .. reserved_DRIVE_N = 0xc
1893 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
1894 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1895 // .. reserved_SLEW_P = 0x6
1896 // .. ==> 0XF8000B68[18:14] = 0x00000006U
1897 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1898 // .. reserved_SLEW_N = 0x1f
1899 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
1900 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1901 // .. reserved_GTL = 0x0
1902 // .. ==> 0XF8000B68[26:24] = 0x00000000U
1903 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1904 // .. reserved_RTERM = 0x0
1905 // .. ==> 0XF8000B68[31:27] = 0x00000000U
1906 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1908 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
1909 // .. VREF_INT_EN = 0x1
1910 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
1911 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
1912 // .. VREF_SEL = 0x4
1913 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
1914 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
1915 // .. VREF_EXT_EN = 0x0
1916 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
1917 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1918 // .. reserved_VREF_PULLUP_EN = 0x0
1919 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
1920 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
1921 // .. REFIO_EN = 0x1
1922 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
1923 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
1924 // .. reserved_REFIO_TEST = 0x3
1925 // .. ==> 0XF8000B6C[11:10] = 0x00000003U
1926 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
1927 // .. reserved_REFIO_PULLUP_EN = 0x0
1928 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
1929 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
1930 // .. reserved_DRST_B_PULLUP_EN = 0x0
1931 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
1932 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
1933 // .. reserved_CKE_PULLUP_EN = 0x0
1934 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
1935 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
1937 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
1938 // .. .. START: ASSERT RESET
1940 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1941 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1943 EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U),
1944 // .. .. FINISH: ASSERT RESET
1945 // .. .. START: DEASSERT RESET
1947 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
1948 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1949 // .. .. reserved_VRN_OUT = 0x1
1950 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1951 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
1953 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
1954 // .. .. FINISH: DEASSERT RESET
1955 // .. .. RESET = 0x1
1956 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1957 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1958 // .. .. ENABLE = 0x1
1959 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
1960 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
1961 // .. .. reserved_VRP_TRI = 0x0
1962 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
1963 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1964 // .. .. reserved_VRN_TRI = 0x0
1965 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
1966 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1967 // .. .. reserved_VRP_OUT = 0x0
1968 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
1969 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
1970 // .. .. reserved_VRN_OUT = 0x1
1971 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1972 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
1973 // .. .. NREF_OPT1 = 0x0
1974 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
1975 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
1976 // .. .. NREF_OPT2 = 0x0
1977 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
1978 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
1979 // .. .. NREF_OPT4 = 0x1
1980 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
1981 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
1982 // .. .. PREF_OPT1 = 0x0
1983 // .. .. ==> 0XF8000B70[15:14] = 0x00000000U
1984 // .. .. ==> MASK : 0x0000C000U VAL : 0x00000000U
1985 // .. .. PREF_OPT2 = 0x0
1986 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
1987 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
1988 // .. .. UPDATE_CONTROL = 0x0
1989 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
1990 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
1991 // .. .. reserved_INIT_COMPLETE = 0x0
1992 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
1993 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
1994 // .. .. reserved_TST_CLK = 0x0
1995 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
1996 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
1997 // .. .. reserved_TST_HLN = 0x0
1998 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
1999 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
2000 // .. .. reserved_TST_HLP = 0x0
2001 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
2002 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
2003 // .. .. reserved_TST_RST = 0x0
2004 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
2005 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
2006 // .. .. reserved_INT_DCI_EN = 0x0
2007 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
2008 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
2010 EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U),
2011 // .. FINISH: DDRIOB SETTINGS
2012 // .. START: MIO PROGRAMMING
2013 // .. TRI_ENABLE = 0
2014 // .. ==> 0XF8000700[0:0] = 0x00000000U
2015 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2017 // .. ==> 0XF8000700[1:1] = 0x00000000U
2018 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2020 // .. ==> 0XF8000700[2:2] = 0x00000000U
2021 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2023 // .. ==> 0XF8000700[4:3] = 0x00000000U
2024 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2026 // .. ==> 0XF8000700[7:5] = 0x00000000U
2027 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2029 // .. ==> 0XF8000700[8:8] = 0x00000000U
2030 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2032 // .. ==> 0XF8000700[11:9] = 0x00000003U
2033 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2035 // .. ==> 0XF8000700[12:12] = 0x00000000U
2036 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2037 // .. DisableRcvr = 0
2038 // .. ==> 0XF8000700[13:13] = 0x00000000U
2039 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2041 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U),
2042 // .. TRI_ENABLE = 0
2043 // .. ==> 0XF8000704[0:0] = 0x00000000U
2044 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2046 // .. ==> 0XF8000704[1:1] = 0x00000001U
2047 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2049 // .. ==> 0XF8000704[2:2] = 0x00000000U
2050 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2052 // .. ==> 0XF8000704[4:3] = 0x00000000U
2053 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2055 // .. ==> 0XF8000704[7:5] = 0x00000000U
2056 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2058 // .. ==> 0XF8000704[8:8] = 0x00000000U
2059 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2061 // .. ==> 0XF8000704[11:9] = 0x00000003U
2062 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2064 // .. ==> 0XF8000704[12:12] = 0x00000000U
2065 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2066 // .. DisableRcvr = 0
2067 // .. ==> 0XF8000704[13:13] = 0x00000000U
2068 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2070 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000602U),
2071 // .. TRI_ENABLE = 0
2072 // .. ==> 0XF8000708[0:0] = 0x00000000U
2073 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2075 // .. ==> 0XF8000708[1:1] = 0x00000001U
2076 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2078 // .. ==> 0XF8000708[2:2] = 0x00000000U
2079 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2081 // .. ==> 0XF8000708[4:3] = 0x00000000U
2082 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2084 // .. ==> 0XF8000708[7:5] = 0x00000000U
2085 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2087 // .. ==> 0XF8000708[8:8] = 0x00000000U
2088 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2090 // .. ==> 0XF8000708[11:9] = 0x00000003U
2091 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2093 // .. ==> 0XF8000708[12:12] = 0x00000000U
2094 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2095 // .. DisableRcvr = 0
2096 // .. ==> 0XF8000708[13:13] = 0x00000000U
2097 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2099 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000602U),
2100 // .. TRI_ENABLE = 0
2101 // .. ==> 0XF800070C[0:0] = 0x00000000U
2102 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2104 // .. ==> 0XF800070C[1:1] = 0x00000001U
2105 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2107 // .. ==> 0XF800070C[2:2] = 0x00000000U
2108 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2110 // .. ==> 0XF800070C[4:3] = 0x00000000U
2111 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2113 // .. ==> 0XF800070C[7:5] = 0x00000000U
2114 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2116 // .. ==> 0XF800070C[8:8] = 0x00000000U
2117 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2119 // .. ==> 0XF800070C[11:9] = 0x00000003U
2120 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2122 // .. ==> 0XF800070C[12:12] = 0x00000000U
2123 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2124 // .. DisableRcvr = 0
2125 // .. ==> 0XF800070C[13:13] = 0x00000000U
2126 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2128 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000602U),
2129 // .. TRI_ENABLE = 0
2130 // .. ==> 0XF8000710[0:0] = 0x00000000U
2131 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2133 // .. ==> 0XF8000710[1:1] = 0x00000001U
2134 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2136 // .. ==> 0XF8000710[2:2] = 0x00000000U
2137 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2139 // .. ==> 0XF8000710[4:3] = 0x00000000U
2140 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2142 // .. ==> 0XF8000710[7:5] = 0x00000000U
2143 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2145 // .. ==> 0XF8000710[8:8] = 0x00000000U
2146 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2148 // .. ==> 0XF8000710[11:9] = 0x00000003U
2149 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2151 // .. ==> 0XF8000710[12:12] = 0x00000000U
2152 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2153 // .. DisableRcvr = 0
2154 // .. ==> 0XF8000710[13:13] = 0x00000000U
2155 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2157 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000602U),
2158 // .. TRI_ENABLE = 0
2159 // .. ==> 0XF8000714[0:0] = 0x00000000U
2160 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2162 // .. ==> 0XF8000714[1:1] = 0x00000001U
2163 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2165 // .. ==> 0XF8000714[2:2] = 0x00000000U
2166 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2168 // .. ==> 0XF8000714[4:3] = 0x00000000U
2169 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2171 // .. ==> 0XF8000714[7:5] = 0x00000000U
2172 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2174 // .. ==> 0XF8000714[8:8] = 0x00000000U
2175 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2177 // .. ==> 0XF8000714[11:9] = 0x00000003U
2178 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2180 // .. ==> 0XF8000714[12:12] = 0x00000000U
2181 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2182 // .. DisableRcvr = 0
2183 // .. ==> 0XF8000714[13:13] = 0x00000000U
2184 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2186 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000602U),
2187 // .. TRI_ENABLE = 0
2188 // .. ==> 0XF8000718[0:0] = 0x00000000U
2189 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2191 // .. ==> 0XF8000718[1:1] = 0x00000001U
2192 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2194 // .. ==> 0XF8000718[2:2] = 0x00000000U
2195 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2197 // .. ==> 0XF8000718[4:3] = 0x00000000U
2198 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2200 // .. ==> 0XF8000718[7:5] = 0x00000000U
2201 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2203 // .. ==> 0XF8000718[8:8] = 0x00000000U
2204 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2206 // .. ==> 0XF8000718[11:9] = 0x00000003U
2207 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2209 // .. ==> 0XF8000718[12:12] = 0x00000000U
2210 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2211 // .. DisableRcvr = 0
2212 // .. ==> 0XF8000718[13:13] = 0x00000000U
2213 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2215 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000602U),
2216 // .. TRI_ENABLE = 0
2217 // .. ==> 0XF800071C[0:0] = 0x00000000U
2218 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2220 // .. ==> 0XF800071C[1:1] = 0x00000000U
2221 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2223 // .. ==> 0XF800071C[2:2] = 0x00000000U
2224 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2226 // .. ==> 0XF800071C[4:3] = 0x00000000U
2227 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2229 // .. ==> 0XF800071C[7:5] = 0x00000000U
2230 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2232 // .. ==> 0XF800071C[8:8] = 0x00000000U
2233 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2235 // .. ==> 0XF800071C[11:9] = 0x00000003U
2236 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2238 // .. ==> 0XF800071C[12:12] = 0x00000000U
2239 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2240 // .. DisableRcvr = 0
2241 // .. ==> 0XF800071C[13:13] = 0x00000000U
2242 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2244 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U),
2245 // .. TRI_ENABLE = 0
2246 // .. ==> 0XF8000720[0:0] = 0x00000000U
2247 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2249 // .. ==> 0XF8000720[1:1] = 0x00000001U
2250 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2252 // .. ==> 0XF8000720[2:2] = 0x00000000U
2253 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2255 // .. ==> 0XF8000720[4:3] = 0x00000000U
2256 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2258 // .. ==> 0XF8000720[7:5] = 0x00000000U
2259 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2261 // .. ==> 0XF8000720[8:8] = 0x00000000U
2262 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2264 // .. ==> 0XF8000720[11:9] = 0x00000003U
2265 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2267 // .. ==> 0XF8000720[12:12] = 0x00000000U
2268 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2269 // .. DisableRcvr = 0
2270 // .. ==> 0XF8000720[13:13] = 0x00000000U
2271 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2273 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000602U),
2274 // .. TRI_ENABLE = 0
2275 // .. ==> 0XF8000724[0:0] = 0x00000000U
2276 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2278 // .. ==> 0XF8000724[1:1] = 0x00000000U
2279 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2281 // .. ==> 0XF8000724[2:2] = 0x00000000U
2282 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2284 // .. ==> 0XF8000724[4:3] = 0x00000000U
2285 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2287 // .. ==> 0XF8000724[7:5] = 0x00000000U
2288 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2290 // .. ==> 0XF8000724[8:8] = 0x00000000U
2291 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2293 // .. ==> 0XF8000724[11:9] = 0x00000003U
2294 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2296 // .. ==> 0XF8000724[12:12] = 0x00000000U
2297 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2298 // .. DisableRcvr = 0
2299 // .. ==> 0XF8000724[13:13] = 0x00000000U
2300 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2302 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U),
2303 // .. TRI_ENABLE = 0
2304 // .. ==> 0XF8000728[0:0] = 0x00000000U
2305 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2307 // .. ==> 0XF8000728[1:1] = 0x00000000U
2308 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2310 // .. ==> 0XF8000728[2:2] = 0x00000000U
2311 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2313 // .. ==> 0XF8000728[4:3] = 0x00000000U
2314 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2316 // .. ==> 0XF8000728[7:5] = 0x00000000U
2317 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2319 // .. ==> 0XF8000728[8:8] = 0x00000000U
2320 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2322 // .. ==> 0XF8000728[11:9] = 0x00000003U
2323 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2325 // .. ==> 0XF8000728[12:12] = 0x00000000U
2326 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2327 // .. DisableRcvr = 0
2328 // .. ==> 0XF8000728[13:13] = 0x00000000U
2329 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2331 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U),
2332 // .. TRI_ENABLE = 0
2333 // .. ==> 0XF800072C[0:0] = 0x00000000U
2334 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2336 // .. ==> 0XF800072C[1:1] = 0x00000000U
2337 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2339 // .. ==> 0XF800072C[2:2] = 0x00000000U
2340 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2342 // .. ==> 0XF800072C[4:3] = 0x00000000U
2343 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2345 // .. ==> 0XF800072C[7:5] = 0x00000000U
2346 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2348 // .. ==> 0XF800072C[8:8] = 0x00000000U
2349 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2351 // .. ==> 0XF800072C[11:9] = 0x00000003U
2352 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2354 // .. ==> 0XF800072C[12:12] = 0x00000000U
2355 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2356 // .. DisableRcvr = 0
2357 // .. ==> 0XF800072C[13:13] = 0x00000000U
2358 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2360 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U),
2361 // .. TRI_ENABLE = 0
2362 // .. ==> 0XF8000730[0:0] = 0x00000000U
2363 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2365 // .. ==> 0XF8000730[1:1] = 0x00000000U
2366 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2368 // .. ==> 0XF8000730[2:2] = 0x00000000U
2369 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2371 // .. ==> 0XF8000730[4:3] = 0x00000000U
2372 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2374 // .. ==> 0XF8000730[7:5] = 0x00000000U
2375 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2377 // .. ==> 0XF8000730[8:8] = 0x00000000U
2378 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2380 // .. ==> 0XF8000730[11:9] = 0x00000003U
2381 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2383 // .. ==> 0XF8000730[12:12] = 0x00000000U
2384 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2385 // .. DisableRcvr = 0
2386 // .. ==> 0XF8000730[13:13] = 0x00000000U
2387 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2389 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U),
2390 // .. TRI_ENABLE = 0
2391 // .. ==> 0XF8000734[0:0] = 0x00000000U
2392 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2394 // .. ==> 0XF8000734[1:1] = 0x00000000U
2395 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2397 // .. ==> 0XF8000734[2:2] = 0x00000000U
2398 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2400 // .. ==> 0XF8000734[4:3] = 0x00000000U
2401 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2403 // .. ==> 0XF8000734[7:5] = 0x00000000U
2404 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2406 // .. ==> 0XF8000734[8:8] = 0x00000000U
2407 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2409 // .. ==> 0XF8000734[11:9] = 0x00000003U
2410 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2412 // .. ==> 0XF8000734[12:12] = 0x00000000U
2413 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2414 // .. DisableRcvr = 0
2415 // .. ==> 0XF8000734[13:13] = 0x00000000U
2416 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2418 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U),
2419 // .. TRI_ENABLE = 0
2420 // .. ==> 0XF8000738[0:0] = 0x00000000U
2421 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2423 // .. ==> 0XF8000738[1:1] = 0x00000000U
2424 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2426 // .. ==> 0XF8000738[2:2] = 0x00000000U
2427 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2429 // .. ==> 0XF8000738[4:3] = 0x00000000U
2430 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2432 // .. ==> 0XF8000738[7:5] = 0x00000000U
2433 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2435 // .. ==> 0XF8000738[8:8] = 0x00000000U
2436 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2438 // .. ==> 0XF8000738[11:9] = 0x00000003U
2439 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2441 // .. ==> 0XF8000738[12:12] = 0x00000000U
2442 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2443 // .. DisableRcvr = 0
2444 // .. ==> 0XF8000738[13:13] = 0x00000000U
2445 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2447 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U),
2448 // .. TRI_ENABLE = 0
2449 // .. ==> 0XF800073C[0:0] = 0x00000000U
2450 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2452 // .. ==> 0XF800073C[1:1] = 0x00000000U
2453 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2455 // .. ==> 0XF800073C[2:2] = 0x00000000U
2456 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2458 // .. ==> 0XF800073C[4:3] = 0x00000000U
2459 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2461 // .. ==> 0XF800073C[7:5] = 0x00000000U
2462 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2464 // .. ==> 0XF800073C[8:8] = 0x00000000U
2465 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2467 // .. ==> 0XF800073C[11:9] = 0x00000003U
2468 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2470 // .. ==> 0XF800073C[12:12] = 0x00000000U
2471 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2472 // .. DisableRcvr = 0
2473 // .. ==> 0XF800073C[13:13] = 0x00000000U
2474 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2476 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U),
2477 // .. TRI_ENABLE = 0
2478 // .. ==> 0XF8000740[0:0] = 0x00000000U
2479 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2481 // .. ==> 0XF8000740[1:1] = 0x00000001U
2482 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2484 // .. ==> 0XF8000740[2:2] = 0x00000000U
2485 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2487 // .. ==> 0XF8000740[4:3] = 0x00000000U
2488 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2490 // .. ==> 0XF8000740[7:5] = 0x00000000U
2491 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2493 // .. ==> 0XF8000740[8:8] = 0x00000000U
2494 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2496 // .. ==> 0XF8000740[11:9] = 0x00000001U
2497 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2499 // .. ==> 0XF8000740[12:12] = 0x00000000U
2500 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2501 // .. DisableRcvr = 0
2502 // .. ==> 0XF8000740[13:13] = 0x00000000U
2503 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2505 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000202U),
2506 // .. TRI_ENABLE = 0
2507 // .. ==> 0XF8000744[0:0] = 0x00000000U
2508 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2510 // .. ==> 0XF8000744[1:1] = 0x00000001U
2511 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2513 // .. ==> 0XF8000744[2:2] = 0x00000000U
2514 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2516 // .. ==> 0XF8000744[4:3] = 0x00000000U
2517 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2519 // .. ==> 0XF8000744[7:5] = 0x00000000U
2520 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2522 // .. ==> 0XF8000744[8:8] = 0x00000000U
2523 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2525 // .. ==> 0XF8000744[11:9] = 0x00000001U
2526 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2528 // .. ==> 0XF8000744[12:12] = 0x00000000U
2529 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2530 // .. DisableRcvr = 0
2531 // .. ==> 0XF8000744[13:13] = 0x00000000U
2532 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2534 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000202U),
2535 // .. TRI_ENABLE = 0
2536 // .. ==> 0XF8000748[0:0] = 0x00000000U
2537 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2539 // .. ==> 0XF8000748[1:1] = 0x00000001U
2540 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2542 // .. ==> 0XF8000748[2:2] = 0x00000000U
2543 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2545 // .. ==> 0XF8000748[4:3] = 0x00000000U
2546 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2548 // .. ==> 0XF8000748[7:5] = 0x00000000U
2549 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2551 // .. ==> 0XF8000748[8:8] = 0x00000000U
2552 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2554 // .. ==> 0XF8000748[11:9] = 0x00000001U
2555 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2557 // .. ==> 0XF8000748[12:12] = 0x00000000U
2558 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2559 // .. DisableRcvr = 0
2560 // .. ==> 0XF8000748[13:13] = 0x00000000U
2561 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2563 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000202U),
2564 // .. TRI_ENABLE = 0
2565 // .. ==> 0XF800074C[0:0] = 0x00000000U
2566 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2568 // .. ==> 0XF800074C[1:1] = 0x00000001U
2569 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2571 // .. ==> 0XF800074C[2:2] = 0x00000000U
2572 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2574 // .. ==> 0XF800074C[4:3] = 0x00000000U
2575 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2577 // .. ==> 0XF800074C[7:5] = 0x00000000U
2578 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2580 // .. ==> 0XF800074C[8:8] = 0x00000000U
2581 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2583 // .. ==> 0XF800074C[11:9] = 0x00000001U
2584 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2586 // .. ==> 0XF800074C[12:12] = 0x00000000U
2587 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2588 // .. DisableRcvr = 0
2589 // .. ==> 0XF800074C[13:13] = 0x00000000U
2590 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2592 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000202U),
2593 // .. TRI_ENABLE = 0
2594 // .. ==> 0XF8000750[0:0] = 0x00000000U
2595 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2597 // .. ==> 0XF8000750[1:1] = 0x00000001U
2598 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2600 // .. ==> 0XF8000750[2:2] = 0x00000000U
2601 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2603 // .. ==> 0XF8000750[4:3] = 0x00000000U
2604 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2606 // .. ==> 0XF8000750[7:5] = 0x00000000U
2607 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2609 // .. ==> 0XF8000750[8:8] = 0x00000000U
2610 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2612 // .. ==> 0XF8000750[11:9] = 0x00000001U
2613 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2615 // .. ==> 0XF8000750[12:12] = 0x00000000U
2616 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2617 // .. DisableRcvr = 0
2618 // .. ==> 0XF8000750[13:13] = 0x00000000U
2619 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2621 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000202U),
2622 // .. TRI_ENABLE = 0
2623 // .. ==> 0XF8000754[0:0] = 0x00000000U
2624 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2626 // .. ==> 0XF8000754[1:1] = 0x00000001U
2627 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2629 // .. ==> 0XF8000754[2:2] = 0x00000000U
2630 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2632 // .. ==> 0XF8000754[4:3] = 0x00000000U
2633 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2635 // .. ==> 0XF8000754[7:5] = 0x00000000U
2636 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2638 // .. ==> 0XF8000754[8:8] = 0x00000000U
2639 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2641 // .. ==> 0XF8000754[11:9] = 0x00000001U
2642 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2644 // .. ==> 0XF8000754[12:12] = 0x00000000U
2645 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2646 // .. DisableRcvr = 0
2647 // .. ==> 0XF8000754[13:13] = 0x00000000U
2648 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2650 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000202U),
2651 // .. TRI_ENABLE = 1
2652 // .. ==> 0XF8000758[0:0] = 0x00000001U
2653 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2655 // .. ==> 0XF8000758[1:1] = 0x00000001U
2656 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2658 // .. ==> 0XF8000758[2:2] = 0x00000000U
2659 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2661 // .. ==> 0XF8000758[4:3] = 0x00000000U
2662 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2664 // .. ==> 0XF8000758[7:5] = 0x00000000U
2665 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2667 // .. ==> 0XF8000758[8:8] = 0x00000000U
2668 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2670 // .. ==> 0XF8000758[11:9] = 0x00000001U
2671 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2673 // .. ==> 0XF8000758[12:12] = 0x00000000U
2674 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2675 // .. DisableRcvr = 0
2676 // .. ==> 0XF8000758[13:13] = 0x00000000U
2677 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2679 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000203U),
2680 // .. TRI_ENABLE = 1
2681 // .. ==> 0XF800075C[0:0] = 0x00000001U
2682 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2684 // .. ==> 0XF800075C[1:1] = 0x00000001U
2685 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2687 // .. ==> 0XF800075C[2:2] = 0x00000000U
2688 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2690 // .. ==> 0XF800075C[4:3] = 0x00000000U
2691 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2693 // .. ==> 0XF800075C[7:5] = 0x00000000U
2694 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2696 // .. ==> 0XF800075C[8:8] = 0x00000000U
2697 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2699 // .. ==> 0XF800075C[11:9] = 0x00000001U
2700 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2702 // .. ==> 0XF800075C[12:12] = 0x00000000U
2703 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2704 // .. DisableRcvr = 0
2705 // .. ==> 0XF800075C[13:13] = 0x00000000U
2706 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2708 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000203U),
2709 // .. TRI_ENABLE = 1
2710 // .. ==> 0XF8000760[0:0] = 0x00000001U
2711 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2713 // .. ==> 0XF8000760[1:1] = 0x00000001U
2714 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2716 // .. ==> 0XF8000760[2:2] = 0x00000000U
2717 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2719 // .. ==> 0XF8000760[4:3] = 0x00000000U
2720 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2722 // .. ==> 0XF8000760[7:5] = 0x00000000U
2723 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2725 // .. ==> 0XF8000760[8:8] = 0x00000000U
2726 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2728 // .. ==> 0XF8000760[11:9] = 0x00000001U
2729 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2731 // .. ==> 0XF8000760[12:12] = 0x00000000U
2732 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2733 // .. DisableRcvr = 0
2734 // .. ==> 0XF8000760[13:13] = 0x00000000U
2735 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2737 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000203U),
2738 // .. TRI_ENABLE = 1
2739 // .. ==> 0XF8000764[0:0] = 0x00000001U
2740 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2742 // .. ==> 0XF8000764[1:1] = 0x00000001U
2743 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2745 // .. ==> 0XF8000764[2:2] = 0x00000000U
2746 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2748 // .. ==> 0XF8000764[4:3] = 0x00000000U
2749 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2751 // .. ==> 0XF8000764[7:5] = 0x00000000U
2752 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2754 // .. ==> 0XF8000764[8:8] = 0x00000000U
2755 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2757 // .. ==> 0XF8000764[11:9] = 0x00000001U
2758 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2760 // .. ==> 0XF8000764[12:12] = 0x00000000U
2761 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2762 // .. DisableRcvr = 0
2763 // .. ==> 0XF8000764[13:13] = 0x00000000U
2764 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2766 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000203U),
2767 // .. TRI_ENABLE = 1
2768 // .. ==> 0XF8000768[0:0] = 0x00000001U
2769 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2771 // .. ==> 0XF8000768[1:1] = 0x00000001U
2772 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2774 // .. ==> 0XF8000768[2:2] = 0x00000000U
2775 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2777 // .. ==> 0XF8000768[4:3] = 0x00000000U
2778 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2780 // .. ==> 0XF8000768[7:5] = 0x00000000U
2781 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2783 // .. ==> 0XF8000768[8:8] = 0x00000000U
2784 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2786 // .. ==> 0XF8000768[11:9] = 0x00000001U
2787 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2789 // .. ==> 0XF8000768[12:12] = 0x00000000U
2790 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2791 // .. DisableRcvr = 0
2792 // .. ==> 0XF8000768[13:13] = 0x00000000U
2793 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2795 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000203U),
2796 // .. TRI_ENABLE = 1
2797 // .. ==> 0XF800076C[0:0] = 0x00000001U
2798 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2800 // .. ==> 0XF800076C[1:1] = 0x00000001U
2801 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2803 // .. ==> 0XF800076C[2:2] = 0x00000000U
2804 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2806 // .. ==> 0XF800076C[4:3] = 0x00000000U
2807 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2809 // .. ==> 0XF800076C[7:5] = 0x00000000U
2810 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2812 // .. ==> 0XF800076C[8:8] = 0x00000000U
2813 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2815 // .. ==> 0XF800076C[11:9] = 0x00000001U
2816 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2818 // .. ==> 0XF800076C[12:12] = 0x00000000U
2819 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2820 // .. DisableRcvr = 0
2821 // .. ==> 0XF800076C[13:13] = 0x00000000U
2822 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2824 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000203U),
2825 // .. TRI_ENABLE = 0
2826 // .. ==> 0XF8000770[0:0] = 0x00000000U
2827 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2829 // .. ==> 0XF8000770[1:1] = 0x00000000U
2830 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2832 // .. ==> 0XF8000770[2:2] = 0x00000001U
2833 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2835 // .. ==> 0XF8000770[4:3] = 0x00000000U
2836 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2838 // .. ==> 0XF8000770[7:5] = 0x00000000U
2839 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2841 // .. ==> 0XF8000770[8:8] = 0x00000000U
2842 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2844 // .. ==> 0XF8000770[11:9] = 0x00000001U
2845 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2847 // .. ==> 0XF8000770[12:12] = 0x00000000U
2848 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2849 // .. DisableRcvr = 0
2850 // .. ==> 0XF8000770[13:13] = 0x00000000U
2851 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2853 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
2854 // .. TRI_ENABLE = 1
2855 // .. ==> 0XF8000774[0:0] = 0x00000001U
2856 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2858 // .. ==> 0XF8000774[1:1] = 0x00000000U
2859 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2861 // .. ==> 0XF8000774[2:2] = 0x00000001U
2862 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2864 // .. ==> 0XF8000774[4:3] = 0x00000000U
2865 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2867 // .. ==> 0XF8000774[7:5] = 0x00000000U
2868 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2870 // .. ==> 0XF8000774[8:8] = 0x00000000U
2871 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2873 // .. ==> 0XF8000774[11:9] = 0x00000001U
2874 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2876 // .. ==> 0XF8000774[12:12] = 0x00000000U
2877 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2878 // .. DisableRcvr = 0
2879 // .. ==> 0XF8000774[13:13] = 0x00000000U
2880 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2882 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
2883 // .. TRI_ENABLE = 0
2884 // .. ==> 0XF8000778[0:0] = 0x00000000U
2885 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2887 // .. ==> 0XF8000778[1:1] = 0x00000000U
2888 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2890 // .. ==> 0XF8000778[2:2] = 0x00000001U
2891 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2893 // .. ==> 0XF8000778[4:3] = 0x00000000U
2894 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2896 // .. ==> 0XF8000778[7:5] = 0x00000000U
2897 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2899 // .. ==> 0XF8000778[8:8] = 0x00000000U
2900 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2902 // .. ==> 0XF8000778[11:9] = 0x00000001U
2903 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2905 // .. ==> 0XF8000778[12:12] = 0x00000000U
2906 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2907 // .. DisableRcvr = 0
2908 // .. ==> 0XF8000778[13:13] = 0x00000000U
2909 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2911 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
2912 // .. TRI_ENABLE = 1
2913 // .. ==> 0XF800077C[0:0] = 0x00000001U
2914 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2916 // .. ==> 0XF800077C[1:1] = 0x00000000U
2917 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2919 // .. ==> 0XF800077C[2:2] = 0x00000001U
2920 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2922 // .. ==> 0XF800077C[4:3] = 0x00000000U
2923 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2925 // .. ==> 0XF800077C[7:5] = 0x00000000U
2926 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2928 // .. ==> 0XF800077C[8:8] = 0x00000000U
2929 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2931 // .. ==> 0XF800077C[11:9] = 0x00000001U
2932 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2934 // .. ==> 0XF800077C[12:12] = 0x00000000U
2935 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2936 // .. DisableRcvr = 0
2937 // .. ==> 0XF800077C[13:13] = 0x00000000U
2938 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2940 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
2941 // .. TRI_ENABLE = 0
2942 // .. ==> 0XF8000780[0:0] = 0x00000000U
2943 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2945 // .. ==> 0XF8000780[1:1] = 0x00000000U
2946 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2948 // .. ==> 0XF8000780[2:2] = 0x00000001U
2949 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2951 // .. ==> 0XF8000780[4:3] = 0x00000000U
2952 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2954 // .. ==> 0XF8000780[7:5] = 0x00000000U
2955 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2957 // .. ==> 0XF8000780[8:8] = 0x00000000U
2958 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2960 // .. ==> 0XF8000780[11:9] = 0x00000001U
2961 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2963 // .. ==> 0XF8000780[12:12] = 0x00000000U
2964 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2965 // .. DisableRcvr = 0
2966 // .. ==> 0XF8000780[13:13] = 0x00000000U
2967 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2969 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
2970 // .. TRI_ENABLE = 0
2971 // .. ==> 0XF8000784[0:0] = 0x00000000U
2972 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2974 // .. ==> 0XF8000784[1:1] = 0x00000000U
2975 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2977 // .. ==> 0XF8000784[2:2] = 0x00000001U
2978 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2980 // .. ==> 0XF8000784[4:3] = 0x00000000U
2981 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2983 // .. ==> 0XF8000784[7:5] = 0x00000000U
2984 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2986 // .. ==> 0XF8000784[8:8] = 0x00000000U
2987 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2989 // .. ==> 0XF8000784[11:9] = 0x00000001U
2990 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2992 // .. ==> 0XF8000784[12:12] = 0x00000000U
2993 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2994 // .. DisableRcvr = 0
2995 // .. ==> 0XF8000784[13:13] = 0x00000000U
2996 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2998 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
2999 // .. TRI_ENABLE = 0
3000 // .. ==> 0XF8000788[0:0] = 0x00000000U
3001 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3003 // .. ==> 0XF8000788[1:1] = 0x00000000U
3004 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3006 // .. ==> 0XF8000788[2:2] = 0x00000001U
3007 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3009 // .. ==> 0XF8000788[4:3] = 0x00000000U
3010 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3012 // .. ==> 0XF8000788[7:5] = 0x00000000U
3013 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3015 // .. ==> 0XF8000788[8:8] = 0x00000000U
3016 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3018 // .. ==> 0XF8000788[11:9] = 0x00000001U
3019 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3021 // .. ==> 0XF8000788[12:12] = 0x00000000U
3022 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3023 // .. DisableRcvr = 0
3024 // .. ==> 0XF8000788[13:13] = 0x00000000U
3025 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3027 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
3028 // .. TRI_ENABLE = 0
3029 // .. ==> 0XF800078C[0:0] = 0x00000000U
3030 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3032 // .. ==> 0XF800078C[1:1] = 0x00000000U
3033 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3035 // .. ==> 0XF800078C[2:2] = 0x00000001U
3036 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3038 // .. ==> 0XF800078C[4:3] = 0x00000000U
3039 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3041 // .. ==> 0XF800078C[7:5] = 0x00000000U
3042 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3044 // .. ==> 0XF800078C[8:8] = 0x00000000U
3045 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3047 // .. ==> 0XF800078C[11:9] = 0x00000001U
3048 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3050 // .. ==> 0XF800078C[12:12] = 0x00000000U
3051 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3052 // .. DisableRcvr = 0
3053 // .. ==> 0XF800078C[13:13] = 0x00000000U
3054 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3056 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
3057 // .. TRI_ENABLE = 1
3058 // .. ==> 0XF8000790[0:0] = 0x00000001U
3059 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3061 // .. ==> 0XF8000790[1:1] = 0x00000000U
3062 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3064 // .. ==> 0XF8000790[2:2] = 0x00000001U
3065 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3067 // .. ==> 0XF8000790[4:3] = 0x00000000U
3068 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3070 // .. ==> 0XF8000790[7:5] = 0x00000000U
3071 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3073 // .. ==> 0XF8000790[8:8] = 0x00000000U
3074 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3076 // .. ==> 0XF8000790[11:9] = 0x00000001U
3077 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3079 // .. ==> 0XF8000790[12:12] = 0x00000000U
3080 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3081 // .. DisableRcvr = 0
3082 // .. ==> 0XF8000790[13:13] = 0x00000000U
3083 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3085 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
3086 // .. TRI_ENABLE = 0
3087 // .. ==> 0XF8000794[0:0] = 0x00000000U
3088 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3090 // .. ==> 0XF8000794[1:1] = 0x00000000U
3091 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3093 // .. ==> 0XF8000794[2:2] = 0x00000001U
3094 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3096 // .. ==> 0XF8000794[4:3] = 0x00000000U
3097 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3099 // .. ==> 0XF8000794[7:5] = 0x00000000U
3100 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3102 // .. ==> 0XF8000794[8:8] = 0x00000000U
3103 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3105 // .. ==> 0XF8000794[11:9] = 0x00000001U
3106 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3108 // .. ==> 0XF8000794[12:12] = 0x00000000U
3109 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3110 // .. DisableRcvr = 0
3111 // .. ==> 0XF8000794[13:13] = 0x00000000U
3112 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3114 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
3115 // .. TRI_ENABLE = 0
3116 // .. ==> 0XF8000798[0:0] = 0x00000000U
3117 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3119 // .. ==> 0XF8000798[1:1] = 0x00000000U
3120 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3122 // .. ==> 0XF8000798[2:2] = 0x00000001U
3123 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3125 // .. ==> 0XF8000798[4:3] = 0x00000000U
3126 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3128 // .. ==> 0XF8000798[7:5] = 0x00000000U
3129 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3131 // .. ==> 0XF8000798[8:8] = 0x00000000U
3132 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3134 // .. ==> 0XF8000798[11:9] = 0x00000001U
3135 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3137 // .. ==> 0XF8000798[12:12] = 0x00000000U
3138 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3139 // .. DisableRcvr = 0
3140 // .. ==> 0XF8000798[13:13] = 0x00000000U
3141 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3143 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
3144 // .. TRI_ENABLE = 0
3145 // .. ==> 0XF800079C[0:0] = 0x00000000U
3146 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3148 // .. ==> 0XF800079C[1:1] = 0x00000000U
3149 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3151 // .. ==> 0XF800079C[2:2] = 0x00000001U
3152 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3154 // .. ==> 0XF800079C[4:3] = 0x00000000U
3155 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3157 // .. ==> 0XF800079C[7:5] = 0x00000000U
3158 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3160 // .. ==> 0XF800079C[8:8] = 0x00000000U
3161 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3163 // .. ==> 0XF800079C[11:9] = 0x00000001U
3164 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3166 // .. ==> 0XF800079C[12:12] = 0x00000000U
3167 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3168 // .. DisableRcvr = 0
3169 // .. ==> 0XF800079C[13:13] = 0x00000000U
3170 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3172 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
3173 // .. TRI_ENABLE = 0
3174 // .. ==> 0XF80007A0[0:0] = 0x00000000U
3175 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3177 // .. ==> 0XF80007A0[1:1] = 0x00000000U
3178 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3180 // .. ==> 0XF80007A0[2:2] = 0x00000000U
3181 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3183 // .. ==> 0XF80007A0[4:3] = 0x00000000U
3184 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3186 // .. ==> 0XF80007A0[7:5] = 0x00000004U
3187 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3189 // .. ==> 0XF80007A0[8:8] = 0x00000000U
3190 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3192 // .. ==> 0XF80007A0[11:9] = 0x00000001U
3193 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3195 // .. ==> 0XF80007A0[12:12] = 0x00000000U
3196 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3197 // .. DisableRcvr = 0
3198 // .. ==> 0XF80007A0[13:13] = 0x00000000U
3199 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3201 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
3202 // .. TRI_ENABLE = 0
3203 // .. ==> 0XF80007A4[0:0] = 0x00000000U
3204 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3206 // .. ==> 0XF80007A4[1:1] = 0x00000000U
3207 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3209 // .. ==> 0XF80007A4[2:2] = 0x00000000U
3210 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3212 // .. ==> 0XF80007A4[4:3] = 0x00000000U
3213 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3215 // .. ==> 0XF80007A4[7:5] = 0x00000004U
3216 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3218 // .. ==> 0XF80007A4[8:8] = 0x00000000U
3219 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3221 // .. ==> 0XF80007A4[11:9] = 0x00000001U
3222 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3224 // .. ==> 0XF80007A4[12:12] = 0x00000000U
3225 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3226 // .. DisableRcvr = 0
3227 // .. ==> 0XF80007A4[13:13] = 0x00000000U
3228 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3230 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
3231 // .. TRI_ENABLE = 0
3232 // .. ==> 0XF80007A8[0:0] = 0x00000000U
3233 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3235 // .. ==> 0XF80007A8[1:1] = 0x00000000U
3236 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3238 // .. ==> 0XF80007A8[2:2] = 0x00000000U
3239 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3241 // .. ==> 0XF80007A8[4:3] = 0x00000000U
3242 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3244 // .. ==> 0XF80007A8[7:5] = 0x00000004U
3245 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3247 // .. ==> 0XF80007A8[8:8] = 0x00000000U
3248 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3250 // .. ==> 0XF80007A8[11:9] = 0x00000001U
3251 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3253 // .. ==> 0XF80007A8[12:12] = 0x00000000U
3254 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3255 // .. DisableRcvr = 0
3256 // .. ==> 0XF80007A8[13:13] = 0x00000000U
3257 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3259 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
3260 // .. TRI_ENABLE = 0
3261 // .. ==> 0XF80007AC[0:0] = 0x00000000U
3262 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3264 // .. ==> 0XF80007AC[1:1] = 0x00000000U
3265 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3267 // .. ==> 0XF80007AC[2:2] = 0x00000000U
3268 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3270 // .. ==> 0XF80007AC[4:3] = 0x00000000U
3271 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3273 // .. ==> 0XF80007AC[7:5] = 0x00000004U
3274 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3276 // .. ==> 0XF80007AC[8:8] = 0x00000000U
3277 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3279 // .. ==> 0XF80007AC[11:9] = 0x00000001U
3280 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3282 // .. ==> 0XF80007AC[12:12] = 0x00000000U
3283 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3284 // .. DisableRcvr = 0
3285 // .. ==> 0XF80007AC[13:13] = 0x00000000U
3286 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3288 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
3289 // .. TRI_ENABLE = 0
3290 // .. ==> 0XF80007B0[0:0] = 0x00000000U
3291 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3293 // .. ==> 0XF80007B0[1:1] = 0x00000000U
3294 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3296 // .. ==> 0XF80007B0[2:2] = 0x00000000U
3297 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3299 // .. ==> 0XF80007B0[4:3] = 0x00000000U
3300 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3302 // .. ==> 0XF80007B0[7:5] = 0x00000004U
3303 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3305 // .. ==> 0XF80007B0[8:8] = 0x00000000U
3306 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3308 // .. ==> 0XF80007B0[11:9] = 0x00000001U
3309 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3311 // .. ==> 0XF80007B0[12:12] = 0x00000000U
3312 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3313 // .. DisableRcvr = 0
3314 // .. ==> 0XF80007B0[13:13] = 0x00000000U
3315 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3317 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
3318 // .. TRI_ENABLE = 0
3319 // .. ==> 0XF80007B4[0:0] = 0x00000000U
3320 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3322 // .. ==> 0XF80007B4[1:1] = 0x00000000U
3323 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3325 // .. ==> 0XF80007B4[2:2] = 0x00000000U
3326 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3328 // .. ==> 0XF80007B4[4:3] = 0x00000000U
3329 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3331 // .. ==> 0XF80007B4[7:5] = 0x00000004U
3332 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3334 // .. ==> 0XF80007B4[8:8] = 0x00000000U
3335 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3337 // .. ==> 0XF80007B4[11:9] = 0x00000001U
3338 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3340 // .. ==> 0XF80007B4[12:12] = 0x00000000U
3341 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3342 // .. DisableRcvr = 0
3343 // .. ==> 0XF80007B4[13:13] = 0x00000000U
3344 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3346 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
3347 // .. TRI_ENABLE = 1
3348 // .. ==> 0XF80007B8[0:0] = 0x00000001U
3349 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3351 // .. ==> 0XF80007B8[8:8] = 0x00000000U
3352 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3354 // .. ==> 0XF80007B8[11:9] = 0x00000001U
3355 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3357 // .. ==> 0XF80007B8[12:12] = 0x00000000U
3358 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3359 // .. DisableRcvr = 0
3360 // .. ==> 0XF80007B8[13:13] = 0x00000000U
3361 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3363 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U),
3364 // .. TRI_ENABLE = 0
3365 // .. ==> 0XF80007BC[0:0] = 0x00000000U
3366 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3368 // .. ==> 0XF80007BC[1:1] = 0x00000000U
3369 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3371 // .. ==> 0XF80007BC[2:2] = 0x00000000U
3372 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3374 // .. ==> 0XF80007BC[4:3] = 0x00000000U
3375 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3377 // .. ==> 0XF80007BC[7:5] = 0x00000000U
3378 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3380 // .. ==> 0XF80007BC[8:8] = 0x00000000U
3381 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3383 // .. ==> 0XF80007BC[11:9] = 0x00000001U
3384 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3386 // .. ==> 0XF80007BC[12:12] = 0x00000000U
3387 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3388 // .. DisableRcvr = 0
3389 // .. ==> 0XF80007BC[13:13] = 0x00000000U
3390 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3392 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000200U),
3393 // .. TRI_ENABLE = 0
3394 // .. ==> 0XF80007C0[0:0] = 0x00000000U
3395 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3397 // .. ==> 0XF80007C0[1:1] = 0x00000000U
3398 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3400 // .. ==> 0XF80007C0[2:2] = 0x00000000U
3401 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3403 // .. ==> 0XF80007C0[4:3] = 0x00000000U
3404 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3406 // .. ==> 0XF80007C0[7:5] = 0x00000007U
3407 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
3409 // .. ==> 0XF80007C0[8:8] = 0x00000000U
3410 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3412 // .. ==> 0XF80007C0[11:9] = 0x00000001U
3413 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3415 // .. ==> 0XF80007C0[12:12] = 0x00000000U
3416 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3417 // .. DisableRcvr = 0
3418 // .. ==> 0XF80007C0[13:13] = 0x00000000U
3419 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3421 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
3422 // .. TRI_ENABLE = 1
3423 // .. ==> 0XF80007C4[0:0] = 0x00000001U
3424 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3426 // .. ==> 0XF80007C4[1:1] = 0x00000000U
3427 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3429 // .. ==> 0XF80007C4[2:2] = 0x00000000U
3430 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3432 // .. ==> 0XF80007C4[4:3] = 0x00000000U
3433 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3435 // .. ==> 0XF80007C4[7:5] = 0x00000007U
3436 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
3438 // .. ==> 0XF80007C4[8:8] = 0x00000000U
3439 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3441 // .. ==> 0XF80007C4[11:9] = 0x00000001U
3442 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3444 // .. ==> 0XF80007C4[12:12] = 0x00000000U
3445 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3446 // .. DisableRcvr = 0
3447 // .. ==> 0XF80007C4[13:13] = 0x00000000U
3448 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3450 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
3451 // .. TRI_ENABLE = 1
3452 // .. ==> 0XF80007C8[0:0] = 0x00000001U
3453 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3455 // .. ==> 0XF80007C8[8:8] = 0x00000000U
3456 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3458 // .. ==> 0XF80007C8[11:9] = 0x00000001U
3459 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3461 // .. ==> 0XF80007C8[12:12] = 0x00000000U
3462 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3463 // .. DisableRcvr = 0
3464 // .. ==> 0XF80007C8[13:13] = 0x00000000U
3465 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3467 EMIT_MASKWRITE(0XF80007C8, 0x00003F01U ,0x00000201U),
3468 // .. TRI_ENABLE = 0
3469 // .. ==> 0XF80007CC[0:0] = 0x00000000U
3470 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3472 // .. ==> 0XF80007CC[1:1] = 0x00000000U
3473 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3475 // .. ==> 0XF80007CC[2:2] = 0x00000000U
3476 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3478 // .. ==> 0XF80007CC[4:3] = 0x00000000U
3479 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3481 // .. ==> 0XF80007CC[7:5] = 0x00000000U
3482 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3484 // .. ==> 0XF80007CC[8:8] = 0x00000000U
3485 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3487 // .. ==> 0XF80007CC[11:9] = 0x00000001U
3488 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3490 // .. ==> 0XF80007CC[12:12] = 0x00000000U
3491 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3492 // .. DisableRcvr = 0
3493 // .. ==> 0XF80007CC[13:13] = 0x00000000U
3494 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3496 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000200U),
3497 // .. TRI_ENABLE = 0
3498 // .. ==> 0XF80007D0[0:0] = 0x00000000U
3499 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3501 // .. ==> 0XF80007D0[1:1] = 0x00000000U
3502 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3504 // .. ==> 0XF80007D0[2:2] = 0x00000000U
3505 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3507 // .. ==> 0XF80007D0[4:3] = 0x00000000U
3508 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3510 // .. ==> 0XF80007D0[7:5] = 0x00000004U
3511 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3513 // .. ==> 0XF80007D0[8:8] = 0x00000000U
3514 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3516 // .. ==> 0XF80007D0[11:9] = 0x00000001U
3517 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3519 // .. ==> 0XF80007D0[12:12] = 0x00000000U
3520 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3521 // .. DisableRcvr = 0
3522 // .. ==> 0XF80007D0[13:13] = 0x00000000U
3523 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3525 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
3526 // .. TRI_ENABLE = 0
3527 // .. ==> 0XF80007D4[0:0] = 0x00000000U
3528 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3530 // .. ==> 0XF80007D4[1:1] = 0x00000000U
3531 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3533 // .. ==> 0XF80007D4[2:2] = 0x00000000U
3534 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3536 // .. ==> 0XF80007D4[4:3] = 0x00000000U
3537 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3539 // .. ==> 0XF80007D4[7:5] = 0x00000004U
3540 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3542 // .. ==> 0XF80007D4[8:8] = 0x00000000U
3543 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3545 // .. ==> 0XF80007D4[11:9] = 0x00000001U
3546 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3548 // .. ==> 0XF80007D4[12:12] = 0x00000000U
3549 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3550 // .. DisableRcvr = 0
3551 // .. ==> 0XF80007D4[13:13] = 0x00000000U
3552 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3554 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
3555 // .. SDIO0_WP_SEL = 50
3556 // .. ==> 0XF8000830[5:0] = 0x00000032U
3557 // .. ==> MASK : 0x0000003FU VAL : 0x00000032U
3558 // .. SDIO0_CD_SEL = 46
3559 // .. ==> 0XF8000830[21:16] = 0x0000002EU
3560 // .. ==> MASK : 0x003F0000U VAL : 0x002E0000U
3562 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002E0032U),
3563 // .. FINISH: MIO PROGRAMMING
3564 // .. START: LOCK IT BACK
3565 // .. LOCK_KEY = 0X767B
3566 // .. ==> 0XF8000004[15:0] = 0x0000767BU
3567 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
3569 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3570 // .. FINISH: LOCK IT BACK
3578 unsigned long ps7_peripherals_init_data_3_0[] = {
3580 // .. START: SLCR SETTINGS
3581 // .. UNLOCK_KEY = 0XDF0D
3582 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
3583 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
3585 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
3586 // .. FINISH: SLCR SETTINGS
3587 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3588 // .. IBUF_DISABLE_MODE = 0x1
3589 // .. ==> 0XF8000B48[7:7] = 0x00000001U
3590 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3591 // .. TERM_DISABLE_MODE = 0x1
3592 // .. ==> 0XF8000B48[8:8] = 0x00000001U
3593 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3595 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
3596 // .. IBUF_DISABLE_MODE = 0x1
3597 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
3598 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3599 // .. TERM_DISABLE_MODE = 0x1
3600 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
3601 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3603 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
3604 // .. IBUF_DISABLE_MODE = 0x1
3605 // .. ==> 0XF8000B50[7:7] = 0x00000001U
3606 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3607 // .. TERM_DISABLE_MODE = 0x1
3608 // .. ==> 0XF8000B50[8:8] = 0x00000001U
3609 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3611 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
3612 // .. IBUF_DISABLE_MODE = 0x1
3613 // .. ==> 0XF8000B54[7:7] = 0x00000001U
3614 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3615 // .. TERM_DISABLE_MODE = 0x1
3616 // .. ==> 0XF8000B54[8:8] = 0x00000001U
3617 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3619 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
3620 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3621 // .. START: LOCK IT BACK
3622 // .. LOCK_KEY = 0X767B
3623 // .. ==> 0XF8000004[15:0] = 0x0000767BU
3624 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
3626 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3627 // .. FINISH: LOCK IT BACK
3628 // .. START: SRAM/NOR SET OPMODE
3629 // .. FINISH: SRAM/NOR SET OPMODE
3630 // .. START: QSPI REGISTERS
3632 // .. ==> 0XE000D000[19:19] = 0x00000001U
3633 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
3635 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
3636 // .. FINISH: QSPI REGISTERS
3637 // .. START: PL POWER ON RESET REGISTERS
3638 // .. PCFG_POR_CNT_4K = 0
3639 // .. ==> 0XF8007000[29:29] = 0x00000000U
3640 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
3642 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
3643 // .. FINISH: PL POWER ON RESET REGISTERS
3644 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
3645 // .. .. START: NAND SET CYCLE
3646 // .. .. FINISH: NAND SET CYCLE
3647 // .. .. START: OPMODE
3648 // .. .. FINISH: OPMODE
3649 // .. .. START: DIRECT COMMAND
3650 // .. .. FINISH: DIRECT COMMAND
3651 // .. .. START: SRAM/NOR CS0 SET CYCLE
3652 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
3653 // .. .. START: DIRECT COMMAND
3654 // .. .. FINISH: DIRECT COMMAND
3655 // .. .. START: NOR CS0 BASE ADDRESS
3656 // .. .. FINISH: NOR CS0 BASE ADDRESS
3657 // .. .. START: SRAM/NOR CS1 SET CYCLE
3658 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
3659 // .. .. START: DIRECT COMMAND
3660 // .. .. FINISH: DIRECT COMMAND
3661 // .. .. START: NOR CS1 BASE ADDRESS
3662 // .. .. FINISH: NOR CS1 BASE ADDRESS
3663 // .. .. START: USB RESET
3664 // .. .. .. START: USB0 RESET
3665 // .. .. .. .. START: DIR MODE BANK 0
3666 // .. .. .. .. DIRECTION_0 = 0x80
3667 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
3668 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
3670 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
3671 // .. .. .. .. FINISH: DIR MODE BANK 0
3672 // .. .. .. .. START: DIR MODE BANK 1
3673 // .. .. .. .. FINISH: DIR MODE BANK 1
3674 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3675 // .. .. .. .. MASK_0_LSW = 0xff7f
3676 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3677 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3678 // .. .. .. .. DATA_0_LSW = 0x80
3679 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3680 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
3682 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3683 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3684 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3685 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3686 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3687 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3688 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3689 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3690 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3691 // .. .. .. .. OP_ENABLE_0 = 0x80
3692 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
3693 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
3695 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
3696 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3697 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3698 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3699 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3700 // .. .. .. .. MASK_0_LSW = 0xff7f
3701 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3702 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3703 // .. .. .. .. DATA_0_LSW = 0x0
3704 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3705 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
3707 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
3708 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3709 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3710 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3711 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3712 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3713 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3714 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3715 // .. .. .. .. START: ADD 1 MS DELAY
3717 EMIT_MASKDELAY(0XF8F00200, 1),
3718 // .. .. .. .. FINISH: ADD 1 MS DELAY
3719 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3720 // .. .. .. .. MASK_0_LSW = 0xff7f
3721 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3722 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3723 // .. .. .. .. DATA_0_LSW = 0x80
3724 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3725 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
3727 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3728 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3729 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3730 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3731 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3732 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3733 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3734 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3735 // .. .. .. FINISH: USB0 RESET
3736 // .. .. .. START: USB1 RESET
3737 // .. .. .. .. START: DIR MODE BANK 0
3738 // .. .. .. .. FINISH: DIR MODE BANK 0
3739 // .. .. .. .. START: DIR MODE BANK 1
3740 // .. .. .. .. FINISH: DIR MODE BANK 1
3741 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3742 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3743 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3744 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3745 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3746 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3747 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3748 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3749 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3750 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3751 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3752 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3753 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3754 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3755 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3756 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3757 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3758 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3759 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3760 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3761 // .. .. .. .. START: ADD 1 MS DELAY
3763 EMIT_MASKDELAY(0XF8F00200, 1),
3764 // .. .. .. .. FINISH: ADD 1 MS DELAY
3765 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3766 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3767 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3768 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3769 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3770 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3771 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3772 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3773 // .. .. .. FINISH: USB1 RESET
3774 // .. .. FINISH: USB RESET
3775 // .. .. START: ENET RESET
3776 // .. .. .. START: ENET0 RESET
3777 // .. .. .. .. START: DIR MODE BANK 0
3778 // .. .. .. .. FINISH: DIR MODE BANK 0
3779 // .. .. .. .. START: DIR MODE BANK 1
3780 // .. .. .. .. FINISH: DIR MODE BANK 1
3781 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3782 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3783 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3784 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3785 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3786 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3787 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3788 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3789 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3790 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3791 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3792 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3793 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3794 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3795 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3796 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3797 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3798 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3799 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3800 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3801 // .. .. .. .. START: ADD 1 MS DELAY
3803 EMIT_MASKDELAY(0XF8F00200, 1),
3804 // .. .. .. .. FINISH: ADD 1 MS DELAY
3805 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3806 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3807 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3808 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3809 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3810 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3811 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3812 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3813 // .. .. .. FINISH: ENET0 RESET
3814 // .. .. .. START: ENET1 RESET
3815 // .. .. .. .. START: DIR MODE BANK 0
3816 // .. .. .. .. FINISH: DIR MODE BANK 0
3817 // .. .. .. .. START: DIR MODE BANK 1
3818 // .. .. .. .. FINISH: DIR MODE BANK 1
3819 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3820 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3821 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3822 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3823 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3824 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3825 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3826 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3827 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3828 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3829 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3830 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3831 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3832 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3833 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3834 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3835 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3836 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3837 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3838 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3839 // .. .. .. .. START: ADD 1 MS DELAY
3841 EMIT_MASKDELAY(0XF8F00200, 1),
3842 // .. .. .. .. FINISH: ADD 1 MS DELAY
3843 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3844 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3845 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3846 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3847 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3848 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3849 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3850 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3851 // .. .. .. FINISH: ENET1 RESET
3852 // .. .. FINISH: ENET RESET
3853 // .. .. START: I2C RESET
3854 // .. .. .. START: I2C0 RESET
3855 // .. .. .. .. START: DIR MODE GPIO BANK0
3856 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3857 // .. .. .. .. START: DIR MODE GPIO BANK1
3858 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3859 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3860 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3861 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3862 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3863 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3864 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3865 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3866 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3867 // .. .. .. .. START: OUTPUT ENABLE
3868 // .. .. .. .. FINISH: OUTPUT ENABLE
3869 // .. .. .. .. START: OUTPUT ENABLE
3870 // .. .. .. .. FINISH: OUTPUT ENABLE
3871 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3872 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3873 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3874 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3875 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3876 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3877 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3878 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3879 // .. .. .. .. START: ADD 1 MS DELAY
3881 EMIT_MASKDELAY(0XF8F00200, 1),
3882 // .. .. .. .. FINISH: ADD 1 MS DELAY
3883 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3884 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3885 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3886 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3887 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3888 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3889 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3890 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3891 // .. .. .. FINISH: I2C0 RESET
3892 // .. .. .. START: I2C1 RESET
3893 // .. .. .. .. START: DIR MODE GPIO BANK0
3894 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3895 // .. .. .. .. START: DIR MODE GPIO BANK1
3896 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3897 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3898 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3899 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3900 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3901 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3902 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3903 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3904 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3905 // .. .. .. .. START: OUTPUT ENABLE
3906 // .. .. .. .. FINISH: OUTPUT ENABLE
3907 // .. .. .. .. START: OUTPUT ENABLE
3908 // .. .. .. .. FINISH: OUTPUT ENABLE
3909 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3910 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3911 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3912 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3913 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3914 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3915 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3916 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3917 // .. .. .. .. START: ADD 1 MS DELAY
3919 EMIT_MASKDELAY(0XF8F00200, 1),
3920 // .. .. .. .. FINISH: ADD 1 MS DELAY
3921 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3922 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3923 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3924 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3925 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3926 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3927 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3928 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3929 // .. .. .. FINISH: I2C1 RESET
3930 // .. .. FINISH: I2C RESET
3931 // .. .. START: NOR CHIP SELECT
3932 // .. .. .. START: DIR MODE BANK 0
3933 // .. .. .. FINISH: DIR MODE BANK 0
3934 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3935 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3936 // .. .. .. START: OUTPUT ENABLE BANK 0
3937 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
3938 // .. .. FINISH: NOR CHIP SELECT
3939 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
3947 unsigned long ps7_post_config_3_0[] = {
3949 // .. START: SLCR SETTINGS
3950 // .. UNLOCK_KEY = 0XDF0D
3951 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
3952 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
3954 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
3955 // .. FINISH: SLCR SETTINGS
3956 // .. START: ENABLING LEVEL SHIFTER
3957 // .. USER_LVL_INP_EN_0 = 1
3958 // .. ==> 0XF8000900[3:3] = 0x00000001U
3959 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
3960 // .. USER_LVL_OUT_EN_0 = 1
3961 // .. ==> 0XF8000900[2:2] = 0x00000001U
3962 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3963 // .. USER_LVL_INP_EN_1 = 1
3964 // .. ==> 0XF8000900[1:1] = 0x00000001U
3965 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
3966 // .. USER_LVL_OUT_EN_1 = 1
3967 // .. ==> 0XF8000900[0:0] = 0x00000001U
3968 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3970 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
3971 // .. FINISH: ENABLING LEVEL SHIFTER
3972 // .. START: FPGA RESETS TO 0
3973 // .. reserved_3 = 0
3974 // .. ==> 0XF8000240[31:25] = 0x00000000U
3975 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
3976 // .. reserved_FPGA_ACP_RST = 0
3977 // .. ==> 0XF8000240[24:24] = 0x00000000U
3978 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
3979 // .. reserved_FPGA_AXDS3_RST = 0
3980 // .. ==> 0XF8000240[23:23] = 0x00000000U
3981 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
3982 // .. reserved_FPGA_AXDS2_RST = 0
3983 // .. ==> 0XF8000240[22:22] = 0x00000000U
3984 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
3985 // .. reserved_FPGA_AXDS1_RST = 0
3986 // .. ==> 0XF8000240[21:21] = 0x00000000U
3987 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
3988 // .. reserved_FPGA_AXDS0_RST = 0
3989 // .. ==> 0XF8000240[20:20] = 0x00000000U
3990 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
3991 // .. reserved_2 = 0
3992 // .. ==> 0XF8000240[19:18] = 0x00000000U
3993 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
3994 // .. reserved_FSSW1_FPGA_RST = 0
3995 // .. ==> 0XF8000240[17:17] = 0x00000000U
3996 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
3997 // .. reserved_FSSW0_FPGA_RST = 0
3998 // .. ==> 0XF8000240[16:16] = 0x00000000U
3999 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
4000 // .. reserved_1 = 0
4001 // .. ==> 0XF8000240[15:14] = 0x00000000U
4002 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
4003 // .. reserved_FPGA_FMSW1_RST = 0
4004 // .. ==> 0XF8000240[13:13] = 0x00000000U
4005 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
4006 // .. reserved_FPGA_FMSW0_RST = 0
4007 // .. ==> 0XF8000240[12:12] = 0x00000000U
4008 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
4009 // .. reserved_FPGA_DMA3_RST = 0
4010 // .. ==> 0XF8000240[11:11] = 0x00000000U
4011 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
4012 // .. reserved_FPGA_DMA2_RST = 0
4013 // .. ==> 0XF8000240[10:10] = 0x00000000U
4014 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
4015 // .. reserved_FPGA_DMA1_RST = 0
4016 // .. ==> 0XF8000240[9:9] = 0x00000000U
4017 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
4018 // .. reserved_FPGA_DMA0_RST = 0
4019 // .. ==> 0XF8000240[8:8] = 0x00000000U
4020 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
4022 // .. ==> 0XF8000240[7:4] = 0x00000000U
4023 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
4024 // .. FPGA3_OUT_RST = 0
4025 // .. ==> 0XF8000240[3:3] = 0x00000000U
4026 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
4027 // .. FPGA2_OUT_RST = 0
4028 // .. ==> 0XF8000240[2:2] = 0x00000000U
4029 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
4030 // .. FPGA1_OUT_RST = 0
4031 // .. ==> 0XF8000240[1:1] = 0x00000000U
4032 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
4033 // .. FPGA0_OUT_RST = 0
4034 // .. ==> 0XF8000240[0:0] = 0x00000000U
4035 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
4037 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
4038 // .. FINISH: FPGA RESETS TO 0
4039 // .. START: AFI REGISTERS
4040 // .. .. START: AFI0 REGISTERS
4041 // .. .. FINISH: AFI0 REGISTERS
4042 // .. .. START: AFI1 REGISTERS
4043 // .. .. FINISH: AFI1 REGISTERS
4044 // .. .. START: AFI2 REGISTERS
4045 // .. .. FINISH: AFI2 REGISTERS
4046 // .. .. START: AFI3 REGISTERS
4047 // .. .. FINISH: AFI3 REGISTERS
4048 // .. FINISH: AFI REGISTERS
4049 // .. START: LOCK IT BACK
4050 // .. LOCK_KEY = 0X767B
4051 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4052 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4054 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4055 // .. FINISH: LOCK IT BACK
4064 unsigned long ps7_pll_init_data_2_0[] = {
4066 // .. START: SLCR SETTINGS
4067 // .. UNLOCK_KEY = 0XDF0D
4068 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4069 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
4071 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4072 // .. FINISH: SLCR SETTINGS
4073 // .. START: PLL SLCR REGISTERS
4074 // .. .. START: ARM PLL INIT
4075 // .. .. PLL_RES = 0x2
4076 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
4077 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
4078 // .. .. PLL_CP = 0x2
4079 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
4080 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4081 // .. .. LOCK_CNT = 0xfa
4082 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
4083 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
4085 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
4086 // .. .. .. START: UPDATE FB_DIV
4087 // .. .. .. PLL_FDIV = 0x28
4088 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
4089 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
4091 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
4092 // .. .. .. FINISH: UPDATE FB_DIV
4093 // .. .. .. START: BY PASS PLL
4094 // .. .. .. PLL_BYPASS_FORCE = 1
4095 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
4096 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4098 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
4099 // .. .. .. FINISH: BY PASS PLL
4100 // .. .. .. START: ASSERT RESET
4101 // .. .. .. PLL_RESET = 1
4102 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
4103 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4105 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
4106 // .. .. .. FINISH: ASSERT RESET
4107 // .. .. .. START: DEASSERT RESET
4108 // .. .. .. PLL_RESET = 0
4109 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
4110 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4112 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
4113 // .. .. .. FINISH: DEASSERT RESET
4114 // .. .. .. START: CHECK PLL STATUS
4115 // .. .. .. ARM_PLL_LOCK = 1
4116 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
4117 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4119 EMIT_MASKPOLL(0XF800010C, 0x00000001U),
4120 // .. .. .. FINISH: CHECK PLL STATUS
4121 // .. .. .. START: REMOVE PLL BY PASS
4122 // .. .. .. PLL_BYPASS_FORCE = 0
4123 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
4124 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4126 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
4127 // .. .. .. FINISH: REMOVE PLL BY PASS
4128 // .. .. .. SRCSEL = 0x0
4129 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
4130 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
4131 // .. .. .. DIVISOR = 0x2
4132 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
4133 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
4134 // .. .. .. CPU_6OR4XCLKACT = 0x1
4135 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
4136 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
4137 // .. .. .. CPU_3OR2XCLKACT = 0x1
4138 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
4139 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
4140 // .. .. .. CPU_2XCLKACT = 0x1
4141 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
4142 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
4143 // .. .. .. CPU_1XCLKACT = 0x1
4144 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
4145 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
4146 // .. .. .. CPU_PERI_CLKACT = 0x1
4147 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
4148 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
4150 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
4151 // .. .. FINISH: ARM PLL INIT
4152 // .. .. START: DDR PLL INIT
4153 // .. .. PLL_RES = 0x2
4154 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
4155 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
4156 // .. .. PLL_CP = 0x2
4157 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
4158 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4159 // .. .. LOCK_CNT = 0x12c
4160 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
4161 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
4163 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
4164 // .. .. .. START: UPDATE FB_DIV
4165 // .. .. .. PLL_FDIV = 0x20
4166 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
4167 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
4169 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
4170 // .. .. .. FINISH: UPDATE FB_DIV
4171 // .. .. .. START: BY PASS PLL
4172 // .. .. .. PLL_BYPASS_FORCE = 1
4173 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
4174 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4176 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
4177 // .. .. .. FINISH: BY PASS PLL
4178 // .. .. .. START: ASSERT RESET
4179 // .. .. .. PLL_RESET = 1
4180 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
4181 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4183 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
4184 // .. .. .. FINISH: ASSERT RESET
4185 // .. .. .. START: DEASSERT RESET
4186 // .. .. .. PLL_RESET = 0
4187 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
4188 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4190 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
4191 // .. .. .. FINISH: DEASSERT RESET
4192 // .. .. .. START: CHECK PLL STATUS
4193 // .. .. .. DDR_PLL_LOCK = 1
4194 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
4195 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
4197 EMIT_MASKPOLL(0XF800010C, 0x00000002U),
4198 // .. .. .. FINISH: CHECK PLL STATUS
4199 // .. .. .. START: REMOVE PLL BY PASS
4200 // .. .. .. PLL_BYPASS_FORCE = 0
4201 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
4202 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4204 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
4205 // .. .. .. FINISH: REMOVE PLL BY PASS
4206 // .. .. .. DDR_3XCLKACT = 0x1
4207 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
4208 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4209 // .. .. .. DDR_2XCLKACT = 0x1
4210 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
4211 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
4212 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
4213 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
4214 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
4215 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
4216 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
4217 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
4219 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
4220 // .. .. FINISH: DDR PLL INIT
4221 // .. .. START: IO PLL INIT
4222 // .. .. PLL_RES = 0xc
4223 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
4224 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
4225 // .. .. PLL_CP = 0x2
4226 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
4227 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4228 // .. .. LOCK_CNT = 0x145
4229 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
4230 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
4232 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
4233 // .. .. .. START: UPDATE FB_DIV
4234 // .. .. .. PLL_FDIV = 0x1e
4235 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
4236 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
4238 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
4239 // .. .. .. FINISH: UPDATE FB_DIV
4240 // .. .. .. START: BY PASS PLL
4241 // .. .. .. PLL_BYPASS_FORCE = 1
4242 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
4243 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4245 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
4246 // .. .. .. FINISH: BY PASS PLL
4247 // .. .. .. START: ASSERT RESET
4248 // .. .. .. PLL_RESET = 1
4249 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
4250 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4252 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
4253 // .. .. .. FINISH: ASSERT RESET
4254 // .. .. .. START: DEASSERT RESET
4255 // .. .. .. PLL_RESET = 0
4256 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
4257 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4259 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
4260 // .. .. .. FINISH: DEASSERT RESET
4261 // .. .. .. START: CHECK PLL STATUS
4262 // .. .. .. IO_PLL_LOCK = 1
4263 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
4264 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
4266 EMIT_MASKPOLL(0XF800010C, 0x00000004U),
4267 // .. .. .. FINISH: CHECK PLL STATUS
4268 // .. .. .. START: REMOVE PLL BY PASS
4269 // .. .. .. PLL_BYPASS_FORCE = 0
4270 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
4271 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4273 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
4274 // .. .. .. FINISH: REMOVE PLL BY PASS
4275 // .. .. FINISH: IO PLL INIT
4276 // .. FINISH: PLL SLCR REGISTERS
4277 // .. START: LOCK IT BACK
4278 // .. LOCK_KEY = 0X767B
4279 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4280 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4282 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4283 // .. FINISH: LOCK IT BACK
4291 unsigned long ps7_clock_init_data_2_0[] = {
4293 // .. START: SLCR SETTINGS
4294 // .. UNLOCK_KEY = 0XDF0D
4295 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4296 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
4298 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4299 // .. FINISH: SLCR SETTINGS
4300 // .. START: CLOCK CONTROL SLCR REGISTERS
4302 // .. ==> 0XF8000128[0:0] = 0x00000001U
4303 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4304 // .. DIVISOR0 = 0x23
4305 // .. ==> 0XF8000128[13:8] = 0x00000023U
4306 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
4307 // .. DIVISOR1 = 0x3
4308 // .. ==> 0XF8000128[25:20] = 0x00000003U
4309 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
4311 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
4313 // .. ==> 0XF8000138[0:0] = 0x00000001U
4314 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4316 // .. ==> 0XF8000138[4:4] = 0x00000000U
4317 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
4319 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
4321 // .. ==> 0XF8000140[0:0] = 0x00000001U
4322 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4324 // .. ==> 0XF8000140[6:4] = 0x00000000U
4325 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
4327 // .. ==> 0XF8000140[13:8] = 0x00000008U
4328 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
4329 // .. DIVISOR1 = 0x1
4330 // .. ==> 0XF8000140[25:20] = 0x00000001U
4331 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4333 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U),
4335 // .. ==> 0XF800014C[0:0] = 0x00000001U
4336 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4338 // .. ==> 0XF800014C[5:4] = 0x00000000U
4339 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4341 // .. ==> 0XF800014C[13:8] = 0x00000005U
4342 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
4344 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
4346 // .. ==> 0XF8000150[0:0] = 0x00000001U
4347 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4349 // .. ==> 0XF8000150[1:1] = 0x00000000U
4350 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
4352 // .. ==> 0XF8000150[5:4] = 0x00000000U
4353 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4354 // .. DIVISOR = 0x14
4355 // .. ==> 0XF8000150[13:8] = 0x00000014U
4356 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4358 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
4360 // .. ==> 0XF8000154[0:0] = 0x00000000U
4361 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
4363 // .. ==> 0XF8000154[1:1] = 0x00000001U
4364 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
4366 // .. ==> 0XF8000154[5:4] = 0x00000000U
4367 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4368 // .. DIVISOR = 0x14
4369 // .. ==> 0XF8000154[13:8] = 0x00000014U
4370 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4372 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
4374 // .. ==> 0XF8000168[0:0] = 0x00000001U
4375 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4377 // .. ==> 0XF8000168[5:4] = 0x00000000U
4378 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4380 // .. ==> 0XF8000168[13:8] = 0x00000005U
4381 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
4383 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
4385 // .. ==> 0XF8000170[5:4] = 0x00000000U
4386 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4387 // .. DIVISOR0 = 0xa
4388 // .. ==> 0XF8000170[13:8] = 0x0000000AU
4389 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
4390 // .. DIVISOR1 = 0x1
4391 // .. ==> 0XF8000170[25:20] = 0x00000001U
4392 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4394 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
4396 // .. ==> 0XF8000180[5:4] = 0x00000000U
4397 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4398 // .. DIVISOR0 = 0xa
4399 // .. ==> 0XF8000180[13:8] = 0x0000000AU
4400 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
4401 // .. DIVISOR1 = 0x1
4402 // .. ==> 0XF8000180[25:20] = 0x00000001U
4403 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4405 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
4407 // .. ==> 0XF8000190[5:4] = 0x00000000U
4408 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4409 // .. DIVISOR0 = 0x1e
4410 // .. ==> 0XF8000190[13:8] = 0x0000001EU
4411 // .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
4412 // .. DIVISOR1 = 0x1
4413 // .. ==> 0XF8000190[25:20] = 0x00000001U
4414 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4416 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
4418 // .. ==> 0XF80001A0[5:4] = 0x00000000U
4419 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4420 // .. DIVISOR0 = 0x14
4421 // .. ==> 0XF80001A0[13:8] = 0x00000014U
4422 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4423 // .. DIVISOR1 = 0x1
4424 // .. ==> 0XF80001A0[25:20] = 0x00000001U
4425 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4427 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
4428 // .. CLK_621_TRUE = 0x1
4429 // .. ==> 0XF80001C4[0:0] = 0x00000001U
4430 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4432 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
4433 // .. DMA_CPU_2XCLKACT = 0x1
4434 // .. ==> 0XF800012C[0:0] = 0x00000001U
4435 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4436 // .. USB0_CPU_1XCLKACT = 0x1
4437 // .. ==> 0XF800012C[2:2] = 0x00000001U
4438 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
4439 // .. USB1_CPU_1XCLKACT = 0x1
4440 // .. ==> 0XF800012C[3:3] = 0x00000001U
4441 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
4442 // .. GEM0_CPU_1XCLKACT = 0x1
4443 // .. ==> 0XF800012C[6:6] = 0x00000001U
4444 // .. ==> MASK : 0x00000040U VAL : 0x00000040U
4445 // .. GEM1_CPU_1XCLKACT = 0x0
4446 // .. ==> 0XF800012C[7:7] = 0x00000000U
4447 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
4448 // .. SDI0_CPU_1XCLKACT = 0x1
4449 // .. ==> 0XF800012C[10:10] = 0x00000001U
4450 // .. ==> MASK : 0x00000400U VAL : 0x00000400U
4451 // .. SDI1_CPU_1XCLKACT = 0x0
4452 // .. ==> 0XF800012C[11:11] = 0x00000000U
4453 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
4454 // .. SPI0_CPU_1XCLKACT = 0x0
4455 // .. ==> 0XF800012C[14:14] = 0x00000000U
4456 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
4457 // .. SPI1_CPU_1XCLKACT = 0x0
4458 // .. ==> 0XF800012C[15:15] = 0x00000000U
4459 // .. ==> MASK : 0x00008000U VAL : 0x00000000U
4460 // .. CAN0_CPU_1XCLKACT = 0x0
4461 // .. ==> 0XF800012C[16:16] = 0x00000000U
4462 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
4463 // .. CAN1_CPU_1XCLKACT = 0x0
4464 // .. ==> 0XF800012C[17:17] = 0x00000000U
4465 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
4466 // .. I2C0_CPU_1XCLKACT = 0x1
4467 // .. ==> 0XF800012C[18:18] = 0x00000001U
4468 // .. ==> MASK : 0x00040000U VAL : 0x00040000U
4469 // .. I2C1_CPU_1XCLKACT = 0x1
4470 // .. ==> 0XF800012C[19:19] = 0x00000001U
4471 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
4472 // .. UART0_CPU_1XCLKACT = 0x0
4473 // .. ==> 0XF800012C[20:20] = 0x00000000U
4474 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
4475 // .. UART1_CPU_1XCLKACT = 0x1
4476 // .. ==> 0XF800012C[21:21] = 0x00000001U
4477 // .. ==> MASK : 0x00200000U VAL : 0x00200000U
4478 // .. GPIO_CPU_1XCLKACT = 0x1
4479 // .. ==> 0XF800012C[22:22] = 0x00000001U
4480 // .. ==> MASK : 0x00400000U VAL : 0x00400000U
4481 // .. LQSPI_CPU_1XCLKACT = 0x1
4482 // .. ==> 0XF800012C[23:23] = 0x00000001U
4483 // .. ==> MASK : 0x00800000U VAL : 0x00800000U
4484 // .. SMC_CPU_1XCLKACT = 0x1
4485 // .. ==> 0XF800012C[24:24] = 0x00000001U
4486 // .. ==> MASK : 0x01000000U VAL : 0x01000000U
4488 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
4489 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
4490 // .. START: THIS SHOULD BE BLANK
4491 // .. FINISH: THIS SHOULD BE BLANK
4492 // .. START: LOCK IT BACK
4493 // .. LOCK_KEY = 0X767B
4494 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4495 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4497 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4498 // .. FINISH: LOCK IT BACK
4506 unsigned long ps7_ddr_init_data_2_0[] = {
4508 // .. START: DDR INITIALIZATION
4509 // .. .. START: LOCK DDR
4510 // .. .. reg_ddrc_soft_rstb = 0
4511 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
4512 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4513 // .. .. reg_ddrc_powerdown_en = 0x0
4514 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
4515 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4516 // .. .. reg_ddrc_data_bus_width = 0x0
4517 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
4518 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
4519 // .. .. reg_ddrc_burst8_refresh = 0x0
4520 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
4521 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
4522 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
4523 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
4524 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
4525 // .. .. reg_ddrc_dis_rd_bypass = 0x0
4526 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
4527 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
4528 // .. .. reg_ddrc_dis_act_bypass = 0x0
4529 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
4530 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
4531 // .. .. reg_ddrc_dis_auto_refresh = 0x0
4532 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
4533 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
4535 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
4536 // .. .. FINISH: LOCK DDR
4537 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
4538 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
4539 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
4540 // .. .. reg_ddrc_active_ranks = 0x1
4541 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
4542 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
4543 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
4544 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
4545 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
4546 // .. .. reg_ddrc_wr_odt_block = 0x1
4547 // .. .. ==> 0XF8006004[20:19] = 0x00000001U
4548 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U
4549 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
4550 // .. .. ==> 0XF8006004[21:21] = 0x00000000U
4551 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
4552 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
4553 // .. .. ==> 0XF8006004[26:22] = 0x00000000U
4554 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U
4555 // .. .. reg_ddrc_addrmap_open_bank = 0x0
4556 // .. .. ==> 0XF8006004[27:27] = 0x00000000U
4557 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
4558 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
4559 // .. .. ==> 0XF8006004[28:28] = 0x00000000U
4560 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
4562 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
4563 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
4564 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
4565 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
4566 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
4567 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
4568 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
4569 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
4570 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
4571 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
4573 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
4574 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
4575 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
4576 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
4577 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
4578 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
4579 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
4580 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
4581 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
4582 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
4584 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
4585 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
4586 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
4587 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
4588 // .. .. reg_ddrc_w_xact_run_length = 0x8
4589 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
4590 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
4591 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
4592 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
4593 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
4595 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
4596 // .. .. reg_ddrc_t_rc = 0x1a
4597 // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
4598 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001AU
4599 // .. .. reg_ddrc_t_rfc_min = 0xa0
4600 // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
4601 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00002800U
4602 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
4603 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
4604 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
4606 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004281AU),
4607 // .. .. reg_ddrc_wr2pre = 0x12
4608 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
4609 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
4610 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
4611 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
4612 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
4613 // .. .. reg_ddrc_t_faw = 0x16
4614 // .. .. ==> 0XF8006018[15:10] = 0x00000016U
4615 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00005800U
4616 // .. .. reg_ddrc_t_ras_max = 0x24
4617 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
4618 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
4619 // .. .. reg_ddrc_t_ras_min = 0x13
4620 // .. .. ==> 0XF8006018[26:22] = 0x00000013U
4621 // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U
4622 // .. .. reg_ddrc_t_cke = 0x4
4623 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
4624 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
4626 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E458D2U),
4627 // .. .. reg_ddrc_write_latency = 0x5
4628 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
4629 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
4630 // .. .. reg_ddrc_rd2wr = 0x7
4631 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
4632 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
4633 // .. .. reg_ddrc_wr2rd = 0xe
4634 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
4635 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
4636 // .. .. reg_ddrc_t_xp = 0x4
4637 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
4638 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
4639 // .. .. reg_ddrc_pad_pd = 0x0
4640 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
4641 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
4642 // .. .. reg_ddrc_rd2pre = 0x4
4643 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
4644 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
4645 // .. .. reg_ddrc_t_rcd = 0x7
4646 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
4647 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
4649 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
4650 // .. .. reg_ddrc_t_ccd = 0x4
4651 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
4652 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
4653 // .. .. reg_ddrc_t_rrd = 0x6
4654 // .. .. ==> 0XF8006020[7:5] = 0x00000006U
4655 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U
4656 // .. .. reg_ddrc_refresh_margin = 0x2
4657 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
4658 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4659 // .. .. reg_ddrc_t_rp = 0x7
4660 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
4661 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
4662 // .. .. reg_ddrc_refresh_to_x32 = 0x8
4663 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
4664 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
4665 // .. .. reg_ddrc_sdram = 0x1
4666 // .. .. ==> 0XF8006020[21:21] = 0x00000001U
4667 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
4668 // .. .. reg_ddrc_mobile = 0x0
4669 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
4670 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
4671 // .. .. reg_ddrc_clock_stop_en = 0x0
4672 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
4673 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
4674 // .. .. reg_ddrc_read_latency = 0x7
4675 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
4676 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
4677 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
4678 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
4679 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
4680 // .. .. reg_ddrc_dis_pad_pd = 0x0
4681 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
4682 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
4683 // .. .. reg_ddrc_loopback = 0x0
4684 // .. .. ==> 0XF8006020[31:31] = 0x00000000U
4685 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
4687 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x272872D0U),
4688 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
4689 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
4690 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4691 // .. .. reg_ddrc_prefer_write = 0x0
4692 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
4693 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4694 // .. .. reg_ddrc_max_rank_rd = 0xf
4695 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
4696 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU
4697 // .. .. reg_ddrc_mr_wr = 0x0
4698 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
4699 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
4700 // .. .. reg_ddrc_mr_addr = 0x0
4701 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
4702 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
4703 // .. .. reg_ddrc_mr_data = 0x0
4704 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
4705 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
4706 // .. .. ddrc_reg_mr_wr_busy = 0x0
4707 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
4708 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
4709 // .. .. reg_ddrc_mr_type = 0x0
4710 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
4711 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
4712 // .. .. reg_ddrc_mr_rdata_valid = 0x0
4713 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
4714 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
4716 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
4717 // .. .. reg_ddrc_final_wait_x32 = 0x7
4718 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
4719 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
4720 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
4721 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
4722 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
4723 // .. .. reg_ddrc_t_mrd = 0x4
4724 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
4725 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
4727 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
4728 // .. .. reg_ddrc_emr2 = 0x8
4729 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
4730 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
4731 // .. .. reg_ddrc_emr3 = 0x0
4732 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
4733 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
4735 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
4736 // .. .. reg_ddrc_mr = 0x930
4737 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
4738 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
4739 // .. .. reg_ddrc_emr = 0x4
4740 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
4741 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
4743 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
4744 // .. .. reg_ddrc_burst_rdwr = 0x4
4745 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
4746 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
4747 // .. .. reg_ddrc_pre_cke_x1024 = 0x105
4748 // .. .. ==> 0XF8006034[13:4] = 0x00000105U
4749 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
4750 // .. .. reg_ddrc_post_cke_x1024 = 0x1
4751 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
4752 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
4753 // .. .. reg_ddrc_burstchop = 0x0
4754 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
4755 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
4757 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
4758 // .. .. reg_ddrc_force_low_pri_n = 0x0
4759 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
4760 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4761 // .. .. reg_ddrc_dis_dq = 0x0
4762 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
4763 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4764 // .. .. reg_phy_debug_mode = 0x0
4765 // .. .. ==> 0XF8006038[6:6] = 0x00000000U
4766 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
4767 // .. .. reg_phy_wr_level_start = 0x0
4768 // .. .. ==> 0XF8006038[7:7] = 0x00000000U
4769 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
4770 // .. .. reg_phy_rd_level_start = 0x0
4771 // .. .. ==> 0XF8006038[8:8] = 0x00000000U
4772 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
4773 // .. .. reg_phy_dq0_wait_t = 0x0
4774 // .. .. ==> 0XF8006038[12:9] = 0x00000000U
4775 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U
4777 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
4778 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
4779 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
4780 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
4781 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
4782 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
4783 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
4784 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
4785 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
4786 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
4787 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
4788 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
4789 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
4790 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
4791 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
4792 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
4794 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
4795 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
4796 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
4797 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
4798 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
4799 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
4800 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
4801 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
4802 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
4803 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
4804 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
4805 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
4806 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
4807 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
4808 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
4809 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
4810 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
4811 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
4812 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
4813 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
4814 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
4815 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
4816 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
4817 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
4818 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
4820 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
4821 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
4822 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
4823 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
4824 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
4825 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
4826 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
4827 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
4828 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
4829 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
4830 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
4831 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
4832 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
4833 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
4834 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
4835 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
4836 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
4837 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
4838 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
4839 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
4840 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
4841 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
4843 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
4844 // .. .. reg_ddrc_rank0_rd_odt = 0x0
4845 // .. .. ==> 0XF8006048[2:0] = 0x00000000U
4846 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
4847 // .. .. reg_ddrc_rank0_wr_odt = 0x1
4848 // .. .. ==> 0XF8006048[5:3] = 0x00000001U
4849 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
4850 // .. .. reg_ddrc_rank1_rd_odt = 0x1
4851 // .. .. ==> 0XF8006048[8:6] = 0x00000001U
4852 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U
4853 // .. .. reg_ddrc_rank1_wr_odt = 0x1
4854 // .. .. ==> 0XF8006048[11:9] = 0x00000001U
4855 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U
4856 // .. .. reg_phy_rd_local_odt = 0x0
4857 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
4858 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
4859 // .. .. reg_phy_wr_local_odt = 0x3
4860 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
4861 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
4862 // .. .. reg_phy_idle_local_odt = 0x3
4863 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
4864 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
4865 // .. .. reg_ddrc_rank2_rd_odt = 0x0
4866 // .. .. ==> 0XF8006048[20:18] = 0x00000000U
4867 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U
4868 // .. .. reg_ddrc_rank2_wr_odt = 0x0
4869 // .. .. ==> 0XF8006048[23:21] = 0x00000000U
4870 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U
4871 // .. .. reg_ddrc_rank3_rd_odt = 0x0
4872 // .. .. ==> 0XF8006048[26:24] = 0x00000000U
4873 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U
4874 // .. .. reg_ddrc_rank3_wr_odt = 0x0
4875 // .. .. ==> 0XF8006048[29:27] = 0x00000000U
4876 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U
4878 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
4879 // .. .. reg_phy_rd_cmd_to_data = 0x0
4880 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
4881 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
4882 // .. .. reg_phy_wr_cmd_to_data = 0x0
4883 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
4884 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
4885 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
4886 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
4887 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
4888 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
4889 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
4890 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
4891 // .. .. reg_phy_use_fixed_re = 0x1
4892 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
4893 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
4894 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
4895 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
4896 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
4897 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
4898 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
4899 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
4900 // .. .. reg_phy_clk_stall_level = 0x0
4901 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
4902 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
4903 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
4904 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
4905 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
4906 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
4907 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
4908 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
4910 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
4911 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
4912 // .. .. ==> 0XF8006058[7:0] = 0x00000001U
4913 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U
4914 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
4915 // .. .. ==> 0XF8006058[15:8] = 0x00000001U
4916 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U
4917 // .. .. reg_ddrc_dis_dll_calib = 0x0
4918 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
4919 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
4921 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
4922 // .. .. reg_ddrc_rd_odt_delay = 0x3
4923 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
4924 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
4925 // .. .. reg_ddrc_wr_odt_delay = 0x0
4926 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
4927 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
4928 // .. .. reg_ddrc_rd_odt_hold = 0x0
4929 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
4930 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
4931 // .. .. reg_ddrc_wr_odt_hold = 0x5
4932 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
4933 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
4935 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
4936 // .. .. reg_ddrc_pageclose = 0x0
4937 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
4938 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4939 // .. .. reg_ddrc_lpr_num_entries = 0x1f
4940 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
4941 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
4942 // .. .. reg_ddrc_auto_pre_en = 0x0
4943 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
4944 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
4945 // .. .. reg_ddrc_refresh_update_level = 0x0
4946 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
4947 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
4948 // .. .. reg_ddrc_dis_wc = 0x0
4949 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
4950 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
4951 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
4952 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
4953 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
4954 // .. .. reg_ddrc_selfref_en = 0x0
4955 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
4956 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
4958 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
4959 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
4960 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
4961 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
4962 // .. .. reg_arb_go2critical_en = 0x1
4963 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
4964 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
4966 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
4967 // .. .. reg_ddrc_wrlvl_ww = 0x41
4968 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
4969 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
4970 // .. .. reg_ddrc_rdlvl_rr = 0x41
4971 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
4972 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
4973 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
4974 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
4975 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
4977 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
4978 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
4979 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
4980 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
4981 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
4982 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
4983 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
4985 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
4986 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
4987 // .. .. ==> 0XF8006078[3:0] = 0x00000001U
4988 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U
4989 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
4990 // .. .. ==> 0XF8006078[7:4] = 0x00000001U
4991 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U
4992 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
4993 // .. .. ==> 0XF8006078[11:8] = 0x00000001U
4994 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U
4995 // .. .. reg_ddrc_t_cksre = 0x6
4996 // .. .. ==> 0XF8006078[15:12] = 0x00000006U
4997 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
4998 // .. .. reg_ddrc_t_cksrx = 0x6
4999 // .. .. ==> 0XF8006078[19:16] = 0x00000006U
5000 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
5001 // .. .. reg_ddrc_t_ckesr = 0x4
5002 // .. .. ==> 0XF8006078[25:20] = 0x00000004U
5003 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
5005 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
5006 // .. .. reg_ddrc_t_ckpde = 0x2
5007 // .. .. ==> 0XF800607C[3:0] = 0x00000002U
5008 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U
5009 // .. .. reg_ddrc_t_ckpdx = 0x2
5010 // .. .. ==> 0XF800607C[7:4] = 0x00000002U
5011 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
5012 // .. .. reg_ddrc_t_ckdpde = 0x2
5013 // .. .. ==> 0XF800607C[11:8] = 0x00000002U
5014 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
5015 // .. .. reg_ddrc_t_ckdpdx = 0x2
5016 // .. .. ==> 0XF800607C[15:12] = 0x00000002U
5017 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U
5018 // .. .. reg_ddrc_t_ckcsx = 0x3
5019 // .. .. ==> 0XF800607C[19:16] = 0x00000003U
5020 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U
5022 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
5023 // .. .. refresh_timer0_start_value_x32 = 0x0
5024 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
5025 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U
5026 // .. .. refresh_timer1_start_value_x32 = 0x8
5027 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
5028 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U
5030 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
5031 // .. .. reg_ddrc_dis_auto_zq = 0x0
5032 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
5033 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5034 // .. .. reg_ddrc_ddr3 = 0x1
5035 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
5036 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
5037 // .. .. reg_ddrc_t_mod = 0x200
5038 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
5039 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
5040 // .. .. reg_ddrc_t_zq_long_nop = 0x200
5041 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
5042 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
5043 // .. .. reg_ddrc_t_zq_short_nop = 0x40
5044 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
5045 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
5047 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
5048 // .. .. t_zq_short_interval_x1024 = 0xcb73
5049 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
5050 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
5051 // .. .. dram_rstn_x1024 = 0x69
5052 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
5053 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
5055 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
5056 // .. .. deeppowerdown_en = 0x0
5057 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
5058 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5059 // .. .. deeppowerdown_to_x1024 = 0xff
5060 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
5061 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
5063 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
5064 // .. .. dfi_wrlvl_max_x1024 = 0xfff
5065 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
5066 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
5067 // .. .. dfi_rdlvl_max_x1024 = 0xfff
5068 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
5069 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
5070 // .. .. ddrc_reg_twrlvl_max_error = 0x0
5071 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
5072 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
5073 // .. .. ddrc_reg_trdlvl_max_error = 0x0
5074 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
5075 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
5076 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
5077 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
5078 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
5079 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
5080 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
5081 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
5082 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
5083 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
5084 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
5086 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
5087 // .. .. reg_ddrc_2t_delay = 0x0
5088 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
5089 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U
5090 // .. .. reg_ddrc_skip_ocd = 0x1
5091 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
5092 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
5093 // .. .. reg_ddrc_dis_pre_bypass = 0x0
5094 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
5095 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5097 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
5098 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
5099 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
5100 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
5101 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
5102 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
5103 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
5104 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
5105 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
5106 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
5108 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
5109 // .. .. START: RESET ECC ERROR
5110 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
5111 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
5112 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5113 // .. .. Clear_Correctable_DRAM_ECC_error = 1
5114 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
5115 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
5117 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
5118 // .. .. FINISH: RESET ECC ERROR
5119 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
5120 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
5121 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5122 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
5123 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
5124 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5126 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
5127 // .. .. CORR_ECC_LOG_VALID = 0x0
5128 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
5129 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5130 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
5131 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
5132 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
5134 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
5135 // .. .. UNCORR_ECC_LOG_VALID = 0x0
5136 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
5137 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5139 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
5140 // .. .. STAT_NUM_CORR_ERR = 0x0
5141 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
5142 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
5143 // .. .. STAT_NUM_UNCORR_ERR = 0x0
5144 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
5145 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
5147 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
5148 // .. .. reg_ddrc_ecc_mode = 0x0
5149 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
5150 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
5151 // .. .. reg_ddrc_dis_scrub = 0x1
5152 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
5153 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
5155 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
5156 // .. .. reg_phy_dif_on = 0x0
5157 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
5158 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
5159 // .. .. reg_phy_dif_off = 0x0
5160 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
5161 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
5163 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
5164 // .. .. reg_phy_data_slice_in_use = 0x1
5165 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
5166 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5167 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5168 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
5169 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5170 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5171 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
5172 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5173 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5174 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
5175 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5176 // .. .. reg_phy_board_lpbk_tx = 0x0
5177 // .. .. ==> 0XF8006118[4:4] = 0x00000000U
5178 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5179 // .. .. reg_phy_board_lpbk_rx = 0x0
5180 // .. .. ==> 0XF8006118[5:5] = 0x00000000U
5181 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5182 // .. .. reg_phy_bist_shift_dq = 0x0
5183 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
5184 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5185 // .. .. reg_phy_bist_err_clr = 0x0
5186 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
5187 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5188 // .. .. reg_phy_dq_offset = 0x40
5189 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
5190 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5192 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
5193 // .. .. reg_phy_data_slice_in_use = 0x1
5194 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
5195 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5196 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5197 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
5198 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5199 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5200 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
5201 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5202 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5203 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
5204 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5205 // .. .. reg_phy_board_lpbk_tx = 0x0
5206 // .. .. ==> 0XF800611C[4:4] = 0x00000000U
5207 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5208 // .. .. reg_phy_board_lpbk_rx = 0x0
5209 // .. .. ==> 0XF800611C[5:5] = 0x00000000U
5210 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5211 // .. .. reg_phy_bist_shift_dq = 0x0
5212 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
5213 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5214 // .. .. reg_phy_bist_err_clr = 0x0
5215 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
5216 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5217 // .. .. reg_phy_dq_offset = 0x40
5218 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
5219 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5221 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
5222 // .. .. reg_phy_data_slice_in_use = 0x1
5223 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5224 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5225 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5226 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5227 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5228 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5229 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5230 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5231 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5232 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5233 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5234 // .. .. reg_phy_board_lpbk_tx = 0x0
5235 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5236 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5237 // .. .. reg_phy_board_lpbk_rx = 0x0
5238 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5239 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5240 // .. .. reg_phy_bist_shift_dq = 0x0
5241 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5242 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5243 // .. .. reg_phy_bist_err_clr = 0x0
5244 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5245 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5246 // .. .. reg_phy_dq_offset = 0x40
5247 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5248 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5249 // .. .. reg_phy_data_slice_in_use = 0x1
5250 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5251 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5252 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5253 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5254 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5255 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5256 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5257 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5258 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5259 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5260 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5261 // .. .. reg_phy_board_lpbk_tx = 0x0
5262 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5263 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5264 // .. .. reg_phy_board_lpbk_rx = 0x0
5265 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5266 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5267 // .. .. reg_phy_bist_shift_dq = 0x0
5268 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5269 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5270 // .. .. reg_phy_bist_err_clr = 0x0
5271 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5272 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5273 // .. .. reg_phy_dq_offset = 0x40
5274 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5275 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5277 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
5278 // .. .. reg_phy_data_slice_in_use = 0x1
5279 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
5280 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5281 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5282 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
5283 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5284 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5285 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
5286 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5287 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5288 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
5289 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5290 // .. .. reg_phy_board_lpbk_tx = 0x0
5291 // .. .. ==> 0XF8006124[4:4] = 0x00000000U
5292 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5293 // .. .. reg_phy_board_lpbk_rx = 0x0
5294 // .. .. ==> 0XF8006124[5:5] = 0x00000000U
5295 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5296 // .. .. reg_phy_bist_shift_dq = 0x0
5297 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
5298 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5299 // .. .. reg_phy_bist_err_clr = 0x0
5300 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
5301 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5302 // .. .. reg_phy_dq_offset = 0x40
5303 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
5304 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5306 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
5307 // .. .. reg_phy_wrlvl_init_ratio = 0x0
5308 // .. .. ==> 0XF800612C[9:0] = 0x00000000U
5309 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
5310 // .. .. reg_phy_gatelvl_init_ratio = 0xb0
5311 // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
5312 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C000U
5314 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0002C000U),
5315 // .. .. reg_phy_wrlvl_init_ratio = 0x0
5316 // .. .. ==> 0XF8006130[9:0] = 0x00000000U
5317 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
5318 // .. .. reg_phy_gatelvl_init_ratio = 0xb1
5319 // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
5320 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C400U
5322 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x0002C400U),
5323 // .. .. reg_phy_wrlvl_init_ratio = 0x3
5324 // .. .. ==> 0XF8006134[9:0] = 0x00000003U
5325 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
5326 // .. .. reg_phy_gatelvl_init_ratio = 0xbc
5327 // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
5328 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F000U
5330 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F003U),
5331 // .. .. reg_phy_wrlvl_init_ratio = 0x3
5332 // .. .. ==> 0XF8006138[9:0] = 0x00000003U
5333 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
5334 // .. .. reg_phy_gatelvl_init_ratio = 0xbb
5335 // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
5336 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002EC00U
5338 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0002EC03U),
5339 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5340 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
5341 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5342 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5343 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
5344 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5345 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5346 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
5347 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5349 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
5350 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5351 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
5352 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5353 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5354 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
5355 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5356 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5357 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
5358 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5360 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
5361 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5362 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
5363 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5364 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5365 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
5366 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5367 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5368 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
5369 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5371 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
5372 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5373 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
5374 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5375 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5376 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
5377 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5378 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5379 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
5380 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5382 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
5383 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
5384 // .. .. ==> 0XF8006154[9:0] = 0x00000077U
5385 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
5386 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5387 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
5388 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5389 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5390 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
5391 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5393 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000077U),
5394 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
5395 // .. .. ==> 0XF8006158[9:0] = 0x00000077U
5396 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
5397 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5398 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
5399 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5400 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5401 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
5402 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5404 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000077U),
5405 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
5406 // .. .. ==> 0XF800615C[9:0] = 0x00000083U
5407 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
5408 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5409 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
5410 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5411 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5412 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
5413 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5415 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000083U),
5416 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
5417 // .. .. ==> 0XF8006160[9:0] = 0x00000083U
5418 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
5419 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5420 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
5421 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5422 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5423 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
5424 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5426 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000083U),
5427 // .. .. reg_phy_fifo_we_slave_ratio = 0x105
5428 // .. .. ==> 0XF8006168[10:0] = 0x00000105U
5429 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000105U
5430 // .. .. reg_phy_fifo_we_in_force = 0x0
5431 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
5432 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5433 // .. .. reg_phy_fifo_we_in_delay = 0x0
5434 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
5435 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5437 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000105U),
5438 // .. .. reg_phy_fifo_we_slave_ratio = 0x106
5439 // .. .. ==> 0XF800616C[10:0] = 0x00000106U
5440 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000106U
5441 // .. .. reg_phy_fifo_we_in_force = 0x0
5442 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
5443 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5444 // .. .. reg_phy_fifo_we_in_delay = 0x0
5445 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
5446 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5448 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000106U),
5449 // .. .. reg_phy_fifo_we_slave_ratio = 0x111
5450 // .. .. ==> 0XF8006170[10:0] = 0x00000111U
5451 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000111U
5452 // .. .. reg_phy_fifo_we_in_force = 0x0
5453 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
5454 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5455 // .. .. reg_phy_fifo_we_in_delay = 0x0
5456 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
5457 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5459 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000111U),
5460 // .. .. reg_phy_fifo_we_slave_ratio = 0x110
5461 // .. .. ==> 0XF8006174[10:0] = 0x00000110U
5462 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000110U
5463 // .. .. reg_phy_fifo_we_in_force = 0x0
5464 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
5465 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5466 // .. .. reg_phy_fifo_we_in_delay = 0x0
5467 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
5468 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5470 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000110U),
5471 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
5472 // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
5473 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
5474 // .. .. reg_phy_wr_data_slave_force = 0x0
5475 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
5476 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5477 // .. .. reg_phy_wr_data_slave_delay = 0x0
5478 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
5479 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5481 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000B7U),
5482 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
5483 // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
5484 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
5485 // .. .. reg_phy_wr_data_slave_force = 0x0
5486 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
5487 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5488 // .. .. reg_phy_wr_data_slave_delay = 0x0
5489 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
5490 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5492 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000B7U),
5493 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
5494 // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
5495 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
5496 // .. .. reg_phy_wr_data_slave_force = 0x0
5497 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
5498 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5499 // .. .. reg_phy_wr_data_slave_delay = 0x0
5500 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
5501 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5503 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000C3U),
5504 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
5505 // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
5506 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
5507 // .. .. reg_phy_wr_data_slave_force = 0x0
5508 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
5509 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5510 // .. .. reg_phy_wr_data_slave_delay = 0x0
5511 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
5512 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5514 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000C3U),
5515 // .. .. reg_phy_loopback = 0x0
5516 // .. .. ==> 0XF8006190[0:0] = 0x00000000U
5517 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5518 // .. .. reg_phy_bl2 = 0x0
5519 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
5520 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5521 // .. .. reg_phy_at_spd_atpg = 0x0
5522 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
5523 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5524 // .. .. reg_phy_bist_enable = 0x0
5525 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
5526 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5527 // .. .. reg_phy_bist_force_err = 0x0
5528 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
5529 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5530 // .. .. reg_phy_bist_mode = 0x0
5531 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
5532 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
5533 // .. .. reg_phy_invert_clkout = 0x1
5534 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
5535 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
5536 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
5537 // .. .. ==> 0XF8006190[8:8] = 0x00000000U
5538 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
5539 // .. .. reg_phy_sel_logic = 0x0
5540 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
5541 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
5542 // .. .. reg_phy_ctrl_slave_ratio = 0x100
5543 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
5544 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
5545 // .. .. reg_phy_ctrl_slave_force = 0x0
5546 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
5547 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
5548 // .. .. reg_phy_ctrl_slave_delay = 0x0
5549 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
5550 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
5551 // .. .. reg_phy_use_rank0_delays = 0x1
5552 // .. .. ==> 0XF8006190[28:28] = 0x00000001U
5553 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
5554 // .. .. reg_phy_lpddr = 0x0
5555 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
5556 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
5557 // .. .. reg_phy_cmd_latency = 0x0
5558 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
5559 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
5560 // .. .. reg_phy_int_lpbk = 0x0
5561 // .. .. ==> 0XF8006190[31:31] = 0x00000000U
5562 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
5564 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
5565 // .. .. reg_phy_wr_rl_delay = 0x2
5566 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
5567 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
5568 // .. .. reg_phy_rd_rl_delay = 0x4
5569 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
5570 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
5571 // .. .. reg_phy_dll_lock_diff = 0xf
5572 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
5573 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
5574 // .. .. reg_phy_use_wr_level = 0x1
5575 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
5576 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
5577 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
5578 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
5579 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
5580 // .. .. reg_phy_use_rd_data_eye_level = 0x1
5581 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
5582 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
5583 // .. .. reg_phy_dis_calib_rst = 0x0
5584 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
5585 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5586 // .. .. reg_phy_ctrl_slave_delay = 0x0
5587 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
5588 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
5590 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
5591 // .. .. reg_arb_page_addr_mask = 0x0
5592 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
5593 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
5595 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
5596 // .. .. reg_arb_pri_wr_portn = 0x3ff
5597 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
5598 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5599 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5600 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
5601 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5602 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5603 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
5604 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5605 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5606 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
5607 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5608 // .. .. reg_arb_dis_rmw_portn = 0x1
5609 // .. .. ==> 0XF8006208[19:19] = 0x00000001U
5610 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5612 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
5613 // .. .. reg_arb_pri_wr_portn = 0x3ff
5614 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
5615 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5616 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5617 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
5618 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5619 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5620 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
5621 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5622 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5623 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
5624 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5625 // .. .. reg_arb_dis_rmw_portn = 0x1
5626 // .. .. ==> 0XF800620C[19:19] = 0x00000001U
5627 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5629 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
5630 // .. .. reg_arb_pri_wr_portn = 0x3ff
5631 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
5632 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5633 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5634 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
5635 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5636 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5637 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
5638 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5639 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5640 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
5641 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5642 // .. .. reg_arb_dis_rmw_portn = 0x1
5643 // .. .. ==> 0XF8006210[19:19] = 0x00000001U
5644 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5646 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
5647 // .. .. reg_arb_pri_wr_portn = 0x3ff
5648 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
5649 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5650 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5651 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
5652 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5653 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5654 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
5655 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5656 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5657 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
5658 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5659 // .. .. reg_arb_dis_rmw_portn = 0x1
5660 // .. .. ==> 0XF8006214[19:19] = 0x00000001U
5661 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5663 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
5664 // .. .. reg_arb_pri_rd_portn = 0x3ff
5665 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
5666 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5667 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5668 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
5669 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5670 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5671 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
5672 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5673 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5674 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
5675 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5676 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5677 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
5678 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5680 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
5681 // .. .. reg_arb_pri_rd_portn = 0x3ff
5682 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
5683 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5684 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5685 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
5686 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5687 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5688 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
5689 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5690 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5691 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
5692 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5693 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5694 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
5695 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5697 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
5698 // .. .. reg_arb_pri_rd_portn = 0x3ff
5699 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
5700 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5701 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5702 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
5703 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5704 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5705 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
5706 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5707 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5708 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
5709 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5710 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5711 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
5712 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5714 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
5715 // .. .. reg_arb_pri_rd_portn = 0x3ff
5716 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
5717 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5718 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5719 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
5720 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5721 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5722 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
5723 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5724 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5725 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
5726 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5727 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5728 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
5729 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5731 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
5732 // .. .. reg_ddrc_lpddr2 = 0x0
5733 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
5734 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5735 // .. .. reg_ddrc_per_bank_refresh = 0x0
5736 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
5737 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5738 // .. .. reg_ddrc_derate_enable = 0x0
5739 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
5740 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5741 // .. .. reg_ddrc_mr4_margin = 0x0
5742 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
5743 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
5745 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
5746 // .. .. reg_ddrc_mr4_read_interval = 0x0
5747 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
5748 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
5750 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
5751 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
5752 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
5753 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
5754 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
5755 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
5756 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
5757 // .. .. reg_ddrc_t_mrw = 0x5
5758 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
5759 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
5761 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
5762 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
5763 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
5764 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
5765 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
5766 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
5767 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
5769 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
5770 // .. .. START: POLL ON DCI STATUS
5772 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
5773 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
5775 EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
5776 // .. .. FINISH: POLL ON DCI STATUS
5777 // .. .. START: UNLOCK DDR
5778 // .. .. reg_ddrc_soft_rstb = 0x1
5779 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
5780 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5781 // .. .. reg_ddrc_powerdown_en = 0x0
5782 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
5783 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5784 // .. .. reg_ddrc_data_bus_width = 0x0
5785 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
5786 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
5787 // .. .. reg_ddrc_burst8_refresh = 0x0
5788 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
5789 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
5790 // .. .. reg_ddrc_rdwr_idle_gap = 1
5791 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
5792 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
5793 // .. .. reg_ddrc_dis_rd_bypass = 0x0
5794 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
5795 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
5796 // .. .. reg_ddrc_dis_act_bypass = 0x0
5797 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
5798 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
5799 // .. .. reg_ddrc_dis_auto_refresh = 0x0
5800 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
5801 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5803 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
5804 // .. .. FINISH: UNLOCK DDR
5805 // .. .. START: CHECK DDR STATUS
5806 // .. .. ddrc_reg_operating_mode = 1
5807 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
5808 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
5810 EMIT_MASKPOLL(0XF8006054, 0x00000007U),
5811 // .. .. FINISH: CHECK DDR STATUS
5812 // .. FINISH: DDR INITIALIZATION
5820 unsigned long ps7_mio_init_data_2_0[] = {
5822 // .. START: SLCR SETTINGS
5823 // .. UNLOCK_KEY = 0XDF0D
5824 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
5825 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
5827 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
5828 // .. FINISH: SLCR SETTINGS
5829 // .. START: OCM REMAPPING
5830 // .. FINISH: OCM REMAPPING
5831 // .. START: DDRIOB SETTINGS
5832 // .. INP_POWER = 0x0
5833 // .. ==> 0XF8000B40[0:0] = 0x00000000U
5834 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
5835 // .. INP_TYPE = 0x0
5836 // .. ==> 0XF8000B40[2:1] = 0x00000000U
5837 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
5838 // .. DCI_UPDATE = 0x0
5839 // .. ==> 0XF8000B40[3:3] = 0x00000000U
5840 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
5842 // .. ==> 0XF8000B40[4:4] = 0x00000000U
5843 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
5844 // .. DCR_TYPE = 0x0
5845 // .. ==> 0XF8000B40[6:5] = 0x00000000U
5846 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
5847 // .. IBUF_DISABLE_MODE = 0x0
5848 // .. ==> 0XF8000B40[7:7] = 0x00000000U
5849 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
5850 // .. TERM_DISABLE_MODE = 0x0
5851 // .. ==> 0XF8000B40[8:8] = 0x00000000U
5852 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
5853 // .. OUTPUT_EN = 0x3
5854 // .. ==> 0XF8000B40[10:9] = 0x00000003U
5855 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
5856 // .. PULLUP_EN = 0x0
5857 // .. ==> 0XF8000B40[11:11] = 0x00000000U
5858 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
5860 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
5861 // .. INP_POWER = 0x0
5862 // .. ==> 0XF8000B44[0:0] = 0x00000000U
5863 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
5864 // .. INP_TYPE = 0x0
5865 // .. ==> 0XF8000B44[2:1] = 0x00000000U
5866 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
5867 // .. DCI_UPDATE = 0x0
5868 // .. ==> 0XF8000B44[3:3] = 0x00000000U
5869 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
5871 // .. ==> 0XF8000B44[4:4] = 0x00000000U
5872 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
5873 // .. DCR_TYPE = 0x0
5874 // .. ==> 0XF8000B44[6:5] = 0x00000000U
5875 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
5876 // .. IBUF_DISABLE_MODE = 0x0
5877 // .. ==> 0XF8000B44[7:7] = 0x00000000U
5878 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
5879 // .. TERM_DISABLE_MODE = 0x0
5880 // .. ==> 0XF8000B44[8:8] = 0x00000000U
5881 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
5882 // .. OUTPUT_EN = 0x3
5883 // .. ==> 0XF8000B44[10:9] = 0x00000003U
5884 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
5885 // .. PULLUP_EN = 0x0
5886 // .. ==> 0XF8000B44[11:11] = 0x00000000U
5887 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
5889 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
5890 // .. INP_POWER = 0x0
5891 // .. ==> 0XF8000B48[0:0] = 0x00000000U
5892 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
5893 // .. INP_TYPE = 0x1
5894 // .. ==> 0XF8000B48[2:1] = 0x00000001U
5895 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
5896 // .. DCI_UPDATE = 0x0
5897 // .. ==> 0XF8000B48[3:3] = 0x00000000U
5898 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
5900 // .. ==> 0XF8000B48[4:4] = 0x00000001U
5901 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
5902 // .. DCR_TYPE = 0x3
5903 // .. ==> 0XF8000B48[6:5] = 0x00000003U
5904 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
5905 // .. IBUF_DISABLE_MODE = 0
5906 // .. ==> 0XF8000B48[7:7] = 0x00000000U
5907 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
5908 // .. TERM_DISABLE_MODE = 0
5909 // .. ==> 0XF8000B48[8:8] = 0x00000000U
5910 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
5911 // .. OUTPUT_EN = 0x3
5912 // .. ==> 0XF8000B48[10:9] = 0x00000003U
5913 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
5914 // .. PULLUP_EN = 0x0
5915 // .. ==> 0XF8000B48[11:11] = 0x00000000U
5916 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
5918 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
5919 // .. INP_POWER = 0x0
5920 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
5921 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
5922 // .. INP_TYPE = 0x1
5923 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
5924 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
5925 // .. DCI_UPDATE = 0x0
5926 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
5927 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
5929 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
5930 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
5931 // .. DCR_TYPE = 0x3
5932 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
5933 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
5934 // .. IBUF_DISABLE_MODE = 0
5935 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
5936 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
5937 // .. TERM_DISABLE_MODE = 0
5938 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
5939 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
5940 // .. OUTPUT_EN = 0x3
5941 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
5942 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
5943 // .. PULLUP_EN = 0x0
5944 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
5945 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
5947 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
5948 // .. INP_POWER = 0x0
5949 // .. ==> 0XF8000B50[0:0] = 0x00000000U
5950 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
5951 // .. INP_TYPE = 0x2
5952 // .. ==> 0XF8000B50[2:1] = 0x00000002U
5953 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
5954 // .. DCI_UPDATE = 0x0
5955 // .. ==> 0XF8000B50[3:3] = 0x00000000U
5956 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
5958 // .. ==> 0XF8000B50[4:4] = 0x00000001U
5959 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
5960 // .. DCR_TYPE = 0x3
5961 // .. ==> 0XF8000B50[6:5] = 0x00000003U
5962 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
5963 // .. IBUF_DISABLE_MODE = 0
5964 // .. ==> 0XF8000B50[7:7] = 0x00000000U
5965 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
5966 // .. TERM_DISABLE_MODE = 0
5967 // .. ==> 0XF8000B50[8:8] = 0x00000000U
5968 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
5969 // .. OUTPUT_EN = 0x3
5970 // .. ==> 0XF8000B50[10:9] = 0x00000003U
5971 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
5972 // .. PULLUP_EN = 0x0
5973 // .. ==> 0XF8000B50[11:11] = 0x00000000U
5974 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
5976 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
5977 // .. INP_POWER = 0x0
5978 // .. ==> 0XF8000B54[0:0] = 0x00000000U
5979 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
5980 // .. INP_TYPE = 0x2
5981 // .. ==> 0XF8000B54[2:1] = 0x00000002U
5982 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
5983 // .. DCI_UPDATE = 0x0
5984 // .. ==> 0XF8000B54[3:3] = 0x00000000U
5985 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
5987 // .. ==> 0XF8000B54[4:4] = 0x00000001U
5988 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
5989 // .. DCR_TYPE = 0x3
5990 // .. ==> 0XF8000B54[6:5] = 0x00000003U
5991 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
5992 // .. IBUF_DISABLE_MODE = 0
5993 // .. ==> 0XF8000B54[7:7] = 0x00000000U
5994 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
5995 // .. TERM_DISABLE_MODE = 0
5996 // .. ==> 0XF8000B54[8:8] = 0x00000000U
5997 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
5998 // .. OUTPUT_EN = 0x3
5999 // .. ==> 0XF8000B54[10:9] = 0x00000003U
6000 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6001 // .. PULLUP_EN = 0x0
6002 // .. ==> 0XF8000B54[11:11] = 0x00000000U
6003 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6005 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
6006 // .. INP_POWER = 0x0
6007 // .. ==> 0XF8000B58[0:0] = 0x00000000U
6008 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6009 // .. INP_TYPE = 0x0
6010 // .. ==> 0XF8000B58[2:1] = 0x00000000U
6011 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
6012 // .. DCI_UPDATE = 0x0
6013 // .. ==> 0XF8000B58[3:3] = 0x00000000U
6014 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6016 // .. ==> 0XF8000B58[4:4] = 0x00000000U
6017 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
6018 // .. DCR_TYPE = 0x0
6019 // .. ==> 0XF8000B58[6:5] = 0x00000000U
6020 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
6021 // .. IBUF_DISABLE_MODE = 0x0
6022 // .. ==> 0XF8000B58[7:7] = 0x00000000U
6023 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6024 // .. TERM_DISABLE_MODE = 0x0
6025 // .. ==> 0XF8000B58[8:8] = 0x00000000U
6026 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6027 // .. OUTPUT_EN = 0x3
6028 // .. ==> 0XF8000B58[10:9] = 0x00000003U
6029 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6030 // .. PULLUP_EN = 0x0
6031 // .. ==> 0XF8000B58[11:11] = 0x00000000U
6032 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6034 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
6035 // .. DRIVE_P = 0x1c
6036 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
6037 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6039 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
6040 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6042 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
6043 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
6045 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
6046 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
6048 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
6049 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6051 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
6052 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6054 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
6055 // .. DRIVE_P = 0x1c
6056 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
6057 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6059 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
6060 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6062 // .. ==> 0XF8000B60[18:14] = 0x00000006U
6063 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6065 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
6066 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6068 // .. ==> 0XF8000B60[26:24] = 0x00000000U
6069 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6071 // .. ==> 0XF8000B60[31:27] = 0x00000000U
6072 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6074 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
6075 // .. DRIVE_P = 0x1c
6076 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
6077 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6079 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
6080 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6082 // .. ==> 0XF8000B64[18:14] = 0x00000006U
6083 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6085 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
6086 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6088 // .. ==> 0XF8000B64[26:24] = 0x00000000U
6089 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6091 // .. ==> 0XF8000B64[31:27] = 0x00000000U
6092 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6094 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
6095 // .. DRIVE_P = 0x1c
6096 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
6097 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6099 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
6100 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6102 // .. ==> 0XF8000B68[18:14] = 0x00000006U
6103 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6105 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
6106 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6108 // .. ==> 0XF8000B68[26:24] = 0x00000000U
6109 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6111 // .. ==> 0XF8000B68[31:27] = 0x00000000U
6112 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6114 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
6115 // .. VREF_INT_EN = 0x1
6116 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
6117 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6118 // .. VREF_SEL = 0x4
6119 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
6120 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
6121 // .. VREF_EXT_EN = 0x0
6122 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
6123 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
6124 // .. VREF_PULLUP_EN = 0x0
6125 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
6126 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
6127 // .. REFIO_EN = 0x1
6128 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
6129 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
6130 // .. REFIO_TEST = 0x3
6131 // .. ==> 0XF8000B6C[11:10] = 0x00000003U
6132 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
6133 // .. REFIO_PULLUP_EN = 0x0
6134 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
6135 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6136 // .. DRST_B_PULLUP_EN = 0x0
6137 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
6138 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6139 // .. CKE_PULLUP_EN = 0x0
6140 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
6141 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
6143 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
6144 // .. .. START: ASSERT RESET
6146 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6147 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
6148 // .. .. VRN_OUT = 0x1
6149 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6150 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6152 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
6153 // .. .. FINISH: ASSERT RESET
6154 // .. .. START: DEASSERT RESET
6156 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
6157 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
6158 // .. .. VRN_OUT = 0x1
6159 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6160 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6162 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
6163 // .. .. FINISH: DEASSERT RESET
6164 // .. .. RESET = 0x1
6165 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6166 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
6167 // .. .. ENABLE = 0x1
6168 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
6169 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
6170 // .. .. VRP_TRI = 0x0
6171 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
6172 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
6173 // .. .. VRN_TRI = 0x0
6174 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
6175 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
6176 // .. .. VRP_OUT = 0x0
6177 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
6178 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
6179 // .. .. VRN_OUT = 0x1
6180 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6181 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6182 // .. .. NREF_OPT1 = 0x0
6183 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
6184 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
6185 // .. .. NREF_OPT2 = 0x0
6186 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
6187 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
6188 // .. .. NREF_OPT4 = 0x1
6189 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
6190 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
6191 // .. .. PREF_OPT1 = 0x0
6192 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
6193 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U
6194 // .. .. PREF_OPT2 = 0x0
6195 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
6196 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
6197 // .. .. UPDATE_CONTROL = 0x0
6198 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
6199 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
6200 // .. .. INIT_COMPLETE = 0x0
6201 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
6202 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
6203 // .. .. TST_CLK = 0x0
6204 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
6205 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
6206 // .. .. TST_HLN = 0x0
6207 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
6208 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
6209 // .. .. TST_HLP = 0x0
6210 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
6211 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
6212 // .. .. TST_RST = 0x0
6213 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
6214 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
6215 // .. .. INT_DCI_EN = 0x0
6216 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
6217 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
6219 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
6220 // .. FINISH: DDRIOB SETTINGS
6221 // .. START: MIO PROGRAMMING
6222 // .. TRI_ENABLE = 0
6223 // .. ==> 0XF8000700[0:0] = 0x00000000U
6224 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6226 // .. ==> 0XF8000700[1:1] = 0x00000000U
6227 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6229 // .. ==> 0XF8000700[2:2] = 0x00000000U
6230 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6232 // .. ==> 0XF8000700[4:3] = 0x00000000U
6233 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6235 // .. ==> 0XF8000700[7:5] = 0x00000000U
6236 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6238 // .. ==> 0XF8000700[8:8] = 0x00000000U
6239 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6241 // .. ==> 0XF8000700[11:9] = 0x00000003U
6242 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6244 // .. ==> 0XF8000700[12:12] = 0x00000000U
6245 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6246 // .. DisableRcvr = 0
6247 // .. ==> 0XF8000700[13:13] = 0x00000000U
6248 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6250 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U),
6251 // .. TRI_ENABLE = 0
6252 // .. ==> 0XF8000704[0:0] = 0x00000000U
6253 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6255 // .. ==> 0XF8000704[1:1] = 0x00000001U
6256 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6258 // .. ==> 0XF8000704[2:2] = 0x00000000U
6259 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6261 // .. ==> 0XF8000704[4:3] = 0x00000000U
6262 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6264 // .. ==> 0XF8000704[7:5] = 0x00000000U
6265 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6267 // .. ==> 0XF8000704[8:8] = 0x00000000U
6268 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6270 // .. ==> 0XF8000704[11:9] = 0x00000003U
6271 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6273 // .. ==> 0XF8000704[12:12] = 0x00000000U
6274 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6275 // .. DisableRcvr = 0
6276 // .. ==> 0XF8000704[13:13] = 0x00000000U
6277 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6279 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000602U),
6280 // .. TRI_ENABLE = 0
6281 // .. ==> 0XF8000708[0:0] = 0x00000000U
6282 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6284 // .. ==> 0XF8000708[1:1] = 0x00000001U
6285 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6287 // .. ==> 0XF8000708[2:2] = 0x00000000U
6288 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6290 // .. ==> 0XF8000708[4:3] = 0x00000000U
6291 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6293 // .. ==> 0XF8000708[7:5] = 0x00000000U
6294 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6296 // .. ==> 0XF8000708[8:8] = 0x00000000U
6297 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6299 // .. ==> 0XF8000708[11:9] = 0x00000003U
6300 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6302 // .. ==> 0XF8000708[12:12] = 0x00000000U
6303 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6304 // .. DisableRcvr = 0
6305 // .. ==> 0XF8000708[13:13] = 0x00000000U
6306 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6308 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000602U),
6309 // .. TRI_ENABLE = 0
6310 // .. ==> 0XF800070C[0:0] = 0x00000000U
6311 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6313 // .. ==> 0XF800070C[1:1] = 0x00000001U
6314 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6316 // .. ==> 0XF800070C[2:2] = 0x00000000U
6317 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6319 // .. ==> 0XF800070C[4:3] = 0x00000000U
6320 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6322 // .. ==> 0XF800070C[7:5] = 0x00000000U
6323 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6325 // .. ==> 0XF800070C[8:8] = 0x00000000U
6326 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6328 // .. ==> 0XF800070C[11:9] = 0x00000003U
6329 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6331 // .. ==> 0XF800070C[12:12] = 0x00000000U
6332 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6333 // .. DisableRcvr = 0
6334 // .. ==> 0XF800070C[13:13] = 0x00000000U
6335 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6337 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000602U),
6338 // .. TRI_ENABLE = 0
6339 // .. ==> 0XF8000710[0:0] = 0x00000000U
6340 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6342 // .. ==> 0XF8000710[1:1] = 0x00000001U
6343 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6345 // .. ==> 0XF8000710[2:2] = 0x00000000U
6346 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6348 // .. ==> 0XF8000710[4:3] = 0x00000000U
6349 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6351 // .. ==> 0XF8000710[7:5] = 0x00000000U
6352 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6354 // .. ==> 0XF8000710[8:8] = 0x00000000U
6355 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6357 // .. ==> 0XF8000710[11:9] = 0x00000003U
6358 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6360 // .. ==> 0XF8000710[12:12] = 0x00000000U
6361 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6362 // .. DisableRcvr = 0
6363 // .. ==> 0XF8000710[13:13] = 0x00000000U
6364 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6366 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000602U),
6367 // .. TRI_ENABLE = 0
6368 // .. ==> 0XF8000714[0:0] = 0x00000000U
6369 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6371 // .. ==> 0XF8000714[1:1] = 0x00000001U
6372 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6374 // .. ==> 0XF8000714[2:2] = 0x00000000U
6375 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6377 // .. ==> 0XF8000714[4:3] = 0x00000000U
6378 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6380 // .. ==> 0XF8000714[7:5] = 0x00000000U
6381 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6383 // .. ==> 0XF8000714[8:8] = 0x00000000U
6384 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6386 // .. ==> 0XF8000714[11:9] = 0x00000003U
6387 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6389 // .. ==> 0XF8000714[12:12] = 0x00000000U
6390 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6391 // .. DisableRcvr = 0
6392 // .. ==> 0XF8000714[13:13] = 0x00000000U
6393 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6395 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000602U),
6396 // .. TRI_ENABLE = 0
6397 // .. ==> 0XF8000718[0:0] = 0x00000000U
6398 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6400 // .. ==> 0XF8000718[1:1] = 0x00000001U
6401 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6403 // .. ==> 0XF8000718[2:2] = 0x00000000U
6404 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6406 // .. ==> 0XF8000718[4:3] = 0x00000000U
6407 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6409 // .. ==> 0XF8000718[7:5] = 0x00000000U
6410 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6412 // .. ==> 0XF8000718[8:8] = 0x00000000U
6413 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6415 // .. ==> 0XF8000718[11:9] = 0x00000003U
6416 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6418 // .. ==> 0XF8000718[12:12] = 0x00000000U
6419 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6420 // .. DisableRcvr = 0
6421 // .. ==> 0XF8000718[13:13] = 0x00000000U
6422 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6424 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000602U),
6425 // .. TRI_ENABLE = 0
6426 // .. ==> 0XF800071C[0:0] = 0x00000000U
6427 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6429 // .. ==> 0XF800071C[1:1] = 0x00000000U
6430 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6432 // .. ==> 0XF800071C[2:2] = 0x00000000U
6433 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6435 // .. ==> 0XF800071C[4:3] = 0x00000000U
6436 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6438 // .. ==> 0XF800071C[7:5] = 0x00000000U
6439 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6441 // .. ==> 0XF800071C[8:8] = 0x00000000U
6442 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6444 // .. ==> 0XF800071C[11:9] = 0x00000003U
6445 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6447 // .. ==> 0XF800071C[12:12] = 0x00000000U
6448 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6449 // .. DisableRcvr = 0
6450 // .. ==> 0XF800071C[13:13] = 0x00000000U
6451 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6453 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U),
6454 // .. TRI_ENABLE = 0
6455 // .. ==> 0XF8000720[0:0] = 0x00000000U
6456 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6458 // .. ==> 0XF8000720[1:1] = 0x00000001U
6459 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6461 // .. ==> 0XF8000720[2:2] = 0x00000000U
6462 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6464 // .. ==> 0XF8000720[4:3] = 0x00000000U
6465 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6467 // .. ==> 0XF8000720[7:5] = 0x00000000U
6468 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6470 // .. ==> 0XF8000720[8:8] = 0x00000000U
6471 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6473 // .. ==> 0XF8000720[11:9] = 0x00000003U
6474 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6476 // .. ==> 0XF8000720[12:12] = 0x00000000U
6477 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6478 // .. DisableRcvr = 0
6479 // .. ==> 0XF8000720[13:13] = 0x00000000U
6480 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6482 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000602U),
6483 // .. TRI_ENABLE = 0
6484 // .. ==> 0XF8000724[0:0] = 0x00000000U
6485 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6487 // .. ==> 0XF8000724[1:1] = 0x00000000U
6488 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6490 // .. ==> 0XF8000724[2:2] = 0x00000000U
6491 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6493 // .. ==> 0XF8000724[4:3] = 0x00000000U
6494 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6496 // .. ==> 0XF8000724[7:5] = 0x00000000U
6497 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6499 // .. ==> 0XF8000724[8:8] = 0x00000000U
6500 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6502 // .. ==> 0XF8000724[11:9] = 0x00000003U
6503 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6505 // .. ==> 0XF8000724[12:12] = 0x00000000U
6506 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6507 // .. DisableRcvr = 0
6508 // .. ==> 0XF8000724[13:13] = 0x00000000U
6509 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6511 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U),
6512 // .. TRI_ENABLE = 0
6513 // .. ==> 0XF8000728[0:0] = 0x00000000U
6514 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6516 // .. ==> 0XF8000728[1:1] = 0x00000000U
6517 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6519 // .. ==> 0XF8000728[2:2] = 0x00000000U
6520 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6522 // .. ==> 0XF8000728[4:3] = 0x00000000U
6523 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6525 // .. ==> 0XF8000728[7:5] = 0x00000000U
6526 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6528 // .. ==> 0XF8000728[8:8] = 0x00000000U
6529 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6531 // .. ==> 0XF8000728[11:9] = 0x00000003U
6532 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6534 // .. ==> 0XF8000728[12:12] = 0x00000000U
6535 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6536 // .. DisableRcvr = 0
6537 // .. ==> 0XF8000728[13:13] = 0x00000000U
6538 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6540 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U),
6541 // .. TRI_ENABLE = 0
6542 // .. ==> 0XF800072C[0:0] = 0x00000000U
6543 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6545 // .. ==> 0XF800072C[1:1] = 0x00000000U
6546 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6548 // .. ==> 0XF800072C[2:2] = 0x00000000U
6549 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6551 // .. ==> 0XF800072C[4:3] = 0x00000000U
6552 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6554 // .. ==> 0XF800072C[7:5] = 0x00000000U
6555 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6557 // .. ==> 0XF800072C[8:8] = 0x00000000U
6558 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6560 // .. ==> 0XF800072C[11:9] = 0x00000003U
6561 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6563 // .. ==> 0XF800072C[12:12] = 0x00000000U
6564 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6565 // .. DisableRcvr = 0
6566 // .. ==> 0XF800072C[13:13] = 0x00000000U
6567 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6569 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U),
6570 // .. TRI_ENABLE = 0
6571 // .. ==> 0XF8000730[0:0] = 0x00000000U
6572 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6574 // .. ==> 0XF8000730[1:1] = 0x00000000U
6575 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6577 // .. ==> 0XF8000730[2:2] = 0x00000000U
6578 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6580 // .. ==> 0XF8000730[4:3] = 0x00000000U
6581 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6583 // .. ==> 0XF8000730[7:5] = 0x00000000U
6584 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6586 // .. ==> 0XF8000730[8:8] = 0x00000000U
6587 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6589 // .. ==> 0XF8000730[11:9] = 0x00000003U
6590 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6592 // .. ==> 0XF8000730[12:12] = 0x00000000U
6593 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6594 // .. DisableRcvr = 0
6595 // .. ==> 0XF8000730[13:13] = 0x00000000U
6596 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6598 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U),
6599 // .. TRI_ENABLE = 0
6600 // .. ==> 0XF8000734[0:0] = 0x00000000U
6601 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6603 // .. ==> 0XF8000734[1:1] = 0x00000000U
6604 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6606 // .. ==> 0XF8000734[2:2] = 0x00000000U
6607 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6609 // .. ==> 0XF8000734[4:3] = 0x00000000U
6610 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6612 // .. ==> 0XF8000734[7:5] = 0x00000000U
6613 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6615 // .. ==> 0XF8000734[8:8] = 0x00000000U
6616 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6618 // .. ==> 0XF8000734[11:9] = 0x00000003U
6619 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6621 // .. ==> 0XF8000734[12:12] = 0x00000000U
6622 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6623 // .. DisableRcvr = 0
6624 // .. ==> 0XF8000734[13:13] = 0x00000000U
6625 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6627 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U),
6628 // .. TRI_ENABLE = 0
6629 // .. ==> 0XF8000738[0:0] = 0x00000000U
6630 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6632 // .. ==> 0XF8000738[1:1] = 0x00000000U
6633 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6635 // .. ==> 0XF8000738[2:2] = 0x00000000U
6636 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6638 // .. ==> 0XF8000738[4:3] = 0x00000000U
6639 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6641 // .. ==> 0XF8000738[7:5] = 0x00000000U
6642 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6644 // .. ==> 0XF8000738[8:8] = 0x00000000U
6645 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6647 // .. ==> 0XF8000738[11:9] = 0x00000003U
6648 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6650 // .. ==> 0XF8000738[12:12] = 0x00000000U
6651 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6652 // .. DisableRcvr = 0
6653 // .. ==> 0XF8000738[13:13] = 0x00000000U
6654 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6656 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U),
6657 // .. TRI_ENABLE = 0
6658 // .. ==> 0XF800073C[0:0] = 0x00000000U
6659 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6661 // .. ==> 0XF800073C[1:1] = 0x00000000U
6662 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6664 // .. ==> 0XF800073C[2:2] = 0x00000000U
6665 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6667 // .. ==> 0XF800073C[4:3] = 0x00000000U
6668 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6670 // .. ==> 0XF800073C[7:5] = 0x00000000U
6671 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6673 // .. ==> 0XF800073C[8:8] = 0x00000000U
6674 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6676 // .. ==> 0XF800073C[11:9] = 0x00000003U
6677 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6679 // .. ==> 0XF800073C[12:12] = 0x00000000U
6680 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6681 // .. DisableRcvr = 0
6682 // .. ==> 0XF800073C[13:13] = 0x00000000U
6683 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6685 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U),
6686 // .. TRI_ENABLE = 0
6687 // .. ==> 0XF8000740[0:0] = 0x00000000U
6688 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6690 // .. ==> 0XF8000740[1:1] = 0x00000001U
6691 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6693 // .. ==> 0XF8000740[2:2] = 0x00000000U
6694 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6696 // .. ==> 0XF8000740[4:3] = 0x00000000U
6697 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6699 // .. ==> 0XF8000740[7:5] = 0x00000000U
6700 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6702 // .. ==> 0XF8000740[8:8] = 0x00000000U
6703 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6705 // .. ==> 0XF8000740[11:9] = 0x00000001U
6706 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6708 // .. ==> 0XF8000740[12:12] = 0x00000000U
6709 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6710 // .. DisableRcvr = 0
6711 // .. ==> 0XF8000740[13:13] = 0x00000000U
6712 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6714 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000202U),
6715 // .. TRI_ENABLE = 0
6716 // .. ==> 0XF8000744[0:0] = 0x00000000U
6717 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6719 // .. ==> 0XF8000744[1:1] = 0x00000001U
6720 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6722 // .. ==> 0XF8000744[2:2] = 0x00000000U
6723 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6725 // .. ==> 0XF8000744[4:3] = 0x00000000U
6726 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6728 // .. ==> 0XF8000744[7:5] = 0x00000000U
6729 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6731 // .. ==> 0XF8000744[8:8] = 0x00000000U
6732 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6734 // .. ==> 0XF8000744[11:9] = 0x00000001U
6735 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6737 // .. ==> 0XF8000744[12:12] = 0x00000000U
6738 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6739 // .. DisableRcvr = 0
6740 // .. ==> 0XF8000744[13:13] = 0x00000000U
6741 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6743 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000202U),
6744 // .. TRI_ENABLE = 0
6745 // .. ==> 0XF8000748[0:0] = 0x00000000U
6746 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6748 // .. ==> 0XF8000748[1:1] = 0x00000001U
6749 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6751 // .. ==> 0XF8000748[2:2] = 0x00000000U
6752 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6754 // .. ==> 0XF8000748[4:3] = 0x00000000U
6755 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6757 // .. ==> 0XF8000748[7:5] = 0x00000000U
6758 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6760 // .. ==> 0XF8000748[8:8] = 0x00000000U
6761 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6763 // .. ==> 0XF8000748[11:9] = 0x00000001U
6764 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6766 // .. ==> 0XF8000748[12:12] = 0x00000000U
6767 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6768 // .. DisableRcvr = 0
6769 // .. ==> 0XF8000748[13:13] = 0x00000000U
6770 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6772 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000202U),
6773 // .. TRI_ENABLE = 0
6774 // .. ==> 0XF800074C[0:0] = 0x00000000U
6775 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6777 // .. ==> 0XF800074C[1:1] = 0x00000001U
6778 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6780 // .. ==> 0XF800074C[2:2] = 0x00000000U
6781 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6783 // .. ==> 0XF800074C[4:3] = 0x00000000U
6784 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6786 // .. ==> 0XF800074C[7:5] = 0x00000000U
6787 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6789 // .. ==> 0XF800074C[8:8] = 0x00000000U
6790 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6792 // .. ==> 0XF800074C[11:9] = 0x00000001U
6793 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6795 // .. ==> 0XF800074C[12:12] = 0x00000000U
6796 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6797 // .. DisableRcvr = 0
6798 // .. ==> 0XF800074C[13:13] = 0x00000000U
6799 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6801 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000202U),
6802 // .. TRI_ENABLE = 0
6803 // .. ==> 0XF8000750[0:0] = 0x00000000U
6804 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6806 // .. ==> 0XF8000750[1:1] = 0x00000001U
6807 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6809 // .. ==> 0XF8000750[2:2] = 0x00000000U
6810 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6812 // .. ==> 0XF8000750[4:3] = 0x00000000U
6813 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6815 // .. ==> 0XF8000750[7:5] = 0x00000000U
6816 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6818 // .. ==> 0XF8000750[8:8] = 0x00000000U
6819 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6821 // .. ==> 0XF8000750[11:9] = 0x00000001U
6822 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6824 // .. ==> 0XF8000750[12:12] = 0x00000000U
6825 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6826 // .. DisableRcvr = 0
6827 // .. ==> 0XF8000750[13:13] = 0x00000000U
6828 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6830 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000202U),
6831 // .. TRI_ENABLE = 0
6832 // .. ==> 0XF8000754[0:0] = 0x00000000U
6833 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6835 // .. ==> 0XF8000754[1:1] = 0x00000001U
6836 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6838 // .. ==> 0XF8000754[2:2] = 0x00000000U
6839 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6841 // .. ==> 0XF8000754[4:3] = 0x00000000U
6842 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6844 // .. ==> 0XF8000754[7:5] = 0x00000000U
6845 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6847 // .. ==> 0XF8000754[8:8] = 0x00000000U
6848 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6850 // .. ==> 0XF8000754[11:9] = 0x00000001U
6851 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6853 // .. ==> 0XF8000754[12:12] = 0x00000000U
6854 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6855 // .. DisableRcvr = 0
6856 // .. ==> 0XF8000754[13:13] = 0x00000000U
6857 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6859 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000202U),
6860 // .. TRI_ENABLE = 1
6861 // .. ==> 0XF8000758[0:0] = 0x00000001U
6862 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6864 // .. ==> 0XF8000758[1:1] = 0x00000001U
6865 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6867 // .. ==> 0XF8000758[2:2] = 0x00000000U
6868 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6870 // .. ==> 0XF8000758[4:3] = 0x00000000U
6871 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6873 // .. ==> 0XF8000758[7:5] = 0x00000000U
6874 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6876 // .. ==> 0XF8000758[8:8] = 0x00000000U
6877 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6879 // .. ==> 0XF8000758[11:9] = 0x00000001U
6880 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6882 // .. ==> 0XF8000758[12:12] = 0x00000000U
6883 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6884 // .. DisableRcvr = 0
6885 // .. ==> 0XF8000758[13:13] = 0x00000000U
6886 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6888 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000203U),
6889 // .. TRI_ENABLE = 1
6890 // .. ==> 0XF800075C[0:0] = 0x00000001U
6891 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6893 // .. ==> 0XF800075C[1:1] = 0x00000001U
6894 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6896 // .. ==> 0XF800075C[2:2] = 0x00000000U
6897 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6899 // .. ==> 0XF800075C[4:3] = 0x00000000U
6900 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6902 // .. ==> 0XF800075C[7:5] = 0x00000000U
6903 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6905 // .. ==> 0XF800075C[8:8] = 0x00000000U
6906 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6908 // .. ==> 0XF800075C[11:9] = 0x00000001U
6909 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6911 // .. ==> 0XF800075C[12:12] = 0x00000000U
6912 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6913 // .. DisableRcvr = 0
6914 // .. ==> 0XF800075C[13:13] = 0x00000000U
6915 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6917 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000203U),
6918 // .. TRI_ENABLE = 1
6919 // .. ==> 0XF8000760[0:0] = 0x00000001U
6920 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6922 // .. ==> 0XF8000760[1:1] = 0x00000001U
6923 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6925 // .. ==> 0XF8000760[2:2] = 0x00000000U
6926 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6928 // .. ==> 0XF8000760[4:3] = 0x00000000U
6929 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6931 // .. ==> 0XF8000760[7:5] = 0x00000000U
6932 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6934 // .. ==> 0XF8000760[8:8] = 0x00000000U
6935 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6937 // .. ==> 0XF8000760[11:9] = 0x00000001U
6938 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6940 // .. ==> 0XF8000760[12:12] = 0x00000000U
6941 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6942 // .. DisableRcvr = 0
6943 // .. ==> 0XF8000760[13:13] = 0x00000000U
6944 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6946 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000203U),
6947 // .. TRI_ENABLE = 1
6948 // .. ==> 0XF8000764[0:0] = 0x00000001U
6949 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6951 // .. ==> 0XF8000764[1:1] = 0x00000001U
6952 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6954 // .. ==> 0XF8000764[2:2] = 0x00000000U
6955 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6957 // .. ==> 0XF8000764[4:3] = 0x00000000U
6958 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6960 // .. ==> 0XF8000764[7:5] = 0x00000000U
6961 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6963 // .. ==> 0XF8000764[8:8] = 0x00000000U
6964 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6966 // .. ==> 0XF8000764[11:9] = 0x00000001U
6967 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6969 // .. ==> 0XF8000764[12:12] = 0x00000000U
6970 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6971 // .. DisableRcvr = 0
6972 // .. ==> 0XF8000764[13:13] = 0x00000000U
6973 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6975 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000203U),
6976 // .. TRI_ENABLE = 1
6977 // .. ==> 0XF8000768[0:0] = 0x00000001U
6978 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6980 // .. ==> 0XF8000768[1:1] = 0x00000001U
6981 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6983 // .. ==> 0XF8000768[2:2] = 0x00000000U
6984 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6986 // .. ==> 0XF8000768[4:3] = 0x00000000U
6987 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6989 // .. ==> 0XF8000768[7:5] = 0x00000000U
6990 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6992 // .. ==> 0XF8000768[8:8] = 0x00000000U
6993 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6995 // .. ==> 0XF8000768[11:9] = 0x00000001U
6996 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6998 // .. ==> 0XF8000768[12:12] = 0x00000000U
6999 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7000 // .. DisableRcvr = 0
7001 // .. ==> 0XF8000768[13:13] = 0x00000000U
7002 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7004 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000203U),
7005 // .. TRI_ENABLE = 1
7006 // .. ==> 0XF800076C[0:0] = 0x00000001U
7007 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7009 // .. ==> 0XF800076C[1:1] = 0x00000001U
7010 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7012 // .. ==> 0XF800076C[2:2] = 0x00000000U
7013 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7015 // .. ==> 0XF800076C[4:3] = 0x00000000U
7016 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7018 // .. ==> 0XF800076C[7:5] = 0x00000000U
7019 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7021 // .. ==> 0XF800076C[8:8] = 0x00000000U
7022 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7024 // .. ==> 0XF800076C[11:9] = 0x00000001U
7025 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7027 // .. ==> 0XF800076C[12:12] = 0x00000000U
7028 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7029 // .. DisableRcvr = 0
7030 // .. ==> 0XF800076C[13:13] = 0x00000000U
7031 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7033 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000203U),
7034 // .. TRI_ENABLE = 0
7035 // .. ==> 0XF8000770[0:0] = 0x00000000U
7036 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7038 // .. ==> 0XF8000770[1:1] = 0x00000000U
7039 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7041 // .. ==> 0XF8000770[2:2] = 0x00000001U
7042 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7044 // .. ==> 0XF8000770[4:3] = 0x00000000U
7045 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7047 // .. ==> 0XF8000770[7:5] = 0x00000000U
7048 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7050 // .. ==> 0XF8000770[8:8] = 0x00000000U
7051 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7053 // .. ==> 0XF8000770[11:9] = 0x00000001U
7054 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7056 // .. ==> 0XF8000770[12:12] = 0x00000000U
7057 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7058 // .. DisableRcvr = 0
7059 // .. ==> 0XF8000770[13:13] = 0x00000000U
7060 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7062 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
7063 // .. TRI_ENABLE = 1
7064 // .. ==> 0XF8000774[0:0] = 0x00000001U
7065 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7067 // .. ==> 0XF8000774[1:1] = 0x00000000U
7068 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7070 // .. ==> 0XF8000774[2:2] = 0x00000001U
7071 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7073 // .. ==> 0XF8000774[4:3] = 0x00000000U
7074 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7076 // .. ==> 0XF8000774[7:5] = 0x00000000U
7077 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7079 // .. ==> 0XF8000774[8:8] = 0x00000000U
7080 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7082 // .. ==> 0XF8000774[11:9] = 0x00000001U
7083 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7085 // .. ==> 0XF8000774[12:12] = 0x00000000U
7086 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7087 // .. DisableRcvr = 0
7088 // .. ==> 0XF8000774[13:13] = 0x00000000U
7089 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7091 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
7092 // .. TRI_ENABLE = 0
7093 // .. ==> 0XF8000778[0:0] = 0x00000000U
7094 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7096 // .. ==> 0XF8000778[1:1] = 0x00000000U
7097 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7099 // .. ==> 0XF8000778[2:2] = 0x00000001U
7100 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7102 // .. ==> 0XF8000778[4:3] = 0x00000000U
7103 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7105 // .. ==> 0XF8000778[7:5] = 0x00000000U
7106 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7108 // .. ==> 0XF8000778[8:8] = 0x00000000U
7109 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7111 // .. ==> 0XF8000778[11:9] = 0x00000001U
7112 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7114 // .. ==> 0XF8000778[12:12] = 0x00000000U
7115 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7116 // .. DisableRcvr = 0
7117 // .. ==> 0XF8000778[13:13] = 0x00000000U
7118 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7120 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
7121 // .. TRI_ENABLE = 1
7122 // .. ==> 0XF800077C[0:0] = 0x00000001U
7123 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7125 // .. ==> 0XF800077C[1:1] = 0x00000000U
7126 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7128 // .. ==> 0XF800077C[2:2] = 0x00000001U
7129 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7131 // .. ==> 0XF800077C[4:3] = 0x00000000U
7132 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7134 // .. ==> 0XF800077C[7:5] = 0x00000000U
7135 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7137 // .. ==> 0XF800077C[8:8] = 0x00000000U
7138 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7140 // .. ==> 0XF800077C[11:9] = 0x00000001U
7141 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7143 // .. ==> 0XF800077C[12:12] = 0x00000000U
7144 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7145 // .. DisableRcvr = 0
7146 // .. ==> 0XF800077C[13:13] = 0x00000000U
7147 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7149 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
7150 // .. TRI_ENABLE = 0
7151 // .. ==> 0XF8000780[0:0] = 0x00000000U
7152 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7154 // .. ==> 0XF8000780[1:1] = 0x00000000U
7155 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7157 // .. ==> 0XF8000780[2:2] = 0x00000001U
7158 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7160 // .. ==> 0XF8000780[4:3] = 0x00000000U
7161 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7163 // .. ==> 0XF8000780[7:5] = 0x00000000U
7164 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7166 // .. ==> 0XF8000780[8:8] = 0x00000000U
7167 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7169 // .. ==> 0XF8000780[11:9] = 0x00000001U
7170 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7172 // .. ==> 0XF8000780[12:12] = 0x00000000U
7173 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7174 // .. DisableRcvr = 0
7175 // .. ==> 0XF8000780[13:13] = 0x00000000U
7176 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7178 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
7179 // .. TRI_ENABLE = 0
7180 // .. ==> 0XF8000784[0:0] = 0x00000000U
7181 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7183 // .. ==> 0XF8000784[1:1] = 0x00000000U
7184 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7186 // .. ==> 0XF8000784[2:2] = 0x00000001U
7187 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7189 // .. ==> 0XF8000784[4:3] = 0x00000000U
7190 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7192 // .. ==> 0XF8000784[7:5] = 0x00000000U
7193 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7195 // .. ==> 0XF8000784[8:8] = 0x00000000U
7196 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7198 // .. ==> 0XF8000784[11:9] = 0x00000001U
7199 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7201 // .. ==> 0XF8000784[12:12] = 0x00000000U
7202 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7203 // .. DisableRcvr = 0
7204 // .. ==> 0XF8000784[13:13] = 0x00000000U
7205 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7207 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
7208 // .. TRI_ENABLE = 0
7209 // .. ==> 0XF8000788[0:0] = 0x00000000U
7210 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7212 // .. ==> 0XF8000788[1:1] = 0x00000000U
7213 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7215 // .. ==> 0XF8000788[2:2] = 0x00000001U
7216 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7218 // .. ==> 0XF8000788[4:3] = 0x00000000U
7219 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7221 // .. ==> 0XF8000788[7:5] = 0x00000000U
7222 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7224 // .. ==> 0XF8000788[8:8] = 0x00000000U
7225 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7227 // .. ==> 0XF8000788[11:9] = 0x00000001U
7228 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7230 // .. ==> 0XF8000788[12:12] = 0x00000000U
7231 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7232 // .. DisableRcvr = 0
7233 // .. ==> 0XF8000788[13:13] = 0x00000000U
7234 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7236 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
7237 // .. TRI_ENABLE = 0
7238 // .. ==> 0XF800078C[0:0] = 0x00000000U
7239 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7241 // .. ==> 0XF800078C[1:1] = 0x00000000U
7242 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7244 // .. ==> 0XF800078C[2:2] = 0x00000001U
7245 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7247 // .. ==> 0XF800078C[4:3] = 0x00000000U
7248 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7250 // .. ==> 0XF800078C[7:5] = 0x00000000U
7251 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7253 // .. ==> 0XF800078C[8:8] = 0x00000000U
7254 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7256 // .. ==> 0XF800078C[11:9] = 0x00000001U
7257 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7259 // .. ==> 0XF800078C[12:12] = 0x00000000U
7260 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7261 // .. DisableRcvr = 0
7262 // .. ==> 0XF800078C[13:13] = 0x00000000U
7263 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7265 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
7266 // .. TRI_ENABLE = 1
7267 // .. ==> 0XF8000790[0:0] = 0x00000001U
7268 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7270 // .. ==> 0XF8000790[1:1] = 0x00000000U
7271 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7273 // .. ==> 0XF8000790[2:2] = 0x00000001U
7274 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7276 // .. ==> 0XF8000790[4:3] = 0x00000000U
7277 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7279 // .. ==> 0XF8000790[7:5] = 0x00000000U
7280 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7282 // .. ==> 0XF8000790[8:8] = 0x00000000U
7283 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7285 // .. ==> 0XF8000790[11:9] = 0x00000001U
7286 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7288 // .. ==> 0XF8000790[12:12] = 0x00000000U
7289 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7290 // .. DisableRcvr = 0
7291 // .. ==> 0XF8000790[13:13] = 0x00000000U
7292 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7294 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
7295 // .. TRI_ENABLE = 0
7296 // .. ==> 0XF8000794[0:0] = 0x00000000U
7297 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7299 // .. ==> 0XF8000794[1:1] = 0x00000000U
7300 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7302 // .. ==> 0XF8000794[2:2] = 0x00000001U
7303 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7305 // .. ==> 0XF8000794[4:3] = 0x00000000U
7306 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7308 // .. ==> 0XF8000794[7:5] = 0x00000000U
7309 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7311 // .. ==> 0XF8000794[8:8] = 0x00000000U
7312 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7314 // .. ==> 0XF8000794[11:9] = 0x00000001U
7315 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7317 // .. ==> 0XF8000794[12:12] = 0x00000000U
7318 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7319 // .. DisableRcvr = 0
7320 // .. ==> 0XF8000794[13:13] = 0x00000000U
7321 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7323 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
7324 // .. TRI_ENABLE = 0
7325 // .. ==> 0XF8000798[0:0] = 0x00000000U
7326 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7328 // .. ==> 0XF8000798[1:1] = 0x00000000U
7329 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7331 // .. ==> 0XF8000798[2:2] = 0x00000001U
7332 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7334 // .. ==> 0XF8000798[4:3] = 0x00000000U
7335 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7337 // .. ==> 0XF8000798[7:5] = 0x00000000U
7338 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7340 // .. ==> 0XF8000798[8:8] = 0x00000000U
7341 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7343 // .. ==> 0XF8000798[11:9] = 0x00000001U
7344 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7346 // .. ==> 0XF8000798[12:12] = 0x00000000U
7347 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7348 // .. DisableRcvr = 0
7349 // .. ==> 0XF8000798[13:13] = 0x00000000U
7350 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7352 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
7353 // .. TRI_ENABLE = 0
7354 // .. ==> 0XF800079C[0:0] = 0x00000000U
7355 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7357 // .. ==> 0XF800079C[1:1] = 0x00000000U
7358 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7360 // .. ==> 0XF800079C[2:2] = 0x00000001U
7361 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7363 // .. ==> 0XF800079C[4:3] = 0x00000000U
7364 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7366 // .. ==> 0XF800079C[7:5] = 0x00000000U
7367 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7369 // .. ==> 0XF800079C[8:8] = 0x00000000U
7370 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7372 // .. ==> 0XF800079C[11:9] = 0x00000001U
7373 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7375 // .. ==> 0XF800079C[12:12] = 0x00000000U
7376 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7377 // .. DisableRcvr = 0
7378 // .. ==> 0XF800079C[13:13] = 0x00000000U
7379 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7381 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
7382 // .. TRI_ENABLE = 0
7383 // .. ==> 0XF80007A0[0:0] = 0x00000000U
7384 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7386 // .. ==> 0XF80007A0[1:1] = 0x00000000U
7387 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7389 // .. ==> 0XF80007A0[2:2] = 0x00000000U
7390 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7392 // .. ==> 0XF80007A0[4:3] = 0x00000000U
7393 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7395 // .. ==> 0XF80007A0[7:5] = 0x00000004U
7396 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7398 // .. ==> 0XF80007A0[8:8] = 0x00000000U
7399 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7401 // .. ==> 0XF80007A0[11:9] = 0x00000001U
7402 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7404 // .. ==> 0XF80007A0[12:12] = 0x00000000U
7405 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7406 // .. DisableRcvr = 0
7407 // .. ==> 0XF80007A0[13:13] = 0x00000000U
7408 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7410 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
7411 // .. TRI_ENABLE = 0
7412 // .. ==> 0XF80007A4[0:0] = 0x00000000U
7413 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7415 // .. ==> 0XF80007A4[1:1] = 0x00000000U
7416 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7418 // .. ==> 0XF80007A4[2:2] = 0x00000000U
7419 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7421 // .. ==> 0XF80007A4[4:3] = 0x00000000U
7422 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7424 // .. ==> 0XF80007A4[7:5] = 0x00000004U
7425 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7427 // .. ==> 0XF80007A4[8:8] = 0x00000000U
7428 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7430 // .. ==> 0XF80007A4[11:9] = 0x00000001U
7431 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7433 // .. ==> 0XF80007A4[12:12] = 0x00000000U
7434 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7435 // .. DisableRcvr = 0
7436 // .. ==> 0XF80007A4[13:13] = 0x00000000U
7437 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7439 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
7440 // .. TRI_ENABLE = 0
7441 // .. ==> 0XF80007A8[0:0] = 0x00000000U
7442 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7444 // .. ==> 0XF80007A8[1:1] = 0x00000000U
7445 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7447 // .. ==> 0XF80007A8[2:2] = 0x00000000U
7448 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7450 // .. ==> 0XF80007A8[4:3] = 0x00000000U
7451 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7453 // .. ==> 0XF80007A8[7:5] = 0x00000004U
7454 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7456 // .. ==> 0XF80007A8[8:8] = 0x00000000U
7457 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7459 // .. ==> 0XF80007A8[11:9] = 0x00000001U
7460 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7462 // .. ==> 0XF80007A8[12:12] = 0x00000000U
7463 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7464 // .. DisableRcvr = 0
7465 // .. ==> 0XF80007A8[13:13] = 0x00000000U
7466 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7468 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
7469 // .. TRI_ENABLE = 0
7470 // .. ==> 0XF80007AC[0:0] = 0x00000000U
7471 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7473 // .. ==> 0XF80007AC[1:1] = 0x00000000U
7474 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7476 // .. ==> 0XF80007AC[2:2] = 0x00000000U
7477 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7479 // .. ==> 0XF80007AC[4:3] = 0x00000000U
7480 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7482 // .. ==> 0XF80007AC[7:5] = 0x00000004U
7483 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7485 // .. ==> 0XF80007AC[8:8] = 0x00000000U
7486 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7488 // .. ==> 0XF80007AC[11:9] = 0x00000001U
7489 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7491 // .. ==> 0XF80007AC[12:12] = 0x00000000U
7492 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7493 // .. DisableRcvr = 0
7494 // .. ==> 0XF80007AC[13:13] = 0x00000000U
7495 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7497 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
7498 // .. TRI_ENABLE = 0
7499 // .. ==> 0XF80007B0[0:0] = 0x00000000U
7500 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7502 // .. ==> 0XF80007B0[1:1] = 0x00000000U
7503 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7505 // .. ==> 0XF80007B0[2:2] = 0x00000000U
7506 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7508 // .. ==> 0XF80007B0[4:3] = 0x00000000U
7509 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7511 // .. ==> 0XF80007B0[7:5] = 0x00000004U
7512 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7514 // .. ==> 0XF80007B0[8:8] = 0x00000000U
7515 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7517 // .. ==> 0XF80007B0[11:9] = 0x00000001U
7518 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7520 // .. ==> 0XF80007B0[12:12] = 0x00000000U
7521 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7522 // .. DisableRcvr = 0
7523 // .. ==> 0XF80007B0[13:13] = 0x00000000U
7524 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7526 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
7527 // .. TRI_ENABLE = 0
7528 // .. ==> 0XF80007B4[0:0] = 0x00000000U
7529 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7531 // .. ==> 0XF80007B4[1:1] = 0x00000000U
7532 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7534 // .. ==> 0XF80007B4[2:2] = 0x00000000U
7535 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7537 // .. ==> 0XF80007B4[4:3] = 0x00000000U
7538 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7540 // .. ==> 0XF80007B4[7:5] = 0x00000004U
7541 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7543 // .. ==> 0XF80007B4[8:8] = 0x00000000U
7544 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7546 // .. ==> 0XF80007B4[11:9] = 0x00000001U
7547 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7549 // .. ==> 0XF80007B4[12:12] = 0x00000000U
7550 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7551 // .. DisableRcvr = 0
7552 // .. ==> 0XF80007B4[13:13] = 0x00000000U
7553 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7555 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
7556 // .. TRI_ENABLE = 1
7557 // .. ==> 0XF80007B8[0:0] = 0x00000001U
7558 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7560 // .. ==> 0XF80007B8[8:8] = 0x00000000U
7561 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7563 // .. ==> 0XF80007B8[11:9] = 0x00000001U
7564 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7566 // .. ==> 0XF80007B8[12:12] = 0x00000000U
7567 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7568 // .. DisableRcvr = 0
7569 // .. ==> 0XF80007B8[13:13] = 0x00000000U
7570 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7572 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U),
7573 // .. TRI_ENABLE = 0
7574 // .. ==> 0XF80007BC[0:0] = 0x00000000U
7575 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7577 // .. ==> 0XF80007BC[1:1] = 0x00000000U
7578 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7580 // .. ==> 0XF80007BC[2:2] = 0x00000000U
7581 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7583 // .. ==> 0XF80007BC[4:3] = 0x00000000U
7584 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7586 // .. ==> 0XF80007BC[7:5] = 0x00000000U
7587 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7589 // .. ==> 0XF80007BC[8:8] = 0x00000000U
7590 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7592 // .. ==> 0XF80007BC[11:9] = 0x00000001U
7593 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7595 // .. ==> 0XF80007BC[12:12] = 0x00000000U
7596 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7597 // .. DisableRcvr = 0
7598 // .. ==> 0XF80007BC[13:13] = 0x00000000U
7599 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7601 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000200U),
7602 // .. TRI_ENABLE = 0
7603 // .. ==> 0XF80007C0[0:0] = 0x00000000U
7604 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7606 // .. ==> 0XF80007C0[1:1] = 0x00000000U
7607 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7609 // .. ==> 0XF80007C0[2:2] = 0x00000000U
7610 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7612 // .. ==> 0XF80007C0[4:3] = 0x00000000U
7613 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7615 // .. ==> 0XF80007C0[7:5] = 0x00000007U
7616 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
7618 // .. ==> 0XF80007C0[8:8] = 0x00000000U
7619 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7621 // .. ==> 0XF80007C0[11:9] = 0x00000001U
7622 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7624 // .. ==> 0XF80007C0[12:12] = 0x00000000U
7625 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7626 // .. DisableRcvr = 0
7627 // .. ==> 0XF80007C0[13:13] = 0x00000000U
7628 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7630 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
7631 // .. TRI_ENABLE = 1
7632 // .. ==> 0XF80007C4[0:0] = 0x00000001U
7633 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7635 // .. ==> 0XF80007C4[1:1] = 0x00000000U
7636 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7638 // .. ==> 0XF80007C4[2:2] = 0x00000000U
7639 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7641 // .. ==> 0XF80007C4[4:3] = 0x00000000U
7642 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7644 // .. ==> 0XF80007C4[7:5] = 0x00000007U
7645 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
7647 // .. ==> 0XF80007C4[8:8] = 0x00000000U
7648 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7650 // .. ==> 0XF80007C4[11:9] = 0x00000001U
7651 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7653 // .. ==> 0XF80007C4[12:12] = 0x00000000U
7654 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7655 // .. DisableRcvr = 0
7656 // .. ==> 0XF80007C4[13:13] = 0x00000000U
7657 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7659 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
7660 // .. TRI_ENABLE = 1
7661 // .. ==> 0XF80007C8[0:0] = 0x00000001U
7662 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7664 // .. ==> 0XF80007C8[8:8] = 0x00000000U
7665 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7667 // .. ==> 0XF80007C8[11:9] = 0x00000001U
7668 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7670 // .. ==> 0XF80007C8[12:12] = 0x00000000U
7671 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7672 // .. DisableRcvr = 0
7673 // .. ==> 0XF80007C8[13:13] = 0x00000000U
7674 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7676 EMIT_MASKWRITE(0XF80007C8, 0x00003F01U ,0x00000201U),
7677 // .. TRI_ENABLE = 0
7678 // .. ==> 0XF80007CC[0:0] = 0x00000000U
7679 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7681 // .. ==> 0XF80007CC[1:1] = 0x00000000U
7682 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7684 // .. ==> 0XF80007CC[2:2] = 0x00000000U
7685 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7687 // .. ==> 0XF80007CC[4:3] = 0x00000000U
7688 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7690 // .. ==> 0XF80007CC[7:5] = 0x00000000U
7691 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7693 // .. ==> 0XF80007CC[8:8] = 0x00000000U
7694 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7696 // .. ==> 0XF80007CC[11:9] = 0x00000001U
7697 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7699 // .. ==> 0XF80007CC[12:12] = 0x00000000U
7700 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7701 // .. DisableRcvr = 0
7702 // .. ==> 0XF80007CC[13:13] = 0x00000000U
7703 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7705 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000200U),
7706 // .. TRI_ENABLE = 0
7707 // .. ==> 0XF80007D0[0:0] = 0x00000000U
7708 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7710 // .. ==> 0XF80007D0[1:1] = 0x00000000U
7711 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7713 // .. ==> 0XF80007D0[2:2] = 0x00000000U
7714 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7716 // .. ==> 0XF80007D0[4:3] = 0x00000000U
7717 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7719 // .. ==> 0XF80007D0[7:5] = 0x00000004U
7720 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7722 // .. ==> 0XF80007D0[8:8] = 0x00000000U
7723 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7725 // .. ==> 0XF80007D0[11:9] = 0x00000001U
7726 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7728 // .. ==> 0XF80007D0[12:12] = 0x00000000U
7729 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7730 // .. DisableRcvr = 0
7731 // .. ==> 0XF80007D0[13:13] = 0x00000000U
7732 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7734 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
7735 // .. TRI_ENABLE = 0
7736 // .. ==> 0XF80007D4[0:0] = 0x00000000U
7737 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7739 // .. ==> 0XF80007D4[1:1] = 0x00000000U
7740 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7742 // .. ==> 0XF80007D4[2:2] = 0x00000000U
7743 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7745 // .. ==> 0XF80007D4[4:3] = 0x00000000U
7746 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7748 // .. ==> 0XF80007D4[7:5] = 0x00000004U
7749 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7751 // .. ==> 0XF80007D4[8:8] = 0x00000000U
7752 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7754 // .. ==> 0XF80007D4[11:9] = 0x00000001U
7755 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7757 // .. ==> 0XF80007D4[12:12] = 0x00000000U
7758 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7759 // .. DisableRcvr = 0
7760 // .. ==> 0XF80007D4[13:13] = 0x00000000U
7761 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7763 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
7764 // .. SDIO0_WP_SEL = 50
7765 // .. ==> 0XF8000830[5:0] = 0x00000032U
7766 // .. ==> MASK : 0x0000003FU VAL : 0x00000032U
7767 // .. SDIO0_CD_SEL = 46
7768 // .. ==> 0XF8000830[21:16] = 0x0000002EU
7769 // .. ==> MASK : 0x003F0000U VAL : 0x002E0000U
7771 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002E0032U),
7772 // .. FINISH: MIO PROGRAMMING
7773 // .. START: LOCK IT BACK
7774 // .. LOCK_KEY = 0X767B
7775 // .. ==> 0XF8000004[15:0] = 0x0000767BU
7776 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
7778 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
7779 // .. FINISH: LOCK IT BACK
7787 unsigned long ps7_peripherals_init_data_2_0[] = {
7789 // .. START: SLCR SETTINGS
7790 // .. UNLOCK_KEY = 0XDF0D
7791 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
7792 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
7794 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
7795 // .. FINISH: SLCR SETTINGS
7796 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7797 // .. IBUF_DISABLE_MODE = 0x1
7798 // .. ==> 0XF8000B48[7:7] = 0x00000001U
7799 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7800 // .. TERM_DISABLE_MODE = 0x1
7801 // .. ==> 0XF8000B48[8:8] = 0x00000001U
7802 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7804 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
7805 // .. IBUF_DISABLE_MODE = 0x1
7806 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
7807 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7808 // .. TERM_DISABLE_MODE = 0x1
7809 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
7810 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7812 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
7813 // .. IBUF_DISABLE_MODE = 0x1
7814 // .. ==> 0XF8000B50[7:7] = 0x00000001U
7815 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7816 // .. TERM_DISABLE_MODE = 0x1
7817 // .. ==> 0XF8000B50[8:8] = 0x00000001U
7818 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7820 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
7821 // .. IBUF_DISABLE_MODE = 0x1
7822 // .. ==> 0XF8000B54[7:7] = 0x00000001U
7823 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7824 // .. TERM_DISABLE_MODE = 0x1
7825 // .. ==> 0XF8000B54[8:8] = 0x00000001U
7826 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7828 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
7829 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7830 // .. START: LOCK IT BACK
7831 // .. LOCK_KEY = 0X767B
7832 // .. ==> 0XF8000004[15:0] = 0x0000767BU
7833 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
7835 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
7836 // .. FINISH: LOCK IT BACK
7837 // .. START: SRAM/NOR SET OPMODE
7838 // .. FINISH: SRAM/NOR SET OPMODE
7839 // .. START: QSPI REGISTERS
7841 // .. ==> 0XE000D000[19:19] = 0x00000001U
7842 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
7844 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
7845 // .. FINISH: QSPI REGISTERS
7846 // .. START: PL POWER ON RESET REGISTERS
7847 // .. PCFG_POR_CNT_4K = 0
7848 // .. ==> 0XF8007000[29:29] = 0x00000000U
7849 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
7851 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
7852 // .. FINISH: PL POWER ON RESET REGISTERS
7853 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
7854 // .. .. START: NAND SET CYCLE
7855 // .. .. FINISH: NAND SET CYCLE
7856 // .. .. START: OPMODE
7857 // .. .. FINISH: OPMODE
7858 // .. .. START: DIRECT COMMAND
7859 // .. .. FINISH: DIRECT COMMAND
7860 // .. .. START: SRAM/NOR CS0 SET CYCLE
7861 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
7862 // .. .. START: DIRECT COMMAND
7863 // .. .. FINISH: DIRECT COMMAND
7864 // .. .. START: NOR CS0 BASE ADDRESS
7865 // .. .. FINISH: NOR CS0 BASE ADDRESS
7866 // .. .. START: SRAM/NOR CS1 SET CYCLE
7867 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
7868 // .. .. START: DIRECT COMMAND
7869 // .. .. FINISH: DIRECT COMMAND
7870 // .. .. START: NOR CS1 BASE ADDRESS
7871 // .. .. FINISH: NOR CS1 BASE ADDRESS
7872 // .. .. START: USB RESET
7873 // .. .. .. START: USB0 RESET
7874 // .. .. .. .. START: DIR MODE BANK 0
7875 // .. .. .. .. DIRECTION_0 = 0x80
7876 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
7877 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
7879 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
7880 // .. .. .. .. FINISH: DIR MODE BANK 0
7881 // .. .. .. .. START: DIR MODE BANK 1
7882 // .. .. .. .. FINISH: DIR MODE BANK 1
7883 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
7884 // .. .. .. .. MASK_0_LSW = 0xff7f
7885 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
7886 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
7887 // .. .. .. .. DATA_0_LSW = 0x80
7888 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
7889 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
7891 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
7892 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
7893 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
7894 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
7895 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
7896 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
7897 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
7898 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
7899 // .. .. .. .. START: OUTPUT ENABLE BANK 0
7900 // .. .. .. .. OP_ENABLE_0 = 0x80
7901 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
7902 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
7904 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
7905 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
7906 // .. .. .. .. START: OUTPUT ENABLE BANK 1
7907 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
7908 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
7909 // .. .. .. .. MASK_0_LSW = 0xff7f
7910 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
7911 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
7912 // .. .. .. .. DATA_0_LSW = 0x0
7913 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
7914 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
7916 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
7917 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
7918 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
7919 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
7920 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
7921 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
7922 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
7923 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
7924 // .. .. .. .. START: ADD 1 MS DELAY
7926 EMIT_MASKDELAY(0XF8F00200, 1),
7927 // .. .. .. .. FINISH: ADD 1 MS DELAY
7928 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
7929 // .. .. .. .. MASK_0_LSW = 0xff7f
7930 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
7931 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
7932 // .. .. .. .. DATA_0_LSW = 0x80
7933 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
7934 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
7936 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
7937 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
7938 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
7939 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
7940 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
7941 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
7942 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
7943 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
7944 // .. .. .. FINISH: USB0 RESET
7945 // .. .. .. START: USB1 RESET
7946 // .. .. .. .. START: DIR MODE BANK 0
7947 // .. .. .. .. FINISH: DIR MODE BANK 0
7948 // .. .. .. .. START: DIR MODE BANK 1
7949 // .. .. .. .. FINISH: DIR MODE BANK 1
7950 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
7951 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
7952 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
7953 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
7954 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
7955 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
7956 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
7957 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
7958 // .. .. .. .. START: OUTPUT ENABLE BANK 0
7959 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
7960 // .. .. .. .. START: OUTPUT ENABLE BANK 1
7961 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
7962 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
7963 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
7964 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
7965 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
7966 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
7967 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
7968 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
7969 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
7970 // .. .. .. .. START: ADD 1 MS DELAY
7972 EMIT_MASKDELAY(0XF8F00200, 1),
7973 // .. .. .. .. FINISH: ADD 1 MS DELAY
7974 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
7975 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
7976 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
7977 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
7978 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
7979 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
7980 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
7981 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
7982 // .. .. .. FINISH: USB1 RESET
7983 // .. .. FINISH: USB RESET
7984 // .. .. START: ENET RESET
7985 // .. .. .. START: ENET0 RESET
7986 // .. .. .. .. START: DIR MODE BANK 0
7987 // .. .. .. .. FINISH: DIR MODE BANK 0
7988 // .. .. .. .. START: DIR MODE BANK 1
7989 // .. .. .. .. FINISH: DIR MODE BANK 1
7990 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
7991 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
7992 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
7993 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
7994 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
7995 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
7996 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
7997 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
7998 // .. .. .. .. START: OUTPUT ENABLE BANK 0
7999 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8000 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8001 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8002 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8003 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8004 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8005 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8006 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8007 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8008 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8009 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8010 // .. .. .. .. START: ADD 1 MS DELAY
8012 EMIT_MASKDELAY(0XF8F00200, 1),
8013 // .. .. .. .. FINISH: ADD 1 MS DELAY
8014 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8015 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8016 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8017 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8018 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8019 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8020 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8021 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8022 // .. .. .. FINISH: ENET0 RESET
8023 // .. .. .. START: ENET1 RESET
8024 // .. .. .. .. START: DIR MODE BANK 0
8025 // .. .. .. .. FINISH: DIR MODE BANK 0
8026 // .. .. .. .. START: DIR MODE BANK 1
8027 // .. .. .. .. FINISH: DIR MODE BANK 1
8028 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8029 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8030 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8031 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8032 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8033 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8034 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8035 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8036 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8037 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8038 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8039 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8040 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8041 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8042 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8043 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8044 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8045 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8046 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8047 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8048 // .. .. .. .. START: ADD 1 MS DELAY
8050 EMIT_MASKDELAY(0XF8F00200, 1),
8051 // .. .. .. .. FINISH: ADD 1 MS DELAY
8052 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8053 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8054 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8055 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8056 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8057 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8058 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8059 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8060 // .. .. .. FINISH: ENET1 RESET
8061 // .. .. FINISH: ENET RESET
8062 // .. .. START: I2C RESET
8063 // .. .. .. START: I2C0 RESET
8064 // .. .. .. .. START: DIR MODE GPIO BANK0
8065 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8066 // .. .. .. .. START: DIR MODE GPIO BANK1
8067 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8068 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8069 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8070 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8071 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8072 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8073 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8074 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8075 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8076 // .. .. .. .. START: OUTPUT ENABLE
8077 // .. .. .. .. FINISH: OUTPUT ENABLE
8078 // .. .. .. .. START: OUTPUT ENABLE
8079 // .. .. .. .. FINISH: OUTPUT ENABLE
8080 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8081 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8082 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8083 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8084 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8085 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8086 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8087 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8088 // .. .. .. .. START: ADD 1 MS DELAY
8090 EMIT_MASKDELAY(0XF8F00200, 1),
8091 // .. .. .. .. FINISH: ADD 1 MS DELAY
8092 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8093 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8094 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8095 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8096 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8097 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8098 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8099 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8100 // .. .. .. FINISH: I2C0 RESET
8101 // .. .. .. START: I2C1 RESET
8102 // .. .. .. .. START: DIR MODE GPIO BANK0
8103 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8104 // .. .. .. .. START: DIR MODE GPIO BANK1
8105 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8106 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8107 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8108 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8109 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8110 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8111 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8112 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8113 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8114 // .. .. .. .. START: OUTPUT ENABLE
8115 // .. .. .. .. FINISH: OUTPUT ENABLE
8116 // .. .. .. .. START: OUTPUT ENABLE
8117 // .. .. .. .. FINISH: OUTPUT ENABLE
8118 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8119 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8120 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8121 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8122 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8123 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8124 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8125 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8126 // .. .. .. .. START: ADD 1 MS DELAY
8128 EMIT_MASKDELAY(0XF8F00200, 1),
8129 // .. .. .. .. FINISH: ADD 1 MS DELAY
8130 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8131 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8132 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8133 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8134 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8135 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8136 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8137 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8138 // .. .. .. FINISH: I2C1 RESET
8139 // .. .. FINISH: I2C RESET
8140 // .. .. START: NOR CHIP SELECT
8141 // .. .. .. START: DIR MODE BANK 0
8142 // .. .. .. FINISH: DIR MODE BANK 0
8143 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8144 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8145 // .. .. .. START: OUTPUT ENABLE BANK 0
8146 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
8147 // .. .. FINISH: NOR CHIP SELECT
8148 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
8156 unsigned long ps7_post_config_2_0[] = {
8158 // .. START: SLCR SETTINGS
8159 // .. UNLOCK_KEY = 0XDF0D
8160 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8161 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8163 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8164 // .. FINISH: SLCR SETTINGS
8165 // .. START: ENABLING LEVEL SHIFTER
8166 // .. USER_INP_ICT_EN_0 = 3
8167 // .. ==> 0XF8000900[1:0] = 0x00000003U
8168 // .. ==> MASK : 0x00000003U VAL : 0x00000003U
8169 // .. USER_INP_ICT_EN_1 = 3
8170 // .. ==> 0XF8000900[3:2] = 0x00000003U
8171 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU
8173 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
8174 // .. FINISH: ENABLING LEVEL SHIFTER
8175 // .. START: FPGA RESETS TO 0
8176 // .. reserved_3 = 0
8177 // .. ==> 0XF8000240[31:25] = 0x00000000U
8178 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
8179 // .. FPGA_ACP_RST = 0
8180 // .. ==> 0XF8000240[24:24] = 0x00000000U
8181 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
8182 // .. FPGA_AXDS3_RST = 0
8183 // .. ==> 0XF8000240[23:23] = 0x00000000U
8184 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
8185 // .. FPGA_AXDS2_RST = 0
8186 // .. ==> 0XF8000240[22:22] = 0x00000000U
8187 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
8188 // .. FPGA_AXDS1_RST = 0
8189 // .. ==> 0XF8000240[21:21] = 0x00000000U
8190 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
8191 // .. FPGA_AXDS0_RST = 0
8192 // .. ==> 0XF8000240[20:20] = 0x00000000U
8193 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
8194 // .. reserved_2 = 0
8195 // .. ==> 0XF8000240[19:18] = 0x00000000U
8196 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
8197 // .. FSSW1_FPGA_RST = 0
8198 // .. ==> 0XF8000240[17:17] = 0x00000000U
8199 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
8200 // .. FSSW0_FPGA_RST = 0
8201 // .. ==> 0XF8000240[16:16] = 0x00000000U
8202 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
8203 // .. reserved_1 = 0
8204 // .. ==> 0XF8000240[15:14] = 0x00000000U
8205 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
8206 // .. FPGA_FMSW1_RST = 0
8207 // .. ==> 0XF8000240[13:13] = 0x00000000U
8208 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
8209 // .. FPGA_FMSW0_RST = 0
8210 // .. ==> 0XF8000240[12:12] = 0x00000000U
8211 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
8212 // .. FPGA_DMA3_RST = 0
8213 // .. ==> 0XF8000240[11:11] = 0x00000000U
8214 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
8215 // .. FPGA_DMA2_RST = 0
8216 // .. ==> 0XF8000240[10:10] = 0x00000000U
8217 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
8218 // .. FPGA_DMA1_RST = 0
8219 // .. ==> 0XF8000240[9:9] = 0x00000000U
8220 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
8221 // .. FPGA_DMA0_RST = 0
8222 // .. ==> 0XF8000240[8:8] = 0x00000000U
8223 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
8225 // .. ==> 0XF8000240[7:4] = 0x00000000U
8226 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
8227 // .. FPGA3_OUT_RST = 0
8228 // .. ==> 0XF8000240[3:3] = 0x00000000U
8229 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
8230 // .. FPGA2_OUT_RST = 0
8231 // .. ==> 0XF8000240[2:2] = 0x00000000U
8232 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
8233 // .. FPGA1_OUT_RST = 0
8234 // .. ==> 0XF8000240[1:1] = 0x00000000U
8235 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
8236 // .. FPGA0_OUT_RST = 0
8237 // .. ==> 0XF8000240[0:0] = 0x00000000U
8238 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
8240 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
8241 // .. FINISH: FPGA RESETS TO 0
8242 // .. START: AFI REGISTERS
8243 // .. .. START: AFI0 REGISTERS
8244 // .. .. FINISH: AFI0 REGISTERS
8245 // .. .. START: AFI1 REGISTERS
8246 // .. .. FINISH: AFI1 REGISTERS
8247 // .. .. START: AFI2 REGISTERS
8248 // .. .. FINISH: AFI2 REGISTERS
8249 // .. .. START: AFI3 REGISTERS
8250 // .. .. FINISH: AFI3 REGISTERS
8251 // .. FINISH: AFI REGISTERS
8252 // .. START: LOCK IT BACK
8253 // .. LOCK_KEY = 0X767B
8254 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8255 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8257 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8258 // .. FINISH: LOCK IT BACK
8267 unsigned long ps7_pll_init_data_1_0[] = {
8269 // .. START: SLCR SETTINGS
8270 // .. UNLOCK_KEY = 0XDF0D
8271 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8272 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8274 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8275 // .. FINISH: SLCR SETTINGS
8276 // .. START: PLL SLCR REGISTERS
8277 // .. .. START: ARM PLL INIT
8278 // .. .. PLL_RES = 0x2
8279 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
8280 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
8281 // .. .. PLL_CP = 0x2
8282 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
8283 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8284 // .. .. LOCK_CNT = 0xfa
8285 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
8286 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
8288 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
8289 // .. .. .. START: UPDATE FB_DIV
8290 // .. .. .. PLL_FDIV = 0x28
8291 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
8292 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
8294 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
8295 // .. .. .. FINISH: UPDATE FB_DIV
8296 // .. .. .. START: BY PASS PLL
8297 // .. .. .. PLL_BYPASS_FORCE = 1
8298 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
8299 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8301 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
8302 // .. .. .. FINISH: BY PASS PLL
8303 // .. .. .. START: ASSERT RESET
8304 // .. .. .. PLL_RESET = 1
8305 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
8306 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8308 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
8309 // .. .. .. FINISH: ASSERT RESET
8310 // .. .. .. START: DEASSERT RESET
8311 // .. .. .. PLL_RESET = 0
8312 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
8313 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8315 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
8316 // .. .. .. FINISH: DEASSERT RESET
8317 // .. .. .. START: CHECK PLL STATUS
8318 // .. .. .. ARM_PLL_LOCK = 1
8319 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
8320 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8322 EMIT_MASKPOLL(0XF800010C, 0x00000001U),
8323 // .. .. .. FINISH: CHECK PLL STATUS
8324 // .. .. .. START: REMOVE PLL BY PASS
8325 // .. .. .. PLL_BYPASS_FORCE = 0
8326 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
8327 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8329 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
8330 // .. .. .. FINISH: REMOVE PLL BY PASS
8331 // .. .. .. SRCSEL = 0x0
8332 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
8333 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
8334 // .. .. .. DIVISOR = 0x2
8335 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
8336 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
8337 // .. .. .. CPU_6OR4XCLKACT = 0x1
8338 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
8339 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
8340 // .. .. .. CPU_3OR2XCLKACT = 0x1
8341 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
8342 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
8343 // .. .. .. CPU_2XCLKACT = 0x1
8344 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
8345 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
8346 // .. .. .. CPU_1XCLKACT = 0x1
8347 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
8348 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
8349 // .. .. .. CPU_PERI_CLKACT = 0x1
8350 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
8351 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
8353 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
8354 // .. .. FINISH: ARM PLL INIT
8355 // .. .. START: DDR PLL INIT
8356 // .. .. PLL_RES = 0x2
8357 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
8358 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
8359 // .. .. PLL_CP = 0x2
8360 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
8361 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8362 // .. .. LOCK_CNT = 0x12c
8363 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
8364 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
8366 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
8367 // .. .. .. START: UPDATE FB_DIV
8368 // .. .. .. PLL_FDIV = 0x20
8369 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
8370 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
8372 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
8373 // .. .. .. FINISH: UPDATE FB_DIV
8374 // .. .. .. START: BY PASS PLL
8375 // .. .. .. PLL_BYPASS_FORCE = 1
8376 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
8377 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8379 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
8380 // .. .. .. FINISH: BY PASS PLL
8381 // .. .. .. START: ASSERT RESET
8382 // .. .. .. PLL_RESET = 1
8383 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
8384 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8386 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
8387 // .. .. .. FINISH: ASSERT RESET
8388 // .. .. .. START: DEASSERT RESET
8389 // .. .. .. PLL_RESET = 0
8390 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
8391 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8393 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
8394 // .. .. .. FINISH: DEASSERT RESET
8395 // .. .. .. START: CHECK PLL STATUS
8396 // .. .. .. DDR_PLL_LOCK = 1
8397 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
8398 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
8400 EMIT_MASKPOLL(0XF800010C, 0x00000002U),
8401 // .. .. .. FINISH: CHECK PLL STATUS
8402 // .. .. .. START: REMOVE PLL BY PASS
8403 // .. .. .. PLL_BYPASS_FORCE = 0
8404 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
8405 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8407 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
8408 // .. .. .. FINISH: REMOVE PLL BY PASS
8409 // .. .. .. DDR_3XCLKACT = 0x1
8410 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
8411 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8412 // .. .. .. DDR_2XCLKACT = 0x1
8413 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
8414 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
8415 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
8416 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
8417 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
8418 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
8419 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
8420 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
8422 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
8423 // .. .. FINISH: DDR PLL INIT
8424 // .. .. START: IO PLL INIT
8425 // .. .. PLL_RES = 0xc
8426 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
8427 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
8428 // .. .. PLL_CP = 0x2
8429 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
8430 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8431 // .. .. LOCK_CNT = 0x145
8432 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
8433 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
8435 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
8436 // .. .. .. START: UPDATE FB_DIV
8437 // .. .. .. PLL_FDIV = 0x1e
8438 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
8439 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
8441 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
8442 // .. .. .. FINISH: UPDATE FB_DIV
8443 // .. .. .. START: BY PASS PLL
8444 // .. .. .. PLL_BYPASS_FORCE = 1
8445 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
8446 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8448 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
8449 // .. .. .. FINISH: BY PASS PLL
8450 // .. .. .. START: ASSERT RESET
8451 // .. .. .. PLL_RESET = 1
8452 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
8453 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8455 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
8456 // .. .. .. FINISH: ASSERT RESET
8457 // .. .. .. START: DEASSERT RESET
8458 // .. .. .. PLL_RESET = 0
8459 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
8460 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8462 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
8463 // .. .. .. FINISH: DEASSERT RESET
8464 // .. .. .. START: CHECK PLL STATUS
8465 // .. .. .. IO_PLL_LOCK = 1
8466 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
8467 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
8469 EMIT_MASKPOLL(0XF800010C, 0x00000004U),
8470 // .. .. .. FINISH: CHECK PLL STATUS
8471 // .. .. .. START: REMOVE PLL BY PASS
8472 // .. .. .. PLL_BYPASS_FORCE = 0
8473 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
8474 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8476 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
8477 // .. .. .. FINISH: REMOVE PLL BY PASS
8478 // .. .. FINISH: IO PLL INIT
8479 // .. FINISH: PLL SLCR REGISTERS
8480 // .. START: LOCK IT BACK
8481 // .. LOCK_KEY = 0X767B
8482 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8483 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8485 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8486 // .. FINISH: LOCK IT BACK
8494 unsigned long ps7_clock_init_data_1_0[] = {
8496 // .. START: SLCR SETTINGS
8497 // .. UNLOCK_KEY = 0XDF0D
8498 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8499 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8501 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8502 // .. FINISH: SLCR SETTINGS
8503 // .. START: CLOCK CONTROL SLCR REGISTERS
8505 // .. ==> 0XF8000128[0:0] = 0x00000001U
8506 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8507 // .. DIVISOR0 = 0x23
8508 // .. ==> 0XF8000128[13:8] = 0x00000023U
8509 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
8510 // .. DIVISOR1 = 0x3
8511 // .. ==> 0XF8000128[25:20] = 0x00000003U
8512 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
8514 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
8516 // .. ==> 0XF8000138[0:0] = 0x00000001U
8517 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8519 // .. ==> 0XF8000138[4:4] = 0x00000000U
8520 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
8522 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
8524 // .. ==> 0XF8000140[0:0] = 0x00000001U
8525 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8527 // .. ==> 0XF8000140[6:4] = 0x00000000U
8528 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
8530 // .. ==> 0XF8000140[13:8] = 0x00000008U
8531 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
8532 // .. DIVISOR1 = 0x1
8533 // .. ==> 0XF8000140[25:20] = 0x00000001U
8534 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8536 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U),
8538 // .. ==> 0XF800014C[0:0] = 0x00000001U
8539 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8541 // .. ==> 0XF800014C[5:4] = 0x00000000U
8542 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8544 // .. ==> 0XF800014C[13:8] = 0x00000005U
8545 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
8547 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
8549 // .. ==> 0XF8000150[0:0] = 0x00000001U
8550 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8552 // .. ==> 0XF8000150[1:1] = 0x00000000U
8553 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
8555 // .. ==> 0XF8000150[5:4] = 0x00000000U
8556 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8557 // .. DIVISOR = 0x14
8558 // .. ==> 0XF8000150[13:8] = 0x00000014U
8559 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8561 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
8563 // .. ==> 0XF8000154[0:0] = 0x00000000U
8564 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
8566 // .. ==> 0XF8000154[1:1] = 0x00000001U
8567 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
8569 // .. ==> 0XF8000154[5:4] = 0x00000000U
8570 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8571 // .. DIVISOR = 0x14
8572 // .. ==> 0XF8000154[13:8] = 0x00000014U
8573 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8575 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
8577 // .. ==> 0XF8000168[0:0] = 0x00000001U
8578 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8580 // .. ==> 0XF8000168[5:4] = 0x00000000U
8581 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8583 // .. ==> 0XF8000168[13:8] = 0x00000005U
8584 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
8586 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
8588 // .. ==> 0XF8000170[5:4] = 0x00000000U
8589 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8590 // .. DIVISOR0 = 0xa
8591 // .. ==> 0XF8000170[13:8] = 0x0000000AU
8592 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
8593 // .. DIVISOR1 = 0x1
8594 // .. ==> 0XF8000170[25:20] = 0x00000001U
8595 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8597 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
8599 // .. ==> 0XF8000180[5:4] = 0x00000000U
8600 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8601 // .. DIVISOR0 = 0xa
8602 // .. ==> 0XF8000180[13:8] = 0x0000000AU
8603 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
8604 // .. DIVISOR1 = 0x1
8605 // .. ==> 0XF8000180[25:20] = 0x00000001U
8606 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8608 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
8610 // .. ==> 0XF8000190[5:4] = 0x00000000U
8611 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8612 // .. DIVISOR0 = 0x1e
8613 // .. ==> 0XF8000190[13:8] = 0x0000001EU
8614 // .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
8615 // .. DIVISOR1 = 0x1
8616 // .. ==> 0XF8000190[25:20] = 0x00000001U
8617 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8619 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
8621 // .. ==> 0XF80001A0[5:4] = 0x00000000U
8622 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8623 // .. DIVISOR0 = 0x14
8624 // .. ==> 0XF80001A0[13:8] = 0x00000014U
8625 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8626 // .. DIVISOR1 = 0x1
8627 // .. ==> 0XF80001A0[25:20] = 0x00000001U
8628 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8630 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
8631 // .. CLK_621_TRUE = 0x1
8632 // .. ==> 0XF80001C4[0:0] = 0x00000001U
8633 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8635 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
8636 // .. DMA_CPU_2XCLKACT = 0x1
8637 // .. ==> 0XF800012C[0:0] = 0x00000001U
8638 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8639 // .. USB0_CPU_1XCLKACT = 0x1
8640 // .. ==> 0XF800012C[2:2] = 0x00000001U
8641 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
8642 // .. USB1_CPU_1XCLKACT = 0x1
8643 // .. ==> 0XF800012C[3:3] = 0x00000001U
8644 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
8645 // .. GEM0_CPU_1XCLKACT = 0x1
8646 // .. ==> 0XF800012C[6:6] = 0x00000001U
8647 // .. ==> MASK : 0x00000040U VAL : 0x00000040U
8648 // .. GEM1_CPU_1XCLKACT = 0x0
8649 // .. ==> 0XF800012C[7:7] = 0x00000000U
8650 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
8651 // .. SDI0_CPU_1XCLKACT = 0x1
8652 // .. ==> 0XF800012C[10:10] = 0x00000001U
8653 // .. ==> MASK : 0x00000400U VAL : 0x00000400U
8654 // .. SDI1_CPU_1XCLKACT = 0x0
8655 // .. ==> 0XF800012C[11:11] = 0x00000000U
8656 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
8657 // .. SPI0_CPU_1XCLKACT = 0x0
8658 // .. ==> 0XF800012C[14:14] = 0x00000000U
8659 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
8660 // .. SPI1_CPU_1XCLKACT = 0x0
8661 // .. ==> 0XF800012C[15:15] = 0x00000000U
8662 // .. ==> MASK : 0x00008000U VAL : 0x00000000U
8663 // .. CAN0_CPU_1XCLKACT = 0x0
8664 // .. ==> 0XF800012C[16:16] = 0x00000000U
8665 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
8666 // .. CAN1_CPU_1XCLKACT = 0x0
8667 // .. ==> 0XF800012C[17:17] = 0x00000000U
8668 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
8669 // .. I2C0_CPU_1XCLKACT = 0x1
8670 // .. ==> 0XF800012C[18:18] = 0x00000001U
8671 // .. ==> MASK : 0x00040000U VAL : 0x00040000U
8672 // .. I2C1_CPU_1XCLKACT = 0x1
8673 // .. ==> 0XF800012C[19:19] = 0x00000001U
8674 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
8675 // .. UART0_CPU_1XCLKACT = 0x0
8676 // .. ==> 0XF800012C[20:20] = 0x00000000U
8677 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
8678 // .. UART1_CPU_1XCLKACT = 0x1
8679 // .. ==> 0XF800012C[21:21] = 0x00000001U
8680 // .. ==> MASK : 0x00200000U VAL : 0x00200000U
8681 // .. GPIO_CPU_1XCLKACT = 0x1
8682 // .. ==> 0XF800012C[22:22] = 0x00000001U
8683 // .. ==> MASK : 0x00400000U VAL : 0x00400000U
8684 // .. LQSPI_CPU_1XCLKACT = 0x1
8685 // .. ==> 0XF800012C[23:23] = 0x00000001U
8686 // .. ==> MASK : 0x00800000U VAL : 0x00800000U
8687 // .. SMC_CPU_1XCLKACT = 0x1
8688 // .. ==> 0XF800012C[24:24] = 0x00000001U
8689 // .. ==> MASK : 0x01000000U VAL : 0x01000000U
8691 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
8692 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
8693 // .. START: THIS SHOULD BE BLANK
8694 // .. FINISH: THIS SHOULD BE BLANK
8695 // .. START: LOCK IT BACK
8696 // .. LOCK_KEY = 0X767B
8697 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8698 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8700 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8701 // .. FINISH: LOCK IT BACK
8709 unsigned long ps7_ddr_init_data_1_0[] = {
8711 // .. START: DDR INITIALIZATION
8712 // .. .. START: LOCK DDR
8713 // .. .. reg_ddrc_soft_rstb = 0
8714 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
8715 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8716 // .. .. reg_ddrc_powerdown_en = 0x0
8717 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
8718 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
8719 // .. .. reg_ddrc_data_bus_width = 0x0
8720 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
8721 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
8722 // .. .. reg_ddrc_burst8_refresh = 0x0
8723 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
8724 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
8725 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
8726 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
8727 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
8728 // .. .. reg_ddrc_dis_rd_bypass = 0x0
8729 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
8730 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
8731 // .. .. reg_ddrc_dis_act_bypass = 0x0
8732 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
8733 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
8734 // .. .. reg_ddrc_dis_auto_refresh = 0x0
8735 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
8736 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
8738 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
8739 // .. .. FINISH: LOCK DDR
8740 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
8741 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
8742 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
8743 // .. .. reg_ddrc_active_ranks = 0x1
8744 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
8745 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
8746 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
8747 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
8748 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
8749 // .. .. reg_ddrc_wr_odt_block = 0x1
8750 // .. .. ==> 0XF8006004[20:19] = 0x00000001U
8751 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U
8752 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
8753 // .. .. ==> 0XF8006004[21:21] = 0x00000000U
8754 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
8755 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
8756 // .. .. ==> 0XF8006004[26:22] = 0x00000000U
8757 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U
8758 // .. .. reg_ddrc_addrmap_open_bank = 0x0
8759 // .. .. ==> 0XF8006004[27:27] = 0x00000000U
8760 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
8761 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
8762 // .. .. ==> 0XF8006004[28:28] = 0x00000000U
8763 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
8765 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
8766 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
8767 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
8768 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
8769 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
8770 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
8771 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
8772 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
8773 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
8774 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
8776 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
8777 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
8778 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
8779 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
8780 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
8781 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
8782 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
8783 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
8784 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
8785 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
8787 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
8788 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
8789 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
8790 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
8791 // .. .. reg_ddrc_w_xact_run_length = 0x8
8792 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
8793 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
8794 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
8795 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
8796 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
8798 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
8799 // .. .. reg_ddrc_t_rc = 0x1a
8800 // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
8801 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001AU
8802 // .. .. reg_ddrc_t_rfc_min = 0xa0
8803 // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
8804 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00002800U
8805 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
8806 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
8807 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
8809 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004281AU),
8810 // .. .. reg_ddrc_wr2pre = 0x12
8811 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
8812 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
8813 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
8814 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
8815 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
8816 // .. .. reg_ddrc_t_faw = 0x16
8817 // .. .. ==> 0XF8006018[15:10] = 0x00000016U
8818 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00005800U
8819 // .. .. reg_ddrc_t_ras_max = 0x24
8820 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
8821 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
8822 // .. .. reg_ddrc_t_ras_min = 0x13
8823 // .. .. ==> 0XF8006018[26:22] = 0x00000013U
8824 // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U
8825 // .. .. reg_ddrc_t_cke = 0x4
8826 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
8827 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
8829 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E458D2U),
8830 // .. .. reg_ddrc_write_latency = 0x5
8831 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
8832 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
8833 // .. .. reg_ddrc_rd2wr = 0x7
8834 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
8835 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
8836 // .. .. reg_ddrc_wr2rd = 0xe
8837 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
8838 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
8839 // .. .. reg_ddrc_t_xp = 0x4
8840 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
8841 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
8842 // .. .. reg_ddrc_pad_pd = 0x0
8843 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
8844 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
8845 // .. .. reg_ddrc_rd2pre = 0x4
8846 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
8847 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
8848 // .. .. reg_ddrc_t_rcd = 0x7
8849 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
8850 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
8852 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
8853 // .. .. reg_ddrc_t_ccd = 0x4
8854 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
8855 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
8856 // .. .. reg_ddrc_t_rrd = 0x6
8857 // .. .. ==> 0XF8006020[7:5] = 0x00000006U
8858 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U
8859 // .. .. reg_ddrc_refresh_margin = 0x2
8860 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
8861 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8862 // .. .. reg_ddrc_t_rp = 0x7
8863 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
8864 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
8865 // .. .. reg_ddrc_refresh_to_x32 = 0x8
8866 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
8867 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
8868 // .. .. reg_ddrc_sdram = 0x1
8869 // .. .. ==> 0XF8006020[21:21] = 0x00000001U
8870 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
8871 // .. .. reg_ddrc_mobile = 0x0
8872 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
8873 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
8874 // .. .. reg_ddrc_clock_stop_en = 0x0
8875 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
8876 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
8877 // .. .. reg_ddrc_read_latency = 0x7
8878 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
8879 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
8880 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
8881 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
8882 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
8883 // .. .. reg_ddrc_dis_pad_pd = 0x0
8884 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
8885 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
8886 // .. .. reg_ddrc_loopback = 0x0
8887 // .. .. ==> 0XF8006020[31:31] = 0x00000000U
8888 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
8890 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x272872D0U),
8891 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
8892 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
8893 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8894 // .. .. reg_ddrc_prefer_write = 0x0
8895 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
8896 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
8897 // .. .. reg_ddrc_max_rank_rd = 0xf
8898 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
8899 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU
8900 // .. .. reg_ddrc_mr_wr = 0x0
8901 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
8902 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
8903 // .. .. reg_ddrc_mr_addr = 0x0
8904 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
8905 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
8906 // .. .. reg_ddrc_mr_data = 0x0
8907 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
8908 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
8909 // .. .. ddrc_reg_mr_wr_busy = 0x0
8910 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
8911 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
8912 // .. .. reg_ddrc_mr_type = 0x0
8913 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
8914 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
8915 // .. .. reg_ddrc_mr_rdata_valid = 0x0
8916 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
8917 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
8919 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
8920 // .. .. reg_ddrc_final_wait_x32 = 0x7
8921 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
8922 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
8923 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
8924 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
8925 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
8926 // .. .. reg_ddrc_t_mrd = 0x4
8927 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
8928 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
8930 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
8931 // .. .. reg_ddrc_emr2 = 0x8
8932 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
8933 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
8934 // .. .. reg_ddrc_emr3 = 0x0
8935 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
8936 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
8938 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
8939 // .. .. reg_ddrc_mr = 0x930
8940 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
8941 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
8942 // .. .. reg_ddrc_emr = 0x4
8943 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
8944 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
8946 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
8947 // .. .. reg_ddrc_burst_rdwr = 0x4
8948 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
8949 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
8950 // .. .. reg_ddrc_pre_cke_x1024 = 0x105
8951 // .. .. ==> 0XF8006034[13:4] = 0x00000105U
8952 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
8953 // .. .. reg_ddrc_post_cke_x1024 = 0x1
8954 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
8955 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
8956 // .. .. reg_ddrc_burstchop = 0x0
8957 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
8958 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
8960 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
8961 // .. .. reg_ddrc_force_low_pri_n = 0x0
8962 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
8963 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8964 // .. .. reg_ddrc_dis_dq = 0x0
8965 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
8966 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
8967 // .. .. reg_phy_debug_mode = 0x0
8968 // .. .. ==> 0XF8006038[6:6] = 0x00000000U
8969 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
8970 // .. .. reg_phy_wr_level_start = 0x0
8971 // .. .. ==> 0XF8006038[7:7] = 0x00000000U
8972 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
8973 // .. .. reg_phy_rd_level_start = 0x0
8974 // .. .. ==> 0XF8006038[8:8] = 0x00000000U
8975 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
8976 // .. .. reg_phy_dq0_wait_t = 0x0
8977 // .. .. ==> 0XF8006038[12:9] = 0x00000000U
8978 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U
8980 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
8981 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
8982 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
8983 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
8984 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
8985 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
8986 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
8987 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
8988 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
8989 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
8990 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
8991 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
8992 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
8993 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
8994 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
8995 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
8997 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
8998 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
8999 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
9000 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9001 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
9002 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
9003 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9004 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
9005 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
9006 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
9007 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
9008 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
9009 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
9010 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
9011 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
9012 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
9013 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
9014 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
9015 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
9016 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
9017 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
9018 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
9019 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
9020 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
9021 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
9023 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
9024 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
9025 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
9026 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
9027 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
9028 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
9029 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
9030 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
9031 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
9032 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
9033 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
9034 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
9035 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
9036 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
9037 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
9038 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
9039 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
9040 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
9041 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
9042 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
9043 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
9044 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
9046 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
9047 // .. .. reg_ddrc_rank0_rd_odt = 0x0
9048 // .. .. ==> 0XF8006048[2:0] = 0x00000000U
9049 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
9050 // .. .. reg_ddrc_rank0_wr_odt = 0x1
9051 // .. .. ==> 0XF8006048[5:3] = 0x00000001U
9052 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
9053 // .. .. reg_ddrc_rank1_rd_odt = 0x1
9054 // .. .. ==> 0XF8006048[8:6] = 0x00000001U
9055 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U
9056 // .. .. reg_ddrc_rank1_wr_odt = 0x1
9057 // .. .. ==> 0XF8006048[11:9] = 0x00000001U
9058 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U
9059 // .. .. reg_phy_rd_local_odt = 0x0
9060 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
9061 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
9062 // .. .. reg_phy_wr_local_odt = 0x3
9063 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
9064 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
9065 // .. .. reg_phy_idle_local_odt = 0x3
9066 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
9067 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
9068 // .. .. reg_ddrc_rank2_rd_odt = 0x0
9069 // .. .. ==> 0XF8006048[20:18] = 0x00000000U
9070 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U
9071 // .. .. reg_ddrc_rank2_wr_odt = 0x0
9072 // .. .. ==> 0XF8006048[23:21] = 0x00000000U
9073 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U
9074 // .. .. reg_ddrc_rank3_rd_odt = 0x0
9075 // .. .. ==> 0XF8006048[26:24] = 0x00000000U
9076 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U
9077 // .. .. reg_ddrc_rank3_wr_odt = 0x0
9078 // .. .. ==> 0XF8006048[29:27] = 0x00000000U
9079 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U
9081 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
9082 // .. .. reg_phy_rd_cmd_to_data = 0x0
9083 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
9084 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9085 // .. .. reg_phy_wr_cmd_to_data = 0x0
9086 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
9087 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9088 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
9089 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
9090 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
9091 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
9092 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
9093 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
9094 // .. .. reg_phy_use_fixed_re = 0x1
9095 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
9096 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
9097 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
9098 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
9099 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9100 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
9101 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
9102 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9103 // .. .. reg_phy_clk_stall_level = 0x0
9104 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
9105 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
9106 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
9107 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
9108 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
9109 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
9110 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
9111 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
9113 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
9114 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
9115 // .. .. ==> 0XF8006058[7:0] = 0x00000001U
9116 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U
9117 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
9118 // .. .. ==> 0XF8006058[15:8] = 0x00000001U
9119 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U
9120 // .. .. reg_ddrc_dis_dll_calib = 0x0
9121 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
9122 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9124 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
9125 // .. .. reg_ddrc_rd_odt_delay = 0x3
9126 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
9127 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
9128 // .. .. reg_ddrc_wr_odt_delay = 0x0
9129 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
9130 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9131 // .. .. reg_ddrc_rd_odt_hold = 0x0
9132 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
9133 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
9134 // .. .. reg_ddrc_wr_odt_hold = 0x5
9135 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
9136 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
9138 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
9139 // .. .. reg_ddrc_pageclose = 0x0
9140 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
9141 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9142 // .. .. reg_ddrc_lpr_num_entries = 0x1f
9143 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
9144 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
9145 // .. .. reg_ddrc_auto_pre_en = 0x0
9146 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
9147 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
9148 // .. .. reg_ddrc_refresh_update_level = 0x0
9149 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
9150 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
9151 // .. .. reg_ddrc_dis_wc = 0x0
9152 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
9153 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
9154 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
9155 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
9156 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9157 // .. .. reg_ddrc_selfref_en = 0x0
9158 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
9159 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
9161 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
9162 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
9163 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
9164 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
9165 // .. .. reg_arb_go2critical_en = 0x1
9166 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
9167 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
9169 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
9170 // .. .. reg_ddrc_wrlvl_ww = 0x41
9171 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
9172 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
9173 // .. .. reg_ddrc_rdlvl_rr = 0x41
9174 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
9175 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
9176 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
9177 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
9178 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
9180 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
9181 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
9182 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
9183 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
9184 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
9185 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
9186 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
9188 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
9189 // .. .. refresh_timer0_start_value_x32 = 0x0
9190 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
9191 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U
9192 // .. .. refresh_timer1_start_value_x32 = 0x8
9193 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
9194 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U
9196 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
9197 // .. .. reg_ddrc_dis_auto_zq = 0x0
9198 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
9199 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9200 // .. .. reg_ddrc_ddr3 = 0x1
9201 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
9202 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
9203 // .. .. reg_ddrc_t_mod = 0x200
9204 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
9205 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
9206 // .. .. reg_ddrc_t_zq_long_nop = 0x200
9207 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
9208 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
9209 // .. .. reg_ddrc_t_zq_short_nop = 0x40
9210 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
9211 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
9213 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
9214 // .. .. t_zq_short_interval_x1024 = 0xcb73
9215 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
9216 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
9217 // .. .. dram_rstn_x1024 = 0x69
9218 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
9219 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
9221 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
9222 // .. .. deeppowerdown_en = 0x0
9223 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
9224 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9225 // .. .. deeppowerdown_to_x1024 = 0xff
9226 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
9227 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
9229 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
9230 // .. .. dfi_wrlvl_max_x1024 = 0xfff
9231 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
9232 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
9233 // .. .. dfi_rdlvl_max_x1024 = 0xfff
9234 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
9235 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
9236 // .. .. ddrc_reg_twrlvl_max_error = 0x0
9237 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
9238 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
9239 // .. .. ddrc_reg_trdlvl_max_error = 0x0
9240 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
9241 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
9242 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
9243 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
9244 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
9245 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
9246 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
9247 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
9248 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
9249 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
9250 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
9252 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
9253 // .. .. reg_ddrc_2t_delay = 0x0
9254 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
9255 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U
9256 // .. .. reg_ddrc_skip_ocd = 0x1
9257 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
9258 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
9259 // .. .. reg_ddrc_dis_pre_bypass = 0x0
9260 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
9261 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9263 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
9264 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
9265 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
9266 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
9267 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
9268 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
9269 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
9270 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
9271 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
9272 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
9274 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
9275 // .. .. START: RESET ECC ERROR
9276 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
9277 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
9278 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9279 // .. .. Clear_Correctable_DRAM_ECC_error = 1
9280 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
9281 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
9283 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
9284 // .. .. FINISH: RESET ECC ERROR
9285 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
9286 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
9287 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9288 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
9289 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
9290 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9292 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
9293 // .. .. CORR_ECC_LOG_VALID = 0x0
9294 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
9295 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9296 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
9297 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
9298 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
9300 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
9301 // .. .. UNCORR_ECC_LOG_VALID = 0x0
9302 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
9303 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9305 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
9306 // .. .. STAT_NUM_CORR_ERR = 0x0
9307 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
9308 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
9309 // .. .. STAT_NUM_UNCORR_ERR = 0x0
9310 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
9311 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
9313 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
9314 // .. .. reg_ddrc_ecc_mode = 0x0
9315 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
9316 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
9317 // .. .. reg_ddrc_dis_scrub = 0x1
9318 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
9319 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
9321 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
9322 // .. .. reg_phy_dif_on = 0x0
9323 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
9324 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9325 // .. .. reg_phy_dif_off = 0x0
9326 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
9327 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9329 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
9330 // .. .. reg_phy_data_slice_in_use = 0x1
9331 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
9332 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9333 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9334 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
9335 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9336 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9337 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
9338 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9339 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9340 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
9341 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9342 // .. .. reg_phy_board_lpbk_tx = 0x0
9343 // .. .. ==> 0XF8006118[4:4] = 0x00000000U
9344 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9345 // .. .. reg_phy_board_lpbk_rx = 0x0
9346 // .. .. ==> 0XF8006118[5:5] = 0x00000000U
9347 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9348 // .. .. reg_phy_bist_shift_dq = 0x0
9349 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
9350 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9351 // .. .. reg_phy_bist_err_clr = 0x0
9352 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
9353 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9354 // .. .. reg_phy_dq_offset = 0x40
9355 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
9356 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9358 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
9359 // .. .. reg_phy_data_slice_in_use = 0x1
9360 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
9361 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9362 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9363 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
9364 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9365 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9366 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
9367 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9368 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9369 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
9370 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9371 // .. .. reg_phy_board_lpbk_tx = 0x0
9372 // .. .. ==> 0XF800611C[4:4] = 0x00000000U
9373 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9374 // .. .. reg_phy_board_lpbk_rx = 0x0
9375 // .. .. ==> 0XF800611C[5:5] = 0x00000000U
9376 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9377 // .. .. reg_phy_bist_shift_dq = 0x0
9378 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
9379 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9380 // .. .. reg_phy_bist_err_clr = 0x0
9381 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
9382 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9383 // .. .. reg_phy_dq_offset = 0x40
9384 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
9385 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9387 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
9388 // .. .. reg_phy_data_slice_in_use = 0x1
9389 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
9390 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9391 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9392 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
9393 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9394 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9395 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
9396 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9397 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9398 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
9399 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9400 // .. .. reg_phy_board_lpbk_tx = 0x0
9401 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
9402 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9403 // .. .. reg_phy_board_lpbk_rx = 0x0
9404 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
9405 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9406 // .. .. reg_phy_bist_shift_dq = 0x0
9407 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
9408 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9409 // .. .. reg_phy_bist_err_clr = 0x0
9410 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
9411 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9412 // .. .. reg_phy_dq_offset = 0x40
9413 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
9414 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9416 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
9417 // .. .. reg_phy_data_slice_in_use = 0x1
9418 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
9419 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9420 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9421 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
9422 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9423 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9424 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
9425 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9426 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9427 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
9428 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9429 // .. .. reg_phy_board_lpbk_tx = 0x0
9430 // .. .. ==> 0XF8006124[4:4] = 0x00000000U
9431 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9432 // .. .. reg_phy_board_lpbk_rx = 0x0
9433 // .. .. ==> 0XF8006124[5:5] = 0x00000000U
9434 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9435 // .. .. reg_phy_bist_shift_dq = 0x0
9436 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
9437 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9438 // .. .. reg_phy_bist_err_clr = 0x0
9439 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
9440 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9441 // .. .. reg_phy_dq_offset = 0x40
9442 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
9443 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9445 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
9446 // .. .. reg_phy_wrlvl_init_ratio = 0x0
9447 // .. .. ==> 0XF800612C[9:0] = 0x00000000U
9448 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
9449 // .. .. reg_phy_gatelvl_init_ratio = 0xb0
9450 // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
9451 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C000U
9453 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0002C000U),
9454 // .. .. reg_phy_wrlvl_init_ratio = 0x0
9455 // .. .. ==> 0XF8006130[9:0] = 0x00000000U
9456 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
9457 // .. .. reg_phy_gatelvl_init_ratio = 0xb1
9458 // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
9459 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C400U
9461 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x0002C400U),
9462 // .. .. reg_phy_wrlvl_init_ratio = 0x3
9463 // .. .. ==> 0XF8006134[9:0] = 0x00000003U
9464 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
9465 // .. .. reg_phy_gatelvl_init_ratio = 0xbc
9466 // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
9467 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F000U
9469 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F003U),
9470 // .. .. reg_phy_wrlvl_init_ratio = 0x3
9471 // .. .. ==> 0XF8006138[9:0] = 0x00000003U
9472 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
9473 // .. .. reg_phy_gatelvl_init_ratio = 0xbb
9474 // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
9475 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002EC00U
9477 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0002EC03U),
9478 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9479 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
9480 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9481 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9482 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
9483 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9484 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9485 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
9486 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9488 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
9489 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9490 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
9491 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9492 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9493 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
9494 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9495 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9496 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
9497 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9499 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
9500 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9501 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
9502 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9503 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9504 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
9505 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9506 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9507 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
9508 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9510 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
9511 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9512 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
9513 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9514 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9515 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
9516 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9517 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9518 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
9519 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9521 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
9522 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
9523 // .. .. ==> 0XF8006154[9:0] = 0x00000077U
9524 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
9525 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9526 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
9527 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9528 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9529 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
9530 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9532 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000077U),
9533 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
9534 // .. .. ==> 0XF8006158[9:0] = 0x00000077U
9535 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
9536 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9537 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
9538 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9539 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9540 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
9541 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9543 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000077U),
9544 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
9545 // .. .. ==> 0XF800615C[9:0] = 0x00000083U
9546 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
9547 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9548 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
9549 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9550 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9551 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
9552 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9554 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000083U),
9555 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
9556 // .. .. ==> 0XF8006160[9:0] = 0x00000083U
9557 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
9558 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9559 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
9560 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9561 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9562 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
9563 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9565 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000083U),
9566 // .. .. reg_phy_fifo_we_slave_ratio = 0x105
9567 // .. .. ==> 0XF8006168[10:0] = 0x00000105U
9568 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000105U
9569 // .. .. reg_phy_fifo_we_in_force = 0x0
9570 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
9571 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9572 // .. .. reg_phy_fifo_we_in_delay = 0x0
9573 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
9574 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9576 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000105U),
9577 // .. .. reg_phy_fifo_we_slave_ratio = 0x106
9578 // .. .. ==> 0XF800616C[10:0] = 0x00000106U
9579 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000106U
9580 // .. .. reg_phy_fifo_we_in_force = 0x0
9581 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
9582 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9583 // .. .. reg_phy_fifo_we_in_delay = 0x0
9584 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
9585 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9587 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000106U),
9588 // .. .. reg_phy_fifo_we_slave_ratio = 0x111
9589 // .. .. ==> 0XF8006170[10:0] = 0x00000111U
9590 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000111U
9591 // .. .. reg_phy_fifo_we_in_force = 0x0
9592 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
9593 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9594 // .. .. reg_phy_fifo_we_in_delay = 0x0
9595 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
9596 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9598 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000111U),
9599 // .. .. reg_phy_fifo_we_slave_ratio = 0x110
9600 // .. .. ==> 0XF8006174[10:0] = 0x00000110U
9601 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000110U
9602 // .. .. reg_phy_fifo_we_in_force = 0x0
9603 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
9604 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9605 // .. .. reg_phy_fifo_we_in_delay = 0x0
9606 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
9607 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9609 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000110U),
9610 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
9611 // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
9612 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
9613 // .. .. reg_phy_wr_data_slave_force = 0x0
9614 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
9615 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9616 // .. .. reg_phy_wr_data_slave_delay = 0x0
9617 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
9618 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9620 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000B7U),
9621 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
9622 // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
9623 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
9624 // .. .. reg_phy_wr_data_slave_force = 0x0
9625 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
9626 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9627 // .. .. reg_phy_wr_data_slave_delay = 0x0
9628 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
9629 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9631 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000B7U),
9632 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
9633 // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
9634 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
9635 // .. .. reg_phy_wr_data_slave_force = 0x0
9636 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
9637 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9638 // .. .. reg_phy_wr_data_slave_delay = 0x0
9639 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
9640 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9642 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000C3U),
9643 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
9644 // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
9645 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
9646 // .. .. reg_phy_wr_data_slave_force = 0x0
9647 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
9648 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9649 // .. .. reg_phy_wr_data_slave_delay = 0x0
9650 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
9651 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9653 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000C3U),
9654 // .. .. reg_phy_loopback = 0x0
9655 // .. .. ==> 0XF8006190[0:0] = 0x00000000U
9656 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9657 // .. .. reg_phy_bl2 = 0x0
9658 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
9659 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9660 // .. .. reg_phy_at_spd_atpg = 0x0
9661 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
9662 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9663 // .. .. reg_phy_bist_enable = 0x0
9664 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
9665 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9666 // .. .. reg_phy_bist_force_err = 0x0
9667 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
9668 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9669 // .. .. reg_phy_bist_mode = 0x0
9670 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
9671 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
9672 // .. .. reg_phy_invert_clkout = 0x1
9673 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
9674 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
9675 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
9676 // .. .. ==> 0XF8006190[8:8] = 0x00000000U
9677 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
9678 // .. .. reg_phy_sel_logic = 0x0
9679 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
9680 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
9681 // .. .. reg_phy_ctrl_slave_ratio = 0x100
9682 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
9683 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
9684 // .. .. reg_phy_ctrl_slave_force = 0x0
9685 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
9686 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
9687 // .. .. reg_phy_ctrl_slave_delay = 0x0
9688 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
9689 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
9690 // .. .. reg_phy_use_rank0_delays = 0x1
9691 // .. .. ==> 0XF8006190[28:28] = 0x00000001U
9692 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
9693 // .. .. reg_phy_lpddr = 0x0
9694 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
9695 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
9696 // .. .. reg_phy_cmd_latency = 0x0
9697 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
9698 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
9699 // .. .. reg_phy_int_lpbk = 0x0
9700 // .. .. ==> 0XF8006190[31:31] = 0x00000000U
9701 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
9703 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
9704 // .. .. reg_phy_wr_rl_delay = 0x2
9705 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
9706 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
9707 // .. .. reg_phy_rd_rl_delay = 0x4
9708 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
9709 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
9710 // .. .. reg_phy_dll_lock_diff = 0xf
9711 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
9712 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
9713 // .. .. reg_phy_use_wr_level = 0x1
9714 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
9715 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
9716 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
9717 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
9718 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
9719 // .. .. reg_phy_use_rd_data_eye_level = 0x1
9720 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
9721 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
9722 // .. .. reg_phy_dis_calib_rst = 0x0
9723 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
9724 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9725 // .. .. reg_phy_ctrl_slave_delay = 0x0
9726 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
9727 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
9729 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
9730 // .. .. reg_arb_page_addr_mask = 0x0
9731 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
9732 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
9734 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
9735 // .. .. reg_arb_pri_wr_portn = 0x3ff
9736 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
9737 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9738 // .. .. reg_arb_disable_aging_wr_portn = 0x0
9739 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
9740 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9741 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9742 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
9743 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9744 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9745 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
9746 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9747 // .. .. reg_arb_dis_rmw_portn = 0x1
9748 // .. .. ==> 0XF8006208[19:19] = 0x00000001U
9749 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
9751 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
9752 // .. .. reg_arb_pri_wr_portn = 0x3ff
9753 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
9754 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9755 // .. .. reg_arb_disable_aging_wr_portn = 0x0
9756 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
9757 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9758 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9759 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
9760 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9761 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9762 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
9763 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9764 // .. .. reg_arb_dis_rmw_portn = 0x1
9765 // .. .. ==> 0XF800620C[19:19] = 0x00000001U
9766 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
9768 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
9769 // .. .. reg_arb_pri_wr_portn = 0x3ff
9770 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
9771 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9772 // .. .. reg_arb_disable_aging_wr_portn = 0x0
9773 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
9774 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9775 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9776 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
9777 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9778 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9779 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
9780 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9781 // .. .. reg_arb_dis_rmw_portn = 0x1
9782 // .. .. ==> 0XF8006210[19:19] = 0x00000001U
9783 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
9785 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
9786 // .. .. reg_arb_pri_wr_portn = 0x3ff
9787 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
9788 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9789 // .. .. reg_arb_disable_aging_wr_portn = 0x0
9790 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
9791 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9792 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9793 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
9794 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9795 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9796 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
9797 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9798 // .. .. reg_arb_dis_rmw_portn = 0x1
9799 // .. .. ==> 0XF8006214[19:19] = 0x00000001U
9800 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
9802 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
9803 // .. .. reg_arb_pri_rd_portn = 0x3ff
9804 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
9805 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9806 // .. .. reg_arb_disable_aging_rd_portn = 0x0
9807 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
9808 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9809 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
9810 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
9811 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9812 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
9813 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
9814 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9815 // .. .. reg_arb_set_hpr_rd_portn = 0x0
9816 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
9817 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
9819 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
9820 // .. .. reg_arb_pri_rd_portn = 0x3ff
9821 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
9822 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9823 // .. .. reg_arb_disable_aging_rd_portn = 0x0
9824 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
9825 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9826 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
9827 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
9828 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9829 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
9830 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
9831 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9832 // .. .. reg_arb_set_hpr_rd_portn = 0x0
9833 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
9834 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
9836 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
9837 // .. .. reg_arb_pri_rd_portn = 0x3ff
9838 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
9839 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9840 // .. .. reg_arb_disable_aging_rd_portn = 0x0
9841 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
9842 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9843 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
9844 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
9845 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9846 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
9847 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
9848 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9849 // .. .. reg_arb_set_hpr_rd_portn = 0x0
9850 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
9851 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
9853 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
9854 // .. .. reg_arb_pri_rd_portn = 0x3ff
9855 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
9856 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9857 // .. .. reg_arb_disable_aging_rd_portn = 0x0
9858 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
9859 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9860 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
9861 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
9862 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9863 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
9864 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
9865 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9866 // .. .. reg_arb_set_hpr_rd_portn = 0x0
9867 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
9868 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
9870 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
9871 // .. .. reg_ddrc_lpddr2 = 0x0
9872 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
9873 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9874 // .. .. reg_ddrc_per_bank_refresh = 0x0
9875 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
9876 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9877 // .. .. reg_ddrc_derate_enable = 0x0
9878 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
9879 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9880 // .. .. reg_ddrc_mr4_margin = 0x0
9881 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
9882 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
9884 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
9885 // .. .. reg_ddrc_mr4_read_interval = 0x0
9886 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
9887 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
9889 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
9890 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
9891 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
9892 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
9893 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
9894 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
9895 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
9896 // .. .. reg_ddrc_t_mrw = 0x5
9897 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
9898 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
9900 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
9901 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
9902 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
9903 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
9904 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
9905 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
9906 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
9908 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
9909 // .. .. START: POLL ON DCI STATUS
9911 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
9912 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
9914 EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
9915 // .. .. FINISH: POLL ON DCI STATUS
9916 // .. .. START: UNLOCK DDR
9917 // .. .. reg_ddrc_soft_rstb = 0x1
9918 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
9919 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9920 // .. .. reg_ddrc_powerdown_en = 0x0
9921 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
9922 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9923 // .. .. reg_ddrc_data_bus_width = 0x0
9924 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
9925 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
9926 // .. .. reg_ddrc_burst8_refresh = 0x0
9927 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
9928 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
9929 // .. .. reg_ddrc_rdwr_idle_gap = 1
9930 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
9931 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
9932 // .. .. reg_ddrc_dis_rd_bypass = 0x0
9933 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
9934 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
9935 // .. .. reg_ddrc_dis_act_bypass = 0x0
9936 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
9937 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
9938 // .. .. reg_ddrc_dis_auto_refresh = 0x0
9939 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
9940 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9942 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
9943 // .. .. FINISH: UNLOCK DDR
9944 // .. .. START: CHECK DDR STATUS
9945 // .. .. ddrc_reg_operating_mode = 1
9946 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
9947 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
9949 EMIT_MASKPOLL(0XF8006054, 0x00000007U),
9950 // .. .. FINISH: CHECK DDR STATUS
9951 // .. FINISH: DDR INITIALIZATION
9959 unsigned long ps7_mio_init_data_1_0[] = {
9961 // .. START: SLCR SETTINGS
9962 // .. UNLOCK_KEY = 0XDF0D
9963 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
9964 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
9966 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
9967 // .. FINISH: SLCR SETTINGS
9968 // .. START: OCM REMAPPING
9969 // .. FINISH: OCM REMAPPING
9970 // .. START: DDRIOB SETTINGS
9971 // .. INP_POWER = 0x0
9972 // .. ==> 0XF8000B40[0:0] = 0x00000000U
9973 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
9974 // .. INP_TYPE = 0x0
9975 // .. ==> 0XF8000B40[2:1] = 0x00000000U
9976 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
9977 // .. DCI_UPDATE = 0x0
9978 // .. ==> 0XF8000B40[3:3] = 0x00000000U
9979 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
9981 // .. ==> 0XF8000B40[4:4] = 0x00000000U
9982 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
9983 // .. DCR_TYPE = 0x0
9984 // .. ==> 0XF8000B40[6:5] = 0x00000000U
9985 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
9986 // .. IBUF_DISABLE_MODE = 0x0
9987 // .. ==> 0XF8000B40[7:7] = 0x00000000U
9988 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
9989 // .. TERM_DISABLE_MODE = 0x0
9990 // .. ==> 0XF8000B40[8:8] = 0x00000000U
9991 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
9992 // .. OUTPUT_EN = 0x3
9993 // .. ==> 0XF8000B40[10:9] = 0x00000003U
9994 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
9995 // .. PULLUP_EN = 0x0
9996 // .. ==> 0XF8000B40[11:11] = 0x00000000U
9997 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
9999 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
10000 // .. INP_POWER = 0x0
10001 // .. ==> 0XF8000B44[0:0] = 0x00000000U
10002 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10003 // .. INP_TYPE = 0x0
10004 // .. ==> 0XF8000B44[2:1] = 0x00000000U
10005 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
10006 // .. DCI_UPDATE = 0x0
10007 // .. ==> 0XF8000B44[3:3] = 0x00000000U
10008 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10009 // .. TERM_EN = 0x0
10010 // .. ==> 0XF8000B44[4:4] = 0x00000000U
10011 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
10012 // .. DCR_TYPE = 0x0
10013 // .. ==> 0XF8000B44[6:5] = 0x00000000U
10014 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10015 // .. IBUF_DISABLE_MODE = 0x0
10016 // .. ==> 0XF8000B44[7:7] = 0x00000000U
10017 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10018 // .. TERM_DISABLE_MODE = 0x0
10019 // .. ==> 0XF8000B44[8:8] = 0x00000000U
10020 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10021 // .. OUTPUT_EN = 0x3
10022 // .. ==> 0XF8000B44[10:9] = 0x00000003U
10023 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10024 // .. PULLUP_EN = 0x0
10025 // .. ==> 0XF8000B44[11:11] = 0x00000000U
10026 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10028 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
10029 // .. INP_POWER = 0x0
10030 // .. ==> 0XF8000B48[0:0] = 0x00000000U
10031 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10032 // .. INP_TYPE = 0x1
10033 // .. ==> 0XF8000B48[2:1] = 0x00000001U
10034 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
10035 // .. DCI_UPDATE = 0x0
10036 // .. ==> 0XF8000B48[3:3] = 0x00000000U
10037 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10038 // .. TERM_EN = 0x1
10039 // .. ==> 0XF8000B48[4:4] = 0x00000001U
10040 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10041 // .. DCR_TYPE = 0x3
10042 // .. ==> 0XF8000B48[6:5] = 0x00000003U
10043 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10044 // .. IBUF_DISABLE_MODE = 0
10045 // .. ==> 0XF8000B48[7:7] = 0x00000000U
10046 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10047 // .. TERM_DISABLE_MODE = 0
10048 // .. ==> 0XF8000B48[8:8] = 0x00000000U
10049 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10050 // .. OUTPUT_EN = 0x3
10051 // .. ==> 0XF8000B48[10:9] = 0x00000003U
10052 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10053 // .. PULLUP_EN = 0x0
10054 // .. ==> 0XF8000B48[11:11] = 0x00000000U
10055 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10057 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
10058 // .. INP_POWER = 0x0
10059 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
10060 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10061 // .. INP_TYPE = 0x1
10062 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
10063 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
10064 // .. DCI_UPDATE = 0x0
10065 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
10066 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10067 // .. TERM_EN = 0x1
10068 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
10069 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10070 // .. DCR_TYPE = 0x3
10071 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
10072 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10073 // .. IBUF_DISABLE_MODE = 0
10074 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
10075 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10076 // .. TERM_DISABLE_MODE = 0
10077 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
10078 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10079 // .. OUTPUT_EN = 0x3
10080 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
10081 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10082 // .. PULLUP_EN = 0x0
10083 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
10084 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10086 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
10087 // .. INP_POWER = 0x0
10088 // .. ==> 0XF8000B50[0:0] = 0x00000000U
10089 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10090 // .. INP_TYPE = 0x2
10091 // .. ==> 0XF8000B50[2:1] = 0x00000002U
10092 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
10093 // .. DCI_UPDATE = 0x0
10094 // .. ==> 0XF8000B50[3:3] = 0x00000000U
10095 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10096 // .. TERM_EN = 0x1
10097 // .. ==> 0XF8000B50[4:4] = 0x00000001U
10098 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10099 // .. DCR_TYPE = 0x3
10100 // .. ==> 0XF8000B50[6:5] = 0x00000003U
10101 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10102 // .. IBUF_DISABLE_MODE = 0
10103 // .. ==> 0XF8000B50[7:7] = 0x00000000U
10104 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10105 // .. TERM_DISABLE_MODE = 0
10106 // .. ==> 0XF8000B50[8:8] = 0x00000000U
10107 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10108 // .. OUTPUT_EN = 0x3
10109 // .. ==> 0XF8000B50[10:9] = 0x00000003U
10110 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10111 // .. PULLUP_EN = 0x0
10112 // .. ==> 0XF8000B50[11:11] = 0x00000000U
10113 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10115 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
10116 // .. INP_POWER = 0x0
10117 // .. ==> 0XF8000B54[0:0] = 0x00000000U
10118 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10119 // .. INP_TYPE = 0x2
10120 // .. ==> 0XF8000B54[2:1] = 0x00000002U
10121 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
10122 // .. DCI_UPDATE = 0x0
10123 // .. ==> 0XF8000B54[3:3] = 0x00000000U
10124 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10125 // .. TERM_EN = 0x1
10126 // .. ==> 0XF8000B54[4:4] = 0x00000001U
10127 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10128 // .. DCR_TYPE = 0x3
10129 // .. ==> 0XF8000B54[6:5] = 0x00000003U
10130 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10131 // .. IBUF_DISABLE_MODE = 0
10132 // .. ==> 0XF8000B54[7:7] = 0x00000000U
10133 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10134 // .. TERM_DISABLE_MODE = 0
10135 // .. ==> 0XF8000B54[8:8] = 0x00000000U
10136 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10137 // .. OUTPUT_EN = 0x3
10138 // .. ==> 0XF8000B54[10:9] = 0x00000003U
10139 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10140 // .. PULLUP_EN = 0x0
10141 // .. ==> 0XF8000B54[11:11] = 0x00000000U
10142 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10144 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
10145 // .. INP_POWER = 0x0
10146 // .. ==> 0XF8000B58[0:0] = 0x00000000U
10147 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10148 // .. INP_TYPE = 0x0
10149 // .. ==> 0XF8000B58[2:1] = 0x00000000U
10150 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
10151 // .. DCI_UPDATE = 0x0
10152 // .. ==> 0XF8000B58[3:3] = 0x00000000U
10153 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10154 // .. TERM_EN = 0x0
10155 // .. ==> 0XF8000B58[4:4] = 0x00000000U
10156 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
10157 // .. DCR_TYPE = 0x0
10158 // .. ==> 0XF8000B58[6:5] = 0x00000000U
10159 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10160 // .. IBUF_DISABLE_MODE = 0x0
10161 // .. ==> 0XF8000B58[7:7] = 0x00000000U
10162 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10163 // .. TERM_DISABLE_MODE = 0x0
10164 // .. ==> 0XF8000B58[8:8] = 0x00000000U
10165 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10166 // .. OUTPUT_EN = 0x3
10167 // .. ==> 0XF8000B58[10:9] = 0x00000003U
10168 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10169 // .. PULLUP_EN = 0x0
10170 // .. ==> 0XF8000B58[11:11] = 0x00000000U
10171 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10173 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
10174 // .. DRIVE_P = 0x1c
10175 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
10176 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10177 // .. DRIVE_N = 0xc
10178 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
10179 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10181 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
10182 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
10184 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
10185 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
10187 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
10188 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10190 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
10191 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10193 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
10194 // .. DRIVE_P = 0x1c
10195 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
10196 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10197 // .. DRIVE_N = 0xc
10198 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
10199 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10201 // .. ==> 0XF8000B60[18:14] = 0x00000006U
10202 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10203 // .. SLEW_N = 0x1f
10204 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
10205 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10207 // .. ==> 0XF8000B60[26:24] = 0x00000000U
10208 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10210 // .. ==> 0XF8000B60[31:27] = 0x00000000U
10211 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10213 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
10214 // .. DRIVE_P = 0x1c
10215 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
10216 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10217 // .. DRIVE_N = 0xc
10218 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
10219 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10221 // .. ==> 0XF8000B64[18:14] = 0x00000006U
10222 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10223 // .. SLEW_N = 0x1f
10224 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
10225 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10227 // .. ==> 0XF8000B64[26:24] = 0x00000000U
10228 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10230 // .. ==> 0XF8000B64[31:27] = 0x00000000U
10231 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10233 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
10234 // .. DRIVE_P = 0x1c
10235 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
10236 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10237 // .. DRIVE_N = 0xc
10238 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
10239 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10241 // .. ==> 0XF8000B68[18:14] = 0x00000006U
10242 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10243 // .. SLEW_N = 0x1f
10244 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
10245 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10247 // .. ==> 0XF8000B68[26:24] = 0x00000000U
10248 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10250 // .. ==> 0XF8000B68[31:27] = 0x00000000U
10251 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10253 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
10254 // .. VREF_INT_EN = 0x1
10255 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
10256 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
10257 // .. VREF_SEL = 0x4
10258 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
10259 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
10260 // .. VREF_EXT_EN = 0x0
10261 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
10262 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10263 // .. VREF_PULLUP_EN = 0x0
10264 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
10265 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
10266 // .. REFIO_EN = 0x1
10267 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
10268 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
10269 // .. REFIO_PULLUP_EN = 0x0
10270 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
10271 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10272 // .. DRST_B_PULLUP_EN = 0x0
10273 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
10274 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10275 // .. CKE_PULLUP_EN = 0x0
10276 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
10277 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
10279 EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U),
10280 // .. .. START: ASSERT RESET
10282 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10283 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
10284 // .. .. VRN_OUT = 0x1
10285 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10286 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10288 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
10289 // .. .. FINISH: ASSERT RESET
10290 // .. .. START: DEASSERT RESET
10292 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
10293 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
10294 // .. .. VRN_OUT = 0x1
10295 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10296 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10298 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
10299 // .. .. FINISH: DEASSERT RESET
10300 // .. .. RESET = 0x1
10301 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10302 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
10303 // .. .. ENABLE = 0x1
10304 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
10305 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
10306 // .. .. VRP_TRI = 0x0
10307 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
10308 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
10309 // .. .. VRN_TRI = 0x0
10310 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
10311 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
10312 // .. .. VRP_OUT = 0x0
10313 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
10314 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
10315 // .. .. VRN_OUT = 0x1
10316 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10317 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10318 // .. .. NREF_OPT1 = 0x0
10319 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
10320 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
10321 // .. .. NREF_OPT2 = 0x0
10322 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
10323 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
10324 // .. .. NREF_OPT4 = 0x1
10325 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
10326 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
10327 // .. .. PREF_OPT1 = 0x0
10328 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
10329 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U
10330 // .. .. PREF_OPT2 = 0x0
10331 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
10332 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
10333 // .. .. UPDATE_CONTROL = 0x0
10334 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
10335 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
10336 // .. .. INIT_COMPLETE = 0x0
10337 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
10338 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
10339 // .. .. TST_CLK = 0x0
10340 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
10341 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
10342 // .. .. TST_HLN = 0x0
10343 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
10344 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
10345 // .. .. TST_HLP = 0x0
10346 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
10347 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
10348 // .. .. TST_RST = 0x0
10349 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
10350 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
10351 // .. .. INT_DCI_EN = 0x0
10352 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
10353 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
10355 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
10356 // .. FINISH: DDRIOB SETTINGS
10357 // .. START: MIO PROGRAMMING
10358 // .. TRI_ENABLE = 0
10359 // .. ==> 0XF8000700[0:0] = 0x00000000U
10360 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10362 // .. ==> 0XF8000700[1:1] = 0x00000000U
10363 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10365 // .. ==> 0XF8000700[2:2] = 0x00000000U
10366 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10368 // .. ==> 0XF8000700[4:3] = 0x00000000U
10369 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10371 // .. ==> 0XF8000700[7:5] = 0x00000000U
10372 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10374 // .. ==> 0XF8000700[8:8] = 0x00000000U
10375 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10377 // .. ==> 0XF8000700[11:9] = 0x00000003U
10378 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10380 // .. ==> 0XF8000700[12:12] = 0x00000000U
10381 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10382 // .. DisableRcvr = 0
10383 // .. ==> 0XF8000700[13:13] = 0x00000000U
10384 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10386 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U),
10387 // .. TRI_ENABLE = 0
10388 // .. ==> 0XF8000704[0:0] = 0x00000000U
10389 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10391 // .. ==> 0XF8000704[1:1] = 0x00000001U
10392 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10394 // .. ==> 0XF8000704[2:2] = 0x00000000U
10395 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10397 // .. ==> 0XF8000704[4:3] = 0x00000000U
10398 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10400 // .. ==> 0XF8000704[7:5] = 0x00000000U
10401 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10403 // .. ==> 0XF8000704[8:8] = 0x00000000U
10404 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10406 // .. ==> 0XF8000704[11:9] = 0x00000003U
10407 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10409 // .. ==> 0XF8000704[12:12] = 0x00000000U
10410 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10411 // .. DisableRcvr = 0
10412 // .. ==> 0XF8000704[13:13] = 0x00000000U
10413 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10415 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000602U),
10416 // .. TRI_ENABLE = 0
10417 // .. ==> 0XF8000708[0:0] = 0x00000000U
10418 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10420 // .. ==> 0XF8000708[1:1] = 0x00000001U
10421 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10423 // .. ==> 0XF8000708[2:2] = 0x00000000U
10424 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10426 // .. ==> 0XF8000708[4:3] = 0x00000000U
10427 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10429 // .. ==> 0XF8000708[7:5] = 0x00000000U
10430 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10432 // .. ==> 0XF8000708[8:8] = 0x00000000U
10433 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10435 // .. ==> 0XF8000708[11:9] = 0x00000003U
10436 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10438 // .. ==> 0XF8000708[12:12] = 0x00000000U
10439 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10440 // .. DisableRcvr = 0
10441 // .. ==> 0XF8000708[13:13] = 0x00000000U
10442 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10444 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000602U),
10445 // .. TRI_ENABLE = 0
10446 // .. ==> 0XF800070C[0:0] = 0x00000000U
10447 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10449 // .. ==> 0XF800070C[1:1] = 0x00000001U
10450 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10452 // .. ==> 0XF800070C[2:2] = 0x00000000U
10453 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10455 // .. ==> 0XF800070C[4:3] = 0x00000000U
10456 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10458 // .. ==> 0XF800070C[7:5] = 0x00000000U
10459 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10461 // .. ==> 0XF800070C[8:8] = 0x00000000U
10462 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10464 // .. ==> 0XF800070C[11:9] = 0x00000003U
10465 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10467 // .. ==> 0XF800070C[12:12] = 0x00000000U
10468 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10469 // .. DisableRcvr = 0
10470 // .. ==> 0XF800070C[13:13] = 0x00000000U
10471 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10473 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000602U),
10474 // .. TRI_ENABLE = 0
10475 // .. ==> 0XF8000710[0:0] = 0x00000000U
10476 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10478 // .. ==> 0XF8000710[1:1] = 0x00000001U
10479 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10481 // .. ==> 0XF8000710[2:2] = 0x00000000U
10482 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10484 // .. ==> 0XF8000710[4:3] = 0x00000000U
10485 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10487 // .. ==> 0XF8000710[7:5] = 0x00000000U
10488 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10490 // .. ==> 0XF8000710[8:8] = 0x00000000U
10491 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10493 // .. ==> 0XF8000710[11:9] = 0x00000003U
10494 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10496 // .. ==> 0XF8000710[12:12] = 0x00000000U
10497 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10498 // .. DisableRcvr = 0
10499 // .. ==> 0XF8000710[13:13] = 0x00000000U
10500 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10502 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000602U),
10503 // .. TRI_ENABLE = 0
10504 // .. ==> 0XF8000714[0:0] = 0x00000000U
10505 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10507 // .. ==> 0XF8000714[1:1] = 0x00000001U
10508 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10510 // .. ==> 0XF8000714[2:2] = 0x00000000U
10511 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10513 // .. ==> 0XF8000714[4:3] = 0x00000000U
10514 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10516 // .. ==> 0XF8000714[7:5] = 0x00000000U
10517 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10519 // .. ==> 0XF8000714[8:8] = 0x00000000U
10520 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10522 // .. ==> 0XF8000714[11:9] = 0x00000003U
10523 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10525 // .. ==> 0XF8000714[12:12] = 0x00000000U
10526 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10527 // .. DisableRcvr = 0
10528 // .. ==> 0XF8000714[13:13] = 0x00000000U
10529 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10531 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000602U),
10532 // .. TRI_ENABLE = 0
10533 // .. ==> 0XF8000718[0:0] = 0x00000000U
10534 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10536 // .. ==> 0XF8000718[1:1] = 0x00000001U
10537 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10539 // .. ==> 0XF8000718[2:2] = 0x00000000U
10540 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10542 // .. ==> 0XF8000718[4:3] = 0x00000000U
10543 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10545 // .. ==> 0XF8000718[7:5] = 0x00000000U
10546 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10548 // .. ==> 0XF8000718[8:8] = 0x00000000U
10549 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10551 // .. ==> 0XF8000718[11:9] = 0x00000003U
10552 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10554 // .. ==> 0XF8000718[12:12] = 0x00000000U
10555 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10556 // .. DisableRcvr = 0
10557 // .. ==> 0XF8000718[13:13] = 0x00000000U
10558 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10560 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000602U),
10561 // .. TRI_ENABLE = 0
10562 // .. ==> 0XF800071C[0:0] = 0x00000000U
10563 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10565 // .. ==> 0XF800071C[1:1] = 0x00000000U
10566 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10568 // .. ==> 0XF800071C[2:2] = 0x00000000U
10569 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10571 // .. ==> 0XF800071C[4:3] = 0x00000000U
10572 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10574 // .. ==> 0XF800071C[7:5] = 0x00000000U
10575 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10577 // .. ==> 0XF800071C[8:8] = 0x00000000U
10578 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10580 // .. ==> 0XF800071C[11:9] = 0x00000003U
10581 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10583 // .. ==> 0XF800071C[12:12] = 0x00000000U
10584 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10585 // .. DisableRcvr = 0
10586 // .. ==> 0XF800071C[13:13] = 0x00000000U
10587 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10589 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U),
10590 // .. TRI_ENABLE = 0
10591 // .. ==> 0XF8000720[0:0] = 0x00000000U
10592 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10594 // .. ==> 0XF8000720[1:1] = 0x00000001U
10595 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10597 // .. ==> 0XF8000720[2:2] = 0x00000000U
10598 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10600 // .. ==> 0XF8000720[4:3] = 0x00000000U
10601 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10603 // .. ==> 0XF8000720[7:5] = 0x00000000U
10604 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10606 // .. ==> 0XF8000720[8:8] = 0x00000000U
10607 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10609 // .. ==> 0XF8000720[11:9] = 0x00000003U
10610 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10612 // .. ==> 0XF8000720[12:12] = 0x00000000U
10613 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10614 // .. DisableRcvr = 0
10615 // .. ==> 0XF8000720[13:13] = 0x00000000U
10616 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10618 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000602U),
10619 // .. TRI_ENABLE = 0
10620 // .. ==> 0XF8000724[0:0] = 0x00000000U
10621 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10623 // .. ==> 0XF8000724[1:1] = 0x00000000U
10624 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10626 // .. ==> 0XF8000724[2:2] = 0x00000000U
10627 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10629 // .. ==> 0XF8000724[4:3] = 0x00000000U
10630 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10632 // .. ==> 0XF8000724[7:5] = 0x00000000U
10633 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10635 // .. ==> 0XF8000724[8:8] = 0x00000000U
10636 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10638 // .. ==> 0XF8000724[11:9] = 0x00000003U
10639 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10641 // .. ==> 0XF8000724[12:12] = 0x00000000U
10642 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10643 // .. DisableRcvr = 0
10644 // .. ==> 0XF8000724[13:13] = 0x00000000U
10645 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10647 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U),
10648 // .. TRI_ENABLE = 0
10649 // .. ==> 0XF8000728[0:0] = 0x00000000U
10650 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10652 // .. ==> 0XF8000728[1:1] = 0x00000000U
10653 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10655 // .. ==> 0XF8000728[2:2] = 0x00000000U
10656 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10658 // .. ==> 0XF8000728[4:3] = 0x00000000U
10659 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10661 // .. ==> 0XF8000728[7:5] = 0x00000000U
10662 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10664 // .. ==> 0XF8000728[8:8] = 0x00000000U
10665 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10667 // .. ==> 0XF8000728[11:9] = 0x00000003U
10668 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10670 // .. ==> 0XF8000728[12:12] = 0x00000000U
10671 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10672 // .. DisableRcvr = 0
10673 // .. ==> 0XF8000728[13:13] = 0x00000000U
10674 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10676 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U),
10677 // .. TRI_ENABLE = 0
10678 // .. ==> 0XF800072C[0:0] = 0x00000000U
10679 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10681 // .. ==> 0XF800072C[1:1] = 0x00000000U
10682 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10684 // .. ==> 0XF800072C[2:2] = 0x00000000U
10685 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10687 // .. ==> 0XF800072C[4:3] = 0x00000000U
10688 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10690 // .. ==> 0XF800072C[7:5] = 0x00000000U
10691 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10693 // .. ==> 0XF800072C[8:8] = 0x00000000U
10694 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10696 // .. ==> 0XF800072C[11:9] = 0x00000003U
10697 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10699 // .. ==> 0XF800072C[12:12] = 0x00000000U
10700 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10701 // .. DisableRcvr = 0
10702 // .. ==> 0XF800072C[13:13] = 0x00000000U
10703 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10705 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U),
10706 // .. TRI_ENABLE = 0
10707 // .. ==> 0XF8000730[0:0] = 0x00000000U
10708 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10710 // .. ==> 0XF8000730[1:1] = 0x00000000U
10711 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10713 // .. ==> 0XF8000730[2:2] = 0x00000000U
10714 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10716 // .. ==> 0XF8000730[4:3] = 0x00000000U
10717 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10719 // .. ==> 0XF8000730[7:5] = 0x00000000U
10720 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10722 // .. ==> 0XF8000730[8:8] = 0x00000000U
10723 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10725 // .. ==> 0XF8000730[11:9] = 0x00000003U
10726 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10728 // .. ==> 0XF8000730[12:12] = 0x00000000U
10729 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10730 // .. DisableRcvr = 0
10731 // .. ==> 0XF8000730[13:13] = 0x00000000U
10732 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10734 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U),
10735 // .. TRI_ENABLE = 0
10736 // .. ==> 0XF8000734[0:0] = 0x00000000U
10737 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10739 // .. ==> 0XF8000734[1:1] = 0x00000000U
10740 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10742 // .. ==> 0XF8000734[2:2] = 0x00000000U
10743 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10745 // .. ==> 0XF8000734[4:3] = 0x00000000U
10746 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10748 // .. ==> 0XF8000734[7:5] = 0x00000000U
10749 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10751 // .. ==> 0XF8000734[8:8] = 0x00000000U
10752 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10754 // .. ==> 0XF8000734[11:9] = 0x00000003U
10755 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10757 // .. ==> 0XF8000734[12:12] = 0x00000000U
10758 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10759 // .. DisableRcvr = 0
10760 // .. ==> 0XF8000734[13:13] = 0x00000000U
10761 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10763 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U),
10764 // .. TRI_ENABLE = 0
10765 // .. ==> 0XF8000738[0:0] = 0x00000000U
10766 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10768 // .. ==> 0XF8000738[1:1] = 0x00000000U
10769 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10771 // .. ==> 0XF8000738[2:2] = 0x00000000U
10772 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10774 // .. ==> 0XF8000738[4:3] = 0x00000000U
10775 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10777 // .. ==> 0XF8000738[7:5] = 0x00000000U
10778 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10780 // .. ==> 0XF8000738[8:8] = 0x00000000U
10781 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10783 // .. ==> 0XF8000738[11:9] = 0x00000003U
10784 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10786 // .. ==> 0XF8000738[12:12] = 0x00000000U
10787 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10788 // .. DisableRcvr = 0
10789 // .. ==> 0XF8000738[13:13] = 0x00000000U
10790 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10792 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U),
10793 // .. TRI_ENABLE = 0
10794 // .. ==> 0XF800073C[0:0] = 0x00000000U
10795 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10797 // .. ==> 0XF800073C[1:1] = 0x00000000U
10798 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10800 // .. ==> 0XF800073C[2:2] = 0x00000000U
10801 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10803 // .. ==> 0XF800073C[4:3] = 0x00000000U
10804 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10806 // .. ==> 0XF800073C[7:5] = 0x00000000U
10807 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10809 // .. ==> 0XF800073C[8:8] = 0x00000000U
10810 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10812 // .. ==> 0XF800073C[11:9] = 0x00000003U
10813 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10815 // .. ==> 0XF800073C[12:12] = 0x00000000U
10816 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10817 // .. DisableRcvr = 0
10818 // .. ==> 0XF800073C[13:13] = 0x00000000U
10819 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10821 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U),
10822 // .. TRI_ENABLE = 0
10823 // .. ==> 0XF8000740[0:0] = 0x00000000U
10824 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10826 // .. ==> 0XF8000740[1:1] = 0x00000001U
10827 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10829 // .. ==> 0XF8000740[2:2] = 0x00000000U
10830 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10832 // .. ==> 0XF8000740[4:3] = 0x00000000U
10833 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10835 // .. ==> 0XF8000740[7:5] = 0x00000000U
10836 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10838 // .. ==> 0XF8000740[8:8] = 0x00000000U
10839 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10841 // .. ==> 0XF8000740[11:9] = 0x00000001U
10842 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10844 // .. ==> 0XF8000740[12:12] = 0x00000000U
10845 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10846 // .. DisableRcvr = 0
10847 // .. ==> 0XF8000740[13:13] = 0x00000000U
10848 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10850 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000202U),
10851 // .. TRI_ENABLE = 0
10852 // .. ==> 0XF8000744[0:0] = 0x00000000U
10853 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10855 // .. ==> 0XF8000744[1:1] = 0x00000001U
10856 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10858 // .. ==> 0XF8000744[2:2] = 0x00000000U
10859 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10861 // .. ==> 0XF8000744[4:3] = 0x00000000U
10862 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10864 // .. ==> 0XF8000744[7:5] = 0x00000000U
10865 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10867 // .. ==> 0XF8000744[8:8] = 0x00000000U
10868 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10870 // .. ==> 0XF8000744[11:9] = 0x00000001U
10871 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10873 // .. ==> 0XF8000744[12:12] = 0x00000000U
10874 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10875 // .. DisableRcvr = 0
10876 // .. ==> 0XF8000744[13:13] = 0x00000000U
10877 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10879 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000202U),
10880 // .. TRI_ENABLE = 0
10881 // .. ==> 0XF8000748[0:0] = 0x00000000U
10882 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10884 // .. ==> 0XF8000748[1:1] = 0x00000001U
10885 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10887 // .. ==> 0XF8000748[2:2] = 0x00000000U
10888 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10890 // .. ==> 0XF8000748[4:3] = 0x00000000U
10891 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10893 // .. ==> 0XF8000748[7:5] = 0x00000000U
10894 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10896 // .. ==> 0XF8000748[8:8] = 0x00000000U
10897 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10899 // .. ==> 0XF8000748[11:9] = 0x00000001U
10900 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10902 // .. ==> 0XF8000748[12:12] = 0x00000000U
10903 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10904 // .. DisableRcvr = 0
10905 // .. ==> 0XF8000748[13:13] = 0x00000000U
10906 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10908 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000202U),
10909 // .. TRI_ENABLE = 0
10910 // .. ==> 0XF800074C[0:0] = 0x00000000U
10911 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10913 // .. ==> 0XF800074C[1:1] = 0x00000001U
10914 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10916 // .. ==> 0XF800074C[2:2] = 0x00000000U
10917 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10919 // .. ==> 0XF800074C[4:3] = 0x00000000U
10920 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10922 // .. ==> 0XF800074C[7:5] = 0x00000000U
10923 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10925 // .. ==> 0XF800074C[8:8] = 0x00000000U
10926 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10928 // .. ==> 0XF800074C[11:9] = 0x00000001U
10929 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10931 // .. ==> 0XF800074C[12:12] = 0x00000000U
10932 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10933 // .. DisableRcvr = 0
10934 // .. ==> 0XF800074C[13:13] = 0x00000000U
10935 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10937 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000202U),
10938 // .. TRI_ENABLE = 0
10939 // .. ==> 0XF8000750[0:0] = 0x00000000U
10940 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10942 // .. ==> 0XF8000750[1:1] = 0x00000001U
10943 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10945 // .. ==> 0XF8000750[2:2] = 0x00000000U
10946 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10948 // .. ==> 0XF8000750[4:3] = 0x00000000U
10949 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10951 // .. ==> 0XF8000750[7:5] = 0x00000000U
10952 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10954 // .. ==> 0XF8000750[8:8] = 0x00000000U
10955 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10957 // .. ==> 0XF8000750[11:9] = 0x00000001U
10958 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10960 // .. ==> 0XF8000750[12:12] = 0x00000000U
10961 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10962 // .. DisableRcvr = 0
10963 // .. ==> 0XF8000750[13:13] = 0x00000000U
10964 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10966 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000202U),
10967 // .. TRI_ENABLE = 0
10968 // .. ==> 0XF8000754[0:0] = 0x00000000U
10969 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10971 // .. ==> 0XF8000754[1:1] = 0x00000001U
10972 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10974 // .. ==> 0XF8000754[2:2] = 0x00000000U
10975 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10977 // .. ==> 0XF8000754[4:3] = 0x00000000U
10978 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10980 // .. ==> 0XF8000754[7:5] = 0x00000000U
10981 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10983 // .. ==> 0XF8000754[8:8] = 0x00000000U
10984 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10986 // .. ==> 0XF8000754[11:9] = 0x00000001U
10987 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10989 // .. ==> 0XF8000754[12:12] = 0x00000000U
10990 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10991 // .. DisableRcvr = 0
10992 // .. ==> 0XF8000754[13:13] = 0x00000000U
10993 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10995 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000202U),
10996 // .. TRI_ENABLE = 1
10997 // .. ==> 0XF8000758[0:0] = 0x00000001U
10998 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11000 // .. ==> 0XF8000758[1:1] = 0x00000001U
11001 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11003 // .. ==> 0XF8000758[2:2] = 0x00000000U
11004 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11006 // .. ==> 0XF8000758[4:3] = 0x00000000U
11007 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11009 // .. ==> 0XF8000758[7:5] = 0x00000000U
11010 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11012 // .. ==> 0XF8000758[8:8] = 0x00000000U
11013 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11015 // .. ==> 0XF8000758[11:9] = 0x00000001U
11016 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11018 // .. ==> 0XF8000758[12:12] = 0x00000000U
11019 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11020 // .. DisableRcvr = 0
11021 // .. ==> 0XF8000758[13:13] = 0x00000000U
11022 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11024 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000203U),
11025 // .. TRI_ENABLE = 1
11026 // .. ==> 0XF800075C[0:0] = 0x00000001U
11027 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11029 // .. ==> 0XF800075C[1:1] = 0x00000001U
11030 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11032 // .. ==> 0XF800075C[2:2] = 0x00000000U
11033 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11035 // .. ==> 0XF800075C[4:3] = 0x00000000U
11036 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11038 // .. ==> 0XF800075C[7:5] = 0x00000000U
11039 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11041 // .. ==> 0XF800075C[8:8] = 0x00000000U
11042 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11044 // .. ==> 0XF800075C[11:9] = 0x00000001U
11045 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11047 // .. ==> 0XF800075C[12:12] = 0x00000000U
11048 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11049 // .. DisableRcvr = 0
11050 // .. ==> 0XF800075C[13:13] = 0x00000000U
11051 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11053 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000203U),
11054 // .. TRI_ENABLE = 1
11055 // .. ==> 0XF8000760[0:0] = 0x00000001U
11056 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11058 // .. ==> 0XF8000760[1:1] = 0x00000001U
11059 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11061 // .. ==> 0XF8000760[2:2] = 0x00000000U
11062 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11064 // .. ==> 0XF8000760[4:3] = 0x00000000U
11065 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11067 // .. ==> 0XF8000760[7:5] = 0x00000000U
11068 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11070 // .. ==> 0XF8000760[8:8] = 0x00000000U
11071 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11073 // .. ==> 0XF8000760[11:9] = 0x00000001U
11074 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11076 // .. ==> 0XF8000760[12:12] = 0x00000000U
11077 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11078 // .. DisableRcvr = 0
11079 // .. ==> 0XF8000760[13:13] = 0x00000000U
11080 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11082 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000203U),
11083 // .. TRI_ENABLE = 1
11084 // .. ==> 0XF8000764[0:0] = 0x00000001U
11085 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11087 // .. ==> 0XF8000764[1:1] = 0x00000001U
11088 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11090 // .. ==> 0XF8000764[2:2] = 0x00000000U
11091 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11093 // .. ==> 0XF8000764[4:3] = 0x00000000U
11094 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11096 // .. ==> 0XF8000764[7:5] = 0x00000000U
11097 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11099 // .. ==> 0XF8000764[8:8] = 0x00000000U
11100 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11102 // .. ==> 0XF8000764[11:9] = 0x00000001U
11103 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11105 // .. ==> 0XF8000764[12:12] = 0x00000000U
11106 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11107 // .. DisableRcvr = 0
11108 // .. ==> 0XF8000764[13:13] = 0x00000000U
11109 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11111 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000203U),
11112 // .. TRI_ENABLE = 1
11113 // .. ==> 0XF8000768[0:0] = 0x00000001U
11114 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11116 // .. ==> 0XF8000768[1:1] = 0x00000001U
11117 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11119 // .. ==> 0XF8000768[2:2] = 0x00000000U
11120 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11122 // .. ==> 0XF8000768[4:3] = 0x00000000U
11123 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11125 // .. ==> 0XF8000768[7:5] = 0x00000000U
11126 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11128 // .. ==> 0XF8000768[8:8] = 0x00000000U
11129 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11131 // .. ==> 0XF8000768[11:9] = 0x00000001U
11132 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11134 // .. ==> 0XF8000768[12:12] = 0x00000000U
11135 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11136 // .. DisableRcvr = 0
11137 // .. ==> 0XF8000768[13:13] = 0x00000000U
11138 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11140 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000203U),
11141 // .. TRI_ENABLE = 1
11142 // .. ==> 0XF800076C[0:0] = 0x00000001U
11143 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11145 // .. ==> 0XF800076C[1:1] = 0x00000001U
11146 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11148 // .. ==> 0XF800076C[2:2] = 0x00000000U
11149 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11151 // .. ==> 0XF800076C[4:3] = 0x00000000U
11152 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11154 // .. ==> 0XF800076C[7:5] = 0x00000000U
11155 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11157 // .. ==> 0XF800076C[8:8] = 0x00000000U
11158 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11160 // .. ==> 0XF800076C[11:9] = 0x00000001U
11161 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11163 // .. ==> 0XF800076C[12:12] = 0x00000000U
11164 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11165 // .. DisableRcvr = 0
11166 // .. ==> 0XF800076C[13:13] = 0x00000000U
11167 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11169 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000203U),
11170 // .. TRI_ENABLE = 0
11171 // .. ==> 0XF8000770[0:0] = 0x00000000U
11172 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11174 // .. ==> 0XF8000770[1:1] = 0x00000000U
11175 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11177 // .. ==> 0XF8000770[2:2] = 0x00000001U
11178 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11180 // .. ==> 0XF8000770[4:3] = 0x00000000U
11181 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11183 // .. ==> 0XF8000770[7:5] = 0x00000000U
11184 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11186 // .. ==> 0XF8000770[8:8] = 0x00000000U
11187 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11189 // .. ==> 0XF8000770[11:9] = 0x00000001U
11190 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11192 // .. ==> 0XF8000770[12:12] = 0x00000000U
11193 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11194 // .. DisableRcvr = 0
11195 // .. ==> 0XF8000770[13:13] = 0x00000000U
11196 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11198 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
11199 // .. TRI_ENABLE = 1
11200 // .. ==> 0XF8000774[0:0] = 0x00000001U
11201 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11203 // .. ==> 0XF8000774[1:1] = 0x00000000U
11204 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11206 // .. ==> 0XF8000774[2:2] = 0x00000001U
11207 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11209 // .. ==> 0XF8000774[4:3] = 0x00000000U
11210 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11212 // .. ==> 0XF8000774[7:5] = 0x00000000U
11213 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11215 // .. ==> 0XF8000774[8:8] = 0x00000000U
11216 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11218 // .. ==> 0XF8000774[11:9] = 0x00000001U
11219 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11221 // .. ==> 0XF8000774[12:12] = 0x00000000U
11222 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11223 // .. DisableRcvr = 0
11224 // .. ==> 0XF8000774[13:13] = 0x00000000U
11225 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11227 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
11228 // .. TRI_ENABLE = 0
11229 // .. ==> 0XF8000778[0:0] = 0x00000000U
11230 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11232 // .. ==> 0XF8000778[1:1] = 0x00000000U
11233 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11235 // .. ==> 0XF8000778[2:2] = 0x00000001U
11236 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11238 // .. ==> 0XF8000778[4:3] = 0x00000000U
11239 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11241 // .. ==> 0XF8000778[7:5] = 0x00000000U
11242 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11244 // .. ==> 0XF8000778[8:8] = 0x00000000U
11245 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11247 // .. ==> 0XF8000778[11:9] = 0x00000001U
11248 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11250 // .. ==> 0XF8000778[12:12] = 0x00000000U
11251 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11252 // .. DisableRcvr = 0
11253 // .. ==> 0XF8000778[13:13] = 0x00000000U
11254 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11256 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
11257 // .. TRI_ENABLE = 1
11258 // .. ==> 0XF800077C[0:0] = 0x00000001U
11259 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11261 // .. ==> 0XF800077C[1:1] = 0x00000000U
11262 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11264 // .. ==> 0XF800077C[2:2] = 0x00000001U
11265 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11267 // .. ==> 0XF800077C[4:3] = 0x00000000U
11268 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11270 // .. ==> 0XF800077C[7:5] = 0x00000000U
11271 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11273 // .. ==> 0XF800077C[8:8] = 0x00000000U
11274 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11276 // .. ==> 0XF800077C[11:9] = 0x00000001U
11277 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11279 // .. ==> 0XF800077C[12:12] = 0x00000000U
11280 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11281 // .. DisableRcvr = 0
11282 // .. ==> 0XF800077C[13:13] = 0x00000000U
11283 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11285 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
11286 // .. TRI_ENABLE = 0
11287 // .. ==> 0XF8000780[0:0] = 0x00000000U
11288 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11290 // .. ==> 0XF8000780[1:1] = 0x00000000U
11291 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11293 // .. ==> 0XF8000780[2:2] = 0x00000001U
11294 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11296 // .. ==> 0XF8000780[4:3] = 0x00000000U
11297 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11299 // .. ==> 0XF8000780[7:5] = 0x00000000U
11300 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11302 // .. ==> 0XF8000780[8:8] = 0x00000000U
11303 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11305 // .. ==> 0XF8000780[11:9] = 0x00000001U
11306 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11308 // .. ==> 0XF8000780[12:12] = 0x00000000U
11309 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11310 // .. DisableRcvr = 0
11311 // .. ==> 0XF8000780[13:13] = 0x00000000U
11312 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11314 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
11315 // .. TRI_ENABLE = 0
11316 // .. ==> 0XF8000784[0:0] = 0x00000000U
11317 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11319 // .. ==> 0XF8000784[1:1] = 0x00000000U
11320 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11322 // .. ==> 0XF8000784[2:2] = 0x00000001U
11323 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11325 // .. ==> 0XF8000784[4:3] = 0x00000000U
11326 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11328 // .. ==> 0XF8000784[7:5] = 0x00000000U
11329 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11331 // .. ==> 0XF8000784[8:8] = 0x00000000U
11332 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11334 // .. ==> 0XF8000784[11:9] = 0x00000001U
11335 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11337 // .. ==> 0XF8000784[12:12] = 0x00000000U
11338 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11339 // .. DisableRcvr = 0
11340 // .. ==> 0XF8000784[13:13] = 0x00000000U
11341 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11343 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
11344 // .. TRI_ENABLE = 0
11345 // .. ==> 0XF8000788[0:0] = 0x00000000U
11346 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11348 // .. ==> 0XF8000788[1:1] = 0x00000000U
11349 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11351 // .. ==> 0XF8000788[2:2] = 0x00000001U
11352 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11354 // .. ==> 0XF8000788[4:3] = 0x00000000U
11355 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11357 // .. ==> 0XF8000788[7:5] = 0x00000000U
11358 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11360 // .. ==> 0XF8000788[8:8] = 0x00000000U
11361 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11363 // .. ==> 0XF8000788[11:9] = 0x00000001U
11364 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11366 // .. ==> 0XF8000788[12:12] = 0x00000000U
11367 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11368 // .. DisableRcvr = 0
11369 // .. ==> 0XF8000788[13:13] = 0x00000000U
11370 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11372 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
11373 // .. TRI_ENABLE = 0
11374 // .. ==> 0XF800078C[0:0] = 0x00000000U
11375 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11377 // .. ==> 0XF800078C[1:1] = 0x00000000U
11378 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11380 // .. ==> 0XF800078C[2:2] = 0x00000001U
11381 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11383 // .. ==> 0XF800078C[4:3] = 0x00000000U
11384 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11386 // .. ==> 0XF800078C[7:5] = 0x00000000U
11387 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11389 // .. ==> 0XF800078C[8:8] = 0x00000000U
11390 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11392 // .. ==> 0XF800078C[11:9] = 0x00000001U
11393 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11395 // .. ==> 0XF800078C[12:12] = 0x00000000U
11396 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11397 // .. DisableRcvr = 0
11398 // .. ==> 0XF800078C[13:13] = 0x00000000U
11399 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11401 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
11402 // .. TRI_ENABLE = 1
11403 // .. ==> 0XF8000790[0:0] = 0x00000001U
11404 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11406 // .. ==> 0XF8000790[1:1] = 0x00000000U
11407 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11409 // .. ==> 0XF8000790[2:2] = 0x00000001U
11410 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11412 // .. ==> 0XF8000790[4:3] = 0x00000000U
11413 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11415 // .. ==> 0XF8000790[7:5] = 0x00000000U
11416 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11418 // .. ==> 0XF8000790[8:8] = 0x00000000U
11419 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11421 // .. ==> 0XF8000790[11:9] = 0x00000001U
11422 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11424 // .. ==> 0XF8000790[12:12] = 0x00000000U
11425 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11426 // .. DisableRcvr = 0
11427 // .. ==> 0XF8000790[13:13] = 0x00000000U
11428 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11430 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
11431 // .. TRI_ENABLE = 0
11432 // .. ==> 0XF8000794[0:0] = 0x00000000U
11433 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11435 // .. ==> 0XF8000794[1:1] = 0x00000000U
11436 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11438 // .. ==> 0XF8000794[2:2] = 0x00000001U
11439 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11441 // .. ==> 0XF8000794[4:3] = 0x00000000U
11442 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11444 // .. ==> 0XF8000794[7:5] = 0x00000000U
11445 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11447 // .. ==> 0XF8000794[8:8] = 0x00000000U
11448 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11450 // .. ==> 0XF8000794[11:9] = 0x00000001U
11451 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11453 // .. ==> 0XF8000794[12:12] = 0x00000000U
11454 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11455 // .. DisableRcvr = 0
11456 // .. ==> 0XF8000794[13:13] = 0x00000000U
11457 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11459 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
11460 // .. TRI_ENABLE = 0
11461 // .. ==> 0XF8000798[0:0] = 0x00000000U
11462 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11464 // .. ==> 0XF8000798[1:1] = 0x00000000U
11465 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11467 // .. ==> 0XF8000798[2:2] = 0x00000001U
11468 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11470 // .. ==> 0XF8000798[4:3] = 0x00000000U
11471 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11473 // .. ==> 0XF8000798[7:5] = 0x00000000U
11474 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11476 // .. ==> 0XF8000798[8:8] = 0x00000000U
11477 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11479 // .. ==> 0XF8000798[11:9] = 0x00000001U
11480 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11482 // .. ==> 0XF8000798[12:12] = 0x00000000U
11483 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11484 // .. DisableRcvr = 0
11485 // .. ==> 0XF8000798[13:13] = 0x00000000U
11486 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11488 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
11489 // .. TRI_ENABLE = 0
11490 // .. ==> 0XF800079C[0:0] = 0x00000000U
11491 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11493 // .. ==> 0XF800079C[1:1] = 0x00000000U
11494 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11496 // .. ==> 0XF800079C[2:2] = 0x00000001U
11497 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11499 // .. ==> 0XF800079C[4:3] = 0x00000000U
11500 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11502 // .. ==> 0XF800079C[7:5] = 0x00000000U
11503 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11505 // .. ==> 0XF800079C[8:8] = 0x00000000U
11506 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11508 // .. ==> 0XF800079C[11:9] = 0x00000001U
11509 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11511 // .. ==> 0XF800079C[12:12] = 0x00000000U
11512 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11513 // .. DisableRcvr = 0
11514 // .. ==> 0XF800079C[13:13] = 0x00000000U
11515 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11517 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
11518 // .. TRI_ENABLE = 0
11519 // .. ==> 0XF80007A0[0:0] = 0x00000000U
11520 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11522 // .. ==> 0XF80007A0[1:1] = 0x00000000U
11523 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11525 // .. ==> 0XF80007A0[2:2] = 0x00000000U
11526 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11528 // .. ==> 0XF80007A0[4:3] = 0x00000000U
11529 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11531 // .. ==> 0XF80007A0[7:5] = 0x00000004U
11532 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11534 // .. ==> 0XF80007A0[8:8] = 0x00000000U
11535 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11537 // .. ==> 0XF80007A0[11:9] = 0x00000001U
11538 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11540 // .. ==> 0XF80007A0[12:12] = 0x00000000U
11541 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11542 // .. DisableRcvr = 0
11543 // .. ==> 0XF80007A0[13:13] = 0x00000000U
11544 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11546 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
11547 // .. TRI_ENABLE = 0
11548 // .. ==> 0XF80007A4[0:0] = 0x00000000U
11549 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11551 // .. ==> 0XF80007A4[1:1] = 0x00000000U
11552 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11554 // .. ==> 0XF80007A4[2:2] = 0x00000000U
11555 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11557 // .. ==> 0XF80007A4[4:3] = 0x00000000U
11558 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11560 // .. ==> 0XF80007A4[7:5] = 0x00000004U
11561 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11563 // .. ==> 0XF80007A4[8:8] = 0x00000000U
11564 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11566 // .. ==> 0XF80007A4[11:9] = 0x00000001U
11567 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11569 // .. ==> 0XF80007A4[12:12] = 0x00000000U
11570 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11571 // .. DisableRcvr = 0
11572 // .. ==> 0XF80007A4[13:13] = 0x00000000U
11573 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11575 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
11576 // .. TRI_ENABLE = 0
11577 // .. ==> 0XF80007A8[0:0] = 0x00000000U
11578 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11580 // .. ==> 0XF80007A8[1:1] = 0x00000000U
11581 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11583 // .. ==> 0XF80007A8[2:2] = 0x00000000U
11584 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11586 // .. ==> 0XF80007A8[4:3] = 0x00000000U
11587 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11589 // .. ==> 0XF80007A8[7:5] = 0x00000004U
11590 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11592 // .. ==> 0XF80007A8[8:8] = 0x00000000U
11593 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11595 // .. ==> 0XF80007A8[11:9] = 0x00000001U
11596 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11598 // .. ==> 0XF80007A8[12:12] = 0x00000000U
11599 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11600 // .. DisableRcvr = 0
11601 // .. ==> 0XF80007A8[13:13] = 0x00000000U
11602 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11604 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
11605 // .. TRI_ENABLE = 0
11606 // .. ==> 0XF80007AC[0:0] = 0x00000000U
11607 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11609 // .. ==> 0XF80007AC[1:1] = 0x00000000U
11610 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11612 // .. ==> 0XF80007AC[2:2] = 0x00000000U
11613 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11615 // .. ==> 0XF80007AC[4:3] = 0x00000000U
11616 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11618 // .. ==> 0XF80007AC[7:5] = 0x00000004U
11619 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11621 // .. ==> 0XF80007AC[8:8] = 0x00000000U
11622 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11624 // .. ==> 0XF80007AC[11:9] = 0x00000001U
11625 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11627 // .. ==> 0XF80007AC[12:12] = 0x00000000U
11628 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11629 // .. DisableRcvr = 0
11630 // .. ==> 0XF80007AC[13:13] = 0x00000000U
11631 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11633 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
11634 // .. TRI_ENABLE = 0
11635 // .. ==> 0XF80007B0[0:0] = 0x00000000U
11636 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11638 // .. ==> 0XF80007B0[1:1] = 0x00000000U
11639 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11641 // .. ==> 0XF80007B0[2:2] = 0x00000000U
11642 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11644 // .. ==> 0XF80007B0[4:3] = 0x00000000U
11645 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11647 // .. ==> 0XF80007B0[7:5] = 0x00000004U
11648 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11650 // .. ==> 0XF80007B0[8:8] = 0x00000000U
11651 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11653 // .. ==> 0XF80007B0[11:9] = 0x00000001U
11654 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11656 // .. ==> 0XF80007B0[12:12] = 0x00000000U
11657 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11658 // .. DisableRcvr = 0
11659 // .. ==> 0XF80007B0[13:13] = 0x00000000U
11660 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11662 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
11663 // .. TRI_ENABLE = 0
11664 // .. ==> 0XF80007B4[0:0] = 0x00000000U
11665 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11667 // .. ==> 0XF80007B4[1:1] = 0x00000000U
11668 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11670 // .. ==> 0XF80007B4[2:2] = 0x00000000U
11671 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11673 // .. ==> 0XF80007B4[4:3] = 0x00000000U
11674 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11676 // .. ==> 0XF80007B4[7:5] = 0x00000004U
11677 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11679 // .. ==> 0XF80007B4[8:8] = 0x00000000U
11680 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11682 // .. ==> 0XF80007B4[11:9] = 0x00000001U
11683 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11685 // .. ==> 0XF80007B4[12:12] = 0x00000000U
11686 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11687 // .. DisableRcvr = 0
11688 // .. ==> 0XF80007B4[13:13] = 0x00000000U
11689 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11691 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
11692 // .. TRI_ENABLE = 1
11693 // .. ==> 0XF80007B8[0:0] = 0x00000001U
11694 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11696 // .. ==> 0XF80007B8[8:8] = 0x00000000U
11697 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11699 // .. ==> 0XF80007B8[11:9] = 0x00000001U
11700 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11702 // .. ==> 0XF80007B8[12:12] = 0x00000000U
11703 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11704 // .. DisableRcvr = 0
11705 // .. ==> 0XF80007B8[13:13] = 0x00000000U
11706 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11708 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U),
11709 // .. TRI_ENABLE = 0
11710 // .. ==> 0XF80007BC[0:0] = 0x00000000U
11711 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11713 // .. ==> 0XF80007BC[1:1] = 0x00000000U
11714 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11716 // .. ==> 0XF80007BC[2:2] = 0x00000000U
11717 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11719 // .. ==> 0XF80007BC[4:3] = 0x00000000U
11720 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11722 // .. ==> 0XF80007BC[7:5] = 0x00000000U
11723 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11725 // .. ==> 0XF80007BC[8:8] = 0x00000000U
11726 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11728 // .. ==> 0XF80007BC[11:9] = 0x00000001U
11729 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11731 // .. ==> 0XF80007BC[12:12] = 0x00000000U
11732 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11733 // .. DisableRcvr = 0
11734 // .. ==> 0XF80007BC[13:13] = 0x00000000U
11735 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11737 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000200U),
11738 // .. TRI_ENABLE = 0
11739 // .. ==> 0XF80007C0[0:0] = 0x00000000U
11740 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11742 // .. ==> 0XF80007C0[1:1] = 0x00000000U
11743 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11745 // .. ==> 0XF80007C0[2:2] = 0x00000000U
11746 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11748 // .. ==> 0XF80007C0[4:3] = 0x00000000U
11749 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11751 // .. ==> 0XF80007C0[7:5] = 0x00000007U
11752 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
11754 // .. ==> 0XF80007C0[8:8] = 0x00000000U
11755 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11757 // .. ==> 0XF80007C0[11:9] = 0x00000001U
11758 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11760 // .. ==> 0XF80007C0[12:12] = 0x00000000U
11761 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11762 // .. DisableRcvr = 0
11763 // .. ==> 0XF80007C0[13:13] = 0x00000000U
11764 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11766 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
11767 // .. TRI_ENABLE = 1
11768 // .. ==> 0XF80007C4[0:0] = 0x00000001U
11769 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11771 // .. ==> 0XF80007C4[1:1] = 0x00000000U
11772 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11774 // .. ==> 0XF80007C4[2:2] = 0x00000000U
11775 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11777 // .. ==> 0XF80007C4[4:3] = 0x00000000U
11778 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11780 // .. ==> 0XF80007C4[7:5] = 0x00000007U
11781 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
11783 // .. ==> 0XF80007C4[8:8] = 0x00000000U
11784 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11786 // .. ==> 0XF80007C4[11:9] = 0x00000001U
11787 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11789 // .. ==> 0XF80007C4[12:12] = 0x00000000U
11790 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11791 // .. DisableRcvr = 0
11792 // .. ==> 0XF80007C4[13:13] = 0x00000000U
11793 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11795 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
11796 // .. TRI_ENABLE = 1
11797 // .. ==> 0XF80007C8[0:0] = 0x00000001U
11798 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11800 // .. ==> 0XF80007C8[8:8] = 0x00000000U
11801 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11803 // .. ==> 0XF80007C8[11:9] = 0x00000001U
11804 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11806 // .. ==> 0XF80007C8[12:12] = 0x00000000U
11807 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11808 // .. DisableRcvr = 0
11809 // .. ==> 0XF80007C8[13:13] = 0x00000000U
11810 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11812 EMIT_MASKWRITE(0XF80007C8, 0x00003F01U ,0x00000201U),
11813 // .. TRI_ENABLE = 0
11814 // .. ==> 0XF80007CC[0:0] = 0x00000000U
11815 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11817 // .. ==> 0XF80007CC[1:1] = 0x00000000U
11818 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11820 // .. ==> 0XF80007CC[2:2] = 0x00000000U
11821 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11823 // .. ==> 0XF80007CC[4:3] = 0x00000000U
11824 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11826 // .. ==> 0XF80007CC[7:5] = 0x00000000U
11827 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11829 // .. ==> 0XF80007CC[8:8] = 0x00000000U
11830 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11832 // .. ==> 0XF80007CC[11:9] = 0x00000001U
11833 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11835 // .. ==> 0XF80007CC[12:12] = 0x00000000U
11836 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11837 // .. DisableRcvr = 0
11838 // .. ==> 0XF80007CC[13:13] = 0x00000000U
11839 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11841 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000200U),
11842 // .. TRI_ENABLE = 0
11843 // .. ==> 0XF80007D0[0:0] = 0x00000000U
11844 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11846 // .. ==> 0XF80007D0[1:1] = 0x00000000U
11847 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11849 // .. ==> 0XF80007D0[2:2] = 0x00000000U
11850 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11852 // .. ==> 0XF80007D0[4:3] = 0x00000000U
11853 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11855 // .. ==> 0XF80007D0[7:5] = 0x00000004U
11856 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11858 // .. ==> 0XF80007D0[8:8] = 0x00000000U
11859 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11861 // .. ==> 0XF80007D0[11:9] = 0x00000001U
11862 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11864 // .. ==> 0XF80007D0[12:12] = 0x00000000U
11865 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11866 // .. DisableRcvr = 0
11867 // .. ==> 0XF80007D0[13:13] = 0x00000000U
11868 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11870 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
11871 // .. TRI_ENABLE = 0
11872 // .. ==> 0XF80007D4[0:0] = 0x00000000U
11873 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11875 // .. ==> 0XF80007D4[1:1] = 0x00000000U
11876 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11878 // .. ==> 0XF80007D4[2:2] = 0x00000000U
11879 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11881 // .. ==> 0XF80007D4[4:3] = 0x00000000U
11882 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11884 // .. ==> 0XF80007D4[7:5] = 0x00000004U
11885 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11887 // .. ==> 0XF80007D4[8:8] = 0x00000000U
11888 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11890 // .. ==> 0XF80007D4[11:9] = 0x00000001U
11891 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11893 // .. ==> 0XF80007D4[12:12] = 0x00000000U
11894 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11895 // .. DisableRcvr = 0
11896 // .. ==> 0XF80007D4[13:13] = 0x00000000U
11897 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11899 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
11900 // .. SDIO0_WP_SEL = 50
11901 // .. ==> 0XF8000830[5:0] = 0x00000032U
11902 // .. ==> MASK : 0x0000003FU VAL : 0x00000032U
11903 // .. SDIO0_CD_SEL = 46
11904 // .. ==> 0XF8000830[21:16] = 0x0000002EU
11905 // .. ==> MASK : 0x003F0000U VAL : 0x002E0000U
11907 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002E0032U),
11908 // .. FINISH: MIO PROGRAMMING
11909 // .. START: LOCK IT BACK
11910 // .. LOCK_KEY = 0X767B
11911 // .. ==> 0XF8000004[15:0] = 0x0000767BU
11912 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
11914 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
11915 // .. FINISH: LOCK IT BACK
11923 unsigned long ps7_peripherals_init_data_1_0[] = {
11925 // .. START: SLCR SETTINGS
11926 // .. UNLOCK_KEY = 0XDF0D
11927 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
11928 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
11930 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
11931 // .. FINISH: SLCR SETTINGS
11932 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
11933 // .. IBUF_DISABLE_MODE = 0x1
11934 // .. ==> 0XF8000B48[7:7] = 0x00000001U
11935 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
11936 // .. TERM_DISABLE_MODE = 0x1
11937 // .. ==> 0XF8000B48[8:8] = 0x00000001U
11938 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
11940 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
11941 // .. IBUF_DISABLE_MODE = 0x1
11942 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
11943 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
11944 // .. TERM_DISABLE_MODE = 0x1
11945 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
11946 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
11948 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
11949 // .. IBUF_DISABLE_MODE = 0x1
11950 // .. ==> 0XF8000B50[7:7] = 0x00000001U
11951 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
11952 // .. TERM_DISABLE_MODE = 0x1
11953 // .. ==> 0XF8000B50[8:8] = 0x00000001U
11954 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
11956 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
11957 // .. IBUF_DISABLE_MODE = 0x1
11958 // .. ==> 0XF8000B54[7:7] = 0x00000001U
11959 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
11960 // .. TERM_DISABLE_MODE = 0x1
11961 // .. ==> 0XF8000B54[8:8] = 0x00000001U
11962 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
11964 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
11965 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
11966 // .. START: LOCK IT BACK
11967 // .. LOCK_KEY = 0X767B
11968 // .. ==> 0XF8000004[15:0] = 0x0000767BU
11969 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
11971 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
11972 // .. FINISH: LOCK IT BACK
11973 // .. START: SRAM/NOR SET OPMODE
11974 // .. FINISH: SRAM/NOR SET OPMODE
11975 // .. START: QSPI REGISTERS
11977 // .. ==> 0XE000D000[19:19] = 0x00000001U
11978 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
11980 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
11981 // .. FINISH: QSPI REGISTERS
11982 // .. START: PL POWER ON RESET REGISTERS
11983 // .. PCFG_POR_CNT_4K = 0
11984 // .. ==> 0XF8007000[29:29] = 0x00000000U
11985 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
11987 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
11988 // .. FINISH: PL POWER ON RESET REGISTERS
11989 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
11990 // .. .. START: NAND SET CYCLE
11991 // .. .. FINISH: NAND SET CYCLE
11992 // .. .. START: OPMODE
11993 // .. .. FINISH: OPMODE
11994 // .. .. START: DIRECT COMMAND
11995 // .. .. FINISH: DIRECT COMMAND
11996 // .. .. START: SRAM/NOR CS0 SET CYCLE
11997 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
11998 // .. .. START: DIRECT COMMAND
11999 // .. .. FINISH: DIRECT COMMAND
12000 // .. .. START: NOR CS0 BASE ADDRESS
12001 // .. .. FINISH: NOR CS0 BASE ADDRESS
12002 // .. .. START: SRAM/NOR CS1 SET CYCLE
12003 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
12004 // .. .. START: DIRECT COMMAND
12005 // .. .. FINISH: DIRECT COMMAND
12006 // .. .. START: NOR CS1 BASE ADDRESS
12007 // .. .. FINISH: NOR CS1 BASE ADDRESS
12008 // .. .. START: USB RESET
12009 // .. .. .. START: USB0 RESET
12010 // .. .. .. .. START: DIR MODE BANK 0
12011 // .. .. .. .. DIRECTION_0 = 0x80
12012 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
12013 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
12015 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
12016 // .. .. .. .. FINISH: DIR MODE BANK 0
12017 // .. .. .. .. START: DIR MODE BANK 1
12018 // .. .. .. .. FINISH: DIR MODE BANK 1
12019 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12020 // .. .. .. .. MASK_0_LSW = 0xff7f
12021 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12022 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12023 // .. .. .. .. DATA_0_LSW = 0x80
12024 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12025 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
12027 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12028 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12029 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12030 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12031 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12032 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12033 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12034 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12035 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12036 // .. .. .. .. OP_ENABLE_0 = 0x80
12037 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
12038 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
12040 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
12041 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12042 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12043 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12044 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12045 // .. .. .. .. MASK_0_LSW = 0xff7f
12046 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12047 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12048 // .. .. .. .. DATA_0_LSW = 0x0
12049 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12050 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
12052 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
12053 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12054 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12055 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12056 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12057 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12058 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12059 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12060 // .. .. .. .. START: ADD 1 MS DELAY
12062 EMIT_MASKDELAY(0XF8F00200, 1),
12063 // .. .. .. .. FINISH: ADD 1 MS DELAY
12064 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12065 // .. .. .. .. MASK_0_LSW = 0xff7f
12066 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12067 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12068 // .. .. .. .. DATA_0_LSW = 0x80
12069 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12070 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
12072 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12073 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12074 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12075 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12076 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12077 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12078 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12079 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12080 // .. .. .. FINISH: USB0 RESET
12081 // .. .. .. START: USB1 RESET
12082 // .. .. .. .. START: DIR MODE BANK 0
12083 // .. .. .. .. FINISH: DIR MODE BANK 0
12084 // .. .. .. .. START: DIR MODE BANK 1
12085 // .. .. .. .. FINISH: DIR MODE BANK 1
12086 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12087 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12088 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12089 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12090 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12091 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12092 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12093 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12094 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12095 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12096 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12097 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12098 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12099 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12100 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12101 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12102 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12103 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12104 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12105 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12106 // .. .. .. .. START: ADD 1 MS DELAY
12108 EMIT_MASKDELAY(0XF8F00200, 1),
12109 // .. .. .. .. FINISH: ADD 1 MS DELAY
12110 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12111 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12112 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12113 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12114 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12115 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12116 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12117 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12118 // .. .. .. FINISH: USB1 RESET
12119 // .. .. FINISH: USB RESET
12120 // .. .. START: ENET RESET
12121 // .. .. .. START: ENET0 RESET
12122 // .. .. .. .. START: DIR MODE BANK 0
12123 // .. .. .. .. FINISH: DIR MODE BANK 0
12124 // .. .. .. .. START: DIR MODE BANK 1
12125 // .. .. .. .. FINISH: DIR MODE BANK 1
12126 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12127 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12128 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12129 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12130 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12131 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12132 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12133 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12134 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12135 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12136 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12137 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12138 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12139 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12140 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12141 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12142 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12143 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12144 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12145 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12146 // .. .. .. .. START: ADD 1 MS DELAY
12148 EMIT_MASKDELAY(0XF8F00200, 1),
12149 // .. .. .. .. FINISH: ADD 1 MS DELAY
12150 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12151 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12152 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12153 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12154 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12155 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12156 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12157 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12158 // .. .. .. FINISH: ENET0 RESET
12159 // .. .. .. START: ENET1 RESET
12160 // .. .. .. .. START: DIR MODE BANK 0
12161 // .. .. .. .. FINISH: DIR MODE BANK 0
12162 // .. .. .. .. START: DIR MODE BANK 1
12163 // .. .. .. .. FINISH: DIR MODE BANK 1
12164 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12165 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12166 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12167 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12168 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12169 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12170 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12171 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12172 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12173 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12174 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12175 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12176 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12177 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12178 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12179 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12180 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12181 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12182 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12183 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12184 // .. .. .. .. START: ADD 1 MS DELAY
12186 EMIT_MASKDELAY(0XF8F00200, 1),
12187 // .. .. .. .. FINISH: ADD 1 MS DELAY
12188 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12189 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12190 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12191 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12192 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12193 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12194 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12195 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12196 // .. .. .. FINISH: ENET1 RESET
12197 // .. .. FINISH: ENET RESET
12198 // .. .. START: I2C RESET
12199 // .. .. .. START: I2C0 RESET
12200 // .. .. .. .. START: DIR MODE GPIO BANK0
12201 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12202 // .. .. .. .. START: DIR MODE GPIO BANK1
12203 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12204 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12205 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12206 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12207 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12208 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12209 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12210 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12211 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12212 // .. .. .. .. START: OUTPUT ENABLE
12213 // .. .. .. .. FINISH: OUTPUT ENABLE
12214 // .. .. .. .. START: OUTPUT ENABLE
12215 // .. .. .. .. FINISH: OUTPUT ENABLE
12216 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12217 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12218 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12219 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12220 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12221 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12222 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12223 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12224 // .. .. .. .. START: ADD 1 MS DELAY
12226 EMIT_MASKDELAY(0XF8F00200, 1),
12227 // .. .. .. .. FINISH: ADD 1 MS DELAY
12228 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12229 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12230 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12231 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12232 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12233 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12234 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12235 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12236 // .. .. .. FINISH: I2C0 RESET
12237 // .. .. .. START: I2C1 RESET
12238 // .. .. .. .. START: DIR MODE GPIO BANK0
12239 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12240 // .. .. .. .. START: DIR MODE GPIO BANK1
12241 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12242 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12243 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12244 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12245 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12246 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12247 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12248 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12249 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12250 // .. .. .. .. START: OUTPUT ENABLE
12251 // .. .. .. .. FINISH: OUTPUT ENABLE
12252 // .. .. .. .. START: OUTPUT ENABLE
12253 // .. .. .. .. FINISH: OUTPUT ENABLE
12254 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12255 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12256 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12257 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12258 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12259 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12260 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12261 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12262 // .. .. .. .. START: ADD 1 MS DELAY
12264 EMIT_MASKDELAY(0XF8F00200, 1),
12265 // .. .. .. .. FINISH: ADD 1 MS DELAY
12266 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12267 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12268 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12269 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12270 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12271 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12272 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12273 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12274 // .. .. .. FINISH: I2C1 RESET
12275 // .. .. FINISH: I2C RESET
12276 // .. .. START: NOR CHIP SELECT
12277 // .. .. .. START: DIR MODE BANK 0
12278 // .. .. .. FINISH: DIR MODE BANK 0
12279 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12280 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12281 // .. .. .. START: OUTPUT ENABLE BANK 0
12282 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
12283 // .. .. FINISH: NOR CHIP SELECT
12284 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
12292 unsigned long ps7_post_config_1_0[] = {
12294 // .. START: SLCR SETTINGS
12295 // .. UNLOCK_KEY = 0XDF0D
12296 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12297 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
12299 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12300 // .. FINISH: SLCR SETTINGS
12301 // .. START: ENABLING LEVEL SHIFTER
12302 // .. USER_INP_ICT_EN_0 = 3
12303 // .. ==> 0XF8000900[1:0] = 0x00000003U
12304 // .. ==> MASK : 0x00000003U VAL : 0x00000003U
12305 // .. USER_INP_ICT_EN_1 = 3
12306 // .. ==> 0XF8000900[3:2] = 0x00000003U
12307 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU
12309 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
12310 // .. FINISH: ENABLING LEVEL SHIFTER
12311 // .. START: FPGA RESETS TO 0
12312 // .. reserved_3 = 0
12313 // .. ==> 0XF8000240[31:25] = 0x00000000U
12314 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
12315 // .. FPGA_ACP_RST = 0
12316 // .. ==> 0XF8000240[24:24] = 0x00000000U
12317 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
12318 // .. FPGA_AXDS3_RST = 0
12319 // .. ==> 0XF8000240[23:23] = 0x00000000U
12320 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
12321 // .. FPGA_AXDS2_RST = 0
12322 // .. ==> 0XF8000240[22:22] = 0x00000000U
12323 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
12324 // .. FPGA_AXDS1_RST = 0
12325 // .. ==> 0XF8000240[21:21] = 0x00000000U
12326 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
12327 // .. FPGA_AXDS0_RST = 0
12328 // .. ==> 0XF8000240[20:20] = 0x00000000U
12329 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
12330 // .. reserved_2 = 0
12331 // .. ==> 0XF8000240[19:18] = 0x00000000U
12332 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
12333 // .. FSSW1_FPGA_RST = 0
12334 // .. ==> 0XF8000240[17:17] = 0x00000000U
12335 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
12336 // .. FSSW0_FPGA_RST = 0
12337 // .. ==> 0XF8000240[16:16] = 0x00000000U
12338 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
12339 // .. reserved_1 = 0
12340 // .. ==> 0XF8000240[15:14] = 0x00000000U
12341 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
12342 // .. FPGA_FMSW1_RST = 0
12343 // .. ==> 0XF8000240[13:13] = 0x00000000U
12344 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12345 // .. FPGA_FMSW0_RST = 0
12346 // .. ==> 0XF8000240[12:12] = 0x00000000U
12347 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12348 // .. FPGA_DMA3_RST = 0
12349 // .. ==> 0XF8000240[11:11] = 0x00000000U
12350 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
12351 // .. FPGA_DMA2_RST = 0
12352 // .. ==> 0XF8000240[10:10] = 0x00000000U
12353 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
12354 // .. FPGA_DMA1_RST = 0
12355 // .. ==> 0XF8000240[9:9] = 0x00000000U
12356 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
12357 // .. FPGA_DMA0_RST = 0
12358 // .. ==> 0XF8000240[8:8] = 0x00000000U
12359 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12361 // .. ==> 0XF8000240[7:4] = 0x00000000U
12362 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
12363 // .. FPGA3_OUT_RST = 0
12364 // .. ==> 0XF8000240[3:3] = 0x00000000U
12365 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
12366 // .. FPGA2_OUT_RST = 0
12367 // .. ==> 0XF8000240[2:2] = 0x00000000U
12368 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12369 // .. FPGA1_OUT_RST = 0
12370 // .. ==> 0XF8000240[1:1] = 0x00000000U
12371 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12372 // .. FPGA0_OUT_RST = 0
12373 // .. ==> 0XF8000240[0:0] = 0x00000000U
12374 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12376 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
12377 // .. FINISH: FPGA RESETS TO 0
12378 // .. START: AFI REGISTERS
12379 // .. .. START: AFI0 REGISTERS
12380 // .. .. FINISH: AFI0 REGISTERS
12381 // .. .. START: AFI1 REGISTERS
12382 // .. .. FINISH: AFI1 REGISTERS
12383 // .. .. START: AFI2 REGISTERS
12384 // .. .. FINISH: AFI2 REGISTERS
12385 // .. .. START: AFI3 REGISTERS
12386 // .. .. FINISH: AFI3 REGISTERS
12387 // .. FINISH: AFI REGISTERS
12388 // .. START: LOCK IT BACK
12389 // .. LOCK_KEY = 0X767B
12390 // .. ==> 0XF8000004[15:0] = 0x0000767BU
12391 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
12393 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12394 // .. FINISH: LOCK IT BACK
12402 #include "xil_io.h"
12404 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0;
12405 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0;
12406 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0;
12407 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0;
12408 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
12411 ps7_post_config(void)
12413 // Get the PS_VERSION on run time
12414 unsigned long si_ver = ps7GetSiliconVersion ();
12416 if (si_ver == PCW_SILICON_VERSION_1) {
12417 ret = ps7_config (ps7_post_config_1_0);
12418 if (ret != PS7_INIT_SUCCESS) return ret;
12419 } else if (si_ver == PCW_SILICON_VERSION_2) {
12420 ret = ps7_config (ps7_post_config_2_0);
12421 if (ret != PS7_INIT_SUCCESS) return ret;
12423 ret = ps7_config (ps7_post_config_3_0);
12424 if (ret != PS7_INIT_SUCCESS) return ret;
12426 return PS7_INIT_SUCCESS;
12432 // Get the PS_VERSION on run time
12433 unsigned long si_ver = ps7GetSiliconVersion ();
12437 if (si_ver == PCW_SILICON_VERSION_1) {
12438 ps7_mio_init_data = ps7_mio_init_data_1_0;
12439 ps7_pll_init_data = ps7_pll_init_data_1_0;
12440 ps7_clock_init_data = ps7_clock_init_data_1_0;
12441 ps7_ddr_init_data = ps7_ddr_init_data_1_0;
12442 ps7_peripherals_init_data = ps7_peripherals_init_data_1_0;
12445 } else if (si_ver == PCW_SILICON_VERSION_2) {
12446 ps7_mio_init_data = ps7_mio_init_data_2_0;
12447 ps7_pll_init_data = ps7_pll_init_data_2_0;
12448 ps7_clock_init_data = ps7_clock_init_data_2_0;
12449 ps7_ddr_init_data = ps7_ddr_init_data_2_0;
12450 ps7_peripherals_init_data = ps7_peripherals_init_data_2_0;
12454 ps7_mio_init_data = ps7_mio_init_data_3_0;
12455 ps7_pll_init_data = ps7_pll_init_data_3_0;
12456 ps7_clock_init_data = ps7_clock_init_data_3_0;
12457 ps7_ddr_init_data = ps7_ddr_init_data_3_0;
12458 ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
12463 ret = ps7_config (ps7_mio_init_data);
12464 if (ret != PS7_INIT_SUCCESS) return ret;
12467 ret = ps7_config (ps7_pll_init_data);
12468 if (ret != PS7_INIT_SUCCESS) return ret;
12471 ret = ps7_config (ps7_clock_init_data);
12472 if (ret != PS7_INIT_SUCCESS) return ret;
12475 ret = ps7_config (ps7_ddr_init_data);
12476 if (ret != PS7_INIT_SUCCESS) return ret;
12478 // Peripherals init
12479 ret = ps7_config (ps7_peripherals_init_data);
12480 if (ret != PS7_INIT_SUCCESS) return ret;
12481 //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver);
12482 return PS7_INIT_SUCCESS;