board/tqm8xx/tqm8xx.c

   1 /*
   2  * (C) Copyright 2000-2004
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #if 0
  25 #define DEBUG
  26 #endif
  27
  28 #include <common.h>
  29 #include <mpc8xx.h>
  30 #ifdef CONFIG_PS2MULT
  31 #include <ps2mult.h>
  32 #endif
  33
  34 /* ------------------------------------------------------------------------- */
  35
  36 static long int dram_size (long int, long int *, long int);
  37
  38 /* ------------------------------------------------------------------------- */
  39
  40 #define _NOT_USED_      0xFFFFFFFF
  41
  42 const uint sdram_table[] =
  43 {
  44         /*
  45          * Single Read. (Offset 0 in UPMA RAM)
  46          */
  47         0x1F0DFC04, 0xEEAFBC04, 0x11AF7C04, 0xEFBAFC00,
  48         0x1FF5FC47, /* last */
  49         /*
  50          * SDRAM Initialization (offset 5 in UPMA RAM)
  51          *
  52          * This is no UPM entry point. The following definition uses
  53          * the remaining space to establish an initialization
  54          * sequence, which is executed by a RUN command.
  55          *
  56          */
  57                     0x1FF5FC34, 0xEFEABC34, 0x1FB57C35, /* last */
  58         /*
  59          * Burst Read. (Offset 8 in UPMA RAM)
  60          */
  61         0x1F0DFC04, 0xEEAFBC04, 0x10AF7C04, 0xF0AFFC00,
  62         0xF0AFFC00, 0xF1AFFC00, 0xEFBAFC00, 0x1FF5FC47, /* last */
  63         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  64         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  65         /*
  66          * Single Write. (Offset 18 in UPMA RAM)
  67          */
  68         0x1F0DFC04, 0xEEABBC00, 0x01B27C04, 0x1FF5FC47, /* last */
  69         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  70         /*
  71          * Burst Write. (Offset 20 in UPMA RAM)
  72          */
  73         0x1F0DFC04, 0xEEABBC00, 0x10A77C00, 0xF0AFFC00,
  74         0xF0AFFC00, 0xE1BAFC04, 0x1FF5FC47, /* last */
  75                                             _NOT_USED_,
  76         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  77         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  78         /*
  79          * Refresh  (Offset 30 in UPMA RAM)
  80          */
  81         0x1FFD7C84, 0xFFFFFC04, 0xFFFFFC04, 0xFFFFFC04,
  82         0xFFFFFC84, 0xFFFFFC07, /* last */
  83                                 _NOT_USED_, _NOT_USED_,
  84         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  85         /*
  86          * Exception. (Offset 3c in UPMA RAM)
  87          */
  88         0x7FFFFC07, /* last */
  89                     _NOT_USED_, _NOT_USED_, _NOT_USED_,
  90 };
  91
  92 /* ------------------------------------------------------------------------- */
  93
  94
  95 /*
  96  * Check Board Identity:
  97  *
  98  * Test TQ ID string (TQM8xx...)
  99  * If present, check for "L" type (no second DRAM bank),
 100  * otherwise "L" type is assumed as default.
 101  *
 102  * Set board_type to 'L' for "L" type, 'M' for "M" type, 0 else.
 103  */
 104
 105 int checkboard (void)
 106 {
 107         DECLARE_GLOBAL_DATA_PTR;
 108
 109         unsigned char *s = getenv ("serial#");
 110
 111         puts ("Board: ");
 112
 113         if (!s || strncmp (s, "TQM8", 4)) {
 114                 puts ("### No HW ID - assuming TQM8xxL\n");
 115                 return (0);
 116         }
 117
 118         if ((*(s + 6) == 'L')) {        /* a TQM8xxL type */
 119                 gd->board_type = 'L';
 120         }
 121
 122         if ((*(s + 6) == 'M')) {        /* a TQM8xxM type */
 123                 gd->board_type = 'M';
 124         }
 125
 126         for (; *s; ++s) {
 127                 if (*s == ' ')
 128                         break;
 129                 putc (*s);
 130         }
 131 #if defined(CFG_866_CPUCLK_MIN) && defined(CFG_866_CPUCLK_MAX)
 132         printf ("  [%d.%d...%d.%d MHz]",
 133                 CFG_866_CPUCLK_MIN / 1000000,
 134                 ((CFG_866_CPUCLK_MIN % 1000000) + 50000) / 100000,
 135                 CFG_866_CPUCLK_MAX / 1000000,
 136                 ((CFG_866_CPUCLK_MAX % 1000000) + 50000) / 100000
 137         );
 138 #endif
 139         putc ('\n');
 140
 141         return (0);
 142 }
 143
 144 /* ------------------------------------------------------------------------- */
 145
 146 long int initdram (int board_type)
 147 {
 148         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 149         volatile memctl8xx_t *memctl = &immap->im_memctl;
 150         long int size8, size9, size10;
 151         long int size_b0 = 0;
 152         long int size_b1 = 0;
 153
 154         upmconfig (UPMA, (uint *) sdram_table,
 155                            sizeof (sdram_table) / sizeof (uint));
 156
 157         /*
 158          * Preliminary prescaler for refresh (depends on number of
 159          * banks): This value is selected for four cycles every 62.4 us
 160          * with two SDRAM banks or four cycles every 31.2 us with one
 161          * bank. It will be adjusted after memory sizing.
 162          */
 163         memctl->memc_mptpr = CFG_MPTPR_2BK_8K;
 164
 165         /*
 166          * The following value is used as an address (i.e. opcode) for
 167          * the LOAD MODE REGISTER COMMAND during SDRAM initialisation. If
 168          * the port size is 32bit the SDRAM does NOT "see" the lower two
 169          * address lines, i.e. mar=0x00000088 -> opcode=0x00000022 for
 170          * MICRON SDRAMs:
 171          * ->    0 00 010 0 010
 172          *       |  |   | |   +- Burst Length = 4
 173          *       |  |   | +----- Burst Type   = Sequential
 174          *       |  |   +------- CAS Latency  = 2
 175          *       |  +----------- Operating Mode = Standard
 176          *       +-------------- Write Burst Mode = Programmed Burst Length
 177          */
 178         memctl->memc_mar = 0x00000088;
 179
 180         /*
 181          * Map controller banks 2 and 3 to the SDRAM banks 2 and 3 at
 182          * preliminary addresses - these have to be modified after the
 183          * SDRAM size has been determined.
 184          */
 185         memctl->memc_or2 = CFG_OR2_PRELIM;
 186         memctl->memc_br2 = CFG_BR2_PRELIM;
 187
 188 #ifndef CONFIG_CAN_DRIVER
 189         if ((board_type != 'L') &&
 190             (board_type != 'M') ) {     /* "L" and "M" type boards have only one bank SDRAM */
 191                 memctl->memc_or3 = CFG_OR3_PRELIM;
 192                 memctl->memc_br3 = CFG_BR3_PRELIM;
 193         }
 194 #endif                                                  /* CONFIG_CAN_DRIVER */
 195
 196         memctl->memc_mamr = CFG_MAMR_8COL & (~(MAMR_PTAE));     /* no refresh yet */
 197
 198         udelay (200);
 199
 200         /* perform SDRAM initializsation sequence */
 201
 202         memctl->memc_mcr = 0x80004105;  /* SDRAM bank 0 */
 203         udelay (1);
 204         memctl->memc_mcr = 0x80004230;  /* SDRAM bank 0 - execute twice */
 205         udelay (1);
 206
 207 #ifndef CONFIG_CAN_DRIVER
 208         if ((board_type != 'L') &&
 209             (board_type != 'M') ) {     /* "L" and "M" type boards have only one bank SDRAM */
 210                 memctl->memc_mcr = 0x80006105;  /* SDRAM bank 1 */
 211                 udelay (1);
 212                 memctl->memc_mcr = 0x80006230;  /* SDRAM bank 1 - execute twice */
 213                 udelay (1);
 214         }
 215 #endif                                                  /* CONFIG_CAN_DRIVER */
 216
 217         memctl->memc_mamr |= MAMR_PTAE; /* enable refresh */
 218
 219         udelay (1000);
 220
 221         /*
 222          * Check Bank 0 Memory Size for re-configuration
 223          *
 224          * try 8 column mode
 225          */
 226         size8 = dram_size (CFG_MAMR_8COL, (ulong *) SDRAM_BASE2_PRELIM,
 227                                            SDRAM_MAX_SIZE);
 228         debug ("SDRAM Bank 0 in 8 column mode: %ld MB\n", size8 >> 20);
 229
 230         udelay (1000);
 231
 232         /*
 233          * try 9 column mode
 234          */
 235         size9 = dram_size (CFG_MAMR_9COL, (ulong *) SDRAM_BASE2_PRELIM,
 236                                            SDRAM_MAX_SIZE);
 237         debug ("SDRAM Bank 0 in 9 column mode: %ld MB\n", size9 >> 20);
 238
 239         udelay(1000);
 240
 241 #if defined(CFG_MAMR_10COL)
 242         /*
 243          * try 10 column mode
 244          */
 245         size10 = dram_size (CFG_MAMR_10COL, (ulong *) SDRAM_BASE2_PRELIM,
 246                                              SDRAM_MAX_SIZE);
 247         debug ("SDRAM Bank 0 in 10 column mode: %ld MB\n", size10 >> 20);
 248 #else
 249         size10 = 0;
 250 #endif /* CFG_MAMR_10COL */
 251
 252         if ((size8 < size10) && (size9 < size10)) {
 253                 size_b0 = size10;
 254         } else if ((size8 < size9) && (size10 < size9)) {
 255                 size_b0 = size9;
 256                 memctl->memc_mamr = CFG_MAMR_9COL;
 257                 udelay (500);
 258         } else {
 259                 size_b0 = size8;
 260                 memctl->memc_mamr = CFG_MAMR_8COL;
 261                 udelay (500);
 262         }
 263         debug ("SDRAM Bank 0: %ld MB\n", size_b0 >> 20);
 264
 265 #ifndef CONFIG_CAN_DRIVER
 266         if ((board_type != 'L') &&
 267             (board_type != 'M') ) {     /* "L" and "M" type boards have only one bank SDRAM */
 268                 /*
 269                  * Check Bank 1 Memory Size
 270                  * use current column settings
 271                  * [9 column SDRAM may also be used in 8 column mode,
 272                  *  but then only half the real size will be used.]
 273                  */
 274                 size_b1 = dram_size (memctl->memc_mamr, (ulong *) SDRAM_BASE3_PRELIM,
 275                                      SDRAM_MAX_SIZE);
 276                 debug ("SDRAM Bank 1: %ld MB\n", size_b1 >> 20);
 277         } else {
 278                 size_b1 = 0;
 279         }
 280 #endif  /* CONFIG_CAN_DRIVER */
 281
 282         udelay (1000);
 283
 284         /*
 285          * Adjust refresh rate depending on SDRAM type, both banks
 286          * For types > 128 MBit leave it at the current (fast) rate
 287          */
 288         if ((size_b0 < 0x02000000) && (size_b1 < 0x02000000)) {
 289                 /* reduce to 15.6 us (62.4 us / quad) */
 290                 memctl->memc_mptpr = CFG_MPTPR_2BK_4K;
 291                 udelay (1000);
 292         }
 293
 294         /*
 295          * Final mapping: map bigger bank first
 296          */
 297         if (size_b1 > size_b0) {        /* SDRAM Bank 1 is bigger - map first   */
 298
 299                 memctl->memc_or3 = ((-size_b1) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 300                 memctl->memc_br3 = (CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V;
 301
 302                 if (size_b0 > 0) {
 303                         /*
 304                          * Position Bank 0 immediately above Bank 1
 305                          */
 306                         memctl->memc_or2 = ((-size_b0) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 307                         memctl->memc_br2 = ((CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V)
 308                                            + size_b1;
 309                 } else {
 310                         unsigned long reg;
 311
 312                         /*
 313                          * No bank 0
 314                          *
 315                          * invalidate bank
 316                          */
 317                         memctl->memc_br2 = 0;
 318
 319                         /* adjust refresh rate depending on SDRAM type, one bank */
 320                         reg = memctl->memc_mptpr;
 321                         reg >>= 1;                      /* reduce to CFG_MPTPR_1BK_8K / _4K */
 322                         memctl->memc_mptpr = reg;
 323                 }
 324
 325         } else {                                        /* SDRAM Bank 0 is bigger - map first   */
 326
 327                 memctl->memc_or2 = ((-size_b0) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 328                 memctl->memc_br2 =
 329                                 (CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V;
 330
 331                 if (size_b1 > 0) {
 332                         /*
 333                          * Position Bank 1 immediately above Bank 0
 334                          */
 335                         memctl->memc_or3 =
 336                                         ((-size_b1) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 337                         memctl->memc_br3 =
 338                                         ((CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V)
 339                                         + size_b0;
 340                 } else {
 341                         unsigned long reg;
 342
 343 #ifndef CONFIG_CAN_DRIVER
 344                         /*
 345                          * No bank 1
 346                          *
 347                          * invalidate bank
 348                          */
 349                         memctl->memc_br3 = 0;
 350 #endif                                                  /* CONFIG_CAN_DRIVER */
 351
 352                         /* adjust refresh rate depending on SDRAM type, one bank */
 353                         reg = memctl->memc_mptpr;
 354                         reg >>= 1;                      /* reduce to CFG_MPTPR_1BK_8K / _4K */
 355                         memctl->memc_mptpr = reg;
 356                 }
 357         }
 358
 359         udelay (10000);
 360
 361 #ifdef  CONFIG_CAN_DRIVER
 362         /* Initialize OR3 / BR3 */
 363         memctl->memc_or3 = CFG_OR3_CAN;
 364         memctl->memc_br3 = CFG_BR3_CAN;
 365
 366         /* Initialize MBMR */
 367         memctl->memc_mbmr = MBMR_GPL_B4DIS;     /* GPL_B4 ouput line Disable */
 368
 369         /* Initialize UPMB for CAN: single read */
 370         memctl->memc_mdr = 0xFFFFC004;
 371         memctl->memc_mcr = 0x0100 | UPMB;
 372
 373         memctl->memc_mdr = 0x0FFFD004;
 374         memctl->memc_mcr = 0x0101 | UPMB;
 375
 376         memctl->memc_mdr = 0x0FFFC000;
 377         memctl->memc_mcr = 0x0102 | UPMB;
 378
 379         memctl->memc_mdr = 0x3FFFC004;
 380         memctl->memc_mcr = 0x0103 | UPMB;
 381
 382         memctl->memc_mdr = 0xFFFFDC05;
 383         memctl->memc_mcr = 0x0104 | UPMB;
 384
 385         /* Initialize UPMB for CAN: single write */
 386         memctl->memc_mdr = 0xFFFCC004;
 387         memctl->memc_mcr = 0x0118 | UPMB;
 388
 389         memctl->memc_mdr = 0xCFFCD004;
 390         memctl->memc_mcr = 0x0119 | UPMB;
 391
 392         memctl->memc_mdr = 0x0FFCC000;
 393         memctl->memc_mcr = 0x011A | UPMB;
 394
 395         memctl->memc_mdr = 0x7FFCC004;
 396         memctl->memc_mcr = 0x011B | UPMB;
 397
 398         memctl->memc_mdr = 0xFFFDCC05;
 399         memctl->memc_mcr = 0x011C | UPMB;
 400 #endif                                                  /* CONFIG_CAN_DRIVER */
 401
 402 #ifdef  CONFIG_ISP1362_USB
 403         /* Initialize OR5 / BR5 */
 404         memctl->memc_or5 = CFG_OR5_ISP1362;
 405         memctl->memc_br5 = CFG_BR5_ISP1362;
 406 #endif                                                  /* CONFIG_ISP1362_USB */
 407
 408
 409         return (size_b0 + size_b1);
 410 }
 411
 412 /* ------------------------------------------------------------------------- */
 413
 414 /*
 415  * Check memory range for valid RAM. A simple memory test determines
 416  * the actually available RAM size between addresses `base' and
 417  * `base + maxsize'. Some (not all) hardware errors are detected:
 418  * - short between address lines
 419  * - short between data lines
 420  */
 421
 422 static long int dram_size (long int mamr_value, long int *base, long int maxsize)
 423 {
 424         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 425         volatile memctl8xx_t *memctl = &immap->im_memctl;
 426
 427         memctl->memc_mamr = mamr_value;
 428
 429         return (get_ram_size(base, maxsize));
 430 }
 431
 432 /* ------------------------------------------------------------------------- */
 433
 434 #ifdef CONFIG_PS2MULT
 435
 436 #ifdef CONFIG_BMS2003
 437 #define BASE_BAUD ( 1843200 / 16 )
 438 struct serial_state rs_table[] = {
 439         { BASE_BAUD, 4,  (void*)0xec140000 },
 440         { BASE_BAUD, 2,  (void*)0xec150000 },
 441         { BASE_BAUD, 6,  (void*)0xec160000 },
 442         { BASE_BAUD, 10, (void*)0xec170000 },
 443 };
 444
 445 #ifdef CONFIG_BOARD_EARLY_INIT_R
 446 int board_early_init_r (void)
 447 {
 448         ps2mult_early_init();
 449         return (0);
 450 }
 451 #endif
 452 #endif /* CONFIG_BMS2003 */
 453
 454 #endif /* CONFIG_PS2MULT */
 455
 456 /* ------------------------------------------------------------------------- */
 457 #ifdef CONFIG_BMS2003
 458
 459 int misc_init_r (void)
 460 {
 461 #ifdef CONFIG_IDE_LED
 462         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 463
 464         /* Configure PA15 as output port */
 465         immap->im_ioport.iop_padir |= 0x0001;
 466         immap->im_ioport.iop_paodr |= 0x0001;
 467         immap->im_ioport.iop_papar &= ~0x0001;
 468         immap->im_ioport.iop_padat &= ~0x0001;  /* turn it off */
 469 #endif
 470         return (0);
 471 }
 472
 473 #ifdef CONFIG_IDE_LED
 474 void ide_led (uchar led, uchar status)
 475 {
 476         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 477
 478         /* We have one led for both pcmcia slots */
 479         if (status) {                           /* led on */
 480                 immap->im_ioport.iop_padat |= 0x0001;
 481         } else {
 482                 immap->im_ioport.iop_padat &= ~0x0001;
 483         }
 484 }
 485 #endif
 486
 487 #endif /* CONFIG_BMS2003 */
 488 /* ------------------------------------------------------------------------- */