board/tqm8xx/tqm8xx.c

   1 /*
   2  * (C) Copyright 2000-2006
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #if 0
  25 #define DEBUG
  26 #endif
  27
  28 #include <common.h>
  29 #include <mpc8xx.h>
  30 #ifdef CONFIG_PS2MULT
  31 #include <ps2mult.h>
  32 #endif
  33
  34 DECLARE_GLOBAL_DATA_PTR;
  35
  36 static long int dram_size (long int, long int *, long int);
  37
  38 #define _NOT_USED_      0xFFFFFFFF
  39
  40 const uint sdram_table[] =
  41 {
  42         /*
  43          * Single Read. (Offset 0 in UPMA RAM)
  44          */
  45         0x1F0DFC04, 0xEEAFBC04, 0x11AF7C04, 0xEFBAFC00,
  46         0x1FF5FC47, /* last */
  47         /*
  48          * SDRAM Initialization (offset 5 in UPMA RAM)
  49          *
  50          * This is no UPM entry point. The following definition uses
  51          * the remaining space to establish an initialization
  52          * sequence, which is executed by a RUN command.
  53          *
  54          */
  55                     0x1FF5FC34, 0xEFEABC34, 0x1FB57C35, /* last */
  56         /*
  57          * Burst Read. (Offset 8 in UPMA RAM)
  58          */
  59         0x1F0DFC04, 0xEEAFBC04, 0x10AF7C04, 0xF0AFFC00,
  60         0xF0AFFC00, 0xF1AFFC00, 0xEFBAFC00, 0x1FF5FC47, /* last */
  61         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  62         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  63         /*
  64          * Single Write. (Offset 18 in UPMA RAM)
  65          */
  66         0x1F0DFC04, 0xEEABBC00, 0x01B27C04, 0x1FF5FC47, /* last */
  67         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  68         /*
  69          * Burst Write. (Offset 20 in UPMA RAM)
  70          */
  71         0x1F0DFC04, 0xEEABBC00, 0x10A77C00, 0xF0AFFC00,
  72         0xF0AFFC00, 0xE1BAFC04, 0x1FF5FC47, /* last */
  73                                             _NOT_USED_,
  74         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  75         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  76         /*
  77          * Refresh  (Offset 30 in UPMA RAM)
  78          */
  79         0x1FFD7C84, 0xFFFFFC04, 0xFFFFFC04, 0xFFFFFC04,
  80         0xFFFFFC84, 0xFFFFFC07, /* last */
  81                                 _NOT_USED_, _NOT_USED_,
  82         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  83         /*
  84          * Exception. (Offset 3c in UPMA RAM)
  85          */
  86         0x7FFFFC07, /* last */
  87                     _NOT_USED_, _NOT_USED_, _NOT_USED_,
  88 };
  89
  90 /* ------------------------------------------------------------------------- */
  91
  92
  93 /*
  94  * Check Board Identity:
  95  *
  96  * Test TQ ID string (TQM8xx...)
  97  * If present, check for "L" type (no second DRAM bank),
  98  * otherwise "L" type is assumed as default.
  99  *
 100  * Set board_type to 'L' for "L" type, 'M' for "M" type, 0 else.
 101  */
 102
 103 int checkboard (void)
 104 {
 105         char *s = getenv ("serial#");
 106
 107         puts ("Board: ");
 108
 109         if (!s || strncmp (s, "TQM8", 4)) {
 110                 puts ("### No HW ID - assuming TQM8xxL\n");
 111                 return (0);
 112         }
 113
 114         if ((*(s + 6) == 'L')) {        /* a TQM8xxL type */
 115                 gd->board_type = 'L';
 116         }
 117
 118         if ((*(s + 6) == 'M')) {        /* a TQM8xxM type */
 119                 gd->board_type = 'M';
 120         }
 121
 122         if ((*(s + 6) == 'D')) {        /* a TQM885D type */
 123                 gd->board_type = 'D';
 124         }
 125
 126         for (; *s; ++s) {
 127                 if (*s == ' ')
 128                         break;
 129                 putc (*s);
 130         }
 131 #ifdef CONFIG_VIRTLAB2
 132         puts (" (Virtlab2)");
 133 #endif
 134         putc ('\n');
 135
 136         return (0);
 137 }
 138
 139 /* ------------------------------------------------------------------------- */
 140
 141 long int initdram (int board_type)
 142 {
 143         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 144         volatile memctl8xx_t *memctl = &immap->im_memctl;
 145         long int size8, size9, size10;
 146         long int size_b0 = 0;
 147         long int size_b1 = 0;
 148
 149         upmconfig (UPMA, (uint *) sdram_table,
 150                            sizeof (sdram_table) / sizeof (uint));
 151
 152         /*
 153          * Preliminary prescaler for refresh (depends on number of
 154          * banks): This value is selected for four cycles every 62.4 us
 155          * with two SDRAM banks or four cycles every 31.2 us with one
 156          * bank. It will be adjusted after memory sizing.
 157          */
 158         memctl->memc_mptpr = CFG_MPTPR_2BK_8K;
 159
 160         /*
 161          * The following value is used as an address (i.e. opcode) for
 162          * the LOAD MODE REGISTER COMMAND during SDRAM initialisation. If
 163          * the port size is 32bit the SDRAM does NOT "see" the lower two
 164          * address lines, i.e. mar=0x00000088 -> opcode=0x00000022 for
 165          * MICRON SDRAMs:
 166          * ->    0 00 010 0 010
 167          *       |  |   | |   +- Burst Length = 4
 168          *       |  |   | +----- Burst Type   = Sequential
 169          *       |  |   +------- CAS Latency  = 2
 170          *       |  +----------- Operating Mode = Standard
 171          *       +-------------- Write Burst Mode = Programmed Burst Length
 172          */
 173         memctl->memc_mar = 0x00000088;
 174
 175         /*
 176          * Map controller banks 2 and 3 to the SDRAM banks 2 and 3 at
 177          * preliminary addresses - these have to be modified after the
 178          * SDRAM size has been determined.
 179          */
 180         memctl->memc_or2 = CFG_OR2_PRELIM;
 181         memctl->memc_br2 = CFG_BR2_PRELIM;
 182
 183 #ifndef CONFIG_CAN_DRIVER
 184         if ((board_type != 'L') &&
 185             (board_type != 'M') &&
 186             (board_type != 'D') ) {     /* "L" and "M" type boards have only one bank SDRAM */
 187                 memctl->memc_or3 = CFG_OR3_PRELIM;
 188                 memctl->memc_br3 = CFG_BR3_PRELIM;
 189         }
 190 #endif                                                  /* CONFIG_CAN_DRIVER */
 191
 192         memctl->memc_mamr = CFG_MAMR_8COL & (~(MAMR_PTAE));     /* no refresh yet */
 193
 194         udelay (200);
 195
 196         /* perform SDRAM initializsation sequence */
 197
 198         memctl->memc_mcr = 0x80004105;  /* SDRAM bank 0 */
 199         udelay (1);
 200         memctl->memc_mcr = 0x80004230;  /* SDRAM bank 0 - execute twice */
 201         udelay (1);
 202
 203 #ifndef CONFIG_CAN_DRIVER
 204         if ((board_type != 'L') &&
 205             (board_type != 'M') &&
 206             (board_type != 'D') ) {     /* only one SDRAM bank on L, M and D modules */
 207                 memctl->memc_mcr = 0x80006105;  /* SDRAM bank 1 */
 208                 udelay (1);
 209                 memctl->memc_mcr = 0x80006230;  /* SDRAM bank 1 - execute twice */
 210                 udelay (1);
 211         }
 212 #endif                                                  /* CONFIG_CAN_DRIVER */
 213
 214         memctl->memc_mamr |= MAMR_PTAE; /* enable refresh */
 215
 216         udelay (1000);
 217
 218         /*
 219          * Check Bank 0 Memory Size for re-configuration
 220          *
 221          * try 8 column mode
 222          */
 223         size8 = dram_size (CFG_MAMR_8COL, SDRAM_BASE2_PRELIM, SDRAM_MAX_SIZE);
 224         debug ("SDRAM Bank 0 in 8 column mode: %ld MB\n", size8 >> 20);
 225
 226         udelay (1000);
 227
 228         /*
 229          * try 9 column mode
 230          */
 231         size9 = dram_size (CFG_MAMR_9COL, SDRAM_BASE2_PRELIM, SDRAM_MAX_SIZE);
 232         debug ("SDRAM Bank 0 in 9 column mode: %ld MB\n", size9 >> 20);
 233
 234         udelay(1000);
 235
 236 #if defined(CFG_MAMR_10COL)
 237         /*
 238          * try 10 column mode
 239          */
 240         size10 = dram_size (CFG_MAMR_10COL, SDRAM_BASE2_PRELIM, SDRAM_MAX_SIZE);
 241         debug ("SDRAM Bank 0 in 10 column mode: %ld MB\n", size10 >> 20);
 242 #else
 243         size10 = 0;
 244 #endif /* CFG_MAMR_10COL */
 245
 246         if ((size8 < size10) && (size9 < size10)) {
 247                 size_b0 = size10;
 248         } else if ((size8 < size9) && (size10 < size9)) {
 249                 size_b0 = size9;
 250                 memctl->memc_mamr = CFG_MAMR_9COL;
 251                 udelay (500);
 252         } else {
 253                 size_b0 = size8;
 254                 memctl->memc_mamr = CFG_MAMR_8COL;
 255                 udelay (500);
 256         }
 257         debug ("SDRAM Bank 0: %ld MB\n", size_b0 >> 20);
 258
 259 #ifndef CONFIG_CAN_DRIVER
 260         if ((board_type != 'L') &&
 261             (board_type != 'M') &&
 262             (board_type != 'D') ) {     /* "L" and "M" type boards have only one bank SDRAM */
 263                 /*
 264                  * Check Bank 1 Memory Size
 265                  * use current column settings
 266                  * [9 column SDRAM may also be used in 8 column mode,
 267                  *  but then only half the real size will be used.]
 268                  */
 269                 size_b1 = dram_size (memctl->memc_mamr, (long int *)SDRAM_BASE3_PRELIM,
 270                                      SDRAM_MAX_SIZE);
 271                 debug ("SDRAM Bank 1: %ld MB\n", size_b1 >> 20);
 272         } else {
 273                 size_b1 = 0;
 274         }
 275 #endif  /* CONFIG_CAN_DRIVER */
 276
 277         udelay (1000);
 278
 279         /*
 280          * Adjust refresh rate depending on SDRAM type, both banks
 281          * For types > 128 MBit leave it at the current (fast) rate
 282          */
 283         if ((size_b0 < 0x02000000) && (size_b1 < 0x02000000)) {
 284                 /* reduce to 15.6 us (62.4 us / quad) */
 285                 memctl->memc_mptpr = CFG_MPTPR_2BK_4K;
 286                 udelay (1000);
 287         }
 288
 289         /*
 290          * Final mapping: map bigger bank first
 291          */
 292         if (size_b1 > size_b0) {        /* SDRAM Bank 1 is bigger - map first   */
 293
 294                 memctl->memc_or3 = ((-size_b1) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 295                 memctl->memc_br3 = (CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V;
 296
 297                 if (size_b0 > 0) {
 298                         /*
 299                          * Position Bank 0 immediately above Bank 1
 300                          */
 301                         memctl->memc_or2 = ((-size_b0) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 302                         memctl->memc_br2 = ((CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V)
 303                                            + size_b1;
 304                 } else {
 305                         unsigned long reg;
 306
 307                         /*
 308                          * No bank 0
 309                          *
 310                          * invalidate bank
 311                          */
 312                         memctl->memc_br2 = 0;
 313
 314                         /* adjust refresh rate depending on SDRAM type, one bank */
 315                         reg = memctl->memc_mptpr;
 316                         reg >>= 1;                      /* reduce to CFG_MPTPR_1BK_8K / _4K */
 317                         memctl->memc_mptpr = reg;
 318                 }
 319
 320         } else {                                        /* SDRAM Bank 0 is bigger - map first   */
 321
 322                 memctl->memc_or2 = ((-size_b0) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 323                 memctl->memc_br2 =
 324                                 (CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V;
 325
 326                 if (size_b1 > 0) {
 327                         /*
 328                          * Position Bank 1 immediately above Bank 0
 329                          */
 330                         memctl->memc_or3 =
 331                                         ((-size_b1) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 332                         memctl->memc_br3 =
 333                                         ((CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V)
 334                                         + size_b0;
 335                 } else {
 336                         unsigned long reg;
 337
 338 #ifndef CONFIG_CAN_DRIVER
 339                         /*
 340                          * No bank 1
 341                          *
 342                          * invalidate bank
 343                          */
 344                         memctl->memc_br3 = 0;
 345 #endif                                                  /* CONFIG_CAN_DRIVER */
 346
 347                         /* adjust refresh rate depending on SDRAM type, one bank */
 348                         reg = memctl->memc_mptpr;
 349                         reg >>= 1;                      /* reduce to CFG_MPTPR_1BK_8K / _4K */
 350                         memctl->memc_mptpr = reg;
 351                 }
 352         }
 353
 354         udelay (10000);
 355
 356 #ifdef  CONFIG_CAN_DRIVER
 357         /* UPM initialization for CAN @ CLKOUT <= 66 MHz */
 358
 359         /* Initialize OR3 / BR3 */
 360         memctl->memc_or3 = CFG_OR3_CAN;
 361         memctl->memc_br3 = CFG_BR3_CAN;
 362
 363         /* Initialize MBMR */
 364         memctl->memc_mbmr = MBMR_GPL_B4DIS;     /* GPL_B4 ouput line Disable */
 365
 366         /* Initialize UPMB for CAN: single read */
 367         memctl->memc_mdr = 0xFFFFCC04;
 368         memctl->memc_mcr = 0x0100 | UPMB;
 369
 370         memctl->memc_mdr = 0x0FFFD004;
 371         memctl->memc_mcr = 0x0101 | UPMB;
 372
 373         memctl->memc_mdr = 0x0FFFC000;
 374         memctl->memc_mcr = 0x0102 | UPMB;
 375
 376         memctl->memc_mdr = 0x3FFFC004;
 377         memctl->memc_mcr = 0x0103 | UPMB;
 378
 379         memctl->memc_mdr = 0xFFFFDC07;
 380         memctl->memc_mcr = 0x0104 | UPMB;
 381
 382         /* Initialize UPMB for CAN: single write */
 383         memctl->memc_mdr = 0xFFFCCC04;
 384         memctl->memc_mcr = 0x0118 | UPMB;
 385
 386         memctl->memc_mdr = 0xCFFCDC04;
 387         memctl->memc_mcr = 0x0119 | UPMB;
 388
 389         memctl->memc_mdr = 0x3FFCC000;
 390         memctl->memc_mcr = 0x011A | UPMB;
 391
 392         memctl->memc_mdr = 0xFFFCC004;
 393         memctl->memc_mcr = 0x011B | UPMB;
 394
 395         memctl->memc_mdr = 0xFFFDC405;
 396         memctl->memc_mcr = 0x011C | UPMB;
 397 #endif                                                  /* CONFIG_CAN_DRIVER */
 398
 399 #ifdef  CONFIG_ISP1362_USB
 400         /* Initialize OR5 / BR5 */
 401         memctl->memc_or5 = CFG_OR5_ISP1362;
 402         memctl->memc_br5 = CFG_BR5_ISP1362;
 403 #endif                                                  /* CONFIG_ISP1362_USB */
 404
 405
 406         return (size_b0 + size_b1);
 407 }
 408
 409 /* ------------------------------------------------------------------------- */
 410
 411 /*
 412  * Check memory range for valid RAM. A simple memory test determines
 413  * the actually available RAM size between addresses `base' and
 414  * `base + maxsize'. Some (not all) hardware errors are detected:
 415  * - short between address lines
 416  * - short between data lines
 417  */
 418
 419 static long int dram_size (long int mamr_value, long int *base, long int maxsize)
 420 {
 421         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 422         volatile memctl8xx_t *memctl = &immap->im_memctl;
 423
 424         memctl->memc_mamr = mamr_value;
 425
 426         return (get_ram_size(base, maxsize));
 427 }
 428
 429 /* ------------------------------------------------------------------------- */
 430
 431 #ifdef CONFIG_PS2MULT
 432
 433 #ifdef CONFIG_HMI10
 434 #define BASE_BAUD ( 1843200 / 16 )
 435 struct serial_state rs_table[] = {
 436         { BASE_BAUD, 4,  (void*)0xec140000 },
 437         { BASE_BAUD, 2,  (void*)0xec150000 },
 438         { BASE_BAUD, 6,  (void*)0xec160000 },
 439         { BASE_BAUD, 10, (void*)0xec170000 },
 440 };
 441
 442 #ifdef CONFIG_BOARD_EARLY_INIT_R
 443 int board_early_init_r (void)
 444 {
 445         ps2mult_early_init();
 446         return (0);
 447 }
 448 #endif
 449 #endif /* CONFIG_HMI10 */
 450
 451 #endif /* CONFIG_PS2MULT */
 452
 453 /* ---------------------------------------------------------------------------- */
 454 /* HMI10 specific stuff                                                         */
 455 /* ---------------------------------------------------------------------------- */
 456 #ifdef CONFIG_HMI10
 457
 458 int misc_init_r (void)
 459 {
 460 # ifdef CONFIG_IDE_LED
 461         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 462
 463         /* Configure PA15 as output port */
 464         immap->im_ioport.iop_padir |= 0x0001;
 465         immap->im_ioport.iop_paodr |= 0x0001;
 466         immap->im_ioport.iop_papar &= ~0x0001;
 467         immap->im_ioport.iop_padat &= ~0x0001;  /* turn it off */
 468 # endif
 469         return (0);
 470 }
 471
 472 # ifdef CONFIG_IDE_LED
 473 void ide_led (uchar led, uchar status)
 474 {
 475         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 476
 477         /* We have one led for both pcmcia slots */
 478         if (status) {                           /* led on */
 479                 immap->im_ioport.iop_padat |= 0x0001;
 480         } else {
 481                 immap->im_ioport.iop_padat &= ~0x0001;
 482         }
 483 }
 484 # endif
 485 #endif  /* CONFIG_HMI10 */
 486
 487 /* ---------------------------------------------------------------------------- */
 488 /* NSCU specific stuff                                                          */
 489 /* ---------------------------------------------------------------------------- */
 490 #ifdef CONFIG_NSCU
 491
 492 int misc_init_r (void)
 493 {
 494         volatile immap_t *immr = (immap_t *) CFG_IMMR;
 495
 496         /* wake up ethernet module */
 497         immr->im_ioport.iop_pcpar &= ~0x0004; /* GPIO pin       */
 498         immr->im_ioport.iop_pcdir |=  0x0004; /* output         */
 499         immr->im_ioport.iop_pcso  &= ~0x0004; /* for clarity    */
 500         immr->im_ioport.iop_pcdat |=  0x0004; /* enable         */
 501
 502         return (0);
 503 }
 504 #endif  /* CONFIG_NSCU */
 505
 506 /* ------------------------------------------------------------------------- */