board/tqc/tqm8xx/tqm8xx.c

   1 /*
   2  * (C) Copyright 2000-2006
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #if 0
  25 #define DEBUG
  26 #endif
  27
  28 #include <common.h>
  29 #include <mpc8xx.h>
  30 #ifdef CONFIG_PS2MULT
  31 #include <ps2mult.h>
  32 #endif
  33
  34 DECLARE_GLOBAL_DATA_PTR;
  35
  36 static long int dram_size (long int, long int *, long int);
  37
  38 #define _NOT_USED_      0xFFFFFFFF
  39
  40 /* UPM initialization table for SDRAM: 40, 50, 66 MHz CLKOUT @ CAS latency 2, tWR=2 */
  41 const uint sdram_table[] =
  42 {
  43         /*
  44          * Single Read. (Offset 0 in UPMA RAM)
  45          */
  46         0x1F0DFC04, 0xEEAFBC04, 0x11AF7C04, 0xEFBAFC00,
  47         0x1FF5FC47, /* last */
  48         /*
  49          * SDRAM Initialization (offset 5 in UPMA RAM)
  50          *
  51          * This is no UPM entry point. The following definition uses
  52          * the remaining space to establish an initialization
  53          * sequence, which is executed by a RUN command.
  54          *
  55          */
  56                     0x1FF5FC34, 0xEFEABC34, 0x1FB57C35, /* last */
  57         /*
  58          * Burst Read. (Offset 8 in UPMA RAM)
  59          */
  60         0x1F0DFC04, 0xEEAFBC04, 0x10AF7C04, 0xF0AFFC00,
  61         0xF0AFFC00, 0xF1AFFC00, 0xEFBAFC00, 0x1FF5FC47, /* last */
  62         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  63         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  64         /*
  65          * Single Write. (Offset 18 in UPMA RAM)
  66          */
  67         0x1F0DFC04, 0xEEABBC00, 0x11B77C04, 0xEFFAFC44,
  68         0x1FF5FC47, /* last */
  69                     _NOT_USED_, _NOT_USED_, _NOT_USED_,
  70         /*
  71          * Burst Write. (Offset 20 in UPMA RAM)
  72          */
  73         0x1F0DFC04, 0xEEABBC00, 0x10A77C00, 0xF0AFFC00,
  74         0xF0AFFC00, 0xF0AFFC04, 0xE1BAFC44, 0x1FF5FC47, /* last */
  75         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  76         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  77         /*
  78          * Refresh  (Offset 30 in UPMA RAM)
  79          */
  80         0x1FFD7C84, 0xFFFFFC04, 0xFFFFFC04, 0xFFFFFC04,
  81         0xFFFFFC84, 0xFFFFFC07, /* last */
  82                                 _NOT_USED_, _NOT_USED_,
  83         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
  84         /*
  85          * Exception. (Offset 3c in UPMA RAM)
  86          */
  87         0xFFFFFC07, /* last */
  88                     _NOT_USED_, _NOT_USED_, _NOT_USED_,
  89 };
  90
  91 /* ------------------------------------------------------------------------- */
  92
  93
  94 /*
  95  * Check Board Identity:
  96  *
  97  * Test TQ ID string (TQM8xx...)
  98  * If present, check for "L" type (no second DRAM bank),
  99  * otherwise "L" type is assumed as default.
 100  *
 101  * Set board_type to 'L' for "L" type, 'M' for "M" type, 0 else.
 102  */
 103
 104 int checkboard (void)
 105 {
 106         char *s = getenv ("serial#");
 107
 108         puts ("Board: ");
 109
 110         if (!s || strncmp (s, "TQM8", 4)) {
 111                 puts ("### No HW ID - assuming TQM8xxL\n");
 112                 return (0);
 113         }
 114
 115         if ((*(s + 6) == 'L')) {        /* a TQM8xxL type */
 116                 gd->board_type = 'L';
 117         }
 118
 119         if ((*(s + 6) == 'M')) {        /* a TQM8xxM type */
 120                 gd->board_type = 'M';
 121         }
 122
 123         if ((*(s + 6) == 'D')) {        /* a TQM885D type */
 124                 gd->board_type = 'D';
 125         }
 126
 127         for (; *s; ++s) {
 128                 if (*s == ' ')
 129                         break;
 130                 putc (*s);
 131         }
 132 #ifdef CONFIG_VIRTLAB2
 133         puts (" (Virtlab2)");
 134 #endif
 135         putc ('\n');
 136
 137         return (0);
 138 }
 139
 140 /* ------------------------------------------------------------------------- */
 141
 142 long int initdram (int board_type)
 143 {
 144         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 145         volatile memctl8xx_t *memctl = &immap->im_memctl;
 146         long int size8, size9, size10;
 147         long int size_b0 = 0;
 148         long int size_b1 = 0;
 149
 150         upmconfig (UPMA, (uint *) sdram_table,
 151                            sizeof (sdram_table) / sizeof (uint));
 152
 153         /*
 154          * Preliminary prescaler for refresh (depends on number of
 155          * banks): This value is selected for four cycles every 62.4 us
 156          * with two SDRAM banks or four cycles every 31.2 us with one
 157          * bank. It will be adjusted after memory sizing.
 158          */
 159         memctl->memc_mptpr = CFG_MPTPR_2BK_8K;
 160
 161         /*
 162          * The following value is used as an address (i.e. opcode) for
 163          * the LOAD MODE REGISTER COMMAND during SDRAM initialisation. If
 164          * the port size is 32bit the SDRAM does NOT "see" the lower two
 165          * address lines, i.e. mar=0x00000088 -> opcode=0x00000022 for
 166          * MICRON SDRAMs:
 167          * ->    0 00 010 0 010
 168          *       |  |   | |   +- Burst Length = 4
 169          *       |  |   | +----- Burst Type   = Sequential
 170          *       |  |   +------- CAS Latency  = 2
 171          *       |  +----------- Operating Mode = Standard
 172          *       +-------------- Write Burst Mode = Programmed Burst Length
 173          */
 174         memctl->memc_mar = 0x00000088;
 175
 176         /*
 177          * Map controller banks 2 and 3 to the SDRAM banks 2 and 3 at
 178          * preliminary addresses - these have to be modified after the
 179          * SDRAM size has been determined.
 180          */
 181         memctl->memc_or2 = CFG_OR2_PRELIM;
 182         memctl->memc_br2 = CFG_BR2_PRELIM;
 183
 184 #ifndef CONFIG_CAN_DRIVER
 185         if ((board_type != 'L') &&
 186             (board_type != 'M') &&
 187             (board_type != 'D') ) {     /* only one SDRAM bank on L, M and D modules */
 188                 memctl->memc_or3 = CFG_OR3_PRELIM;
 189                 memctl->memc_br3 = CFG_BR3_PRELIM;
 190         }
 191 #endif                                                  /* CONFIG_CAN_DRIVER */
 192
 193         memctl->memc_mamr = CFG_MAMR_8COL & (~(MAMR_PTAE));     /* no refresh yet */
 194
 195         udelay (200);
 196
 197         /* perform SDRAM initializsation sequence */
 198
 199         memctl->memc_mcr = 0x80004105;  /* SDRAM bank 0 */
 200         udelay (1);
 201         memctl->memc_mcr = 0x80004230;  /* SDRAM bank 0 - execute twice */
 202         udelay (1);
 203
 204 #ifndef CONFIG_CAN_DRIVER
 205         if ((board_type != 'L') &&
 206             (board_type != 'M') &&
 207             (board_type != 'D') ) {     /* only one SDRAM bank on L, M and D modules */
 208                 memctl->memc_mcr = 0x80006105;  /* SDRAM bank 1 */
 209                 udelay (1);
 210                 memctl->memc_mcr = 0x80006230;  /* SDRAM bank 1 - execute twice */
 211                 udelay (1);
 212         }
 213 #endif                                                  /* CONFIG_CAN_DRIVER */
 214
 215         memctl->memc_mamr |= MAMR_PTAE; /* enable refresh */
 216
 217         udelay (1000);
 218
 219         /*
 220          * Check Bank 0 Memory Size for re-configuration
 221          *
 222          * try 8 column mode
 223          */
 224         size8 = dram_size (CFG_MAMR_8COL, SDRAM_BASE2_PRELIM, SDRAM_MAX_SIZE);
 225         debug ("SDRAM Bank 0 in 8 column mode: %ld MB\n", size8 >> 20);
 226
 227         udelay (1000);
 228
 229         /*
 230          * try 9 column mode
 231          */
 232         size9 = dram_size (CFG_MAMR_9COL, SDRAM_BASE2_PRELIM, SDRAM_MAX_SIZE);
 233         debug ("SDRAM Bank 0 in 9 column mode: %ld MB\n", size9 >> 20);
 234
 235         udelay(1000);
 236
 237 #if defined(CFG_MAMR_10COL)
 238         /*
 239          * try 10 column mode
 240          */
 241         size10 = dram_size (CFG_MAMR_10COL, SDRAM_BASE2_PRELIM, SDRAM_MAX_SIZE);
 242         debug ("SDRAM Bank 0 in 10 column mode: %ld MB\n", size10 >> 20);
 243 #else
 244         size10 = 0;
 245 #endif /* CFG_MAMR_10COL */
 246
 247         if ((size8 < size10) && (size9 < size10)) {
 248                 size_b0 = size10;
 249         } else if ((size8 < size9) && (size10 < size9)) {
 250                 size_b0 = size9;
 251                 memctl->memc_mamr = CFG_MAMR_9COL;
 252                 udelay (500);
 253         } else {
 254                 size_b0 = size8;
 255                 memctl->memc_mamr = CFG_MAMR_8COL;
 256                 udelay (500);
 257         }
 258         debug ("SDRAM Bank 0: %ld MB\n", size_b0 >> 20);
 259
 260 #ifndef CONFIG_CAN_DRIVER
 261         if ((board_type != 'L') &&
 262             (board_type != 'M') &&
 263             (board_type != 'D') ) {     /* only one SDRAM bank on L, M and D modules */
 264                 /*
 265                  * Check Bank 1 Memory Size
 266                  * use current column settings
 267                  * [9 column SDRAM may also be used in 8 column mode,
 268                  *  but then only half the real size will be used.]
 269                  */
 270                 size_b1 = dram_size (memctl->memc_mamr, (long int *)SDRAM_BASE3_PRELIM,
 271                                      SDRAM_MAX_SIZE);
 272                 debug ("SDRAM Bank 1: %ld MB\n", size_b1 >> 20);
 273         } else {
 274                 size_b1 = 0;
 275         }
 276 #endif  /* CONFIG_CAN_DRIVER */
 277
 278         udelay (1000);
 279
 280         /*
 281          * Adjust refresh rate depending on SDRAM type, both banks
 282          * For types > 128 MBit leave it at the current (fast) rate
 283          */
 284         if ((size_b0 < 0x02000000) && (size_b1 < 0x02000000)) {
 285                 /* reduce to 15.6 us (62.4 us / quad) */
 286                 memctl->memc_mptpr = CFG_MPTPR_2BK_4K;
 287                 udelay (1000);
 288         }
 289
 290         /*
 291          * Final mapping: map bigger bank first
 292          */
 293         if (size_b1 > size_b0) {        /* SDRAM Bank 1 is bigger - map first   */
 294
 295                 memctl->memc_or3 = ((-size_b1) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 296                 memctl->memc_br3 = (CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V;
 297
 298                 if (size_b0 > 0) {
 299                         /*
 300                          * Position Bank 0 immediately above Bank 1
 301                          */
 302                         memctl->memc_or2 = ((-size_b0) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 303                         memctl->memc_br2 = ((CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V)
 304                                            + size_b1;
 305                 } else {
 306                         unsigned long reg;
 307
 308                         /*
 309                          * No bank 0
 310                          *
 311                          * invalidate bank
 312                          */
 313                         memctl->memc_br2 = 0;
 314
 315                         /* adjust refresh rate depending on SDRAM type, one bank */
 316                         reg = memctl->memc_mptpr;
 317                         reg >>= 1;                      /* reduce to CFG_MPTPR_1BK_8K / _4K */
 318                         memctl->memc_mptpr = reg;
 319                 }
 320
 321         } else {                                        /* SDRAM Bank 0 is bigger - map first   */
 322
 323                 memctl->memc_or2 = ((-size_b0) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 324                 memctl->memc_br2 =
 325                                 (CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V;
 326
 327                 if (size_b1 > 0) {
 328                         /*
 329                          * Position Bank 1 immediately above Bank 0
 330                          */
 331                         memctl->memc_or3 =
 332                                         ((-size_b1) & 0xFFFF0000) | CFG_OR_TIMING_SDRAM;
 333                         memctl->memc_br3 =
 334                                         ((CFG_SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V)
 335                                         + size_b0;
 336                 } else {
 337                         unsigned long reg;
 338
 339 #ifndef CONFIG_CAN_DRIVER
 340                         /*
 341                          * No bank 1
 342                          *
 343                          * invalidate bank
 344                          */
 345                         memctl->memc_br3 = 0;
 346 #endif                                                  /* CONFIG_CAN_DRIVER */
 347
 348                         /* adjust refresh rate depending on SDRAM type, one bank */
 349                         reg = memctl->memc_mptpr;
 350                         reg >>= 1;                      /* reduce to CFG_MPTPR_1BK_8K / _4K */
 351                         memctl->memc_mptpr = reg;
 352                 }
 353         }
 354
 355         udelay (10000);
 356
 357 #ifdef  CONFIG_CAN_DRIVER
 358         /* UPM initialization for CAN @ CLKOUT <= 66 MHz */
 359
 360         /* Initialize OR3 / BR3 */
 361         memctl->memc_or3 = CFG_OR3_CAN;
 362         memctl->memc_br3 = CFG_BR3_CAN;
 363
 364         /* Initialize MBMR */
 365         memctl->memc_mbmr = MBMR_GPL_B4DIS;     /* GPL_B4 ouput line Disable */
 366
 367         /* Initialize UPMB for CAN: single read */
 368         memctl->memc_mdr = 0xFFFFCC04;
 369         memctl->memc_mcr = 0x0100 | UPMB;
 370
 371         memctl->memc_mdr = 0x0FFFD004;
 372         memctl->memc_mcr = 0x0101 | UPMB;
 373
 374         memctl->memc_mdr = 0x0FFFC000;
 375         memctl->memc_mcr = 0x0102 | UPMB;
 376
 377         memctl->memc_mdr = 0x3FFFC004;
 378         memctl->memc_mcr = 0x0103 | UPMB;
 379
 380         memctl->memc_mdr = 0xFFFFDC07;
 381         memctl->memc_mcr = 0x0104 | UPMB;
 382
 383         /* Initialize UPMB for CAN: single write */
 384         memctl->memc_mdr = 0xFFFCCC04;
 385         memctl->memc_mcr = 0x0118 | UPMB;
 386
 387         memctl->memc_mdr = 0xCFFCDC04;
 388         memctl->memc_mcr = 0x0119 | UPMB;
 389
 390         memctl->memc_mdr = 0x3FFCC000;
 391         memctl->memc_mcr = 0x011A | UPMB;
 392
 393         memctl->memc_mdr = 0xFFFCC004;
 394         memctl->memc_mcr = 0x011B | UPMB;
 395
 396         memctl->memc_mdr = 0xFFFDC405;
 397         memctl->memc_mcr = 0x011C | UPMB;
 398 #endif                                                  /* CONFIG_CAN_DRIVER */
 399
 400 #ifdef  CONFIG_ISP1362_USB
 401         /* Initialize OR5 / BR5 */
 402         memctl->memc_or5 = CFG_OR5_ISP1362;
 403         memctl->memc_br5 = CFG_BR5_ISP1362;
 404 #endif                                                  /* CONFIG_ISP1362_USB */
 405
 406
 407         return (size_b0 + size_b1);
 408 }
 409
 410 /* ------------------------------------------------------------------------- */
 411
 412 /*
 413  * Check memory range for valid RAM. A simple memory test determines
 414  * the actually available RAM size between addresses `base' and
 415  * `base + maxsize'. Some (not all) hardware errors are detected:
 416  * - short between address lines
 417  * - short between data lines
 418  */
 419
 420 static long int dram_size (long int mamr_value, long int *base, long int maxsize)
 421 {
 422         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 423         volatile memctl8xx_t *memctl = &immap->im_memctl;
 424
 425         memctl->memc_mamr = mamr_value;
 426
 427         return (get_ram_size(base, maxsize));
 428 }
 429
 430 /* ------------------------------------------------------------------------- */
 431
 432 #ifdef CONFIG_PS2MULT
 433
 434 #ifdef CONFIG_HMI10
 435 #define BASE_BAUD ( 1843200 / 16 )
 436 struct serial_state rs_table[] = {
 437         { BASE_BAUD, 4,  (void*)0xec140000 },
 438         { BASE_BAUD, 2,  (void*)0xec150000 },
 439         { BASE_BAUD, 6,  (void*)0xec160000 },
 440         { BASE_BAUD, 10, (void*)0xec170000 },
 441 };
 442
 443 #ifdef CONFIG_BOARD_EARLY_INIT_R
 444 int board_early_init_r (void)
 445 {
 446         ps2mult_early_init();
 447         return (0);
 448 }
 449 #endif
 450 #endif /* CONFIG_HMI10 */
 451
 452 #endif /* CONFIG_PS2MULT */
 453
 454 /* ---------------------------------------------------------------------------- */
 455 /* HMI10 specific stuff                                                         */
 456 /* ---------------------------------------------------------------------------- */
 457 #ifdef CONFIG_HMI10
 458
 459 int misc_init_r (void)
 460 {
 461 # ifdef CONFIG_IDE_LED
 462         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 463
 464         /* Configure PA15 as output port */
 465         immap->im_ioport.iop_padir |= 0x0001;
 466         immap->im_ioport.iop_paodr |= 0x0001;
 467         immap->im_ioport.iop_papar &= ~0x0001;
 468         immap->im_ioport.iop_padat &= ~0x0001;  /* turn it off */
 469 # endif
 470         return (0);
 471 }
 472
 473 # ifdef CONFIG_IDE_LED
 474 void ide_led (uchar led, uchar status)
 475 {
 476         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 477
 478         /* We have one led for both pcmcia slots */
 479         if (status) {                           /* led on */
 480                 immap->im_ioport.iop_padat |= 0x0001;
 481         } else {
 482                 immap->im_ioport.iop_padat &= ~0x0001;
 483         }
 484 }
 485 # endif
 486 #endif  /* CONFIG_HMI10 */
 487
 488 /* ---------------------------------------------------------------------------- */
 489 /* NSCU specific stuff                                                          */
 490 /* ---------------------------------------------------------------------------- */
 491 #ifdef CONFIG_NSCU
 492
 493 int misc_init_r (void)
 494 {
 495         volatile immap_t *immr = (immap_t *) CFG_IMMR;
 496
 497         /* wake up ethernet module */
 498         immr->im_ioport.iop_pcpar &= ~0x0004; /* GPIO pin       */
 499         immr->im_ioport.iop_pcdir |=  0x0004; /* output         */
 500         immr->im_ioport.iop_pcso  &= ~0x0004; /* for clarity    */
 501         immr->im_ioport.iop_pcdat |=  0x0004; /* enable         */
 502
 503         return (0);
 504 }
 505 #endif  /* CONFIG_NSCU */
 506
 507 /* ---------------------------------------------------------------------------- */
 508 /* TK885D specific initializaion                                                */
 509 /* ---------------------------------------------------------------------------- */
 510 #ifdef CONFIG_TK885D
 511 #include <miiphy.h>
 512 int last_stage_init(void)
 513 {
 514         const unsigned char phy[] = {CONFIG_FEC1_PHY, CONFIG_FEC2_PHY};
 515         unsigned short reg;
 516         int ret, i = 100;
 517         char *s;
 518
 519         mii_init();
 520         /* Without this delay 0xff is read from the UART buffer later in
 521          * abortboot() and autoboot is aborted */
 522         udelay(10000);
 523         while (tstc() && i--)
 524                 (void)getc();
 525
 526         /* Check if auto-negotiation is prohibited */
 527         s = getenv("phy_auto_nego");
 528
 529         if (!s || !strcmp(s, "on"))
 530                 /* Nothing to do - autonegotiation by default */
 531                 return 0;
 532
 533         for (i = 0; i < 2; i++) {
 534                 ret = miiphy_read("FEC ETHERNET", phy[i], PHY_BMCR, &reg);
 535                 if (ret) {
 536                         printf("Cannot read BMCR on PHY %d\n", phy[i]);
 537                         return 0;
 538                 }
 539                 /* Auto-negotiation off, hard set full duplex, 100Mbps */
 540                 ret = miiphy_write("FEC ETHERNET", phy[i],
 541                                    PHY_BMCR, (reg | PHY_BMCR_100MB |
 542                                               PHY_BMCR_DPLX) & ~PHY_BMCR_AUTON);
 543                 if (ret) {
 544                         printf("Cannot write BMCR on PHY %d\n", phy[i]);
 545                         return 0;
 546                 }
 547         }
 548
 549         return 0;
 550 }
 551
 552 #endif
 553
 554 /* ------------------------------------------------------------------------- */