board/samsung/universal/lowlevel_init.S

   1 /*
   2  * Memory Setup stuff - taken from blob memsetup.S
   3  *
   4  * Copyright (C) 2009 Samsung Electronics
   5  * Kyungmin Park <kyungmin.park@samsung.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <config.h>
  27 #include <version.h>
  28 #include <asm/arch/cpu.h>
  29 #include <asm/arch/mem.h>
  30 #include <asm/arch/gpio.h>
  31 #include <asm/arch/clock.h>
  32 #include <asm/arch/power.h>
  33 #include <asm/arch/watchdog.h>
  34 #include <asm/arch/interrupt.h>
  35
  36 /*
  37  * Register usages:
  38  *
  39  * r5 has zero always
  40  * r7 has S5PC100 GPIO base, 0xE0300000
  41  * r8 has real GPIO base, 0xE0300000, 0xE0200000 at S5PC100, S5PC110 repectively
  42  */
  43
  44 _TEXT_BASE:
  45         .word   TEXT_BASE
  46
  47         .globl lowlevel_init
  48 lowlevel_init:
  49         mov     r9, lr
  50
  51         /* r5 has always zero */
  52         mov     r5, #0
  53
  54         ldr     r7, =S5PC100_GPIO_BASE(0)
  55         ldr     r8, =S5PC100_GPIO_BASE(0)
  56         /* Read CPU ID */
  57         ldr     r2, =S5PC1XX_PRO_ID
  58         ldr     r0, [r2]
  59         mov     r1, #0x00010000
  60         and     r0, r0, r1
  61         cmp     r0, r5
  62         beq     100f
  63         ldr     r8, =S5PC110_GPIO_BASE(0)
  64 100:
  65         /* Turn on KEY_LED_ON [GPJ4(1)] */
  66         cmp     r7, r8
  67         addeq   r0, r8, #S5PC100_GPIO_J4_OFFSET
  68         addne   r0, r8, #S5PC110_GPIO_J4_OFFSET
  69         ldr     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
  70         bic     r1, r1, #(0xf << 4)                     @ 1 * 4-bit
  71         orr     r1, r1, #(0x1 << 4)
  72         str     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
  73
  74         ldr     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
  75 #ifdef CONFIG_ONENAND_IPL
  76 #if 0
  77         orr     r1, r1, #(1 << 1)                       @ 1 * 1-bit
  78 #endif
  79 #else
  80         bic     r1, r1, #(1 << 1)
  81 #endif
  82         str     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
  83
  84         /* IO retension release */
  85         ldreq   r0, =S5PC100_OTHERS                     @0xE0108200
  86         ldrne   r0, =S5PC110_OTHERS                     @0xE010E000
  87         ldreq   r1, [r0]
  88         ldreq   r2, =(1 << 31)                          @IO_RET_REL
  89         orreq   r1, r1, r2
  90         streq   r1, [r0]
  91
  92         /* Disable Watchdog */
  93         cmp     r7, r8
  94         ldreq   r0, =S5PC100_WATCHDOG_BASE              @0xEA200000
  95         ldrne   r0, =S5PC110_WATCHDOG_BASE              @0xE2700000
  96         str     r5, [r0]
  97
  98 #ifndef CONFIG_ONENAND_IPL
  99         /* setting SRAM */
 100         cmp     r7, r8
 101         ldreq   r0, =S5PC100_SROMC_BASE
 102         ldrne   r0, =S5PC110_SROMC_BASE
 103         ldr     r1, =0x9
 104         str     r1, [r0]
 105 #endif
 106
 107         /* S5PC100 has 3 groups of interrupt sources */
 108         cmp     r7, r8
 109         ldreq   r0, =S5PC100_VIC0_BASE                  @0xE4000000
 110         ldrne   r0, =S5PC110_VIC0_BASE                  @0xF2000000
 111         add     r1, r0, #0x00100000
 112         add     r2, r0, #0x00200000
 113
 114         /* Disable all interrupts (VIC0, VIC1 and VIC2) */
 115         mvn     r3, #0x0
 116         str     r3, [r0, #VIC_INTENCLEAR_OFFSET]
 117         str     r3, [r1, #VIC_INTENCLEAR_OFFSET]
 118         str     r3, [r2, #VIC_INTENCLEAR_OFFSET]
 119
 120 #ifndef CONFIG_ONENAND_IPL
 121         /* Set all interrupts as IRQ */
 122         str     r5, [r0, #VIC_INTSELECT_OFFSET]
 123         str     r5, [r1, #VIC_INTSELECT_OFFSET]
 124         str     r5, [r2, #VIC_INTSELECT_OFFSET]
 125
 126         /* Pending Interrupt Clear */
 127         str     r5, [r0, #VIC_INTADDRESS_OFFSET]
 128         str     r5, [r1, #VIC_INTADDRESS_OFFSET]
 129         str     r5, [r2, #VIC_INTADDRESS_OFFSET]
 130 #endif
 131
 132 #ifndef CONFIG_ONENAND_IPL
 133         /* for UART */
 134         bl      uart_asm_init
 135
 136         /* for DMA */
 137         bl      dma_asm_init
 138 #endif
 139
 140 #ifdef CONFIG_ONENAND_IPL
 141         /* init system clock */
 142         bl      system_clock_init
 143
 144         bl      mem_ctrl_asm_init
 145
 146         cmp     r7, r8
 147         /* Wakeup support. Don't know if it's going to be used, untested. */
 148         ldreq   r0, =S5PC100_RST_STAT
 149         ldrne   r0, =S5PC110_RST_STAT
 150         ldr     r1, [r0]
 151         bne     110f
 152         bic     r1, r1, #0xfffffff7
 153         mov     r2, #(1 << 3)
 154         b       200f
 155 110:
 156         bic     r1, r1, #0xfffeffff
 157         mov     r2, #(1 << 16)
 158 200:
 159         cmp     r1, r2
 160         beq     wakeup_reset
 161 #endif
 162 1:
 163         mov     lr, r9
 164         mov     pc, lr
 165
 166 #ifdef CONFIG_ONENAND_IPL
 167 wakeup_reset:
 168
 169         /* Turn on 7color [GPJ4(2)] at universal */
 170         cmp     r7, r8
 171         addeq   r0, r8, #S5PC100_GPIO_J4_OFFSET
 172         addne   r0, r8, #S5PC110_GPIO_J4_OFFSET
 173         ldr     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 174         bic     r1, r1, #(0xf << 8)                     @ 2 * 4-bit
 175         orr     r1, r1, #(0x1 << 8)
 176         str     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 177
 178         ldr     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 179         orr     r1, r1, #(1 << 2)                       @ 2 * 1-bit
 180         str     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 181
 182         /* Clear wakeup status register */
 183         ldreq   r0, =S5PC100_WAKEUP_STAT
 184         ldrne   r0, =S5PC110_WAKEUP_STAT
 185         ldr     r1, [r0]
 186         str     r1, [r0]
 187
 188         /* Load return address and jump to kernel */
 189         ldreq   r0, =S5PC100_INFORM0
 190         ldrne   r0, =S5PC110_INFORM0
 191
 192         /* r1 = physical address of s5pc100_cpu_resume function */
 193         ldr     r1, [r0]
 194
 195         /* Jump to kernel (sleep-s5pc100.S) */
 196         mov     pc, r1
 197         nop
 198         nop
 199 #endif
 200
 201 /*
 202  * system_clock_init: Initialize core clock and bus clock.
 203  * void system_clock_init(void)
 204  */
 205 system_clock_init:
 206         ldr     r0, =S5PC1XX_CLOCK_BASE         @ 0xE0100000
 207
 208         /* Check S5PC100 */
 209         cmp     r7, r8
 210         bne     110f
 211 100:
 212         /* Set Lock Time */
 213         ldr     r1, =0xe10                      @ Locktime : 0xe10 = 3600
 214         str     r1, [r0, #0x000]                @ S5PC100_APLL_LOCK
 215         str     r1, [r0, #0x004]                @ S5PC100_MPLL_LOCK
 216         str     r1, [r0, #0x008]                @ S5PC100_EPLL_LOCK
 217         str     r1, [r0, #0x00C]                @ S5PC100_HPLL_LOCK
 218
 219         /* S5P_APLL_CON */
 220 #ifdef CONFIG_CLK_667_166_83
 221         ldr     r1, =0x81bc0400         @ SDIV 0, PDIV 4, MDIV 444 (1333MHz)
 222 #elif defined(CONFIG_CLK_666_166_66)
 223         ldr     r1, =0x814d0301         @ SDIV 1, PDIV 3, MDIV 333 (1333MHz)
 224 #elif defined(CONFIG_CLK_600_150_75)
 225         ldr     r1, =0x812C0300         @ SDIV 0, PDIV 3, MDIV 300 (1200MHz)
 226 #elif defined(CONFIG_CLK_533_133_66)
 227         ldr     r1, =0x810b0300         @ SDIV 0, PDIV 3, MDIV 267 (1066MHz)
 228 #elif defined(CONFIG_CLK_500_166_66)
 229         ldr     r1, =0x81f40301         @ SDIV 1, PDIV 3, MDIV 500 (1000MHz)
 230 #elif defined(CONFIG_CLK_467_117_59)
 231         ldr     r1, =0x826E0401         @ SDIV 1, PDIV 4, MDIV 622 (933MHz)
 232 #elif defined(CONFIG_CLK_400_100_50)
 233         ldr     r1, =0x81900301         @ SDIV 1, PDIV 3, MDIV 400 (800MHz)
 234 #else
 235 #error you should set the correct clock configuration
 236 #endif
 237         str     r1, [r0, #0x100]
 238         /* S5P_MPLL_CON */
 239         ldr     r1, =0x80590201         @ SDIV 1, PDIV 2, MDIV 89 (267MHz)
 240         str     r1, [r0, #0x104]
 241         /* S5P_EPLL_CON */
 242         ldr     r1, =0x80870303         @ SDIV 3, PDIV 3, MDIV 135 (67.5MHz)
 243         str     r1, [r0, #0x108]
 244         /* S5P_HPLL_CON */
 245         ldr     r1, =0x80600603         @ SDIV 3, PDIV 6, MDIV 96
 246         str     r1, [r0, #0x10C]
 247
 248         ldr     r1, [r0, #0x300]
 249         ldr     r2, =0x00003fff
 250         bic     r1, r1, r2
 251 #ifdef CONFIG_CLK_800_166_66
 252         ldr     r2, =0x00011401
 253 #elif defined(CONFIG_CLK_500_166_66)
 254         ldr     r2, =0x00011201
 255 #elif defined(CONFIG_CLK_666_166_66)
 256         ldr     r2, =0x00011300
 257 #else
 258         ldr     r2, =0x00011301
 259 #endif
 260         orr     r1, r1, r2
 261         str     r1, [r0, #0x300]
 262         ldr     r1, [r0, #0x304]
 263         ldr     r2, =0x00011110
 264         orr     r1, r1, r2
 265         str     r1, [r0, #0x304]
 266         ldr     r1, =0x00000001
 267         str     r1, [r0, #0x308]
 268
 269         /* Set Source Clock */
 270         ldr     r1, =0x00001111                 @ A, M, E, HPLL Muxing
 271         str     r1, [r0, #0x200]                @ S5PC1XX_CLK_SRC0
 272
 273         b       200f
 274 110:
 275         /* Set Clock divider */
 276         ldr     r1, =0x14131330         @ 1:1:4:4, 1:4:5
 277         str     r1, [r0, #0x300]
 278
 279         /* Set Lock Time */
 280         ldr     r1, =0xe10                      @ Locktime : 0xe10 = 3600
 281         str     r1, [r0, #0x000]                @ S5PC110_APLL_LOCK
 282         str     r1, [r0, #0x010]                @ S5PC110_MPLL_LOCK
 283         str     r1, [r0, #0x018]                @ S5PC110_EPLL_LOCK
 284         str     r1, [r0, #0x020]                @ S5PC110_VPLL_LOCK
 285
 286         /* S5PC110_APLL_CON */
 287         ldr     r1, =0x80C80601         @ 800MHz
 288         str     r1, [r0, #0x100]
 289         /* S5PC110_MPLL_CON */
 290         ldr     r1, =0x829B0C01         @ 667MHz
 291         str     r1, [r0, #0x108]
 292         /* S5PC110_EPLL_CON */
 293         ldr     r1, =0x80600602         @  96MHz
 294         str     r1, [r0, #0x110]
 295         /* S5PC110_VPLL_CON */
 296         ldr     r1, =0x806C0603         @  54MHz
 297         str     r1, [r0, #0x120]
 298
 299         /* Set Source Clock */
 300         ldr     r1, =0x10001111                 @ A, M, E, VPLL Muxing
 301         str     r1, [r0, #0x200]                @ S5PC1XX_CLK_SRC0
 302
 303         /* OneDRAM(DMC0) clock setting */
 304         ldr     r1, =0x01000000
 305         str     r1, [r0, #0x218]
 306         ldr     r1, =0x30000000
 307         str     r1, [r0, #0x318]
 308
 309         ldr     r1, =0x00909000
 310         str     r1, [r0, #0x500]
 311
 312 200:
 313         /* wait at least 200us to stablize all clock */
 314         mov     r2, #0x10000
 315 1:      subs    r2, r2, #1
 316         bne     1b
 317
 318         mov     pc, lr
 319
 320 #ifndef CONFIG_ONENAND_IPL
 321 /*
 322  * uart_asm_init: Initialize UART's pins
 323  */
 324 uart_asm_init:
 325         /* set GPIO to enable UART0-UART4 */
 326         mov     r0, r8
 327         ldr     r1, =0x22222222
 328         str     r1, [r0, #S5PC100_GPIO_A0_OFFSET]               @ GPA0_CON
 329         ldr     r1, =0x00002222
 330         str     r1, [r0, #S5PC100_GPIO_A1_OFFSET]               @ GPA1_CON
 331
 332         /* Check S5PC100 */
 333         cmp     r7, r8
 334         bne     110f
 335
 336         /* UART_SEL GPK0[5] at S5PC100 */
 337         add     r0, r8, #S5PC100_GPIO_K0_OFFSET
 338         ldr     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 339         bic     r1, r1, #(0xf << 20)            @ 20 = 5 * 4-bit
 340         orr     r1, r1, #(0x1 << 20)            @ Output
 341         str     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 342
 343         ldr     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 344         bic     r1, r1, #(0x3 << 10)            @ 10 = 5 * 2-bit
 345         orr     r1, r1, #(0x2 << 10)            @ Pull-up enabled
 346         str     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 347
 348         ldr     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 349         orr     r1, r1, #(1 << 5)               @ 5 = 5 * 1-bit
 350         str     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 351         b       200f
 352 110:
 353         /*
 354          * Note that the following address
 355          * 0xE020'0360 is reserved address at S5PC100
 356          */
 357         /* UART_SEL MP0_5[7] at S5PC110 */
 358         add     r0, r8, #S5PC110_GPIO_MP0_5_OFFSET
 359         ldr     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 360         bic     r1, r1, #(0xf << 28)            @ 28 = 7 * 4-bit
 361         orr     r1, r1, #(0x1 << 28)            @ Output
 362         str     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 363
 364         ldr     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 365         bic     r1, r1, #(0x3 << 14)            @ 14 = 7 * 2-bit
 366         orr     r1, r1, #(0x2 << 14)            @ Pull-up enabled
 367         str     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 368
 369         ldr     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 370         orr     r1, r1, #(1 << 7)               @ 7 = 7 * 1-bit
 371         str     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 372 200:
 373         mov     pc, lr
 374
 375 /*
 376  * dma_asm_init: Initialize DMA
 377  */
 378 dma_asm_init:
 379         cmp     r7, r8
 380         ldreq   r0, =0xE3800000                 @ TZPC0
 381         ldrne   r0, =0xF1500000                 @ TZPC0
 382         mov     r1, #0x0
 383         str     r1, [r0]
 384         mov     r1, #0xff
 385         str     r1, [r0, #0x804]
 386         str     r1, [r0, #0x810]
 387
 388         cmp     r7, r8
 389         ldreq   r0, =0xE2800000                 @ TZPC1
 390         ldrne   r0, =0xFAD00000                 @ TZPC1
 391         str     r1, [r0, #0x804]
 392         str     r1, [r0, #0x810]
 393         str     r1, [r0, #0x81C]
 394
 395         cmp     r7, r8
 396         ldreq   r0, =0xE2900000                 @ TZPC2
 397         ldrne   r0, =0xE0600000                 @ TZPC2
 398         str     r1, [r0, #0x804]
 399         str     r1, [r0, #0x810]
 400
 401         mov     pc, lr
 402
 403 #endif