board/samsung/universal/lowlevel_init.S

   1 /*
   2  * Memory Setup stuff - taken from blob memsetup.S
   3  *
   4  * Copyright (C) 2009 Samsung Electronics
   5  * Kyungmin Park <kyungmin.park@samsung.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <config.h>
  27 #include <version.h>
  28 #include <asm/arch/cpu.h>
  29 #include <asm/arch/mem.h>
  30 #include <asm/arch/gpio.h>
  31 #include <asm/arch/clock.h>
  32 #include <asm/arch/power.h>
  33 #include <asm/arch/watchdog.h>
  34 #include <asm/arch/interrupt.h>
  35
  36 /*
  37  * Register usages:
  38  *
  39  * r5 has zero always
  40  * r7 has S5PC100 GPIO base, 0xE0300000
  41  * r8 has real GPIO base, 0xE0300000, 0xE0200000 at S5PC100, S5PC110 repectively
  42  */
  43
  44 _TEXT_BASE:
  45         .word   TEXT_BASE
  46
  47         .globl lowlevel_init
  48 lowlevel_init:
  49         mov     r9, lr
  50
  51         /* r5 has always zero */
  52         mov     r5, #0
  53
  54         ldr     r7, =S5PC100_GPIO_BASE(0)
  55         ldr     r8, =S5PC100_GPIO_BASE(0)
  56         /* Read CPU ID */
  57         ldr     r2, =S5PC1XX_PRO_ID
  58         ldr     r0, [r2]
  59         mov     r1, #0x00010000
  60         and     r0, r0, r1
  61         cmp     r0, r5
  62         beq     100f
  63         ldr     r8, =S5PC110_GPIO_BASE(0)
  64 100:
  65         /* Turn on KEY_LED_ON [GPJ4(1)] */
  66         cmp     r7, r8
  67         addeq   r0, r8, #S5PC100_GPIO_J4_OFFSET
  68         addne   r0, r8, #S5PC110_GPIO_J4_OFFSET
  69         ldr     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
  70         bic     r1, r1, #(0xf << 4)                     @ 1 * 4-bit
  71         orr     r1, r1, #(0x1 << 4)
  72         str     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
  73
  74         ldr     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
  75 #ifdef CONFIG_ONENAND_IPL
  76         orr     r1, r1, #(1 << 1)                       @ 1 * 1-bit
  77 #else
  78         bic     r1, r1, #(1 << 1)
  79 #endif
  80         str     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
  81
  82         /* IO retension release */
  83         ldr     r0, =S5P_OTHERS                         @0xE0108200
  84         ldr     r1, [r0]
  85         ldr     r2, =(1 << 31)                          @IO_RET_REL
  86         orr     r1, r1, r2
  87         str     r1, [r0]
  88
  89         /* Disable Watchdog */
  90         cmp     r7, r8
  91         ldreq   r0, =S5PC100_WATCHDOG_BASE              @0xEA200000
  92         ldrne   r0, =S5PC110_WATCHDOG_BASE              @0xE2700000
  93         str     r5, [r0]
  94
  95 #ifndef CONFIG_ONENAND_IPL
  96         /* setting SRAM */
  97         cmp     r7, r8
  98         ldreq   r0, =S5PC100_SROMC_BASE
  99         ldrne   r0, =S5PC110_SROMC_BASE
 100         ldr     r1, =0x9
 101         str     r1, [r0]
 102 #endif
 103
 104         /* S5PC100 has 3 groups of interrupt sources */
 105         cmp     r7, r8
 106         ldreq   r0, =S5PC100_VIC0_BASE                  @0xE4000000
 107         ldrne   r0, =S5PC110_VIC0_BASE                  @0xF2000000
 108         add     r1, r0, #0x00100000
 109         add     r2, r0, #0x00200000
 110
 111         /* Disable all interrupts (VIC0, VIC1 and VIC2) */
 112         mvn     r3, #0x0
 113         str     r3, [r0, #VIC_INTENCLEAR_OFFSET]
 114         str     r3, [r1, #VIC_INTENCLEAR_OFFSET]
 115         str     r3, [r2, #VIC_INTENCLEAR_OFFSET]
 116
 117 #ifndef CONFIG_ONENAND_IPL
 118         /* Set all interrupts as IRQ */
 119         str     r5, [r0, #VIC_INTSELECT_OFFSET]
 120         str     r5, [r1, #VIC_INTSELECT_OFFSET]
 121         str     r5, [r2, #VIC_INTSELECT_OFFSET]
 122
 123         /* Pending Interrupt Clear */
 124         str     r5, [r0, #VIC_INTADDRESS_OFFSET]
 125         str     r5, [r1, #VIC_INTADDRESS_OFFSET]
 126         str     r5, [r2, #VIC_INTADDRESS_OFFSET]
 127 #endif
 128
 129 #ifndef CONFIG_ONENAND_IPL
 130         /* for UART */
 131         bl      uart_asm_init
 132
 133         /* for DMA */
 134         bl      dma_asm_init
 135 #endif
 136
 137 #ifdef CONFIG_ONENAND_IPL
 138         /* init system clock */
 139         bl      system_clock_init
 140
 141         bl      mem_ctrl_asm_init
 142
 143         /* Wakeup support. Don't know if it's going to be used, untested. */
 144         ldr     r0, =S5P_RST_STAT
 145         ldr     r1, [r0]
 146         bic     r1, r1, #0xfffffff7
 147         cmp     r1, #0x8
 148         beq     wakeup_reset
 149 #endif
 150
 151 1:
 152         mov     lr, r9
 153         mov     pc, lr
 154
 155 #ifdef CONFIG_ONENAND_IPL
 156 wakeup_reset:
 157
 158         /* Turn on 7color [GPJ4(2)] at universal */
 159         cmp     r7, r8
 160         addeq   r0, r8, #S5PC100_GPIO_J4_OFFSET
 161         addne   r0, r8, #S5PC110_GPIO_J4_OFFSET
 162         ldr     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 163         bic     r1, r1, #(0xf << 8)                     @ 2 * 4-bit
 164         orr     r1, r1, #(0x1 << 8)
 165         str     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 166
 167         ldr     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 168         orr     r1, r1, #(1 << 2)                       @ 2 * 1-bit
 169         str     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 170
 171         /* Clear wakeup status register */
 172         ldr     r0, =S5P_WAKEUP_STAT
 173         ldr     r1, [r0]
 174         str     r1, [r0]
 175
 176         /* Load return address and jump to kernel */
 177         ldr     r0, =S5P_INFORM0
 178
 179         /* r1 = physical address of s5pc100_cpu_resume function */
 180         ldr     r1, [r0]
 181
 182         /* Jump to kernel (sleep-s5pc100.S) */
 183         mov     pc, r1
 184         nop
 185         nop
 186 #endif
 187
 188 /*
 189  * system_clock_init: Initialize core clock and bus clock.
 190  * void system_clock_init(void)
 191  */
 192 system_clock_init:
 193         ldr     r6, =S5P_PA_CLK                 @ 0xE0100000
 194
 195         /* Check S5PC100 */
 196         cmp     r7, r8
 197         bne     110f
 198
 199         /* Set Lock Time */
 200         ldr     r1, =0xe10                      @ Locktime : 0xe10 = 3600
 201         str     r1, [r6, #0x000]                @ S5P_APLL_LOCK
 202         str     r1, [r6, #0x004]                @ S5P_MPLL_LOCK
 203         str     r1, [r6, #0x008]                @ S5P_EPLL_LOCK
 204         str     r1, [r6, #0x00C]                @ S5P_HPLL_LOCK
 205
 206         /* S5P_APLL_CON */
 207 #ifdef CONFIG_CLK_667_166_83
 208         ldr     r1, =0x81bc0400         @ SDIV 0, PDIV 4, MDIV 444 (1333MHz)
 209 #elif defined(CONFIG_CLK_666_166_66)
 210         ldr     r1, =0x814d0301         @ SDIV 1, PDIV 3, MDIV 333 (1333MHz)
 211 #elif defined(CONFIG_CLK_600_150_75)
 212         ldr     r1, =0x812C0300         @ SDIV 0, PDIV 3, MDIV 300 (1200MHz)
 213 #elif defined(CONFIG_CLK_533_133_66)
 214         ldr     r1, =0x810b0300         @ SDIV 0, PDIV 3, MDIV 267 (1066MHz)
 215 #elif defined(CONFIG_CLK_500_166_66)
 216         ldr     r1, =0x81f40301         @ SDIV 1, PDIV 3, MDIV 500 (1000MHz)
 217 #elif defined(CONFIG_CLK_467_117_59)
 218         ldr     r1, =0x826E0401         @ SDIV 1, PDIV 4, MDIV 622 (933MHz)
 219 #elif defined(CONFIG_CLK_400_100_50)
 220         ldr     r1, =0x81900301         @ SDIV 1, PDIV 3, MDIV 400 (800MHz)
 221 #else
 222 #error you should set the correct clock configuration
 223 #endif
 224         str     r1, [r6, #0x100]
 225         /* S5P_MPLL_CON */
 226         ldr     r1, =0x80590201         @ SDIV 1, PDIV 2, MDIV 89 (267MHz)
 227         str     r1, [r6, #0x104]
 228         /* S5P_EPLL_CON */
 229         ldr     r1, =0x80870303         @ SDIV 3, PDIV 3, MDIV 135 (67.5MHz)
 230         str     r1, [r6, #0x108]
 231         /* S5P_HPLL_CON */
 232         ldr     r1, =0x80600603         @ SDIV 3, PDIV 6, MDIV 96
 233         str     r1, [r6, #0x10C]
 234         b       200f
 235 110:
 236         /* Set Lock Time */
 237         ldr     r1, =0xe10                      @ Locktime : 0xe10 = 3600
 238         str     r1, [r6, #0x000]                @ S5P_APLL_LOCK
 239         str     r1, [r6, #0x008]                @ S5P_MPLL_LOCK
 240         str     r1, [r6, #0x010]                @ S5P_EPLL_LOCK
 241         str     r1, [r6, #0x020]                @ S5P_VPLL_LOCK
 242
 243         /* S5P_APLL_CON */
 244 #ifdef CONFIG_CLK_667_166_83
 245         ldr     r1, =0x81bc0400         @ SDIV 0, PDIV 4, MDIV 444 (1333MHz)
 246 #elif defined(CONFIG_CLK_666_166_66)
 247         ldr     r1, =0x814d0301         @ SDIV 1, PDIV 3, MDIV 333 (1333MHz)
 248 #elif defined(CONFIG_CLK_600_150_75)
 249         ldr     r1, =0x812C0300         @ SDIV 0, PDIV 3, MDIV 300 (1200MHz)
 250 #elif defined(CONFIG_CLK_533_133_66)
 251         ldr     r1, =0x810b0300         @ SDIV 0, PDIV 3, MDIV 267 (1066MHz)
 252 #elif defined(CONFIG_CLK_500_166_66)
 253         ldr     r1, =0x81f40301         @ SDIV 1, PDIV 3, MDIV 500 (1000MHz)
 254 #elif defined(CONFIG_CLK_467_117_59)
 255         ldr     r1, =0x826E0401         @ SDIV 1, PDIV 4, MDIV 622 (933MHz)
 256 #elif defined(CONFIG_CLK_400_100_50)
 257         ldr     r1, =0x81900301         @ SDIV 1, PDIV 3, MDIV 400 (800MHz)
 258 #else
 259 #error you should set the correct clock configuration
 260 #endif
 261         ldr     r1, =0x80C80601
 262         str     r1, [r6, #0x100]
 263         /* S5P_MPLL_CON */
 264         ldr     r1, =0x80590201         @ SDIV 1, PDIV 2, MDIV 89 (267MHz)
 265         str     r1, [r6, #0x108]
 266         /* S5P_EPLL_CON */
 267         ldr     r1, =0x80870303         @ SDIV 3, PDIV 3, MDIV 135 (67.5MHz)
 268         str     r1, [r6, #0x110]
 269         /* S5P_VPLL_CON */
 270         ldr     r1, =0x80600603         @ SDIV 3, PDIV 6, MDIV 96
 271         str     r1, [r6, #0x120]
 272
 273 200:
 274         /* Set Clock divider */
 275         ldr     r1, [r6, #0x300]
 276         ldr     r2, =0x00003fff
 277         bic     r1, r1, r2
 278 #ifdef CONFIG_CLK_800_166_66
 279         ldr     r2, =0x00011401
 280 #elif defined(CONFIG_CLK_500_166_66)
 281         ldr     r2, =0x00011201
 282 #elif defined(CONFIG_CLK_666_166_66)
 283         ldr     r2, =0x00011300
 284 #else
 285         ldr     r2, =0x00011301
 286 #endif
 287         orr     r1, r1, r2
 288         str     r1, [r6, #0x300]
 289         ldr     r1, [r6, #0x304]
 290         ldr     r2, =0x00011110
 291         orr     r1, r1, r2
 292         str     r1, [r6, #0x304]
 293         ldr     r1, =0x00000001
 294         str     r1, [r6, #0x308]
 295
 296         /* Set Source Clock */
 297         ldr     r1, =0x1111                     @ A, M, E, HPLL Muxing
 298         str     r1, [r6, #0x200]                @ S5P_CLK_SRC0
 299
 300         /* wait at least 200us to stablize all clock */
 301         mov     r2, #0x10000
 302 1:      subs    r2, r2, #1
 303         bne     1b
 304
 305         mov     pc, lr
 306
 307 #ifndef CONFIG_ONENAND_IPL
 308 /*
 309  * uart_asm_init: Initialize UART's pins
 310  */
 311 uart_asm_init:
 312         /* set GPIO to enable UART0-UART4 */
 313         mov     r0, r8
 314         ldr     r1, =0x22222222
 315         str     r1, [r0, #S5PC100_GPIO_A0_OFFSET]               @ GPA0_CON
 316         ldr     r1, =0x00002222
 317         str     r1, [r0, #S5PC100_GPIO_A1_OFFSET]               @ GPA1_CON
 318
 319         /* Check S5PC100 */
 320         cmp     r7, r8
 321         bne     110f
 322
 323         /* UART_SEL GPK0[5] at S5PC100 */
 324         add     r0, r8, #S5PC100_GPIO_K0_OFFSET
 325         ldr     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 326         bic     r1, r1, #(0xf << 20)            @ 20 = 5 * 4-bit
 327         orr     r1, r1, #(0x1 << 20)            @ Output
 328         str     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 329
 330         ldr     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 331         bic     r1, r1, #(0x3 << 10)            @ 10 = 5 * 2-bit
 332         orr     r1, r1, #(0x2 << 10)            @ Pull-up enabled
 333         str     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 334
 335         ldr     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 336         orr     r1, r1, #(1 << 5)               @ 5 = 5 * 1-bit
 337         str     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 338         b       200f
 339 110:
 340         /*
 341          * Note that the following address
 342          * 0xE020'0360 is reserved address at S5PC100
 343          */
 344         /* UART_SEL MP0_5[7] at S5PC110 */
 345         add     r0, r8, #S5PC110_GPIO_MP0_5_OFFSET
 346         ldr     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 347         bic     r1, r1, #(0xf << 28)            @ 28 = 7 * 4-bit
 348         orr     r1, r1, #(0x1 << 28)            @ Output
 349         str     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 350
 351         ldr     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 352         bic     r1, r1, #(0x3 << 14)            @ 14 = 7 * 2-bit
 353         orr     r1, r1, #(0x2 << 14)            @ Pull-up enabled
 354         str     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 355
 356         ldr     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 357         orr     r1, r1, #(1 << 7)               @ 7 = 7 * 1-bit
 358         str     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 359 200:
 360         mov     pc, lr
 361
 362 /*
 363  * dma_asm_init: Initialize DMA
 364  */
 365 dma_asm_init:
 366         cmp     r7, r8
 367         ldreq   r0, =0xE3800000                 @ TZPC0
 368         ldrne   r0, =0xF1500000                 @ TZPC0
 369         mov     r1, #0x0
 370         str     r1, [r0]
 371         mov     r1, #0xff
 372         str     r1, [r0, #0x804]
 373         str     r1, [r0, #0x810]
 374
 375         cmp     r7, r8
 376         ldreq   r0, =0xE2800000                 @ TZPC1
 377         ldrne   r0, =0xFAD00000                 @ TZPC1
 378         str     r1, [r0, #0x804]
 379         str     r1, [r0, #0x810]
 380         str     r1, [r0, #0x81C]
 381
 382         cmp     r7, r8
 383         ldreq   r0, =0xE2900000                 @ TZPC2
 384         ldrne   r0, =0xE0600000                 @ TZPC2
 385         str     r1, [r0, #0x804]
 386         str     r1, [r0, #0x810]
 387
 388         mov     pc, lr
 389
 390 #endif