board/samsung/universal/lowlevel_init.S

   1 /*
   2  * Memory Setup stuff - taken from blob memsetup.S
   3  *
   4  * Copyright (C) 2009 Samsung Electronics
   5  * Kyungmin Park <kyungmin.park@samsung.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <config.h>
  27 #include <version.h>
  28 #include <asm/arch/cpu.h>
  29 #include <asm/arch/mem.h>
  30 #include <asm/arch/gpio.h>
  31 #include <asm/arch/clock.h>
  32 #include <asm/arch/power.h>
  33 #include <asm/arch/watchdog.h>
  34 #include <asm/arch/interrupt.h>
  35
  36 /*
  37  * Register usages:
  38  *
  39  * r5 has zero always
  40  * r7 has S5PC100 GPIO base, 0xE0300000
  41  * r8 has real GPIO base, 0xE0300000, 0xE0200000 at S5PC100, S5PC110 repectively
  42  */
  43
  44 _TEXT_BASE:
  45         .word   TEXT_BASE
  46
  47         .globl lowlevel_init
  48 lowlevel_init:
  49         mov     r9, lr
  50
  51         /* r5 has always zero */
  52         mov     r5, #0
  53
  54         ldr     r7, =S5PC100_GPIO_BASE(0)
  55         ldr     r8, =S5PC100_GPIO_BASE(0)
  56         /* Read CPU ID */
  57         ldr     r2, =S5PC1XX_PRO_ID
  58         ldr     r0, [r2]
  59         mov     r1, #0x00010000
  60         and     r0, r0, r1
  61         cmp     r0, r5
  62         beq     100f
  63         ldr     r8, =S5PC110_GPIO_BASE(0)
  64 100:
  65         /* Turn on KEY_LED_ON [GPJ4(1)] */
  66         cmp     r7, r8
  67         addeq   r0, r8, #S5PC100_GPIO_J4_OFFSET
  68         addne   r0, r8, #S5PC110_GPIO_J4_OFFSET
  69         ldr     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
  70         bic     r1, r1, #(0xf << 4)                     @ 1 * 4-bit
  71         orr     r1, r1, #(0x1 << 4)
  72         str     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
  73
  74         ldr     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
  75 #ifdef CONFIG_ONENAND_IPL
  76         orr     r1, r1, #(1 << 1)                       @ 1 * 1-bit
  77 #else
  78         bic     r1, r1, #(1 << 1)
  79 #endif
  80         str     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
  81
  82         /* IO retension release */
  83         ldreq   r0, =S5PC100_OTHERS                     @0xE0108200
  84         ldrne   r0, =S5PC110_OTHERS                     @0xE010E000
  85         ldr     r1, [r0]
  86         ldreq   r2, =(1 << 31)                          @IO_RET_REL
  87         ldrne   r2, =((1 << 31) | (1 << 29) | (1 << 28))        @ GPIO, UART_IO
  88         orr     r1, r1, r2
  89         str     r1, [r0]
  90
  91 #ifndef CONFIG_ONENAND_IPL
  92         /* Disable Watchdog */
  93         ldreq   r0, =S5PC100_WATCHDOG_BASE              @0xEA200000
  94         ldrne   r0, =S5PC110_WATCHDOG_BASE              @0xE2700000
  95         str     r5, [r0]
  96
  97         /* setting SRAM */
  98         ldreq   r0, =S5PC100_SROMC_BASE
  99         ldrne   r0, =S5PC110_SROMC_BASE
 100         ldr     r1, =0x9
 101         str     r1, [r0]
 102 #endif
 103
 104         /* S5PC100 has 3 groups of interrupt sources */
 105         ldreq   r0, =S5PC100_VIC0_BASE                  @0xE4000000
 106         ldrne   r0, =S5PC110_VIC0_BASE                  @0xF2000000
 107         add     r1, r0, #0x00100000
 108         add     r2, r0, #0x00200000
 109
 110         /* Disable all interrupts (VIC0, VIC1 and VIC2) */
 111         mvn     r3, #0x0
 112         str     r3, [r0, #VIC_INTENCLEAR_OFFSET]
 113         str     r3, [r1, #VIC_INTENCLEAR_OFFSET]
 114         str     r3, [r2, #VIC_INTENCLEAR_OFFSET]
 115
 116 #ifndef CONFIG_ONENAND_IPL
 117         /* Set all interrupts as IRQ */
 118         str     r5, [r0, #VIC_INTSELECT_OFFSET]
 119         str     r5, [r1, #VIC_INTSELECT_OFFSET]
 120         str     r5, [r2, #VIC_INTSELECT_OFFSET]
 121
 122         /* Pending Interrupt Clear */
 123         str     r5, [r0, #VIC_INTADDRESS_OFFSET]
 124         str     r5, [r1, #VIC_INTADDRESS_OFFSET]
 125         str     r5, [r2, #VIC_INTADDRESS_OFFSET]
 126 #endif
 127
 128 #ifndef CONFIG_ONENAND_IPL
 129         /* for UART */
 130         bl      uart_asm_init
 131
 132         /* for TZPC */
 133         bl      tzpc_asm_init
 134
 135         bl      internal_ram_init
 136 #endif
 137
 138 #ifdef CONFIG_ONENAND_IPL
 139         /* init system clock */
 140         bl      system_clock_init
 141
 142         bl      mem_ctrl_asm_init
 143
 144         /* OneNAND Sync Read Support at S5PC110 only
 145          * RM[15]       : Sync Read
 146          * BRWL[14:12]  : 7 CLK
 147          * BL[11:9]     : Continuous
 148          * VHF[3]       : Very High Frequency Enable (Over 83MHz)
 149          * HF[2]        : High Frequency Enable (Over 66MHz)
 150          */
 151         ldrne   r1, =0xE00C
 152
 153         ldrne   r0, =0xB001E442
 154         strneh  r1, [r0]
 155
 156         ldrne   r0, =0xB0600000
 157         strne   r1, [r0, #0x100]                        @ ONENAND_IF_CTRL
 158
 159         /* Wakeup support. Don't know if it's going to be used, untested. */
 160         ldreq   r0, =S5PC100_RST_STAT
 161         ldrne   r0, =S5PC110_RST_STAT
 162         ldr     r1, [r0]
 163         bne     110f
 164         bic     r1, r1, #0xfffffff7
 165         mov     r2, #(1 << 3)
 166         b       200f
 167 110:
 168         bic     r1, r1, #0xfffeffff
 169         mov     r2, #(1 << 16)
 170 200:
 171         cmp     r1, r2
 172         bne     1f
 173 wakeup:
 174         cmp     r7, r8
 175         /* Clear wakeup status register */
 176         ldreq   r0, =S5PC100_WAKEUP_STAT
 177         ldrne   r0, =S5PC110_WAKEUP_STAT
 178         ldr     r1, [r0]
 179         str     r1, [r0]
 180
 181         /* Load return address and jump to kernel */
 182         ldreq   r0, =S5PC100_INFORM0
 183         ldrne   r0, =S5PC110_INFORM0
 184
 185         /* r1 = physical address of s5pc1xx_cpu_resume function */
 186         ldr     r1, [r0]
 187
 188         /* Jump to kernel (sleep-s5pc1xx.S) */
 189         mov     pc, r1
 190         nop
 191         nop
 192 #endif
 193 1:
 194         mov     lr, r9
 195         mov     pc, lr
 196
 197 /*
 198  * system_clock_init: Initialize core clock and bus clock.
 199  * void system_clock_init(void)
 200  */
 201 system_clock_init:
 202         ldr     r0, =S5PC1XX_CLOCK_BASE         @ 0xE0100000
 203
 204         /* Check S5PC100 */
 205         cmp     r7, r8
 206         bne     110f
 207 100:
 208         /* Set Lock Time */
 209         ldr     r1, =0xe10                      @ Locktime : 0xe10 = 3600
 210         str     r1, [r0, #0x000]                @ S5PC100_APLL_LOCK
 211         str     r1, [r0, #0x004]                @ S5PC100_MPLL_LOCK
 212         str     r1, [r0, #0x008]                @ S5PC100_EPLL_LOCK
 213         str     r1, [r0, #0x00C]                @ S5PC100_HPLL_LOCK
 214
 215         /* S5P_APLL_CON */
 216 #ifdef CONFIG_CLK_667_166_83
 217         ldr     r1, =0x81bc0400         @ SDIV 0, PDIV 4, MDIV 444 (1333MHz)
 218 #elif defined(CONFIG_CLK_666_166_66)
 219         ldr     r1, =0x814d0301         @ SDIV 1, PDIV 3, MDIV 333 (1333MHz)
 220 #elif defined(CONFIG_CLK_600_150_75)
 221         ldr     r1, =0x812C0300         @ SDIV 0, PDIV 3, MDIV 300 (1200MHz)
 222 #elif defined(CONFIG_CLK_533_133_66)
 223         ldr     r1, =0x810b0300         @ SDIV 0, PDIV 3, MDIV 267 (1066MHz)
 224 #elif defined(CONFIG_CLK_500_166_66)
 225         ldr     r1, =0x81f40301         @ SDIV 1, PDIV 3, MDIV 500 (1000MHz)
 226 #elif defined(CONFIG_CLK_467_117_59)
 227         ldr     r1, =0x826E0401         @ SDIV 1, PDIV 4, MDIV 622 (933MHz)
 228 #elif defined(CONFIG_CLK_400_100_50)
 229         ldr     r1, =0x81900301         @ SDIV 1, PDIV 3, MDIV 400 (800MHz)
 230 #else
 231 #error you should set the correct clock configuration
 232 #endif
 233         str     r1, [r0, #0x100]
 234         /* S5P_MPLL_CON */
 235         ldr     r1, =0x80590201         @ SDIV 1, PDIV 2, MDIV 89 (267MHz)
 236         str     r1, [r0, #0x104]
 237         /* S5P_EPLL_CON */
 238         ldr     r1, =0x80870303         @ SDIV 3, PDIV 3, MDIV 135 (67.5MHz)
 239         str     r1, [r0, #0x108]
 240         /* S5P_HPLL_CON */
 241         ldr     r1, =0x80600603         @ SDIV 3, PDIV 6, MDIV 96
 242         str     r1, [r0, #0x10C]
 243
 244         ldr     r1, [r0, #0x300]
 245         ldr     r2, =0x00003fff
 246         bic     r1, r1, r2
 247 #ifdef CONFIG_CLK_800_166_66
 248         ldr     r2, =0x00011401
 249 #elif defined(CONFIG_CLK_500_166_66)
 250         ldr     r2, =0x00011201
 251 #elif defined(CONFIG_CLK_666_166_66)
 252         ldr     r2, =0x00011300
 253 #else
 254         ldr     r2, =0x00011301
 255 #endif
 256         orr     r1, r1, r2
 257         str     r1, [r0, #0x300]
 258         ldr     r1, [r0, #0x304]
 259         ldr     r2, =0x00011110
 260         orr     r1, r1, r2
 261         str     r1, [r0, #0x304]
 262         ldr     r1, =0x00000001
 263         str     r1, [r0, #0x308]
 264
 265         /* Set Source Clock */
 266         ldr     r1, =0x00001111                 @ A, M, E, HPLL Muxing
 267         str     r1, [r0, #0x200]                @ S5PC1XX_CLK_SRC0
 268
 269         b       200f
 270 110:
 271         /* Set Clock divider */
 272         ldr     r1, =0x14131330                 @ 1:1:4:4, 1:4:5
 273         str     r1, [r0, #0x300]
 274         ldr     r1, =0x11110111                 @ UART[3210]: MMC[3210]
 275         str     r1, [r0, #0x310]
 276
 277         /* Set Lock Time */
 278         ldr     r1, =0xe10                      @ Locktime : 0xe10 = 3600
 279         str     r1, [r0, #0x000]                @ S5PC110_APLL_LOCK
 280         str     r1, [r0, #0x010]                @ S5PC110_MPLL_LOCK
 281         str     r1, [r0, #0x018]                @ S5PC110_EPLL_LOCK
 282         str     r1, [r0, #0x020]                @ S5PC110_VPLL_LOCK
 283
 284         /* S5PC110_APLL_CON */
 285         ldr     r1, =0x80C80601                 @ 800MHz
 286         str     r1, [r0, #0x100]
 287         /* S5PC110_MPLL_CON */
 288         ldr     r1, =0x829B0C01                 @ 667MHz
 289         str     r1, [r0, #0x108]
 290         /* S5PC110_EPLL_CON */
 291         ldr     r1, =0x80600602                 @  96MHz
 292         str     r1, [r0, #0x110]
 293         /* S5PC110_VPLL_CON */
 294         ldr     r1, =0x806C0603                 @  54MHz
 295         str     r1, [r0, #0x120]
 296
 297         /* Set Source Clock */
 298         ldr     r1, =0x10001111                 @ A, M, E, VPLL Muxing
 299         str     r1, [r0, #0x200]                @ S5PC1XX_CLK_SRC0
 300
 301         /* OneDRAM(DMC0) clock setting */
 302         ldr     r1, =0x01000000
 303         str     r1, [r0, #0x218]
 304         ldr     r1, =0x30000000
 305         str     r1, [r0, #0x318]
 306
 307         ldr     r1, =0x00909000
 308         str     r1, [r0, #0x500]
 309
 310 200:
 311         /* wait at least 200us to stablize all clock */
 312         mov     r2, #0x10000
 313 1:      subs    r2, r2, #1
 314         bne     1b
 315
 316         mov     pc, lr
 317
 318 #ifndef CONFIG_ONENAND_IPL
 319 internal_ram_init:
 320         ldreq   r0, =0xE3800000
 321         ldrne   r0, =0xF1500000
 322         ldr     r1, =0x0
 323         str     r1, [r0]
 324
 325         mov     pc, lr
 326 #endif
 327
 328 #ifndef CONFIG_ONENAND_IPL
 329 /*
 330  * uart_asm_init: Initialize UART's pins
 331  */
 332 uart_asm_init:
 333         /* set GPIO to enable UART0-UART4 */
 334         mov     r0, r8
 335         ldr     r1, =0x22222222
 336         str     r1, [r0, #S5PC100_GPIO_A0_OFFSET]               @ GPA0_CON
 337         ldr     r1, =0x00002222
 338         str     r1, [r0, #S5PC100_GPIO_A1_OFFSET]               @ GPA1_CON
 339
 340         /* Check S5PC100 */
 341         cmp     r7, r8
 342         bne     110f
 343
 344         /* UART_SEL GPK0[5] at S5PC100 */
 345         add     r0, r8, #S5PC100_GPIO_K0_OFFSET
 346         ldr     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 347         bic     r1, r1, #(0xf << 20)            @ 20 = 5 * 4-bit
 348         orr     r1, r1, #(0x1 << 20)            @ Output
 349         str     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 350
 351         ldr     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 352         bic     r1, r1, #(0x3 << 10)            @ 10 = 5 * 2-bit
 353         orr     r1, r1, #(0x2 << 10)            @ Pull-up enabled
 354         str     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 355
 356         ldr     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 357         orr     r1, r1, #(1 << 5)               @ 5 = 5 * 1-bit
 358         str     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 359         b       200f
 360 110:
 361         /*
 362          * Note that the following address
 363          * 0xE020'0360 is reserved address at S5PC100
 364          */
 365         /* UART_SEL MP0_5[7] at S5PC110 */
 366         add     r0, r8, #S5PC110_GPIO_MP0_5_OFFSET
 367         ldr     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 368         bic     r1, r1, #(0xf << 28)            @ 28 = 7 * 4-bit
 369         orr     r1, r1, #(0x1 << 28)            @ Output
 370         str     r1, [r0, #S5PC1XX_GPIO_CON_OFFSET]
 371
 372         ldr     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 373         bic     r1, r1, #(0x3 << 14)            @ 14 = 7 * 2-bit
 374         orr     r1, r1, #(0x2 << 14)            @ Pull-up enabled
 375         str     r1, [r0, #S5PC1XX_GPIO_PULL_OFFSET]
 376
 377         ldr     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 378         orr     r1, r1, #(1 << 7)               @ 7 = 7 * 1-bit
 379         str     r1, [r0, #S5PC1XX_GPIO_DAT_OFFSET]
 380 200:
 381         mov     pc, lr
 382
 383 /*
 384  * tzpc_asm_init: Initialize TZPC
 385  */
 386 tzpc_asm_init:
 387         cmp     r7, r8
 388         ldreq   r0, =0xE3800000                 @ TZPC0
 389         ldrne   r0, =0xF1500000                 @ TZPC0
 390         mov     r1, #0x0
 391         str     r1, [r0]
 392         mov     r1, #0xff
 393         str     r1, [r0, #0x804]
 394         str     r1, [r0, #0x810]
 395         str     r1, [r0, #0x81C]
 396
 397         ldreq   r0, =0xE2800000                 @ TZPC1
 398         ldrne   r0, =0xFAD00000                 @ TZPC1
 399         str     r1, [r0, #0x804]
 400         str     r1, [r0, #0x810]
 401         str     r1, [r0, #0x81C]
 402
 403         ldreq   r0, =0xE2900000                 @ TZPC2
 404         ldrne   r0, =0xE0600000                 @ TZPC2
 405         str     r1, [r0, #0x804]
 406         str     r1, [r0, #0x810]
 407         str     r1, [r0, #0x81C]
 408         str     r1, [r0, #0x828]
 409
 410         ldrne   r0, =0xE1C00000                 @ TZPC3 S5PC110 only
 411         strne   r1, [r0, #0x804]
 412         strne   r1, [r0, #0x810]
 413         strne   r1, [r0, #0x81C]
 414
 415         mov     pc, lr
 416 #endif