board/samsung/universal/lowlevel_init.S

   1 /*
   2  * Memory Setup stuff - taken from blob memsetup.S
   3  *
   4  * Copyright (C) 2009 Samsung Electronics
   5  * Kyungmin Park <kyungmin.park@samsung.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <config.h>
  27 #include <version.h>
  28 #include <asm/arch/cpu.h>
  29 #include <asm/arch/mem.h>
  30 #include <asm/arch/clock.h>
  31 #include <asm/arch/power.h>
  32 #include <asm/arch/watchdog.h>
  33 #include <asm/arch/interrupt.h>
  34
  35 #define DEBUG_PM_C110
  36 #undef DEBUG_PM_C110
  37
  38 /*
  39  * Register usages:
  40  *
  41  * r5 has zero always
  42  * r7 has S5PC100 GPIO base, 0xE0300000
  43  * r8 has real GPIO base, 0xE0300000, 0xE0200000 at S5PC100, S5PC110 repectively
  44  */
  45
  46 _TEXT_BASE:
  47         .word   TEXT_BASE
  48
  49         .globl lowlevel_init
  50 lowlevel_init:
  51         mov     r11, lr
  52
  53         /* r5 has always zero */
  54         mov     r5, #0
  55
  56         ldr     r7, =S5PC100_GPIO_BASE
  57         ldr     r8, =S5PC100_GPIO_BASE
  58         /* Read CPU ID */
  59         ldr     r2, =S5PC1XX_PRO_ID
  60         ldr     r0, [r2]
  61         mov     r1, #0x00010000
  62         and     r0, r0, r1
  63         cmp     r0, r5
  64         beq     100f
  65         ldr     r8, =S5PC110_GPIO_BASE
  66 100:
  67         /* Turn on KEY_LED_ON [GPJ4(1)] XMSMWEN */
  68         cmp     r7, r8
  69 #ifndef DEBUG_PM_C110
  70         addeq   r0, r8, #0x280                          @S5PC100_GPIO_J4_OFFSET
  71         addne   r0, r8, #0x2C0                          @S5PC110_GPIO_J4_OFFSET
  72         ldr     r1, [r0, #0x0]                          @S5PC1XX_GPIO_CON_OFFSET
  73         bic     r1, r1, #(0xf << 4)                     @ 1 * 4-bit
  74         orr     r1, r1, #(0x1 << 4)
  75         str     r1, [r0, #0x0]                          @S5PC1XX_GPIO_CON_OFFSET
  76
  77         ldr     r1, [r0, #0x4]                          @S5PC1XX_GPIO_DAT_OFFSET
  78 #ifdef CONFIG_ONENAND_IPL
  79         orr     r1, r1, #(1 << 1)                       @ 1 * 1-bit
  80 #else
  81         bic     r1, r1, #(1 << 1)
  82 #endif
  83         str     r1, [r0, #0x4]                          @S5PC1XX_GPIO_DAT_OFFSET
  84 #endif
  85
  86         /* IO retension release */
  87         ldreq   r0, =S5PC100_OTHERS                     @0xE0108200
  88         ldrne   r0, =S5PC110_OTHERS                     @0xE010E000
  89         ldr     r1, [r0]
  90         ldreq   r2, =(1 << 31)                          @IO_RET_REL
  91         ldrne   r2, =((1 << 31) | (1 << 29) | (1 << 28))        @ GPIO, UART_IO
  92         orr     r1, r1, r2
  93         str     r1, [r0]
  94
  95 #ifndef CONFIG_ONENAND_IPL
  96         /* Disable Watchdog */
  97         ldreq   r0, =S5PC100_WATCHDOG_BASE              @0xEA200000
  98         ldrne   r0, =S5PC110_WATCHDOG_BASE              @0xE2700000
  99         str     r5, [r0]
 100
 101         /* setting SRAM */
 102         ldreq   r0, =S5PC100_SROMC_BASE
 103         ldrne   r0, =S5PC110_SROMC_BASE
 104         ldr     r1, =0x9
 105         str     r1, [r0]
 106 #endif
 107
 108         /* S5PC100 has 3 groups of interrupt sources */
 109         ldreq   r0, =S5PC100_VIC0_BASE                  @0xE4000000
 110         ldrne   r0, =S5PC110_VIC0_BASE                  @0xF2000000
 111         add     r1, r0, #0x00100000
 112         add     r2, r0, #0x00200000
 113
 114         /* Disable all interrupts (VIC0, VIC1 and VIC2) */
 115         mvn     r3, #0x0
 116         str     r3, [r0, #VIC_INTENCLEAR_OFFSET]
 117         str     r3, [r1, #VIC_INTENCLEAR_OFFSET]
 118         str     r3, [r2, #VIC_INTENCLEAR_OFFSET]
 119
 120 #ifndef CONFIG_ONENAND_IPL
 121         /* Set all interrupts as IRQ */
 122         str     r5, [r0, #VIC_INTSELECT_OFFSET]
 123         str     r5, [r1, #VIC_INTSELECT_OFFSET]
 124         str     r5, [r2, #VIC_INTSELECT_OFFSET]
 125
 126         /* Pending Interrupt Clear */
 127         str     r5, [r0, #VIC_INTADDRESS_OFFSET]
 128         str     r5, [r1, #VIC_INTADDRESS_OFFSET]
 129         str     r5, [r2, #VIC_INTADDRESS_OFFSET]
 130 #endif
 131
 132 #ifndef CONFIG_ONENAND_IPL
 133         /* for UART */
 134         bl      uart_asm_init
 135
 136         bl      internal_ram_init
 137 #endif
 138
 139 #ifdef CONFIG_ONENAND_IPL
 140         /* init system clock */
 141         bl      system_clock_init
 142
 143         bl      mem_ctrl_asm_init
 144
 145         /* OneNAND Sync Read Support at S5PC110 only
 146          * RM[15]       : Sync Read
 147          * BRWL[14:12]  : 7 CLK
 148          * BL[11:9]     : Continuous
 149          * VHF[3]       : Very High Frequency Enable (Over 83MHz)
 150          * HF[2]        : High Frequency Enable (Over 66MHz)
 151          */
 152         ldrne   r1, =0xE00C
 153
 154         ldrne   r0, =0xB001E442
 155         strneh  r1, [r0]
 156
 157         ldrne   r0, =0xB0600000
 158         strne   r1, [r0, #0x100]                        @ ONENAND_IF_CTRL
 159
 160         /* Wakeup support. Don't know if it's going to be used, untested. */
 161         ldreq   r0, =S5PC100_RST_STAT
 162         ldrne   r0, =S5PC110_RST_STAT
 163         ldr     r1, [r0]
 164         biceq   r1, r1, #0xfffffff7
 165         moveq   r2, #(1 << 3)
 166         bicne   r1, r1, #0xfffeffff
 167         movne   r2, #(1 << 16)
 168         cmp     r1, r2
 169         bne     1f
 170 wakeup:
 171 #ifdef DEBUG_PM_C110
 172         mov     r0, r8
 173         ldr     r1, =0x22222222
 174         str     r1, [r0, #0x0]                  @S5PC100_GPIO_A0_OFFSET
 175         ldr     r1, =0x00002222
 176         str     r1, [r0, #0x20]                 @S5PC100_GPIO_A1_OFFSET
 177
 178         /* UART_SEL MP0_5[7] at S5PC110 */
 179         add     r0, r8, #0x360                  @S5PC110_GPIO_MP0_5_OFFSET
 180         ldr     r1, [r0, #0x0]                  @S5PC1XX_GPIO_CON_OFFSET
 181         bic     r1, r1, #(0xf << 28)            @ 28 = 7 * 4-bit
 182         orr     r1, r1, #(0x1 << 28)            @ Output
 183         str     r1, [r0, #0x0]                  @S5PC1XX_GPIO_CON_OFFSET
 184
 185         ldr     r1, [r0, #0x8]                  @S5PC1XX_GPIO_PULL_OFFSET
 186         bic     r1, r1, #(0x3 << 14)            @ 14 = 7 * 2-bit
 187         orr     r1, r1, #(0x2 << 14)            @ Pull-up enabled
 188         str     r1, [r0, #0x8]                  @S5PC1XX_GPIO_PULL_OFFSET
 189
 190         ldr     r1, [r0, #0x4]                  @S5PC1XX_GPIO_DAT_OFFSET
 191         orr     r1, r1, #(1 << 7)               @ 7 = 7 * 1-bit
 192         str     r1, [r0, #0x4]                  @S5PC1XX_GPIO_DAT_OFFSET
 193
 194         ldr     r0, =0xE2900000                 @ S5PC110_PA_UART
 195         orr     r0, r0, #0x800
 196         mov     r1, #0x3
 197         str     r1, [r0, #0x000]                @ ULCON
 198         ldr     r1, =0x245
 199         str     r1, [r0, #0x004]                @ UCON
 200         mov     r1, #0x23
 201         str     r1, [r0, #0x028]                @ UBRDIV
 202         mov     r1, #0x3
 203         str     r1, [r0, #0x02C]                @ UDIVSLOT
 204
 205         mov     r2, #'W'
 206         strb    r2, [r0, #0x020]                @ UTXH
 207 1001:
 208         ldrb    r3, [r0, #0x010]                @ UTRSTAT
 209         tst     r3, #(1 << 2)
 210         beq     1001b
 211 #endif
 212
 213         cmp     r7, r8
 214         /* Load return address and jump to kernel */
 215         ldreq   r0, =S5PC100_INFORM0
 216         ldrne   r0, =S5PC110_INFORM0
 217
 218         /* r1 = physical address of s5pc1xx_cpu_resume function */
 219         ldr     r1, [r0]
 220
 221         /* Jump to kernel (sleep-s5pc1xx.S) */
 222         mov     pc, r1
 223         nop
 224         nop
 225 #else
 226         cmp     r7, r8
 227         /* Clear wakeup status register */
 228         ldreq   r0, =S5PC100_WAKEUP_STAT
 229         ldrne   r0, =S5PC110_WAKEUP_STAT
 230         ldr     r1, [r0]
 231         str     r1, [r0]
 232 #endif
 233 1:
 234         mov     lr, r11
 235         mov     pc, lr
 236
 237 /*
 238  * system_clock_init: Initialize core clock and bus clock.
 239  * void system_clock_init(void)
 240  */
 241 system_clock_init:
 242         ldr     r0, =S5PC1XX_CLOCK_BASE         @ 0xE0100000
 243
 244         /* Check S5PC100 */
 245         cmp     r7, r8
 246         bne     110f
 247 100:
 248 #ifndef DEBUG_PM_C110
 249         /* Set Lock Time */
 250         ldr     r1, =0xe10                      @ Locktime : 0xe10 = 3600
 251         str     r1, [r0, #0x000]                @ S5PC100_APLL_LOCK
 252         str     r1, [r0, #0x004]                @ S5PC100_MPLL_LOCK
 253         str     r1, [r0, #0x008]                @ S5PC100_EPLL_LOCK
 254         str     r1, [r0, #0x00C]                @ S5PC100_HPLL_LOCK
 255
 256         /* S5P_APLL_CON */
 257 #ifdef CONFIG_CLK_667_166_83
 258         ldr     r1, =0x81bc0400         @ SDIV 0, PDIV 4, MDIV 444 (1333MHz)
 259 #elif defined(CONFIG_CLK_666_166_66)
 260         ldr     r1, =0x814d0301         @ SDIV 1, PDIV 3, MDIV 333 (1333MHz)
 261 #elif defined(CONFIG_CLK_600_150_75)
 262         ldr     r1, =0x812C0300         @ SDIV 0, PDIV 3, MDIV 300 (1200MHz)
 263 #elif defined(CONFIG_CLK_533_133_66)
 264         ldr     r1, =0x810b0300         @ SDIV 0, PDIV 3, MDIV 267 (1066MHz)
 265 #elif defined(CONFIG_CLK_500_166_66)
 266         ldr     r1, =0x81f40301         @ SDIV 1, PDIV 3, MDIV 500 (1000MHz)
 267 #elif defined(CONFIG_CLK_467_117_59)
 268         ldr     r1, =0x826E0401         @ SDIV 1, PDIV 4, MDIV 622 (933MHz)
 269 #elif defined(CONFIG_CLK_400_100_50)
 270         ldr     r1, =0x81900301         @ SDIV 1, PDIV 3, MDIV 400 (800MHz)
 271 #else
 272 #error you should set the correct clock configuration
 273 #endif
 274         str     r1, [r0, #0x100]
 275         /* S5P_MPLL_CON */
 276         ldr     r1, =0x80590201         @ SDIV 1, PDIV 2, MDIV 89 (267MHz)
 277         str     r1, [r0, #0x104]
 278         /* S5P_EPLL_CON */
 279         ldr     r1, =0x80870303         @ SDIV 3, PDIV 3, MDIV 135 (67.5MHz)
 280         str     r1, [r0, #0x108]
 281         /* S5P_HPLL_CON */
 282         ldr     r1, =0x80600603         @ SDIV 3, PDIV 6, MDIV 96
 283         str     r1, [r0, #0x10C]
 284
 285         ldr     r1, [r0, #0x300]
 286         ldr     r2, =0x00003fff
 287         bic     r1, r1, r2
 288 #ifdef CONFIG_CLK_800_166_66
 289         ldr     r2, =0x00011401
 290 #elif defined(CONFIG_CLK_500_166_66)
 291         ldr     r2, =0x00011201
 292 #elif defined(CONFIG_CLK_666_166_66)
 293         ldr     r2, =0x00011300
 294 #else
 295         ldr     r2, =0x00011301
 296 #endif
 297         orr     r1, r1, r2
 298         str     r1, [r0, #0x300]
 299         ldr     r1, [r0, #0x304]
 300         ldr     r2, =0x00011110
 301         orr     r1, r1, r2
 302         str     r1, [r0, #0x304]
 303         ldr     r1, =0x00000001
 304         str     r1, [r0, #0x308]
 305
 306         /* Set Source Clock */
 307         ldr     r1, =0x00001111                 @ A, M, E, HPLL Muxing
 308         str     r1, [r0, #0x200]                @ S5PC1XX_CLK_SRC0
 309 #endif
 310         b       200f
 311 110:
 312         /* Set Clock divider */
 313         ldr     r1, =0x14131330                 @ 1:1:4:4, 1:4:5
 314         str     r1, [r0, #0x300]
 315         ldr     r1, =0x11110111                 @ UART[3210]: MMC[3210]
 316         str     r1, [r0, #0x310]
 317
 318         /* Set Lock Time */
 319         ldr     r1, =0xe10                      @ Locktime : 0xe10 = 3600
 320         str     r1, [r0, #0x000]                @ S5PC110_APLL_LOCK
 321         str     r1, [r0, #0x010]                @ S5PC110_MPLL_LOCK
 322         str     r1, [r0, #0x018]                @ S5PC110_EPLL_LOCK
 323         str     r1, [r0, #0x020]                @ S5PC110_VPLL_LOCK
 324
 325         /* S5PC110_APLL_CON */
 326         ldr     r1, =0x80C80601                 @ 800MHz
 327         str     r1, [r0, #0x100]
 328         /* S5PC110_MPLL_CON */
 329         ldr     r1, =0x829B0C01                 @ 667MHz
 330         str     r1, [r0, #0x108]
 331         /* S5PC110_EPLL_CON */
 332 #ifdef CONFIG_EPLL_50MHZ
 333         ldr     r1, =0x80640603                 @  50MHz VSEL 0 P 6 M 100 S 3
 334 #else
 335         ldr     r1, =0x80600602                 @  96MHz VSEL 0 P 6 M 96 S 2
 336 #endif
 337         str     r1, [r0, #0x110]
 338         /* S5PC110_VPLL_CON */
 339         ldr     r1, =0x806C0603                 @  54MHz
 340         str     r1, [r0, #0x120]
 341
 342         /* Set Source Clock */
 343         ldr     r1, =0x10001111                 @ A, M, E, VPLL Muxing
 344         str     r1, [r0, #0x200]                @ S5PC1XX_CLK_SRC0
 345
 346         /* OneDRAM(DMC0) clock setting */
 347         ldr     r1, =0x01000000                 @ ONEDRAM_SEL[25:24] 1 SCLKMPLL
 348         str     r1, [r0, #0x218]                @ S5PC110_CLK_SRC6
 349         ldr     r1, =0x30000000                 @ ONEDRAM_RATIO[31:28] 3 + 1
 350         str     r1, [r0, #0x318]                @ S5PC110_CLK_DIV6
 351
 352         /*
 353          * XCLKOUT = (FOUTAPLL/4) / (DIVVAL + 1)
 354          *         = (800 MHz/ 4) / (9 + 1)
 355          *         = 20 MHz
 356          *
 357          * XCLKOUT = (FOUTEPLL) / (DIVVAL + 1)
 358          *         = (50 MHz) / (1 + 1)
 359          *         = 25 MHz
 360          */
 361 #ifdef CONFIG_EPLL_50MHZ
 362         ldr     r1, =0x00102000                 @ DIVVAL[23:20] = 1
 363                                                 @ CLKSEL[16:12] = 2 FOUTEPLL
 364 #else
 365         ldr     r1, =0x00900000                 @ DIVVAL[23:20] = 9
 366                                                 @ CLKSEL[16:12] = 0 FOUTAPLL/4
 367 #endif
 368         str     r1, [r0, #0x500]                @ S5PC110_CLK_OUT
 369
 370 200:
 371         /* wait at least 200us to stablize all clock */
 372         mov     r2, #0x10000
 373 1:      subs    r2, r2, #1
 374         bne     1b
 375
 376         mov     pc, lr
 377
 378 #ifndef CONFIG_ONENAND_IPL
 379 internal_ram_init:
 380         ldreq   r0, =0xE3800000
 381         ldrne   r0, =0xF1500000
 382         ldr     r1, =0x0
 383         str     r1, [r0]
 384
 385         mov     pc, lr
 386 #endif
 387
 388 #ifndef CONFIG_ONENAND_IPL
 389 /*
 390  * uart_asm_init: Initialize UART's pins
 391  */
 392 uart_asm_init:
 393         /* set GPIO to enable UART0-UART4 */
 394         mov     r0, r8
 395         ldr     r1, =0x22222222
 396         str     r1, [r0, #0x0]                  @S5PC100_GPIO_A0_OFFSET
 397         ldr     r1, =0x00002222
 398         str     r1, [r0, #0x20]                 @S5PC100_GPIO_A1_OFFSET
 399
 400         /* Check S5PC100 */
 401         cmp     r7, r8
 402         bne     110f
 403
 404 #ifndef DEBUG_PM_C110
 405         /* UART_SEL GPK0[5] at S5PC100 */
 406         add     r0, r8, #0x2A0                  @S5PC100_GPIO_K0_OFFSET
 407         ldr     r1, [r0, #0x0]                  @S5PC1XX_GPIO_CON_OFFSET
 408         bic     r1, r1, #(0xf << 20)            @ 20 = 5 * 4-bit
 409         orr     r1, r1, #(0x1 << 20)            @ Output
 410         str     r1, [r0, #0x0]                  @S5PC1XX_GPIO_CON_OFFSET
 411
 412         ldr     r1, [r0, #0x8]                  @S5PC1XX_GPIO_PULL_OFFSET
 413         bic     r1, r1, #(0x3 << 10)            @ 10 = 5 * 2-bit
 414         orr     r1, r1, #(0x2 << 10)            @ Pull-up enabled
 415         str     r1, [r0, #0x8]                  @S5PC1XX_GPIO_PULL_OFFSET
 416
 417         ldr     r1, [r0, #0x4]                  @S5PC1XX_GPIO_DAT_OFFSET
 418         orr     r1, r1, #(1 << 5)               @ 5 = 5 * 1-bit
 419         str     r1, [r0, #0x4]                  @S5PC1XX_GPIO_DAT_OFFSET
 420 #endif
 421         b       200f
 422 110:
 423         /*
 424          * Note that the following address
 425          * 0xE020'0360 is reserved address at S5PC100
 426          */
 427         /* UART_SEL MP0_5[7] at S5PC110 */
 428         add     r0, r8, #0x360                  @S5PC110_GPIO_MP0_5_OFFSET
 429         ldr     r1, [r0, #0x0]                  @S5PC1XX_GPIO_CON_OFFSET
 430         bic     r1, r1, #(0xf << 28)            @ 28 = 7 * 4-bit
 431         orr     r1, r1, #(0x1 << 28)            @ Output
 432         str     r1, [r0, #0x0]                  @S5PC1XX_GPIO_CON_OFFSET
 433
 434         ldr     r1, [r0, #0x8]                  @S5PC1XX_GPIO_PULL_OFFSET
 435         bic     r1, r1, #(0x3 << 14)            @ 14 = 7 * 2-bit
 436         orr     r1, r1, #(0x2 << 14)            @ Pull-up enabled
 437         str     r1, [r0, #0x8]                  @S5PC1XX_GPIO_PULL_OFFSET
 438
 439         ldr     r1, [r0, #0x4]                  @S5PC1XX_GPIO_DAT_OFFSET
 440         orr     r1, r1, #(1 << 7)               @ 7 = 7 * 1-bit
 441         str     r1, [r0, #0x4]                  @S5PC1XX_GPIO_DAT_OFFSET
 442 200:
 443         mov     pc, lr
 444 #endif