board/mpc8568mds/init.S

   1 /*
   2  * Copyright 2004-2007 Freescale Semiconductor.
   3  * Copyright 2002,2003, Motorola Inc.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <ppc_asm.tmpl>
  25 #include <ppc_defs.h>
  26 #include <asm/cache.h>
  27 #include <asm/mmu.h>
  28 #include <config.h>
  29 #include <mpc85xx.h>
  30
  31
  32 /*
  33  * TLB0 and TLB1 Entries
  34  *
  35  * Out of reset, TLB1's Entry 0 maps the highest 4K for CCSRBAR.
  36  * However, CCSRBAR is then relocated to CFG_CCSRBAR right after
  37  * these TLB entries are established.
  38  *
  39  * The TLB entries for DDR are dynamically setup in spd_sdram()
  40  * and use TLB1 Entries 8 through 15 as needed according to the
  41  * size of DDR memory.
  42  *
  43  * MAS0: tlbsel, esel, nv
  44  * MAS1: valid, iprot, tid, ts, tsize
  45  * MAS2: epn, sharen, x0, x1, w, i, m, g, e
  46  * MAS3: rpn, u0-u3, ux, sx, uw, sw, ur, sr
  47  */
  48 #define entry_start \
  49         mflr    r1      ;       \
  50         bl      0f      ;
  51
  52 #define entry_end \
  53 0:      mflr    r0      ;       \
  54         mtlr    r1      ;       \
  55         blr             ;
  56
  57
  58         .section        .bootpg, "ax"
  59         .globl  tlb1_entry
  60 tlb1_entry:
  61         entry_start
  62
  63         /*
  64          * Number of TLB0 and TLB1 entries in the following table
  65          */
  66         .long (2f-1f)/16
  67
  68 1:
  69 #if (CFG_CCSRBAR_DEFAULT != CFG_CCSRBAR)
  70         /*
  71          * TLB0         4K      Non-cacheable, guarded
  72          * 0xff700000   4K      Initial CCSRBAR mapping
  73          *
  74          * This ends up at a TLB0 Index==0 entry, and must not collide
  75          * with other TLB0 Entries.
  76          */
  77         .long TLB1_MAS0(0, 0, 0)
  78         .long TLB1_MAS1(1, 0, 0, 0, 0)
  79         .long TLB1_MAS2(E500_TLB_EPN(CFG_CCSRBAR_DEFAULT), 0,0,0,0,1,0,1,0)
  80         .long TLB1_MAS3(E500_TLB_RPN(CFG_CCSRBAR_DEFAULT), 0,0,0,0,0,1,0,1,0,1)
  81 #else
  82 #error("Update the number of table entries in tlb1_entry")
  83 #endif
  84
  85         /*
  86          * TLB0         16K     Cacheable, non-guarded
  87          * 0xd001_0000  16K     Temporary Global data for initialization
  88          *
  89          * Use four 4K TLB0 entries.  These entries must be cacheable
  90          * as they provide the bootstrap memory before the memory
  91          * controler and real memory have been configured.
  92          *
  93          * These entries end up at TLB0 Indicies 0x10, 0x14, 0x18 and 0x1c,
  94          * and must not collide with other TLB0 entries.
  95          */
  96
  97         .long TLB1_MAS0(0, 0, 0)
  98         .long TLB1_MAS1(1, 0, 0, 0, 0)
  99         .long TLB1_MAS2(E500_TLB_EPN(CFG_INIT_RAM_ADDR), 0,0,0,0,0,0,0,0)
 100         .long TLB1_MAS3(E500_TLB_RPN(CFG_INIT_RAM_ADDR), 0,0,0,0,0,1,0,1,0,1)
 101
 102         .long TLB1_MAS0(0, 0, 0)
 103         .long TLB1_MAS1(1, 0, 0, 0, 0)
 104         .long TLB1_MAS2(E500_TLB_EPN(CFG_INIT_RAM_ADDR + 4 * 1024),
 105                         0,0,0,0,0,0,0,0)
 106         .long TLB1_MAS3(E500_TLB_RPN(CFG_INIT_RAM_ADDR + 4 * 1024),
 107                         0,0,0,0,0,1,0,1,0,1)
 108
 109         .long TLB1_MAS0(0, 0, 0)
 110         .long TLB1_MAS1(1, 0, 0, 0, 0)
 111         .long TLB1_MAS2(E500_TLB_EPN(CFG_INIT_RAM_ADDR + 8 * 1024),
 112                         0,0,0,0,0,0,0,0)
 113         .long TLB1_MAS3(E500_TLB_EPN(CFG_INIT_RAM_ADDR + 8 * 1024),
 114                         0,0,0,0,0,1,0,1,0,1)
 115
 116         .long TLB1_MAS0(0, 0, 0)
 117         .long TLB1_MAS1(1, 0, 0, 0, 0)
 118         .long TLB1_MAS2(E500_TLB_EPN(CFG_INIT_RAM_ADDR + 12 * 1024),
 119                         0,0,0,0,0,0,0,0)
 120         .long TLB1_MAS3(E500_TLB_RPN(CFG_INIT_RAM_ADDR + 12 * 1024),
 121                         0,0,0,0,0,1,0,1,0,1)
 122
 123         /* TLB 1 Initializations */
 124         /*
 125          * TLBe 0:      16M     Non-cacheable, guarded
 126          * 0xff000000   16M     FLASH (upper half)
 127          * Out of reset this entry is only 4K.
 128          */
 129         .long TLB1_MAS0(1, 0, 0)
 130         .long TLB1_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_16M)
 131         .long TLB1_MAS2(E500_TLB_EPN(CFG_FLASH_BASE + 0x1000000),
 132                         0,0,0,0,1,0,1,0)
 133         .long TLB1_MAS3(E500_TLB_RPN(CFG_FLASH_BASE + 0x1000000),
 134                         0,0,0,0,0,1,0,1,0,1)
 135
 136         /*
 137          * TLBe 1:      16M     Non-cacheable, guarded
 138          * 0xfe000000   16M     FLASH (lower half)
 139          */
 140         .long TLB1_MAS0(1, 1, 0)
 141         .long TLB1_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_16M)
 142         .long TLB1_MAS2(E500_TLB_EPN(CFG_FLASH_BASE), 0,0,0,0,1,0,1,0)
 143         .long TLB1_MAS3(E500_TLB_RPN(CFG_FLASH_BASE), 0,0,0,0,0,1,0,1,0,1)
 144
 145         /*
 146          * TLBe 2:      1G      Non-cacheable, guarded
 147          * 0x80000000   512M    PCI1 MEM
 148          * 0xa0000000   512M    PCIe MEM
 149          */
 150         .long TLB1_MAS0(1, 2, 0)
 151         .long TLB1_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_1G)
 152         .long TLB1_MAS2(E500_TLB_EPN(CFG_PCI1_MEM_BASE), 0,0,0,0,1,0,1,0)
 153         .long TLB1_MAS3(E500_TLB_RPN(CFG_PCI1_MEM_BASE), 0,0,0,0,0,1,0,1,0,1)
 154
 155         /*
 156          * TLBe 3:      64M     Non-cacheable, guarded
 157          * 0xe000_0000  1M      CCSRBAR
 158          * 0xe200_0000  8M      PCI1 IO
 159          * 0xe280_0000  8M      PCIe IO
 160          */
 161         .long TLB1_MAS0(1, 3, 0)
 162         .long TLB1_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 163         .long TLB1_MAS2(E500_TLB_EPN(CFG_CCSRBAR), 0,0,0,0,1,0,1,0)
 164         .long TLB1_MAS3(E500_TLB_RPN(CFG_CCSRBAR), 0,0,0,0,0,1,0,1,0,1)
 165
 166         /*
 167          * TLBe 4:      64M     Cacheable, non-guarded
 168          * 0xf000_0000  64M     LBC SDRAM
 169          */
 170         .long TLB1_MAS0(1, 4, 0)
 171         .long TLB1_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 172         .long TLB1_MAS2(E500_TLB_EPN(CFG_LBC_SDRAM_BASE), 0,0,0,0,0,0,0,0)
 173         .long TLB1_MAS3(E500_TLB_RPN(CFG_LBC_SDRAM_BASE), 0,0,0,0,0,1,0,1,0,1)
 174
 175         /*
 176          * TLBe 5:      256K    Non-cacheable, guarded
 177          * 0xf8000000   32K BCSR
 178          * 0xf8008000   32K PIB (CS4)
 179          * 0xf8010000   32K PIB (CS5)
 180          */
 181         .long TLB1_MAS0(1, 5, 0)
 182         .long TLB1_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256K)
 183         .long TLB1_MAS2(E500_TLB_EPN(CFG_BCSR_BASE), 0,0,0,0,1,0,1,0)
 184         .long TLB1_MAS3(E500_TLB_RPN(CFG_BCSR_BASE), 0,0,0,0,0,1,0,1,0,1)
 185
 186 2:
 187         entry_end
 188
 189 /*
 190  * LAW(Local Access Window) configuration:
 191  *
 192  *0)   0x0000_0000   0x7fff_ffff     DDR                     2G
 193  *1)   0x8000_0000   0x9fff_ffff     PCI1 MEM                512MB
 194  *2)   0xa000_0000   0xbfff_ffff     PCIe MEM                512MB
 195  *-)   0xe000_0000   0xe00f_ffff     CCSR                    1M
 196  *3)   0xe200_0000   0xe27f_ffff     PCI1 I/O                8M
 197  *4)   0xe280_0000   0xe2ff_ffff     PCIe I/O                8M
 198  *5)   0xc000_0000   0xdfff_ffff     SRIO                    512MB
 199  *6.a) 0xf000_0000   0xf3ff_ffff     SDRAM                   64MB
 200  *6.b) 0xf800_0000   0xf800_7fff     BCSR                    32KB
 201  *6.c) 0xf800_8000   0xf800_ffff     PIB (CS4)               32KB
 202  *6.d) 0xf801_0000   0xf801_7fff     PIB (CS5)               32KB
 203  *6.e) 0xfe00_0000   0xffff_ffff     Flash                   32MB
 204  *
 205  *Notes:
 206  *    CCSRBAR and L2-as-SRAM don't need a configured Local Access Window.
 207  *    If flash is 8M at default position (last 8M), no LAW needed.
 208  *
 209  * The defines below are 1-off of the actual LAWAR0 usage.
 210  * So LAWAR3 define uses the LAWAR4 register in the ECM.
 211  */
 212
 213 #define LAWBAR0 0
 214 #define LAWAR0  ((LAWAR_TRGT_IF_DDR | (LAWAR_SIZE & LAWAR_SIZE_128M)) & ~LAWAR_EN)
 215
 216 #define LAWBAR1 ((CFG_PCI1_MEM_BASE>>12) & 0xfffff)
 217 #define LAWAR1  (LAWAR_EN | LAWAR_TRGT_IF_PCI1 | (LAWAR_SIZE & LAWAR_SIZE_512M))
 218
 219 #define LAWBAR2 ((CFG_PEX_MEM_BASE>>12) & 0xfffff)
 220 #define LAWAR2  (LAWAR_EN | LAWAR_TRGT_IF_PEX | (LAWAR_SIZE & LAWAR_SIZE_512M))
 221
 222 #define LAWBAR3 ((CFG_PCI1_IO_PHYS>>12) & 0xfffff)
 223 #define LAWAR3  (LAWAR_EN | LAWAR_TRGT_IF_PCI1 | (LAWAR_SIZE & LAWAR_SIZE_8M))
 224
 225 #define LAWBAR4 ((CFG_PEX_IO_PHYS>>12) & 0xfffff)
 226 #define LAWAR4  (LAWAR_EN | LAWAR_TRGT_IF_PEX | (LAWAR_SIZE & LAWAR_SIZE_8M))
 227
 228
 229 #define LAWBAR5 ((CFG_SRIO_MEM_BASE>>12) & 0xfffff)
 230 #define LAWAR5  (LAWAR_EN | LAWAR_TRGT_IF_RIO | (LAWAR_SIZE & LAWAR_SIZE_512M))
 231
 232 /* LBC window - maps 256M.  That's SDRAM, BCSR, PIBs, and Flash */
 233 #define LAWBAR6 ((CFG_LBC_SDRAM_BASE>>12) & 0xfffff)
 234 #define LAWAR6  (LAWAR_EN | LAWAR_TRGT_IF_LBC | (LAWAR_SIZE & LAWAR_SIZE_256M))
 235
 236         .section .bootpg, "ax"
 237         .globl  law_entry
 238
 239 law_entry:
 240         entry_start
 241         .long (4f-3f)/8
 242 3:
 243         .long LAWBAR0,LAWAR0,LAWBAR1,LAWAR1,LAWBAR2,LAWAR2,LAWBAR3,LAWAR3
 244         .long LAWBAR4,LAWAR4,LAWBAR5,LAWAR5,LAWBAR6,LAWAR6
 245 4:
 246         entry_end